1. Prctica No.

2. Nombre: Montaje y comprobacin de circuitos con Flip Flop

sncronos.

3.Objetivo:Implementar tcnicas de diseo de circuitos secuenciales, conocer y

diferenciar los Flip Flop SR, JK, T y D.

4. Introduccin:

Los flip-flops son circuitos capaces de permanecer en uno de dos estados estables.
Su funcionamiento es similar al de un relevador de enganche.
Un pulso de entrada selecciona uno de los estados del flip-flop, el cual puede
permanecer por tiempo indefinido.El siguiente pulso de entrada lleva al flip-flop al
estado opuesto, que tambin es estable.Los dos estados opuestos se consideran
estables porque es necesario aplicar un pulso de entrada para cambiar el nivel de
la salida.

Por consiguiente, un flip-flop es un dispositivo biestable, similar en su operacin a

un circuito multivibrador biestable. La abreviatura para el flip-flop es FF.
Los flip-flops son importantes en circuitos lgicos porque presentan caractersticas
de memoria.Para cada pulso de entrada el circuito mantiene las condiciones de
salida hasta la llegada del siguiente pulso de entrada.

Debe notarse que las compuertas lgicas no tienen esta capacidad de memoria.

Los FF pueden tener varias entradas, dependiendo del tipo de

las funciones internas que realice, y tiene dos salidas:
Las salidas de los FF slo pueden tener dos estados (binario) y siempre
tienen valores contrarios, como podemos ver en la siguiente tabla:

Las entradas de un FF obligan a las salidas a conmutar hacia uno u otro estado o
hacer "flip flop" (Trmino anglosajn), ms adelante explicaremos cmo
interactan las entradas con las salidas para lograr los efectos caractersticos de
cada FF. l FF tambin es conocido como:
"Registro Bsico" trmino utilizado para la forma ms sencilla de un FF.
"Multivibrador Biestable" trmino pocas veces utilizado para describir a un
FF.

Flip-Flops:

Los circuitos secuenciales son aquellos en los cuales su salida depende de la

entrada presente y pasada. Dentro de estos circuitos se tienen a los Flip-Flops.
Los Flip-Flops son los dispositivos con memoria ms comnmente utilizados. Sus
caractersticas principales son:
1.- Asumen solamente uno de dos posibles estados de salida.
2.- Tienen un par de salidas que son complemento una de la otra.
3.- Tienen una o ms entradas que pueden causar que el estado del Flip-Flop
cambie.

A continuacin se describirn 4 tipos de Flip-Flops.

Flip-Flop S-R (Set-Reset):

La siguiente figura muestra una forma posible de implementar un Flip-Flop S-R.

Utiliza dos compuertas NOR. S y R son las entradas, mientras que Q y Q son las
salidas (Q es generalmente la salida que se busca manipular.)
Como existen varias formas de implementar un Flip-Flop S-R (y en general cualquier
tipo de Flip-Flop) se utilizan diagramas de bloque que representen al Flip-Flop. El
siguiente diagrama de bloque representa un FF S-R. Ntese que ahora, por
convencin, Q se encuentra en la parte superior y Q en la inferior.

Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de

Estado y las Ecuaciones Caractersticas. La siguiente tabla muestra la tabla de
estado para un FF S-R.

S R Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -

Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas
Q. La salida Q es la salida que en un tiempo t se puede detectar en el FF, es decir,
es la salida en el tiempo actual. Q+ es la salida en el tiempo , una vez que se
ha propagado la seal en el circuito (recuerde que los FF tienen un componente de
retroalimentacin.) Por lo tanto , es decir, es la salida que tendr Q en
el futuro una vez que se haya realizado la propagacin.

Si analizamos la tabla de estado, vemos que para s S = 0, R = 0 y Q = 0 o 1, la

salida futura de Q (Q+) ser siempre lo que se tena antes de la propagacin. A este
estado (S = 0, R = 0) se le conoce por tanto como estado de memoria.

Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el

valor de Q antes de la propagacin, es decir, se hace un reset de Q. Si por el
contrario, se tiene S = 1, R = 0, entonces Q+ = 1 en ambos casos, por tanto se hace
un set de Q.

Finalmente, ntese que la combinacin S = 1, R = 1 no es vlida en el FF S-R. La

razn es que dicho estado vuelve inestable al circuito y, como una de
lascaractersticas de todo FF es que el estado es estable, al usar dicha combinacin
se est violando este principio de los FF.

Ahora, si se mapea la informacin de la tabla de estado del FF S-R en un mapa de

Karnaugh, se obtiene la siguiente ecuacin caracterstica: . Esta
ecuacin describe tambin el funcionamiento. Nos dice que Q+ ser 1 siempre y
cuando se haga un set del FF o el reset no est activado y la salida tiene un 1 en
ese momento.

Flip-Flop T:

El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo

de cero a 1. Las siguientes dos figuras muestran el diagrama de bloque y una
implementacin del FF T mediante un FF S-R y compuertas adicionales.

Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn
Conectadas a compuertas AND, ambas conectadas a su vez a la entrada T.
Adems, la entrada Q est conectada a R y Q a S. Esta conexin es as para
permitir que el FF S-R cambi de estado cada que se le mande un dato a T. Por
ejemplo, si Q = 1 en el tiempo actual, eso significa que Q = 0, por lo tanto, al recibir
T el valor de 1, se pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un
reset de Q.

La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso

de T:
 T S R Q Q
0 0 0 0 1
1 1 0 1 0
0 0 0 1 0
1 0 1 0 1
0 0 0 0 1
1 1 0 1 0

La tabla de estado para el FF T se presenta a continuacin. Es muy sencilla: cuando

T = 0 el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T =
1, Q es complementada y, por lo tanto, Q+ = Q.

Tabla de estado para el FF T:

T Q Q+
0 0 0
0 1 1
1 0 1
1 1 0

De la tabla de estado anterior, se obtiene la siguiente ecuacin caracterstica para

el FF T

Q+ = T Q + TQ = T Q

Ahora bien, analicemos un poco ms el comportamiento del FF T y tratemos de

responder la siguiente pregunta: Qu pasa si T=1 por mucho tiempo?

Los valores de S y R cambiaran constantemente de la siguiente manera:

S = 0-> 1 -> 0 -> 1

R= 1-> 0 ->1 -> 0

Es decir, el FF empezara a oscilar y por tanto no mantendra el estado (inestable.)

Por lo tanto, la mayora de los FF utilizan un reloj para determinar en qu momento
se tomar en cuenta el valor que se encuentre en la entrada del FF. La siguiente
figura muestra un FF T con reloj (CK)
Ntese que la entrada marcada como CK tiene un crculo. Este crculo indica que el
FF tomar en cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es
uno (1), la entrada no ser tomada en cuenta.

Flip-Flop J-K:

El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la
siguiente manera:

En J=1, K=1 acta como Flip-flop T

De otra forma, acta como flip-flop S-R
El siguiente diagrama de bloque es el perteneciente el FF J-K

Una implementacin tentativa de un FF J-K a partir de un FF S-R sin reloj es la

siguiente:
La tabla de estado aparece a continuacin. Note que es muy parecida a la del FF
S-R solo que ahora los estados de J=1 y K=1 s son vlidos.

Tabla de estado del FF J-K

J K Q Q+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

De la tabla anterior se obtiene la siguiente ecuacin caracterstica mediante mapas

de Karnaugh: . Este flip-flop es uno de los ms comunes con reloj.
El siguiente diagrama lo muestra con entrada para reloj:

En esta prctica aprendimos a armar un circuito Flip-flop, usando el circuito

integrado SN74LS el cual conmuta salidas y entradas permitiendo el cambio de
datos, por medio de un switch se van asignando datos, y por medio de 4 leds
podemos ver su salida, la cual cambia dependiendo de la forma que se implemente
el circuito, en serie o en paralelo.
El circuito se conecta de dos diferentes formas:
Conexin Paralelo- Paralelo:
Aqu se mandan cuatro bits por separado, hacia cada una de las entradas (Dx) y se
registra por cada una de las salidas (Qx) mediante leds, mandando los datos
binarios por medio de un Dip. Sw. (4).

Conexin serie-serie:
Esta conexin se hace enlazando las entradas con las salidas, de tal manera que
solo hay una entrada de datos y una salida. Se monitorean las uniones de entradas
con salidas mediante leds, observando como el dato recorre todo el CI
En esta prctica se observa el funcionamiento de los flip-flop en su lectura de datos,
el alumno lo observa mediante los leds de las lecturas que el CI registra, para as
comprender ms el funcionamiento de los registros.
Un astable es un multivibrador que no tiene ningn estado estable, lo que significa
que posee dos estados "cuasi-estables" entre los que conmuta, permaneciendo en
cada uno de ellos un tiempo determinado. La frecuencia de conmutacin depende,
en general, de la carga y descarga de condensadores.
Entre sus mltiples aplicaciones se cuentan la generacin de ondas peridicas
(generador de reloj) y de trenes de impulsos.
En la Figura 1 se muestra el esquema de un multivibrador astable realizado
con componentes discretos.

Figura 1. Multivibrador Astable.

El funcionamiento de este circuito es el siguiente:
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la
conduccin, ya que sus bases reciben un potencial positivo a travs de las
resistencias R-2 y R-3, pero como los transistores no sern exactamente idnticos,
por el propio proceso de fabricacin y el grado de impurezas del material
semiconductor, uno conducir antes o ms rpido que el otro.
Supongamos que es TR-1 el que conduce primero. En estas condiciones el voltaje
en su colector estar prximo a 0 voltios, por lo que el C-1 comenzar a cargarse a
travs de R-2. Cuando el voltaje en C-1 alcance los 0,6 V, TR-2 comenzar a
conducir, pasando la salida a nivel bajo (tensin prxima a 0V). C-1, que se haba
cargado va R-2 y unin base-emisor de TR-2, se descargar ahora provocando el
bloqueo de TR-1.
C-2 comienza a cargarse va R-3 y al alcanzar la tensin de 0,6 V provocar
nuevamente la conduccin de TR-1, la descarga de C-1, el bloqueo de TR-2 y el
pase a nivel alto (tensin prxima a Vcc (+) de la salida Y).
A partir de aqu la secuencia se repite indefinidamente, dependiendo los tiempos de
conduccin y bloqueo de cada transistor de las relaciones R-2/C-1 y R-3/C-2. Estos
tiempos no son necesariamente iguales, por lo que pueden obtenerse distintos
ciclos de trabajo actuando sobre los valores de dichos componentes.

Especificacin de las terminales del 555:

GND (Pin n 1): Es el polo negativo de la alimentacin, generalmente el comn.

Disparo (Pin n 2): Es en esta patilla, donde se establece el inicio del tiempo de
retardo, si el 555 es configurado como monoestable. Este proceso de disparo ocurre
cuando este pin va por debajo del nivel de 1/3 del voltaje de alimentacin. Este pulso
debe ser de corta duracin, pues si se mantiene bajo por mucho tiempo la salida se
quedar en alto hasta que la entrada de disparo pase a alto otra vez.
Salida (Pin n 3): Aqu veremos el resultado de la operacin del temporizador, ya
sea que est conectado como monoestable, astable u otro. Cuando la salida es alta,
el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7 Voltios. Esta salida se
puede obligar a estar en casi 0 voltios con la ayuda de la patilla de reset
(normalmente la 4).
Reset (Pin n 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone la patilla de
salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay que conectarla
a Vcc para evitar que el 555 se "resetee".
Control de voltaje (Pin n 5): Cuando el temporizador se utiliza en el modo de
controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en la
prctica como Vcc -1 voltio) hasta casi 0 V (aprox. 2 Voltios). As es posible modificar
los tiempos en que la salida est en alto o en bajo independiente del diseo
(establecido por los resistores y condensadores conectados externamente al 555).
El voltaje aplicado a la patilla de control de voltaje puede variar entre un 45 y un 90
% de Vcc en la configuracin monoestable. Cuando se utiliza la configuracin
astable, el voltaje puede variar desde 1.7 voltios hasta Vcc. Modificando el voltaje
en esta patilla en la configuracin astable causar la frecuencia original del astable
sea modulada en frecuencia (FM). Si esta patilla no se utiliza, se recomienda
ponerle un condensador de 0.01F para evitar las interferencias.
Umbral (Pin n 6): Es una entrada a un comparador interno que tiene el 555 y se
utiliza para poner la salida a nivel bajo.
Descarga (Pin n 7): Utilizado para descargar con efectividad el condensador
externo utilizado por el temporizador para su funcionamiento.
V+ (Pin n 8): Tambin llamado Vcc, alimentacin, es el pin donde se conecta el
voltaje de alimentacin que va de 4.5 voltios hasta 18 voltios (mximo). Hay
versiones militares de este integrado que llegan hasta 18 Voltios.

FLIP FLOP:
Son circuitos de lgica secuencial que conforman bit de memorias en circuitos
digitales
Tienen terminales de entrada y de salida, el nombre de los de entrada depende del
tipo de flip flop, los de salida se denominan Q y.-
Las salidas Q y dependen de la combinacin de valores que existan en los
terminales de entradas y del estado anterior del circuito (Qn) y donde Qn+1 es el
estado nuevo del FF ( al que se quiere llevar).-
Un Flip Flop se define en estado 1 si Q = 1 y Q= 0
Y se define en estado 0 si Q = 0 y Q = 1

Tipo D:
En este FF con el pulso de clock, la salida se hace igual a la entrada y el estado se
conserva hasta el prximo pulso de clock.
Smbolo:

Tabla de
funcionamiento
Requiere Cambio
#
(entrada) (salida)
D Qn Qn+1
0 0 00
 1 1 01
2 0 10
3 1 11

El circuito integrado TTL N 7474 contiene este tipo de FF:

Tipo T:
Este FF invierte su estado en la salida cada vez que la entrada T = 1

Smbolo:

Tabla de
funcionamiento Cambio
# Requiere (salida)
 (entrada) Qn Qn+1
T
0 0 00
1 0 11
2 1 01
3 1 10

Para obtener este tipo de FF se hace a travs de un FF tipo JK conectado de la

siguiente forma

Tipo J K:
Este FF es similar al R S, pero acepta la combinacin J =1 K = 1 para producir
cambio en la salida
 Tabla de
funcionamiento

Requiere Cambio
(entrada) (salida)
#
JK Qn Qn+1
0 00 00
1 00 11
2 01 00
3 01 10
4 10 01
5 10 11
6 11 01
7 11 10

El CI que contiene FF tipo JK es el 7473:

CIRCUITOS INTEGRADOS A UTILIZAR EN LA PRCTICA:
5. La Prctica de los flip flops se refieren al captulo 4 de Circuitos lgicos
del subtema 4.2 de Circuitos lgicos secuenciales y tiene correlacin con los Flip
Flops sncronos.

6. Material y equipo necesario:

1.- 3 C.I. LM 555

2.- 2 Resistencias de valores calculados.
3.- 1 Potencimetro de 1K o segn clculos
4.- 2Capacitores segn valor propuesto en su circuito.
5.- 1 Capacitor electroltico segn clculos
6.- 1 Fuente de alimentacin de voltaje
7.- 1 Generador de funciones.
8.- 1 Osciloscopio de 2 canales.
9.- CI 74174
10.- 6 leds
11.- 1 Temporizador
12.- 3 resistencias 330
13.- 1 Dip sw de 4 segmentos
15.- C.I.7404, 7473,7474,

7. Metodologa:

Se sugiere que el alumno desarrolle lo que se propone en los siguientes pasos:

1. Trabajo de casa:
Explique el concepto de Flip Flop tipo SR, JK, T, y D.
8. Sugerencias Didcticas:

Recomendamos que el alumno vaya a manuales e investigue los Flip Flop ms

comerciales, los compare con circuitos integrados solicitados en el material
requerido.

9.- Reporte del Alumno:

A.- Arma todos los circuitos que a continuacin se muestran, comprobando tablas
de verdad solicitadas as como realiza todas las simulaciones en Multisim y reporta
las evidencias obtenidas con fotografas de los circuitos:

1.Arma el circuito flip flop SR con reloj.

1.1. Descripcin.

El flip flopcon reloj es un circuito que permite realizar los cambios de estado de su
salida slo cuando recibe en su entrada de clockun flanco positivo o transicin de
un nivel lgico 0 a un nivel lgico 1 (TPP), o un flanco negativo o transicin de un
nivel lgico 1 a un nivel lgico 0 (TPN) segnCorresponda. Su tabla de verdad es
similar a la del registro bsico NOR, con la nica diferencia que requiere del flanco
correspondiente paraefectuar el cambio de estado.

1.2. Proceso de operacin.

1 PASO: identifique las terminales del C.I. 74LS00, 74LS04 y 74LS08 en

Su manual de componentes electrnicos ECG o NTE.
2 PASO: arme el circuito de la figura 1 en su protoboard.
3 PASO: pruebe el funcionamiento del circuito monoestable de ancho de
Pulso de 1 segundo.
 Figura 1. Circuito de prueba de un flip flop SR con reloj.

4 PASO: verifique el funcionamiento del circuito segn tabla I.

Tabla I. Tabla de estados de un flip flopSR con reloj.

ENTRADAS SALIDAS
S R CLK Q Q
0 0 NO HAY CAMBIO
1 0 1 0
0 1 0 1
1 1 INDETER MINADO

Si el circuito no funciona con la llegada de los flancos, modifique el detectorde flanco

agregando dos inversores adicionales, como se observa en el figura
2.

Figura 2. Circuito detector de flanco positivo.

5 PASO: compruebe si el detector de flanco es un detector positivo porquelos

cambios se deben efectuar cuando el Led del circuito monoestable seenciende y no
cuando se apaga.
Puede reemplazar el detector de flanco positivo por el detector de flanconegativo
segn la figura 3, y verifique que los cambios se dan cuando el Leddel circuito
monoestable se apaga.

Figura 3. Circuito detector de flanco negativo.

2. Armar circuito flip flop JK y T.

2.1. Descripcin.

El flip flopJK utiliza las cuatro combinaciones de sus entradas JK; las tresprimeras
son iguales a la SR; y la combinacin J y K en un nivel lgico 1, complementa el
valor de la salida despus de recibir el flanco. Si J y K estn en
un nivel lgico 1, la salida Q est en un nivel lgico 0; al recibir el flanco cambia
la salida Q a un nivel lgico 1 y en el siguiente flanco; cambia a un nivel lgico
0.
El flip flopT es una variacin del JK; para ello se unen las entradas JKformando una
sola entrada llamada T y por ello tiene solo dos estados detrabajo; en el estado
lgico 0 en la entrada no hay cambio en la salida y en elestado lgico 1, la salida se
complementa en cada flanco.

2.2. Proceso de operacin.

1 PASO: identifique las terminales del C.I. flip flop JK 74LS73 en el manualde
componentes electrnicos ECG o NTE.
2 PASO: armar el circuito de prueba de la figura 4 en su protoboard.

Figura 4. Circuito de prueba de un flip flopJK.

3 PASO: compruebe el cumplimiento de la tabla de verdad, tabla II,del flip flopJK

activado por flancos negativos.

Tabla II. Tabla de estados de un flip flopJK.

 ENTRA DAS SALIDA
J K CLk Q Q
0 0 | Qo NO CAMBIA
1 0 | 1 1
0 1 | 0 0
1 1 | Qo SE
COMPLEMENTA

4 PASO: arme el circuito de la figura 5 en su protoboard, est configuracin es

nombrada como flip floptipo T.

Figura 5. Circuito de prueba de un flip flopT.

6 PASO: compruebe el cumplimiento de la tabla de verdad del flip flopT,

tabla III, activada por flancos negativos.

TablaIII. Tabla de estados de un flip flopT.

ENTRA DAS SALIDA

T CLk Q Q
0 | Qo NO CAMBIA
 1 | Qo SE
COMPLEMENTA

3. Armar circuito flip flop D.

3.1. Descripcin.

El flip flopD es una variacin del JK; donde se utiliza un inversor para
conectar la entrada J con la entrada K, y la entrada J se convierte en la entrada
D, y por ello solo tiene dos estados de trabajo; cuando el nivel lgico en la
entrada D es un 0 despus del flanco la salida Q tiene el nivel lgico 0, cuando
la entrada D tiene el nivel lgico 1 despus del flanco la salida Q es llevada al
nivel lgico 1.

3.2. Proceso de operacin.

1 PASO: identifique las terminales del C.I. flip flop JK 74LS73 y el C.I.
74LS04 en su manual de componentes electrnicos ECG o NTE.
2 PASO: arme el circuito de prueba de la figura 6 en su protoboard.
3 PASO: compruebe el cumplimiento de la tabla de verdad, tabla IV, de
un flip flopD, activado por flanco negativo.

Figura 6. Circuito de prueba de un flip flopD.

Tabla IV. Tabla de estados de un flip flopD.

ENTRADAS SALIDA
 D CLk Q
0 | 0
1 | 1

4 PASO: identifique las terminales del C.I. flip flop tipo D 74LS74 en el
Manual de componentes electrnicos ECG o NTE.

5 PASO: arme el circuito de prueba de la figura 7, en su protoboard.

Figura 7. Circuito de prueba de un flip flopD con C.I. 74LS74.

6 PASO: compruebe el cumplimiento de la tabla de verdad, tabla V, de

un flip flop tipo D, activo por flancos positivos.

Tabla V. Tabla de estados de un flip flopD con flancos positivos.

ENTRADAS SALIDA
D CLk Q
0 0
1 1

Cuando un flip flopes activo por frentes o flancos positivos el cambio en la

salida se produce cuando en la entrada de reloj o clock cambia de nivel lgico
cero a un nivel lgico uno, y un flip flopes activado por frentes o flancos
negativos cuando en la entrada de reloj o clock produce un cambio de un nivel
Lgico 1 a un nivel lgico 0.
4. Seales de salida del detector de flancos.

4.1. Transicin de pendiente positiva (TPP).

Se produce cuando la seal de reloj pasa de nivel lgico 0 a nivel lgico 1, por ello
el pulso de salida del detector CLK*, que genera el detector de flanco positivo o TPP
est alineado con la transicin de los niveles lgicos de 0 a 1 dela entrada del
detector CLK y el ancho del pulso en la salida CLK*, es de 2 a 5nanosegundos,
como se puede observar en la figura 8. El circuito que realiza
esta funcin est representado en la figura 2.

Figura 8. Diagrama de tiempo de transicin de pendiente positiva.

6.4.2. Transicin de pendiente negativa (TPN)

Se produce cuando la seal de reloj pasa de un nivel lgico 1 a un nivel

Lgico 0, por ello el pulso en la salida del detector CLK*, que genera el detector
de flanco negativo o TPN est alineado con la transicin de los niveles lgicos

de 1 a 0 de la entrada del detector CLK y el ancho del pulso en la salida CLK*, es

de 2 a 5 nanosegundos, como se puede observar en la figura 9. El circuito
que realiza esta funcin est representado en la figura 3.
Figura 9. Diagrama de tiempo de transicin de pendiente negativa.

FOTOGRAFIAS Y SIMULACIONES DE LA PRCTICA A REALIZAR:

MULTISIM:
 CIRCUITO FLIP FLOP 7473

CIRCUITO FLIP FLOP 7474

10. Bibliografa Preliminar:

1. Electrnica Teora de circuitos.

https://es.scribd.com/.../electro teo-de-circuitos-boylestad-10ed-pdf17 feb. 2014
- BOYLESTAD, ROBERT L. Dcima Edicin.

2. Principios de Electrnica

Ed. Mc. Graw Hill .Malvino Bates/ Sptima Edicin/2011

3. Prcticas de Electrnica

Ed. Mc. Graw Hill. Angulo, Muoz, Pareja. /quinta edicin/2012

4. Amplificadores Operacionales y Circuitos Integrados Lineales.

Ed. Prentice Hall. Cuarta Edicin. /Coughlin Discoll. /2012

5.Consultas

http://agamenon.tsc.uah.es/Asignaturas/ittse/asc/apuntes/Tema3.pdf/2009
http://www.unicrom.com/Art_AmpOpIni_naciydesa.asp/2011
http://www.unicrom.com/Tut_amplificador_diferencial.asp/2012
http://es.wikipedia.org/wiki/Amplificador_operacional/2015
http://www.qi.fcen.uba.ar/materias/iqi/opamp1.html#El diferenciador/2015