Sistema de TV Digital Chino (DTMB)

Universidad Nacional San Lus Gonzaga de Ica
Escuela de Ingeniera Electrnica
SISTEMA DE TELEVISION
DIGITAL CHINO
1
2
Universidad Nacional San Lus Gonzaga de Ica Ingeniera Electrnica
SISTEMA DE TRANSMISIN DTMB
3
DETALLES TCNICOS DEL DTMB

A. SCRAMBLER:
Se utiliza una secuencia binaria pseudo aleatoria para aleatorizar los datos
de entrada MPG-2 para facilitar la sincronizacin del sistema
B. Cdigo de correccin de errores hacia delante (FEC):
Concatenacin de cdigos externos de BHC(762,752) y de control de
paridad de baja densidad
261 ceros frente a cada 752 bits de informacin BCH (762, 752)
C. Constelacin y asignacin de seales
La secuencia binaria de salida de FEC se convierte en MQAM (modulacin
de amplitud en cuadratura M).
DTMB soporta las siguientes constelaciones: 64QAM, 32QAM, 16QAM,
4QAM.
4
Por qu VHDL?
Lenguaje estndar.
Soporte de las principales compaas proveedoras de
herramientas CAD y EDA.
Flexibilidad de implementacin en circuitos integrados: cdigo
VHDL es portable entre herramientas, aunque normalmente
es necesario hacer ajustes segn el dispositivo final.
Es un lenguaje popular cuyo nmero de usuarios sigue
aumentando.
Ventajas
Proceso de desarrollo ms confiable y automatizado
Reduccin de costo y tiempo
Ing. Ral Hinojosa Snchez
5
Descripcin de Diseos
Now In 2 Yrs. Now In 2 Yrs.
<8k <8k gates >8k >8k gates
Schematic 49.5% 38.5% 50.8% 33.3%
HDL-VHDL 23.4% 42.3% 37.1% 56.2%
HDL-Verilog 12.4% 23.3% 21.4% 30.2%
Mixed mode 17.7% 29.7% 26.2% 35.6%

(Schem-HDL)
34th Annual Design Automation Conference Pace Technologies

6
VHDL: Orgenes y evolucin
Desarrollado en los comienzos de los 80s como un

mtodo para la descripcin de sistemas electrnicos para
el Departamento de Defensa de EE.UU. Su sintxis es
similar al lenguaje de programacin Ada.
Fue estandarizado en 1987, bajo la norma IEEE 1076. En
1993 sali una revisin con algunas nuevas capacidades,
manteniendo la compatibilidad con la norma original.
Es utilizado ampliamente en la industria y academia.

7
Para qu sirve VHDL?
Comienzos de los 90s : diseo de ASICs complejos, empleando

herramientas de sntesis.
Mediados de los 90s: diseo con lgica programable.
Se utiliza en la documentacin as como en la simulacin del
sistema, y adems se emplea para sintetizar la parte hardware
del sistema digital.
Hoy se empieza a utilizar en el modelamiento de
especificaciones de todo el sistema, tanto la parte hardware
como la parte software. Las herramientas de sntesis permiten
implementar los circuitos sobre ASICs y FPLDs.
8
Limitaciones de VHDL
No permite describir sistemas analgicos. Sin embargo, ya

se estn desarrollando versiones anlogas y mixtas.
No existe un estilo de descripcin normalizado. Para
sntesis se requiere ajustar los estilos disponibles a la
capacidad de las herramientas CAD.
Es posible sintetizar lgica solo de un subconjunto del
lenguaje. Las herramientas de sntesis no soportan los
mismos subconjuntos, y existen a veces diferencias al
mudar de herramientas.
9
Niveles de Abstraccin
La abstraccin define cuanto detalle debe ser descrito acerca del diseo.
Existen cuatro niveles principales de abstraccin:
Layout (Trazado): descripcin en el nivel geomtrico o fsico. Especifica la
disposicin fsica de los dispositivos en el chip. Puede incluir informacin sobre
temporizacin y efectos analgicos.
Lgico: Especifica la conexin de puertas lgicas y registros.
Informa detalladamente la funcin, arquitectura, tecnologa
y temporizacin.

10
Niveles de Abstraccin
Transferencia de Registros (RTL): Define cada registro en el

diseo y la lgica entre ellos. Contiene informacin de la
arquitectura pero no detalla la tecnologa. No especifica los
retardos de tiempo absolutos.
Comportamental: Describe la funcin de un diseo sin
especificar la arquitectura de registros. Puede requerir
informacin de tiempos de retardos.
En VHDL se utilizan los estilos RTL y Comportamental

11
Carta Y de Gajski & Kahn
Estructural RTL:ALU, regisro

Puerta lgica, flipflop
Procesador
Transistor
Microcomputador
Especificaciones
Algoritmo
Lenguaje RTL
Geomtrico
Ecuacin Booleana
Trazado de figuras Ecuacin Diferencial
Celdas estndares
Macroceldas Funcional
Plano de bloques
Chip, PCP, MCM
Mayor abstraccin
Ing. Ral Hinojosa Snchez Menor abstraccin
12
Estilos RTL y Comportamental
La mayora de las herramientas de sntesis requieren que el cdigo se

exprese en el nivel RTL. En este nivel el diseador debe especificar la
arquitectura de los registros y puertas en el diseo.
Camino de datos (datapath) modelado estructuralmente.
Las herramientas de sntesis comportamental generan
automticamente el circuito en el nivel de puertas y flipflops a partir de
la codificacin de un algoritmo.
Seccin de control (i.e. mquinas de estados) descrito funcionalmente.
La descripcin comportamental se emplea tambin para modelar
estmulos y respuestas (testbenchs), documentar partes y detallar las
especificaciones del hardware.
NOTA:
Algunos CADs permiten mezclar descripciones HDL con descripciones
esquemticas.
13
Testbench
Para verificar un circuito se puede definir un testbench o

banco de pruebas, que modela un circuito extra alrededor del
circuito bajo verificacin.
En la descripcin, un testbench no posee seales de entrada ni

salida. A menudo, las facilidades de archivo de VHDL se
utilizan para leer vectores de prueba desde un archivo y
almacenar los resultados en otro archivo.

14
Conceptos Fundamentales
CONCURRENCIA => Actividades concurrentes son sucesos

que ocurren en paralelo. En el hardware los eventos suelen
disparar varios procesos al mismo tiempo. Modela la activacin
de los bloques de un sistema digital, donde las seales se
presentan sobre las entradas de los bloques y producen
resultados en las salidas
ESTRUCTURA=> Ordenamiento de bloques en una jerarqua.

Cada bloque se puede describir en estilo RTL, comportamental
o mixto.

15
Conceptos Fundamentales
SECUENCIA => Las sentencias secuenciales se ejecutan una
despus de otra, como en lenguajes de software con un solo
microprocesador.
TIEMPO => VHDL permite modelar el concepto de tiempo.

Simulacin dirigida por eventos. Un evento es producido por
un cambio en una seal en un determinado tiempo de
simulacin. La respuesta de un modelo a un evento puede
provocar nuevos eventos.

16
Entidad
Una entidad describe la interfaz del modelo, sin describir su
comportamiento. Es equivalente a un smbolo de una
descripcin esquemtica.
La entidad (ENTITY) define los puertos de acceso

(PORT) y parmetros (GENERIC) de un mdulo

17
Arquitectura: Modelo del

Comportamiento
La arquitectura describe la implementacin de una entidad.
Pueden haber varias arquitecturas por entidad.
Modelamiento estructural
Selaes internas
Componentes
Modelamiento funcional
Procesos
Sentencias secuenciales
Asignaciones de seales
Sentencias de espera

18
Diseo Jerrquico
Mdulos
HARDWARE
Mdulos
SOFTWARE

19
Jerarqua de un sumador completo

20
Jerarqua de un sumador completo

21
Configuracin
Define la arquitectura para la entidad
Procesos
Un proceso define sentencias que se ejecutan en secuencia.
Se define en la arquitectura.
Una arquitectura puede contener ms de un proceso.
Los procesos se comunican entre s concurrentemente.
En un proceso pueden existir asignacin de variables, de seales, llamadas a
procedimientos, sentencias IF, sentencias CASE, y sentencias iterativas.
Un simulador de VHDL observa los modelos como una coleccin de
procesos.
22
Tipos
Cada seal en VHDL tiene asociado un tipo, que define un
conjunto de valores y las operaciones soportadas.
Tipos predefinidos:
real, integer, bit, bir_vec
Definidos por el usuario
AMBAR, ROJO, VERDE
LEE, ESCRIBE, LIMPIA, REINICIA

23
Paquetes
En un paquete se colocan definiciones comunes para
varias entidades de diseo. Ello facilita el trabajo de
equipos.
Puede contener declaraciones de:
Valores constantes
Tipos definidos por el usuario
Componentes
Un Cuerpo de Paquete es otra unidad de diseo, que
incluye subprogramas

24
Unidades de Diseo en VHDL
Arquitectura
Entidad
Cuerpo de
Paquete
Paquete
Configuracin
25
VHDL Metodologa de Diseo

Requerimientos Especificaciones
Arquitectura Banco de Pruebas
Modelamiento
Simulacin
RTL, Funcional
Verificacin Rediseo
Sntesis
Modelo de Puertas Simulacin
Ubicacin y Conexin
FPLD, ASIC Modelo de Retardos Simulacin
26
Metodologa de Diseo Digital

Requerimientos
Especificacin
Diagrama de Flujo, HDL, tablas de verdad, ecuaciones, diagramas
de estados
Diseo de las partes
Simulacin
Implementacin
TTL, FPLD, microprocesadores, ASICs
Verificacin
Depuracin
Salida del producto
Mantenimiento
27
Metodologa de Diseo con ALTERA

Editor
Grfico
Editor de Editor de
Editor de Entrada
Seales Texto
Texto de
Diseo Vectores de Prueba
Editor de
Seales Simulador
Analizador
Programador Compilador
de Retardos
Editor de Doctor Reportes
Plano Diseo
28
ALTERA y VHDL
Descripcin Editor de
VHDL Seales
Reportes Simulacin
Compilacin
Lgica
Editor de Simulacin
Plano Temporal
Sntesis
Doctor Analizador
Diseo de Retardos
Programador
29
Bottom-Up vs Top-Down
Es importante disear circuitos digitales tanto desde una
perspectiva de circuito como desde una perspectiva de
sistema.
Top-Down para diseo del sistema

Bottom-up para construccin de los circuitos

30
HDL y Programacin (1)

Cdigo de un
Descripcin de Simulacin
programa en
alto nivel funcional
alto nivel
COMPILACION SINTESIS
Instrucciones
Descripcin de Simulacin
Verificacin en lenguaje
bajo nivel fsica
ensamblador
Software Hardware
31
HDL y Programacin (2)

Semejanzas
Describen funcionalidad (tipos de datos, operadores, sentencias)
Modularidad y jerarqua
Secuencialidad
Diferencias
El software crea un programa para que lo ejecute un microprocesador
El HDL permite simular o sintetizar un hardware (puertas logicas,
flipflops, registros, microprocesadores, microsistemas)
El HDL debe manejar conceptos de:
Arquitectura, estructuras
Concurrencia
Tiempo
32
Estilos de Descripcin de un sumador

Especificacin
Dominio estructural,
Nivel Lgico
Dominio funcional,
Nivel Booleano Diseo en VHDL
Dominio funcional,
Nivel Algortmico

33
Descripcin y
Simulacin de un
Sumador Completo
34
Sntesis de un Sumador Completo

35
Sntesis de un Sumador Completo

36
Construccin del Sumador Completo en un

EPF10K10LC84

37
Arquitectura de un EPF10K10LC84

38
Sumador Completo: Bloques fsicos

39
VHDL: Sumador completo (1)

40
VHDL: Sumador completo (1)

41
VHDL: Sumador Completo (2)

42
Ms VHDL

43
Un caso de sntesis inesperada

44
Un caso de sntesis inesperada

Es importante conocer las facilidades
de la herramienta de sntetis
Hiptesis: las seales A, B y Cin no se extienden al rango de n por lo que el resultado de A + B + Cin
est en el rando de 0 a 1, no de 0 a 3 como se espera naturalmente. Cuando se hace una asignacin directa
de A, B Cin a n la extensin es automtica y el resultado es el esperado.

45
Revisin del VHDL

Provee documentacin estndar
Soporta descripciones en diferentes niveles de abstraccin
La descripcin es independiente de la tecnologa. La
simulacin funcional a partir de la descripcin tambin es
independiente.
Permite compartir unidades de diseo (a travs de libreras de
paquetes )
No existe un estndar o estilo comn para la descripcin
orientada a la sntesis
No se adapta bien a la simulacin a nivel de puertas
(dependiente de la tecnologa)

46
Ejemplo: Un Multiplexor 4 a 1
1. Invocar Editor de Texto
2. Escribir la descripcin en VHDL de un multiplexor
3. Guardar
4. Compilar
5. Editar un archivo de seales
6. Simular
7. Asignar un chip
8. Programar

47
Inicio de
MAX+plusII
Barra de Ttulo
Barra de Menues
Barra de Botones
Administrador
de Programas
Paleta de Herramientas
Barra de Estado

48
Proyecto File > Project > Name...
de
Diseo: Proyectos Recientes
Mux4a1
Nombre del Proyecto:
Mux4a1
Directorio del Proyecto:

Archivos de Diseo mpdesign
Unidad de Disco:
Filtro
d
49
Botn
Nuevo Archivo de
Archivo
File > New... Texto: Mux4a1.vhd
Archivo de texto
sin nombre
1
2
Editor de Texto Guardar archivo
como Mux4a1.vhd
Seleccione File > Save As... , luego escriba

Mux4a1.vhd en la casilla File Name
50
Descripci
en VHDL
Templates > VHDL Template...
Entidad (Entity)
51
Plantillas: Entidad, Arquitectura y Asignacin Selectiva
1
2
3
52
Mux 4a1: Descripcin VHDL

El nombre de la entidad debe
coincidir con el nombre del archivo
VHD y con el nombre del proyecto.
Entradas de datos: a, b, c, d
Entradas de seleccin: s1, s0
Salida: f
La seal f copia el valor de una

entrada de datos (a, b, c, d) segn la
combinacin de los selectores s1 y
s0. La seal selector se comporta
como un alias para la combinacin
s1s0.

53
Compilacin
54
Edicin de Seales
55
Edicin de Seales
56
Simulacin
57
AHDL
Lenguaje HDL de Altera (desde 1988)
Es un superconjunto de ABEL, CUPL, PALASM
Indicado para grandes o complejas mquinas de
estados, lgica de control, lgica de decodificacin
Soporta descripcin funcional, estructural y mixta.
Provee un nivel de descripcin menos abstracta que
VHDL.
Es del nivel de abstraccin de Verilog HDL.

58

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DETALLES TCNICOS DEL DTMB

Schematic 49.5% 38.5% 50.8% 33.3%

HDL-VHDL 23.4% 42.3% 37.1% 56.2%

HDL-Verilog 12.4% 23.3% 21.4% 30.2%

Mixed mode 17.7% 29.7% 26.2% 35.6%

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Desarrollado en los comienzos de los 80s como un

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Comienzos de los 90s : diseo de ASICs complejos, empleando

No permite describir sistemas analgicos. Sin embargo, ya

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Transferencia de Registros (RTL): Define cada registro en el

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Estructural RTL:ALU, regisro

Estilos RTL y Comportamental

La mayora de las herramientas de sntesis requieren que el cdigo se

Para verificar un circuito se puede definir un testbench o

En la descripcin, un testbench no posee seales de entrada ni

Ing. Ral Hinojosa Snchez

CONCURRENCIA => Actividades concurrentes son sucesos

ESTRUCTURA=> Ordenamiento de bloques en una jerarqua.

Ing. Ral Hinojosa Snchez

TIEMPO => VHDL permite modelar el concepto de tiempo.

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La entidad (ENTITY) define los puertos de acceso

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Arquitectura: Modelo del

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Jerarqua de un sumador completo

Ing. Ral Hinojosa Snchez

Jerarqua de un sumador completo

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VHDL Metodologa de Diseo

Metodologa de Diseo Digital

Metodologa de Diseo con ALTERA

Top-Down para diseo del sistema

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HDL y Programacin (1)

HDL y Programacin (2)

Estilos de Descripcin de un sumador

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Construccin del Sumador Completo en un

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