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Universidade Federal do Piau

Centro de Tecnologia
Curso de Eng. Eltrica

Eletrnica Digital
Prof Fabola Linard, Msc
Page 1
Tpicos:
Mapas de Karnaugh de N variveis.
Circuitos Lgicos MSI.
Decodificadores.
Codificadores.
MUX / DEMUX.

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Mapa de Karnaugh de 5 variveis:
Primeira Forma: Sobreposio de Mapas de Quatro Variveis.

O mapa final pode ser visualizado como sendo dois mapas de quatro variveis
sobrepostos. Um dos mapas, referentes a E = 0, corresponde parte inferior da
linha diagonal de diviso das clulas do mapa final. O outro mapa, referente a E = 1,
corresponde parte superior da linha diagonal de diviso das clulas do mapa final.
Cada mapa apresenta a sua leitura individual. Se a leitura em um dos mapas for
igual (sobreposta) leitura do outro mapa, estas duas leituras formam uma nica
leitura.

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Mapa de Karnaugh de 5 variveis:
Segunda Forma: Espelhamento de Mapas de Quatro Variveis.

O mapa final pode ser visualizado como sendo dois mapas de quatro variveis
espelhados. Um dos mapas, referentes a E = 0, corresponde parte esquerda da
linha de simetria do mapa final. O outro mapa, referente a E = 1, corresponde parte
direita da linha de simetria do mapa final, mas colocado de forma espelhada com
relao ao primeiro mapa. Cada mapa apresenta a sua leitura individual. Se a leitura
em um dos mapas for igual (espelhada) leitura do outro mapa, estas duas leituras
formam uma nica leitura. Assim, leituras que englobam os dois lados do mapa final
devem ser simtricos! Considere os exemplos a seguir:

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Mapa de Karnaugh de 5 variveis:

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Mapa de Karnaugh de 5 variveis:

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Mapa de Karnaugh de 5 variveis:
Exemplo 1:

Comeando pelo Mapa em que A=0 temos 2 grupos apenas

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Mapa de Karnaugh de 5 variveis:
Exemplo 1:

No Mapa em que A=1 temos 4 grupos


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Mapa de Karnaugh de 5 variveis:
Exemplo 1:

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Mapa de Karnaugh de 5 variveis:
Exemplo 2:

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Mapa de Karnaugh de 6 variveis:
Primeira Forma: Sobreposio de Mapas de Quatro Variveis.

O mapa final pode ser visualizado como sendo quatro mapas de quatro variveis
sobrepostos. Um dos mapas, referentes EF = 00, corresponde parte superior das
clulas do mapa final. O outro mapa, referente EF = 01, corresponde parte
esquerda das clulas do mapa final. O terceiro mapa, referente EF = 10,
corresponde parte direita das clulas do mapa final. Finalmente o ltimo mapa,
referente parte inferior das clulas do mapa final.
Cada mapa apresenta a sua leitura individual. Se a leitura em um dos mapas for
igual (sobrepostas) leitura de outro mapa vizinho, estas duas leituras formam uma
nica leitura. Por mapa vizinho, entende-se aquele que tenha somente uma varivel
diferente. Assim, como exemplo, os vizinhos de EF = 10 so EF = 11 e EF = 00. Da
mesma forma, se as leituras dos quatro mapas estiverem sobrepostas, estas formam
uma nica leitura. Considere o exemplo a seguir.

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Mapa de Karnaugh de 6 variveis:
Primeira Forma: Sobreposio de Mapas de Quatro Variveis.

F ACDEF ADEF BCDE ABCE ABCD

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Mapa de Karnaugh de 6 variveis:
Segunda Forma: Espelhamento de Mapas de Quatro Variveis.

O mapa final pode ser visualizado como sendo quatro mapas de quatro variveis
espelhados. Um dos mapas, referentes EF = 00, corresponde parte superior
esquerda das linhas de simetria do mapa final. O outro mapa, referente EF = 01,
corresponde parte superior direita das linhas de simetria do mapa final, mas
colocado de forma espelhada com relao ao primeiro mapa. Os outros dois mapas,
referentes a EF = 10 e EF = 11, correspondem s partes inferior esquerda e inferior
direita do mapa, respectivamente. Cada mapa apresenta a sua leitura individual. Se
a leitura em um dos mapas for igual (espelhada) leitura do outro mapa, estas duas
leituras formam uma nica leitura. Assim, leituras que englobam os dois lados da
linha de simetria do mapa final devem ser simtricas! Da mesma forma, se uma
leitura estiver presente em quatro mapas, estas formam uma nica leitura. Considere
o exemplo a seguir.

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Mapa de Karnaugh de 6 variveis:
Segunda Forma: Espelhamento de Mapas de Quatro Variveis.

F YZLM XYZM XZLM YZLM

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Mapa de Karnaugh de 6 variveis:

Mapas em que
A=0

Mapas em que
A=1

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Mapa de Karnaugh de 6 variveis:
Exemplo 1:

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Circuitos Lgicos MSI:
Nos sistemas digitais modernos, dispositivos com grau mdio de integrao (Medium
Medium--
Scale--Integration MSI
Scale MSI) e com alto grau de integrao realizam a maior parte das
funes que antes eram implementadas por vrias placas de circuito impresso, cheias
de dispositivos SSI (Integrao em Pequena Escala).

LEMBRANDO:

Integrao em Pequena Escala (SSI) - Menos de 12 portas lgicas.


Integrao em Mdia Escala (MSI) - Entre 12 e 99 portas lgicas.

H diversos dispositivos MSI que so circuitos combinacionais muito teis no projeto de


Sistemas Digitais.

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Circuitos Lgicos MSI:
Os sistemas digitais tratam com dados codificados em binrio e informaes que, de
alguma maneira, so continuamente submetidas a operaes.
Algumas dessas operaes incluem
incluem::

Decodificao e codificao.
Multiplexao e demultiplexao
demultiplexao..
Converso de cdigo.
Comparao.

Todas essas operaes, e outras no citadas, tm sido facilitadas pela


disponibilidade de inmeros CIs da categoria MSI (medium
(medium--scale
scale--integration)

Estudaremos o princpio bsico de funcionamento de alguns dispositivos MSI que


realizam as operaes acima listadas.

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DECODIFICADORES /
CODIFICADORES

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Decodificadores X Codificadores:
Decodificador:
Circuito digital que faz a converso de um cdigo binrio para um nmero qualquer;
Geralmente recebe um cdigo binrio na entrada e ativa apenas 1 sada,
correspondente ao nmero decodificador.

Codificador:
Circuito digital que faz a converso de um nmero qualquer para um cdigo
binrio;
Geralmente recebe um dado de entrada onde somente um bit ativado por vez,
e tem como sada um cdigo de N bits.

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Diagrama geral de um Decodificador:

Um decodificador aceita um conjunto de entradas que representa um


nmero binrio- ativando apenas a sada correspondente ao nmero da
entrada.

Para cada uma dessas


combinaes de entradas, apenas
uma das sadas M ser ativada
(ALTO); todas as outras sadas
ficam em estado BAIXO.

Vrios decodificadores so projetados para produzir sadas ativas em


BAIXO, nos quais apenas a sada selecionada fica em BAIXO enquanto
as outras ficam em ALTO.

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Decodificador de 3 para 8:
Circuito para um decodificador com 3 linhas e 8 linhas.

Utiliza portas AND


AND,
linhas ativas em ALTA.

Sada O6 em ALTA apenas


quando CBA 1102 = 610.

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Decodificador de 3 para 8:

Circuito para um decodificador com 3 linhas e 8 linhas.

Este circuito pode ser chamado de um


decodificador de 3 linhas para 8
linhas ele possui trs linhas de
entradas e oito linhas de sadas.

Tambm chamado de decodificador


binrio para octal ou conversor
recebendo um cdigo de entrada
binrio de trs bits e ativando um de
oito (octal) sada.

Tambm referenciado como um


decodificador 1-de-8 apenas 1 das
8 sadas ativada por vez.

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Decodificador:

Alguns decodificadores possuem uma ou mais entradas


ENABLE (habilitao) usadas para controlar a operao do
decodificador.
O decodificador est ativado apenas se ENABLE est em nvel
ALTO.
Se uma linha comum ENABLE for conectada a uma quarta
entrada de cada porto:
ENABLE estiver ALTO, o decodificador funciona
normalmente.
Os nveis das entradas A, B, C determinaro qual sada
estar em ALTO.
Se ENABLE estiver BAIXO, todas as sadas sero foradas a
permanecer no nvel BAIXO.
Independente dos nveis nas entradas A, B, C.

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Decodificador:
O decodificador 74ALS138.

Valores para
ENABLE

Exemplo 9.1.
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Decodificador:
A partir das entradas de habilitao pode-se interligar decodificadores.
EXEMPLO:
A partir de decodificadores 3 x 8, e portas inversoras, pode-se montar
um decodificador 5 x 32.
a ) Qual sada ser ativada para A4 A3 A2 A1 A0 01101 ?
b) Qual faixa de cdigos de entrada ativar o chip Z4?
A4 A3 A2 A1 A0 01101
1
0
1

1
0

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Decodificador:
Decodificadores com N bits de entrada no necessariamente possuem 2N bits de sada.
Um exemplo um decodificador BCD para decimal.

7442
Decodificador BCD para
decimal.

Esse decodificador
no tem uma entrada
enable.

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Decodificador - Aplicao:
Decodificador BCD para display de 7 segmentos
O display de 7 segmentos uma forma usual para mostrar
caracteres decimais e hexadecimais.
Uma das formas comuns de arranjo utiliza diodos emissores de
luz (LEDs) para cada segmento.
Os diodos permitem que a corrente flua em uma direo,
mas bloqueiam o fluxo na direo contrria.

Quando o anodo do LED est mais positivo do que o


catodo em aproximadamente 2 V, o LED acende.
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Decodificador - Aplicao:
Decodificador BCD para display de 7 segmentos
O display de 7 segmentos uma forma usual para mostrar caracteres
decimais e hexadecimais.
Uma das formas comuns de arranjo utiliza diodos emissores de
luz (LEDs) para cada segmento.

Controlando a corrente que passa por cada LED, alguns


segmentos so ligados e emitem luz, enquanto outros so
desligados, o que gera o padro do caractere desejado.
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Decodificador - Aplicao:
Decodificador BCD para display de 7 segmentos

O 7446/47 ativa
padres de
segmentos
especficos
em resposta aos
cdigos de entrada.

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Decodificador - Aplicao:
Decodificador BCD para display de 7 segmentos

Esse um display de
LED do tipo anodo
comum.
O anodo de todos os
segmentos conectado
em conjunto a VCC .

Outro tipo usa o mtodo catodo comum, onde cada segmento requer de 10 a 20 mA
de corrente.
Dispositivos TTL/CMOS no so normalmente usados para acionar um display
catodo-comum diretamente um circuito de interfaceamento de transistor
geralmente utilizado.

Exemplo 9.4. Page 31


Diagrama geral de um Codificador:

A maioria dos codificadores aceita um cdigo de entrada e


produz um nvel ALTO (ou BAIXO) em uma e apenas
uma linha de sada.

Um decodificador identifica, reconhece ou detecta um


cdigo particular.

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Diagrama geral de um Codificador:
O oposto do processo de decodificao a codificao.
Executada por um circuito lgico chamado codificador.

Um codificador possui um nmero


de linhas de entradas, em que
somente uma ativada por vez.

Do lado demonstrado um
codificador com M entradas e N
sadas.

As entradas so ativas em ALTO, o


que significa que geralmente ficam
em BAIXO.

Ele produz um cdigo de sada de


N bits, dependendo de qual entrada
est ativada.

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Codificador Octal Binrio:
Um codificador octal para binrio (de 8 para 3 linhas) aceita oito linhas de
entrada, produzindo um cdigo de sada de trs bits correspondente entrada
ativada.

Circuito lgico para um codificador octal para binrio (de 8 para 3 linhas).
Apenas uma entrada deve estar ativa por vez.
O que deve ocorrer se mais de uma entrada for 0 ???
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Circuito Integrado 74147:
Codificador com prioridade decimal BCD

Um codificador de prioridade assegura que quando duas ou mais


entradas esto ativadas, o cdigo da sada ir corresponder entrada com a
maior numerao.

Possui nove entradas ativas em BAIXO que representam os dgitos decimais de 1 a 9,


produzindo um cdigo BCD invertido correspondente entrada de numerao mais alta
ativada.
Exemplo 9.6
Aplicao ??? Page 35
Codificador

Um codificador de chave pode ser usado quando dados BCD


forem inseridos manualmente em um sistema digital.

As 10 chaves podem ser as teclas de uma calculadora,


representando os dgitos de 0 a 9.

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Circuito Integrado 74147:
Codificador com prioridade decimal BCD

As chaves so normalmente do tipo


aberta, ento
as entradas do codificador ficam em
estado ALTO.

A sada BCD igual a 0000.

Quando uma tecla pressionada, o


circuito ir produzir o cdigo BCD
para aquele dgito.

O 74LS147 um codificador de
prioridade, ento ativaes
simultneas de teclas produz o cdigo
BCD para a tecla de numerao mais
alta.

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MULTIPLEXADORES /
DEMULTIPLEXADORES

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Circuitos Multiplexadores:
Um multiplexador (MUX) seleciona uma de N fontes de
entrada de dados e transmite os dados selecionados para uma
nica sada.

Um multiplexador digital ou seletor de dados um circuito


lgico que executa a mesma tarefa.

O controle de roteamento
da entrada de dados
desejada para a sada feito
pelas entradas de
SELECO referidas
como entradas
ENDEREO.

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Multiplexao:

CD

FM

USB

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MUX de 2 Canais:
Um MUX de duas entradas pode ser usado em um sistema
digital que usa dois sinais MASTER CLOCK diferentes: um
clock de alta velocidade em um dos modos e um clock de baixa
velocidade no outro.

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MUX de 4 Canais:
Multiplexadores de dois, quatro, oito e 16 entradas esto disponveis nas
famlias lgicas TTL e CMOS.
Esses CIs bsicos podem ser combinados para formar multiplexadores
com um nmero maior de entradas.

Page 42
Ampliao da capacidade de um MUX:

MUX de 4 canais:

Page 43
MUX de 16 canais com 2 MUX de 8 canais + 1 MUX de 2 canais :

Page 44
MUX de 16 canais a partir de 3 MUX de 8 canais:

Page 45
Circuito Integrado 74151 (MUX):

Multiplexadores de oito entradas com entrada de habilitao e fornece


tanto a sada normal quanto a sada invertida.
Quando E 0 ?
Quando E 1 ?

Page 46
74XXX151:

Page 47
Multiplex:

Circuito com 16 entradas no total, oito aplicadas em cada MUX. As sadas dos
dois MUXs so combinadas na porta OR para produzir uma nica sada X.

As quatro entradas de
seleo selecionam uma
entre as 16 entradas para
pass-la para X.

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Multiplexador 74XXX157:

Contm 4 multiplexadores de duas entradas.

Smbolo lgico.

Tabela-verdade.

Page 49
Multiplexador 74XXX157:

Diagrama lgico.

Page 50
Demultiplexador:
Um demultiplexador (DEMUX) recebe uma nica entrada e a
distribui para vrias sadas.

O cdigo de entrada de seleo determina para qual sada os


dados de entrada sero transmitidos.

Diagrama Funcional.

Page 51
Demultiplexador:

Diagrama Lgico.
Um demultiplexador de 1
para 8 linhas.

Tabela Verdade.

Page 52
Demultiplex:

Page 53
Circuito Integrado 74138 (DEMUX):

Page 54
Circuito Integrado 74138 (DEMUX) - Smbolo:

Page 55
Aplicaes de MUX e DEMUX:

Roteamento de dados;
Varredura de display;
Converso paralelo serial;
Converso serial paralelo;
Implementao de circuitos combinacionais:

Page 56
MUX + DEMUX:

Page 57
Aplicaes do MULTIPLEX na soluo de circuitos
combinacionais de muitas variveis:

I 1

Page 58
Converso paralelo serial e vice versa:

Page 59
Converso paralelo para serial:

Page 60
Decodificador/MUX - Aplicao:

Page 61
MUX/DEMUX - Aplicao:

Page 62
Comparador de Magnitude:
Outro elemento muito til da categoria de CIs MSI o comparador de magnitude.
Ele um circuito combinacional que compara duas quantidades binrias e gera
sadas para indicar qual delas tem maior magnitude.

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Comparador de Magnitude:
Outro elemento muito til da categoria de CIs MSI o comparador de magnitude.
Ele um circuito combinacional que compara duas quantidades binrias e gera
sadas para indicar qual delas tem maior magnitude.

Como interligar comparadores de magnitude ?

Page 64
Comparador de Magnitude:
Entradas de cascateamento

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Exerccios:
1. Projete um circuito digital com 4 entradas: a3, a2, a1, a0 e uma
sada X, tal que X = 1 somente se (a3a2a1a0)2 = (1001)2.

2. Projete um circuito digital com 4 entradas: a3, a2, a1, a0 e uma


sada X, tal que X = 0 somente se (a3a2a1a0)2 = (1001)2. Use
apenas portas NAND.

3. Faa um circuito com quatro entradas a3, a2, a1, a0 e trs sadas
X5, X9 e X13 tais que cada uma delas identifique a entrada dos
nmeros 5, 9 e 13, respectivamente, por meio de um sinal de
nvel alto.

Page 66
Exerccios:
4. Faa um circuito com quatro entradas a3, a2, a1, a0 e 16 sadas X0,
X1,X2, . . . ,X15 tais que cada uma delas identifique a entrada do
nmero 0, 1, 2, . . . , 15, respectivamente, por meio de um sinal
de nvel alto.

5. Faa um circuito com:


Trs entradas: D0, D1, S0
Uma sada: Y
Tal que Y=Di se S0 = i.

6. Faa um circuito com:


Seis entradas: D0, D1,D3, S0, S1
Uma sada: Y
Tal que Y=Di se (S1S0)2 = i.

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Exerccios:

7 . Construa um MUX 8x1 a partir de multiplexadores menores:


Endereo: S2, S1, S0; Dados: D0,D1, . . . ,D7

8. Construa um circuito com:


8 entradas de dados: b3, b2, b1, b0, a3, a2, a1, a0
1 entrada de seleo: Op
4 sadas s3,s2, s1, s0
Tal que todas as operaes so com nmeros sem sinal.
Desconsidere os casos em que h overflow.

9. Dado um MUX de oito entradas (1 bit cada), mostre como o


mesmo pode ser utilizado para implementar a funo lgica .

10. Forme um DEMUX de 8 (oito) canais, a partir de 3 (trs) blocos


DEMUX de 4 canais.

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Exerccios:

Page 69
Exerccios:

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Bibliografia Bsica:
Tocci, R. J., Widmer, N. S., Moss, G. L.; Sistemas Digitais -
Princpios e Aplicaes - 11 Ed, Editora Pearson, 2011.
Floyd, Thomas L.; Sistemas Digitais Fundamentos e Aplicaes
- 9 Ed, Editora Bookman, 2007.
Pedroni, V. A.; Eletronica Digital Moderna e VHDL, Editora
Elsevier, 2010.

Material da Disciplina:
SIGAA Sistema Integrado de Gesto de Atividades
Acadmicas.

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