Relatrio Laboratrio de Circuitos Lgicos EA773

Projeto 1

RA:182558 Turma: U
Nome: Lucas Henrique Oliveira Collao
Experimento parte 1:
Essa parte do projeto estava voltada para o primeiro contato prtico com as Portas Lgicas.
Utilizando um Circuito Lgico TTL 7404, foi possvel montar no Protoboard um pequeno circuito
que tinha como finalidade a medio das tenses de sada e entrada na porta lgica NOT inversora,
por meio, de um potencimetro que controlava as tenses de entrada permitindo uma analise
detalhada da regio de inverso do nvel lgico alto para o baixo e vice versa de trs chips distintos,
caracterizando um grfico capaz de demonstrar a pequena variao nos componentes devido
fabricao distinta.
Dados obtidos;

Tabela Chip 1
Potencial de entrada (V) Potencial de sada (v)
0 4,5
0,2 4,38
0,67 4
0,71 3,98
0,83 3,79
0,88 1,2
1,01 0,14
1,6 0,139
2,1 0,139
2,74 0,139
3,14 0,139
4,66 0,139

Grfico 1 Chip:
Tabela Chip 2
Potencial de entrada (V) Potencial de sada (v)
4,6 0,136
3 0,1401
2,5 0,1403
1,06 0,141
0,97 0,141
0,95 1,14
0,89 1,3
0,6 4,07
0,4 4,22
0,04 4,48

Grfico 2 Chip:

Tabela Chip 3
Potencial de entrada (V) Potencial de sada (v)
0 4,5
0,72 4,39
0,8 4,14
0,83 0,78
1,25 0,53
1,92 0,1516
3,07 0,1516
4,65 0,1516
Grfico 3 Chip:

Valores de Tenso da Famlia TTL que foram um dos objetos de estudo;

Questes:
1) O nivel lgico baixo na Tenso de Sada obtido, com segurana, a partir de 1,04 4,66 Volts de
Tenso de Entrada
2) O nivel lgico alto na Tenso de Sada obtido, com segurana, a partir de 0 0,80 Volts de
Tenso de Entrada
3) O nivel lgico de Transio analisado por meio dos trs circuitos integrados TTL do experimento
0,8 0,95 Volts
4) Esto de acordo com Vol(0.5),Vil (0.8),Voh(2.7) e Vih(2) da Famlia TTL
8) Correto, o chip 3, na regio de transio, houve um declive anormal principalmente no instante
em que a tenso de sada est entre 0,8 e 1,8 Volts. J os outros chips, 1 e 2, obedecem ao modelo
terico, com exceo da pequena regio da curva no chip 2, localizada entre 1,5 e 1 volts de Tenso
de entrada, que ocorrera uma pequena variao no sistema.
Experimento parte 2/4:
A parte dois est vinculada diretamente com a formao de um simples circuito combinacional com
o objetivo de possuir uma sada nivel alta, sempre que houver um dos digitos formados pelo RA, no
caso desse grupo 199681, nas entradas em BCD, assim, atravs do Mapa de Karnaugh obtm-se o
circuito que ir ser instalado no Protoboard ligando as entradas e as sadas em um LED que ir
acender conforme o sinal ativo ser mandado pelas quatro entradas da funo e depois simulado no
Software da Altera.

Portas necessrias:
1 - AND 7411
1 - OR 7432
1 - NOT 7404
As observaes feitas nas simulaes no software so que a funo temporal estava atrasada,
aproximadamente 10 ns, em relao a funo funcional, portanto, a primeira o resultado de uma
situao mais realista, na qual, as capacitncias e indutncias parasitas so consideradas no tempo
de atraso do circuito, enquanto que a segunda funo representa uma anlise terica das portas, ou
seja, desconsidera os atrasos.

Experimento parte 3:
A terceira parte desse projeto est focada em uma produo de um circuito sequencial, mais
especificamente um Flip-Flop e um Latch, alm de demonstrar com clareza a principal diferena
entre esses dois elementos que compe um Maquina Sncrona de Estados Finitos.
Para o FF's tipo D; tem-se ( Q(t)= D(t) ) assim, a cada transio de Clock o Flip-Flop vai ter o sinal
de sua sada principal igual ao enviado na sua entrada, em contrapartida, a sua sada barrada ter o
sinal inverso a entrada do circuito.
Portas necessrias:
1 - 7426 NAND
1 - 7404 NOT
1 - 7408 AND

1) um detector de bordas, ou seja, ir mandar um sinal para o Flip-Flop, quando houver uma
variao de nivel de tenso no sinal de Clock, mais especificamente uma borda de sbida, do nivel
baixo 0 para o nivel alto 1.
2) Quando o sinal de clock estiver transitando de nivel baixo para o nivel alto ele vai possibilitar a
mudana de estado no Flip-Flop, devido a variao no tempo de sinal que a Porta Inversora causa
3) O Latch no possui circuito detector de bordas, sem sub-circuito, ou seja, s funciona com o sinal
de Nivel alto ou baixo do Enable, enquanto o Flip Flop possui o circuito detector de bordas, com
sub-circuito, assim, o processo de SET e RESET realizado por meio das bordas, transio de sinal
de clock, de sinal.
4) O Latch sofre SET e RESET conforme o sinal de Enable, sendo um circuito sequencial que
responde aos Sinais de nivel alto e baixo, diferente do Flip Flop que ir SETAR ou RESETAR pela
transio dos sinais de Clock.