Informe Previo N03: Circuitos aritmticos y lgicos para el

manejo de datos utilizando compuertas Open colector y tri-state

Stephano Guanilo Briones, Luis Antonio Selis Vasquez, Steve Rocha Mamani, Gustavo Lapa Velasquez
Facultad de Ingeniera Elctrica y Electrnica, Universidad Nacional de Ingeniera
Lima, Per
2014-2
sguanilob@hotmail.com,

I. OBJETIVOS
CODIGO BCD
DIGITO DECIMAL
Comprobar el funcionamiento de circuitos A3 A2 A1 A0
integrados sumadores binarios de 4 bits y 0 0 0 0 0
comparadores de magnitud de 4 bits. 1 0 0 0 1
2 0 0 1 0
Comprobar el funcionamiento de un 3 0 0 1 1
decodificador de 7 de BCD a 7 segmentos, as 4 0 1 0 0
como el display de 7 segmentos. 5 0 1 0 1
6 0 1 1 0
Implementar circuitos combinacionales utilizando 7 0 1 1 1
decodificadores, codificadores, multiplexores, 8 1 0 0 0
demultiplexores, sumadores y transceivers. 9 1 0 0 1

TABLA DE VERDAD
II. RESPUESTAS A INFORME PREVIO
An Bn Cin Cout
1. Disee en Proteus e implemente un circuito que reste 0 0 0 0 0
dos nmeros decimales de un digito cada uno y que 0 0 1 0 1
permita visualizar en dos display de 7 segmentos el 0 1 0 0 1
resultado. Considerar un led para indicar si el resultado es 0 1 1 1 0
positivo o negativo. 1 0 0 0 1
1 0 1 1 0
TEORA
1 1 0 1 0
1 1 1 1 1
Para sumar nmeros de n bits, se pueden emplear
diferentes circuitos, pero todos llevan como unidad bsica
la etapa de sumador. La forma ms simple de realizar un SIMULACION
sumador de n bits es disponer de n etapas de sumador,
conectadas de tal forma que la salida de acarreo de cada
etapa excita a la entrada de acarreo de la etapa siguiente.
Este circuito se denomina sumador paralelo con acarreo en
serie. Denotamos con subndices cada uno de los bits de
los sumandos, indicando con el subndice 1 el bit menos
significativo (LSB).

Su esquema es el siguiente:

En nuestra implementacin hacemos uso del CI 7483

Sumador Binario de 4 bits, lo cual tenemos como entradas
los nmeros A y B en cdigo binario. El procedimiento es
el siguiente, la resta de A B es la misma que si
transformamos esta operacin en A + + 1. De lo cual,
para esto, negamos la entrada de B con un NOT, adems
introducimos un acarreo de entrada (1) dado que este es el
sumando que ayuda a la resta. Entonces los nmeros para B3 B2 B1 B0 B3' B2' B1' B0'
A y B (del cdigo BCD) se restan en este sumador. Los
7486 XOR nos ayudan en nuestra operacin como un 0 0 0 0 0 1 0 0 0
filtro, pues si A es mayor que B, existe un acarreo de 0 0 0 1 1 0 1 1 1
salida lo cual el resultado de la operacin pasa por el 0 0 1 0 2 0 1 1 0
siguiente sumador y el codificador para luego ser
visualizado en el display. De lo contrario, si A es menor 0 0 1 1 3 0 1 0 1
que B, entonces no existe acarreo de salida, lo cual nuestro 0 1 0 0 4 0 1 0 0
negador NOT hace encender nuestro LED y los 7486 XOR 0 1 0 1 5 0 0 1 1
filtran el resultado de la operacin para complementarlo a
1 y, con el acarreo de entrada activo del segundo sumador, 0 1 1 0 6 0 0 1 0
convertimos el nmero a su verdadera magitud en binario 0 1 1 1 7 0 0 0 1
y luego lo visualizamos en el display. El LED nos indica 1 0 0 0 8 0 0 0 0
que el resultado de la operacin resta es negativo.
1 0 0 1 9 1 1 1 1
1 0 1 0 10 1 1 1 0
2. Disee en Proteus e implemente una unidad aritmtica 1 0 1 1 11 1 1 0 1
decimal, con dos variables de seleccin V1 y V2 y dos
dgitos BCD, A y B. La unidad debe realizar cuatro 1 1 0 0 12 1 1 0 0
operaciones aritmticas que dependen de los valores de las 1 1 0 1 13 1 0 1 1
variables de seleccin, de manera que verifique la tabla
1 1 1 0 14 1 0 1 0
siguiente:
1 1 1 1 15 1 0 0 1
V1 V2 Funcin de Salida
0 0 A + Complemento a 9 de B Entonces para obtener una funcin lgica vlida para cada
0 1 A+B bit de B, hacemos de uso el mapa de karnaugh. A
1 0 A + Complemento a 10 de B continuacin se mostraran los cuadros y funcin lgica
1 1 A+1 para cada bit e B ( B3, B2, B1, B0).

En el diseo utilice bloques MSI, y disee el Para B3:

complementador a 9 a nivel de compuertas. B3
1 0 1 0
SOLUCIN
0 0 1 1
B0
Para el diseo de este problema utilizaremos MUX y 0 0 1 1
SUMADOR Completo, adems de algunas compuertas B1
0 0 1 1
lgicas para las operaciones de complemento.
B2
Para V2 = 0, V1 = 0. Se pide A + Complemento a 9 de B. B3 = 2 3 + 3 0 + 3 1 +
0
1
2
3
Entonces el problema radica en obtener una funcin lgica
para el complemento a 9 de B y luego con esto ayudarnos Para B2:
en los integrados para la implementacin. B3
El complemento a 9 de B es igual a 9 B, pero para esto 0 1 1 0
no existe un integrado que haga realice directamente esta
operacin. Entonces llevamos esta expresin a una ms 1 0 0 1
B0
sencilla y con la cual puedan existir integrados para su 1 0 0 1
implementacin. B1
1 0 0 1
La expresin anterior es igual a 9 B = 9 + + 1, que en B2
binario (bits) seria: 1001 +
3
2
1
0 + 0001. El 0001 lo B2 = 2
1 0 + 0
2 + 1
2
podemos obtener del carry de entrada del sumador a
utilizar. Y entonces buscaremos una funcin lgica para Para B1:
1001 +
3
2
1
0 . B3
0 0 0 0
En la siguiente tabla podemos ver los valores que pueden
tomar los bits de B (tabla izquierda). La tabla de la derecha 1 1 1 1
B0
nos muestra los valores de los bits de B al haberse 0 0 0 0
realizado la operacin 1001 +
3
2
1
0 . De hecho, estos B1
1 1 1 1
valores de cada bit de B, son los que estarn en la entrada
del MUX. B2
B1 = 0
1 +
0 1 Entonces para obtener una funcin lgica vlida para cada
bit de B, hacemos de uso el mapa de karnaugh. A
Para B0: continuacin se mostraran los cuadros y funcin lgica
B3 para cada bit e B ( B3, B2, B1, B0).
0 0 0 0 Para B3:
1 1 1 1 B3
B0
1 1 1 1 1 0 1 0
B1
0 0 0 0 1 0 1 0
B2 B0
0 0 1 1
B0 = 0 B1
0 0 1 1
Para V2 = 1, V1 = 0. Se pide A + Complemento a 10 de B2
B. B3 = 2 3 + 3 1 +
1
2
3
El problema radica en obtener una funcin lgica para el
complemento a 10 de B y luego con esto ayudarnos en los Para B2:
integrados para la implementacin. B3
El complemento a 10 de B es igual a 10 B, pero para esto
0 1 1 0
no existe un integrado que haga realice esta operacin
directamente. Entonces llevamos esta expresin a una ms 0 1 1 0
sencilla y con la cual puedan existir integrados para su
B0
1 0 0 1
implementacin. B1
1 0 0 1
La expresin anterior es igual a 10 B = 10 + + 1, que B2
en binario (bits) seria: 1010 +
3
2
1
0 + 0001. El 0001 B2 = 2
1 +
2 1
lo podemos obtener del carry de entrada del sumador a
utilizar. Y entonces buscaremos una funcin lgica para Para B1:
1010 +
3
2
1
0 . B3
0 0 0 0
En la siguiente tabla podemos ver los valores que pueden
tomar los bits de B (tabla izquierda). La tabla de la derecha 0 0 0 0
B0
nos muestra los valores de los bits de B al haberse 1 1 1 1
realizado la operacin 1001 +
3
2
1
0 . De hecho, estos B1
1 1 1 1
valores de cada bit de B, son los que estarn en la entrada
del MUX. B2
B1 = 1
B3 B2 B1 B0 B3' B2' B1' B0'
Para B0:
0 0 0 0 0 1 0 0 1
B3
0 0 0 1 1 1 0 0 0
1 1 1 1
0 0 1 0 2 0 1 1 1
0 0 0 0
0 0 1 1 3 0 1 1 0 B0
0 0 0 0
0 1 0 0 4 0 1 0 1 B1
1 1 1 1
0 1 0 1 5 0 1 0 0
B2
0 1 1 0 6 0 0 1 1 B1 =
0
0 1 1 1 7 0 0 1 0
1 0 0 0 8 0 0 0 1 Para los casos donde V2 = 0, V1 = 1 y V2 = 1, V1 = 1.
No es necesaria una funcin lgica, ya que para V2 = 0,
1 0 0 1 9 0 0 0 0 V1 = 1, los bits de B van directo a las entradas del MUX.
1 0 1 0 10 1 1 1 1 Y para V2 = 1, V1 = 1, las entradas del MUX son
1 0 1 1 11 1 1 1 0 conocidas (1 lgico = Vcc, 0 lgico = tierra).
1 1 0 0 12 1 1 0 1
1 1 0 1 13 1 1 0 0
1 1 1 0 14 1 0 1 1
1 1 1 1 15 1 0 1 0
SIMULACIN
Cuando V2 = 0, V1 = 0
Para este caso la respectiva operacin es: A +
Complemento a 9 de B. Lo cual podemos comprobarlo en
la imagen.
Cuando V2 = 0, V1 = 1
Para este caso la respectiva operacin es: A + B. Lo cual
podemos comprobarlo en la imagen (6+3=9).
Cuando V2 = 1, V1 = 0
Para este caso la respectiva operacin es: A +
Complemento a 10 de B. Lo cual podemos comprobarlo en
la imagen (2 + (10-6) = 6).
Cuando V2 = 1, V1 = 1
Para este caso la respectiva operacin es: A + 1. Lo cual,
podemos comprobar esta operacin independiente del
valor de B como se muestra en la imagen (6+1=7).
3. Disear e implementar los siguientes conversores de
cdigo, empleando decodificadores y codificadores,
visualizando las salidas en LEDs.
Exceso 3 Gray a 84-2-1.
BCD 2421 a BCD natural.
DECODIFICADOR
Un decodificador o descodificador es un circuito
combinacional, cuya funcin es inversa a la del
codificador, esto es, convierte un cdigo binario de entrada
(natural, BCD, etc.) de N bits de entrada y M lneas de
salida (N puede ser cualquier entero y M es un entero
menor o igual a 2N), tales que cada lnea de salida ser
activada para una sola de las combinaciones posibles de
entrada. Estos circuitos, normalmente, se suelen encontrar
como decodificador /demultiplexor.Esto es debido a que
un demultiplexor puede comportarse como un
decodificador.
CODIFICADORES
Un codificador es un circuito combinacional con
2N entradas y N salidas, cuya misin es presentar en la
salida el cdigo binario correspondiente a la entrada
activada.
Existen dos tipos fundamentales de codificadores: La imagen a continuacin muestra el conversor de cdigo
codificadores sin prioridad y codificadores con prioridad. utilizando codificadores y decodificadores, 74147 y 74154.
En el caso de codificadores sin prioridad, puede darse el Se muestra el nmero 5 en cdigo BCS 2421 como entrada
caso de salidas cuya entrada no pueda ser conocida: por (a la izquierda) y como su salida correspondiente al cdigo
ejemplo, la salida 0 podra indicar que no hay ninguna BCD natural (a la derecha).
entrada activada o que se ha activado la entrada nmero 0.
Adems, ciertas entradas pueden hacer que en la salida se
presente la suma lgica de dichas entradas, ocasionando
mayor confusin. Por ello, este tipo de codificadores es
usado nicamente cuando el rango de datos de entrada est
correctamente acotado y su funcionamiento garantizado.

Para ambos casos, los pines del decoder 74154 se ubican

de acuerdo al valor que corresponda la conversin en los
CODIGOS pines de entrada del encoder 74147.

DIGITO BCD BCD Exceso Exceso 3 4. Empleando un multiplexor de 4 a 1 y compuertas

Natural 2421 3 BCD Gray externas mnimas, implementar la siguiente funcin de
0 0000 0000 0011 0010 Boole:
0001 0001 0100 0110 (,,,)= +++
1
Usar las variables A y B como variables de control del
2 0010 0010 0101 0111
MUX, adems indicar la especificacin decimal de la
3 0011 0011 0111 0100 funcin, teniendo en cuenta que B debe estar conectado a
4 0100 0100 1000 1100 S0.
5 0101 1011 1001 1101
6 0110 1100 1010 1111 TEORA
7 0111 1101 1011 1110 Multiplexores
8 1000 1110 1100 1010 Un multiplexor es un circuito combinacional que
9 1001 1111 1101 1011 selecciona una de 2n entradas y la direcciona hacia una
salida. Bsicamente es un selector de datos, solo permite
EXCESO 3 GRAY a 8-4-2-1 que uno de los datos de entrada se direccione hacia la
De acuerdo a los valores correspondientes de la tabla para salida.
cada cdigo, la imagen a continuacin muestra el
conversor de cdigo utilizando codificadores y En la figura a continuacin se muestra el esquema bsico
decodificadores, 74147 y 74154. Se muestra el nmero 5 de un multiplexor de 4 entradas y una salida, que
en cdigo Exceso 3 Gray como entrada (a la izquierda) y denominaremos multiplexor 4x1 o de forma abreviada
como su salida correspondiente al cdigo BCD 8-4-2-1 (a MUX 4x1
la derecha).

BC 2421 a BCD natural

Si se observa la siguiente tabla de verdad, evaluando la
funcin para las diferentes combinaciones de A y B, se
obtendr en la salida una de las 4 entradas E0, E1, E2, E3.
Las entradas E0, E1, E2, E3 se denominan datos
Las entradas A y B se denominan selectores
TABLA DE VERDAD
TEORA
Un circuito digital comparador realiza la comparacin de
dos nmeros A y B de N bits tomadas como un nmero
entero sin signo e indica si son iguales o si una es mayor
que otra en tres salidas A = B, A > B y A < B. Solo una de
estas salidas estar a 1 y las dems estarn a 0
dependiendo de los valores de las entradas.
COMPARADORES DE 1 BIT
Para unos operandos A y B de un bit se puede desarrollar
un comparador de la siguiente tabla:

Siguiendo el modelo del comparador de un bit se efecta el

De la tabla de verdad se obtiene comparador de 3bits.
= ( + ) + . 1 + 1. 2 + . 3
SIMULACIN
SIMULACIN

5. Disee en Proteus e implemente un comparador de

magnitud de dos nmeros de tres bits cada uno, para
obtener en la salida A > B, A < B, A = B. Visualizar la
salida en LEDs. En el diseo debe emplear el concepto de
que si resta A-B todas las salidas del restador sern igual a
cero si A=B.
6. Disee en Proteus e implemente un circuito conversor CODIFICACIN
de cdigo, que permita visualizar en un display de 7 Haciendo nuestra tabla de codificacin
segmentos, el valor de la tecla presionada en un teclado
matricial de 4x4. D C B A bit BCD
0 0 0 0 0111 7
0 0 0 1 0100 4
0 0 1 0 0001 1
0 0 1 1 1110 E
0 1 0 0 1000 8
0 1 0 1 0101 5
0 1 1 0 0010 2
0 1 1 1 0000 0
1 0 0 0 1001 9
1 0 0 1 0110 6
1 0 1 0 0011 3
1 0 1 1 1111 F
SOLUCIN 1 1 0 0 1010 A
Al conectar el integrado 74C922 al KeyPad 4x4 segn la 1 1 0 1 1011 B
grfica y simular se obtiene:
1 1 1 0 1100 C
1 1 1 1 1101 D

SIMULACIN

boton D C B A
7 0 0 0 0
4 0 0 0 1
1 0 0 1 0
ON 0 0 1 1
8 0 1 0 0
5 0 0 0 1
.. .. .. ..
+ 1 1 1 1

Consideramos los caracteres:

A
X B
- C
+ D
ON E
= F
7. Disee en Proteus e implemente un circuito
decodificador de un numero binario de cuatro bits (16
combinaciones) al sistema hexadecimal y que debe ser
visualizado en un display de 7 segmento. Para la solucin
debe emplear el decoder CI 74154:
Implementando el decoder CI74154 en la entrada de 4 bits
este desactiva solo a una salida (0) mientras que las dems
estn activadas.
SIMULACIN

# Binario Hexade
cimal
0 0000 0
1 0001 1
2 0010 2
3 0011 3
4 0100 4
5 0101 5
6 0110 6
7 0111 7
8 1000 8
9 1001 9
10 1010 A
11 1011 b
12 1100 C
13 1101 d
14 1110 E
15 1111 F

Si requiere en su solucin emplear compuertas AND,

puede usar:
AND:
o 7408: AND de 2 entradas
o 7411, 7415: AND de 3 entradas
o 7421: AND de 4 entradas
NAND:
o 7400: NAND de 2 entradas
o 7410, y 7412: NAND de 3 entradas
o 7420, 7422 o 7440: NAND de 4 entradas
o 7430: NAND de 8 entradas
OBS1: Para simplificar la simulacin se utiliz AND de 8
TEORA entradas.
OBS2: En el laboratorio se debe verificar el tipo de
Un decodificador de 4 bits entradas a 16 bits salidas, para decodificador, es decir si activa o desactiva la salida.
cualquier seal de entra activa 1(o desactiva 0) a una de las
salidas mientras que las dems estn desactivadas 0 (o 8. Disee en Proteus e implemente un circuito
activas 1) multiplicador combinacional de 3 bits haciendo uso del
sumador 7483. El resultado se debe visualizar en forma
Tabla de decodificacin hexadecimal (leds).

TEORA
Multiplicador de 3 bits

DECODIFICACIN
Este circuito es un ejemplo de multiplicador de 3 bits. El
resultado es entregado en un bus de salida de 6 bits. Este
circuito se considera un multiplicador simple al no tener
entrada de habilitacin, y estar realizado mediante
circuitos convencionales. Tambin se tiene que matizar
que este componente slo admite valores de entrada en
binario puro.
SIMULACIN
9. Disee en Proteus e implemente un circuito (bus de 4
bits) que transmita datos en forma bidireccional desde un
extremo A a otro extremo B. Cada extremo debe
tener:
4 switch (DIP Switch)
1 display de 7 segmentos (ctodo comn).
1 pulsador para indicar que se quiere transmitir 4
bits.
Si configuramos el DIP Switch del extremo A al valor
0011 y presionamos su respectivo pulsador de transmisin,
el dato se transmitir al extremo B y se visualizar en el
display de 7 segmentos el dgito 3. Lo mismo sucede si
colocamos un valor binario en los DIP Switch de B y
presionamos su respectivo pulsador de transmisin, el dato
debe visualizarse en el display del extremo A.
Para almacenar los 4 bits que enva un extremo debe
emplear el latch 74373. Para implementar la
direccionalidad emplee el CI 74244 o 74245.
TEORA
Circuito bidireccional
El siguiente circuito aprovecha la capacidad bidireccional
del puerto paralelo de la prctica totalidad de los PCs
actuales. As, las 8 lneas de datos del puerto (D0-D8) se
pueden utilizar a modo de un bus de datos que, en
ocasiones contiene los valores que sern ledos por la
computadora y, otras veces, transporta los datos que sta
enva a la salida digital.
74LS245: un transceptor octal bidireccional que
proporciona un puerto de entrada de 8 lneas; toma datos
de entrada de 8 interruptores o de cualquier dispositivo
desde el cual se quiera leer informacin digital.
SIMULACIN
Se envan datos (bits) desde B hacia A
Se envan datos desde A hacia B
Ventajas: Como se ve en la simulacin se usan solo 4
lneas de datos para enviar hasta 8 bits (4 bits de A y 4 bits
de B ). Es bidireccional.
Desventaja: No se puede enviar ambos datos a la vez se
termina el proceso de transmisin de una entrada para que
la otra entrada recin comience a trasmitir.
10. Haciendo uso de la herramienta Max Plus II, disee un
sumador completo, segn el procedimiento siguiente (Ver
gua de uso):
a) Crear el esquemtico.
b) Asignar pines de entrada y salida.
c) Conectar los smbolos.
d) Editar los nombres de los pines.
e) Asignar nmero de pines.
f) Compilar el proyecto.
g) Simular el proyecto.

11. Haciendo uso de la herramienta Max Plus II, disee

una Unidad Aritmtica y Lgica. Segn el procedimiento
siguiente (Ver gua de uso):
a) Crear el esquemtico.
b) Asignar pines de entrada y salida.
c) Conectar los smbolos.
d) Editar los nombres de los pines.
e) Asignar nmero de pines.
f) Compilar el proyecto.