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UNIVERSIDADE FEDERAL DO PARAN UFPR

CURSO DE ENGENHARIA ELTRICA

BRUNO BONALDI TEIXEIRA GRR20140855


EDSON AMADO DA SILVA JUNIOR GRR20172195

RELATRIO TCNICO
DISCIPLINA TE246 MICROELETRNICA 1

LABORATRIO 5 DE MICROELETRNICA 1

PROFESSORA SIBILLA BATISTA DA LUZ FRANA

CURITIBA
2017
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Objetivo:
O objetivo deste relatrio descrever e exemplificar a realizao da prtica de
laboratrio 5 da disciplina de Microeletrnica 1, conforme solicitado. O objetivo
utilizar os conhecimentos de processos, cdigos combinacionais e sequenciais para
implementar um contador sncrono de 0 a 9, mostrando a cotagem em um display de
7 segmentos disponvel no kit de desenvolvimento (FPGA).
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Desenvolvimento:

Desafio:

Foi realizada a implementao de um programa para a realizar a contagem


decimal de 1 a 9. Para que essa contagem pudesse ser realizada foi utilizada a
funo STD_LOGIC_VECTOR, da biblioteca padro do IEEE, que criou o
equivalente em outras linguagens como arranjos. Aps a declarao das variveis
de entrada e sada do programa e o uso do parmetro GENERIC, foi criado um
processo para monitorar os eventos de clock. Nesse processo, foram criadas duas
variveis do tipo integer para realizar a diviso de clock e a contagem de 0 a 9.
Na sequncia, aps cada batida de clock, o primeiro contador (temp)
incrementado. Cada vez que temp chega a 250.000.000, o segundo contador
(cont_out) incrementado de 1, at um limite de 9 onde cont_out zerado. Ao
fim do processo, realizada uma verificao do valor de cont_out a fim de mostrar
no display o seu estado atual. Essa verificao feita atravs da funo IF utilizada
repetidas vezes, uma aps a outra. A figura 1, exibe o cdigo implementado.
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Figura 1: Cdigo desafio.

Fonte: O Autor, 2017.

O endereamento fsico com a pinagem dos segmentos do display que foi


utilizado no desenvolvimento foi baseados nos materiais disponibilizados e esto
relacionado no cdigo .ucf mostrado na figura 2 e o esquema final pode ser
observado na figura 3.
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Figura 2: Endereamento fsico.

Fonte: O Autor, 2017.


Figura 3: Circuito equivalente.

Fonte: O Autor, 2017. (parte1/parte2)


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Resultados:

A partir das simulaes e testes realizados, foi possvel validar o


funcionamento do cdigo implementado, como pode ser observado nas figuras 4 e
5.

Na simulao, foi utilizado o prprio chaveamento do clock na frequncia de


50 Mhz como parmetro de entrada (1 linhas), a sada de 7 bits dos segmentos do
display (2 linha) e os 4 bits do comum dos displays (3 linha). Dessa forma foi
possvel observar a resposta do circuito contador implementado e a resposta que
enviada ao display. A resposta da simulao e da prtica de laboratrio diferem
apenas na base numrica utilizada (vetor de bits na simulao e nmero decimal no
display na prtica de laboratrio), portanto temos os resultados esperados da
atividade.
Figura 4: Simulao do desafio, parte 1.

Fonte: O Autor, 2017

Figura 5: Simulao do desafio, parte 2.

Fonte: O Autor, 2017