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UNIVERSIDADE FEDERAL DO RIO GRANDE DO NORTE

DEPARTAMENTO DE ENGENHARIA DE COMPUTAO E


AUTOMAO - DCA

LISTA DE EXERCCIOS
CIRCUITOS DIGITAIS

ELDER SANTOS SILVA


2015013591

NATAL-RN, 2017
Lista de questes feitas

Q1 Q15 Q29
Q2 Q16 Q30
Q3 Q17 Q31
Q4 Q18 Q32
Q5 Q19 Q33
Q6 Q20 Q34
Q7 Q21 Q35
Q8 Q22 Q36
Q9 Q23 Q37
Q10 Q24 Q38
Q11 Q25 Q39
Q12 Q26 Q40
Q13 Q27 Q41
Q14 Q28 Q43
Q1. Sinal pode ser entendido como uma quantidade fsica mensurvel atravs
da qual energia ou informao pode ser transmitida. Sinal digital aquele cujo
domnio da funo que o modela discreto no tempo (descontnuo), fazendo
com que ele seja definido apenas para determinados instantes de tempo, e alm
disso, sempre assume valores finitos. A diferena entre sinais digitais e
analgicos que, nos analgicos, existem valores para qualquer instante de
tempo, ou seja, so contnuos.
Exemplos de fenmenos digitais: uma luz pode estar acesa ou apagada, um
boto pode estar solto ou pressionado.
Exemplos de fenmenos analgicos: a temperatura ambiente, a velocidade do
nibus circular.

Q2. Codificao: 0V = 00, 1V = 01, 2V= 10, 3V = 11;


Sequncia de tenses: 0V 0V 1V 2V 3V 2V 2V;
Substituindo os valores codificados, ficamos com a seguinte sequncia binria:
00000110111010.

Q3. Codificao: 0V = 00, 1V = 01, 2V= 10, 3V = 11;


Sinal digital codificado: 1111101001010000;
Sinal digital decodificado: 3V 3V 2V 2V 1V 1V 0V 0V;

Q4. Modelo de codificao: 000000000000 = 00, 000000000001 = 01,


111111111111 = 10, 11 = em seguida viram 12 bits sem compresso;
Sequncia no codificada: 000000000000 000000000001 100000000000
111111111111;
Sequncia codificada: 00 01 11 100000000000 10.
Q5.
Boto
Codificao
pressionado
A 001
B 010
C 100
D 011
E 101
F 110
G 111
Nenhum 000

Q6. Gravao da cmera: 30 quadros por segundo;


Nmero de implementaes do algoritmo de reconhecimento facial: 1 por
quadro;
Tempo de implementao em microprocessador: 50 ms;
Tempo de implementao em circuito digital dedicado: 1 ms;
Aplicando uma bsica regra de trs, chegamos nos seguintes valores:

N mx. de quadros
Microprocessador 1
= = 20
50. 103

Circuito digital dedicado 1


= = 1000
1. 103

Portanto, o algoritmo precisa ser implementado no circuito digital dedicado para


atender s necessidades do sistema.
Q7. A decriptao em cada transao composta por 3 tarefas: A, B e C;

Tempo de decriptao [s]


Tarefa A B C
Microprocessador (m) 0.05 0.02 0.02
Circuito digital (cd) 0.001 0.002 0.001

N mnimo de transaes por segundo: 40;


Objetivo: realizar pelo menos 40 de cada uma das tarefas (40 transaes) em 1
segundo usando o mnimo de circuitos digitais.
N de
Tarefas
circuitos Tempo de realizao de 40 tarefas
(A B C)
digitais
0 MMM 40*(0.05+0.02+0.02) = 3.6s
CD M M 40*(0.001+0.02+0.02) = 1.64s
1 M CD M 40*(0.05+0.002+0.02) = 2.88s
M M CD 40*(0.05+0.02+0.001) = 2.84s
CD CD M 40*(0.001+0.002+0.02) = 0.92s
2 CD M CD 40*(0.001+0.02+0.001) = 0.88s
M CD CD 40*(0.05+0.002+0.001) = 2.12s

Analisando a tabela acima, podemos perceber que o numero de tarefas desejado


foi realizado em menos de 1 segundo utilizando 2 circuitos digitais e em duas
combinaes diferentes. Ento, escolheremos pela combinao que demorou
menos tempo para realizar as 40 tarefas: CD M CD. Portanto: tarefa A =
circuito digital, tarefa B = microprocessador e tarefa C = circuito digital.

Q8. Estabelecida em 1965 por Gordon Moore, a Lei de Moore dizia que o poder
de processamentos dos ICs (Integrated Circuits Circuitos integrados) dobraria
a cada 18 meses.
Q9. Nesta figura, vemos dois transistores CMOS, do tipo pMOS,
ligados um ao outro. Esse tipo de transistor, pMOS, funciona da
seguinte maneira: quando uma tenso positiva entre 0 e 1.8V,
valores codificados logicamente como zero (0) colocada nas
entradas x e y chamadas de gate , o material xido atrai os
eltrons do material semicondutor localizado abaixo do gate, entre os dois
terminais, tornando-o condutor na regio entre a fonte e o dreno, fazendo com
que o transistor funcione como uma chave fechada ou uma espcie de ponte
para os eltrons. Ento, no caso da figura, para o circuito conduzir, os valores
de x e y precisam ser ZERO, ou seja, tenses entre 0 e 1.8V.

Q10. a) O operador indicado o OR, pois basta que apenas um dos sensores
espalhados pela casa detecte algum movimento entrada 1 para que a sada
do circuito seja 1, ou seja, exatamente a lgica implementada pela porta OR.
b) Neste caso, o operador indicado o AND, pois para que a sada seja 1, os
trs botes precisam estar apertados simultaneamente entrada 111 e
nenhum deles pode ser solto, caso contrrio a sada deve mudar para 0. A porta
AND a que mais facilmente implementa tal situao, pois ela retorna 1 apenas
quando todas as suas entradas so 1.
c) O operador NOT o mais indicado, pois ser detectada ausncia de luz
quando o sensor de luz retornar zero, ento quando a entrada for zero sem luz
, a sada ser 1 ausncia de luz detectada.

Q11. a) p = presena de gua, s = sistema habilitado e F = bomba acionada.


F = p AND s.

b) n = noite, l = luz, p = presena na casa e F = alarmar.


F = (b AND l) AND (NOT(p)).

c) c = chuva, b = baixa temperatura, s = sistema habilitado e F = irrigao.


F = s AND NOT(c OR b).
Q12. Expresso a ser avaliada: F = a AND (b OR (c AND d))
a) a = 1; b = 1; c = 0; d = 1 F = 1. c) a = 1; b = 0; c = 0; d = 0 F = 0.
b) a = 0; b = 0; c = 0; d = 1 F = 0. d) a = 1; b = 0; c = 1; d = 1 F = 1.

Q13. a) F = (ab) + bc c. F = ((ab) + c) + (d + ef)

b. F = ab + bc + cd + de

Q14. M = movimento detectado, L = sensor de luz do dia e F = sirene acionada;


Equao booleana: F = ML.
Circuito com portar lgicas:

Q15. Sada S = 1 H msica Analisando as equaes de B e L,


tocando; podemos montar o seguinte circuito
Sada M = 1 H pessoas pro sistema:
danando;
Entrada L = 1 Luz pulsante
funcionando;
Entrada B = 1 Globo espelhado
girando;
Equao de B (globo): B = SM
Equao de L (luz): L = SM
Q16 F = ab(c + d) + a(b + c) + a(b + d)c

Aplicando a propriedade distributiva em F, temos:

F = abc + abd + ab + ac + abc + acd Eq. na forma de soma-dos-produtos.

Q17 Lei de De Morgan:


(a + b) = ab
(ab) = a + b

Equao a ser encontrada inversa:


F = abd + acd F = (abd + acd)
F = (abd)*(acd)
F = (a + b + d)*(a + c + d)
F = a + ac + ad + ab + bc + bd + ad + cd + 0
F = a + ac + ab + bc + bd + ad + ad + cd
F = a + ac + ab + bc + bd + cd + a(d + d)
F = a + ac + ab + bc + bd + cd + a(1)
F = a + a + ac + ab + bc + bd + cd
F = a + ab + ac + bc + bd + cd Eq. final.

Q18 a) F(a; b; c) = abc + ab c) F(a; b; c) = abc + ab + a + b + c

b) F(a; b; c) = ab d) F(a; b; c) = c
Q19 Tabela verdade
abc F
000 0
001 1
010 1
100 1

Equao: F = (ab + b) + ac 011 1


101 1
110 1
111 1

Q20 a) F(a; b; c) = a + bc b) F(a; b; c) = ab + ac + bc


abc F abc F
000 1 000 1
001 1 001 1
010 1 010 0
011 1 011 1
100 0 100 1
101 0 101 0
110 1 110 1
111 0 111 1
c) F(a; b; c) = ab + ac + abc + c d) F(a; b; c; d) = abc + d
abc F abcd F
000 1 0000 1
001 0 0001 0
010 1 0010 1
011 0 0011 0
100 1 0100 1
101 1 0101 0
110 1 0110 1
111 1 0111 1
1000 1
1001 0
1010 1
1011 0
1100 1
1101 0
1110 1
1111 0

Q21
abc F F = abc + abc + abc + abc + abc
+ abc (No manipulada)
000 0
F = a(bc + bc + bc) + a(bc + bc +
001 1 bc)
010 1 F = a(bc + b(c + c)) + a(bc + b(c +
011 1 c)) (Distributiva 1)

100 0 F = (a + a) * (bc + b(c + c))


(Distributiva 1)
101 1
F = bc + b (Complemento)
110 1
F = (b + b) * (c + b) (Distributiva 2)
111 1
F = b + c (Complemento /
comutativa) Resposta
Q22
abc F F = abc + abc + abc
000 0 F = abc + ab(c + c) (Distributiva 1)

001 1 F = abc + ab (Complemento)

010 0
011 0
100 0
101 0
110 1
111 1

Q23 a) F(a, b, c) = abc + ab


F = abc + ab(c+c)
F = abc + abc + abc Resposta
b) F(a, b, c) = ab
F = ab(c + c)
F = abc + abc Resposta
c) F(a, b, c) = abc + ab + a + b + c
F = abc + ab(c + c) + a((b+b) * (c+c)) + b((a + a) * (c + c)) + c((a + a) * (b +
b))
F = abc + abc + abc + a(bc + bc + bc + bc) + b(ac + ac + ac + ac) + c(ab +
ab + ab + ab)
F = abc + abc + abc + abc + abc + abc + bac + bac + bac + bac + cab +
cab + cab + cab
F = abc + abc + abc + abc + abc + abc + abc Resposta
d) F(a, b, c) = c
F = c((a + a) * (b + b))
F = c(ab + ab + ab + ab)
F = abc + abc + abc + abc Resposta
Q24

Usando manipulao algbrica:


F = ab + cd (circuito da esquerda)
G = (1 * ((ab) * (cd))) (circuito da direita)
G = (((a + b) * (c + d)))
G = ((a + b) + (c + d))
G = (ab + ac) Inverso de F.
Usando a tabela verdade:

abcd F abcd G
0000 0 0000 1
0001 0 0001 1
0010 0 0010 1
0011 1 0011 0
0100 0 0100 1
0101 0 0101 1
0110 0 0110 1
0111 1 0111 0
1000 0 1000 1
1001 0 1001 1
1010 0 1010 1
1011 1 1011 0
1100 1 1100 0
1101 1 1101 0
1110 1 1110 0
1111 1 1111 0

Concluso: F e G so diferentes (inversas).


Q25 Sada para m1, m2 e m3 = 1 quando detectada presena de algum;
Sada F = 1 soa um alarme sempre que mais de um sensor de presena for
ativado ao mesmo tempo;

F = m1m2m3 + m1m2m3 + m1m2m3 + m1m2m3 Resposta.

Para o mesmo problema, agora com 10 entradas m, podemos utilizar a soma


compacta de mintermos para representar os casos que o sistema NO ir
disparar o alarme:

Dada a seguinte codificao:


m1m2m3m4m5m6m7m8m9m10 = 0000000001 = 1
m1m2m3m4m5m6m7m8m9m10 = 0000000010 = 2
m1m2m3m4m5m6m7m8m9m10 = 0000000100 = 4
E assim por diante at o mintermo:
m1m2m3m4m5m6m7m8m9m10 = 1000000000 = 512
H = m(1, 2, 4, 8, 16, 32, 64, 128, 256, 512)
Podemos utilizar H como sendo o sistema que soa o alarme baseado em 10
salas da seguinte forma:
H = m(1, 2, 4, 8, 16, 32, 64, 128, 256, 512) Resposta.
*OBS: Neste caso, o alarme soar quando H = 0.
Q26
abc L L = abc + abc + abc Resposta.

000 1
001 1
010 1
011 0
100 0
101 0
110 0
111 0
Q27 F = ab + ab + cd + cd + ac

Tabela da porta (ab + ab) coincide Podemos escrever a XOR b da


com a tabela (a XOR b) seguinte maneira:
ab a'b + ab a XOR b = ab + ab
00 0 Aplicando tal propriedade, ficamos
com a seguinte simplificao:
01 1
F = (a XOR b) OR (c XOR d) OR (a
10 1 AND c) Resposta.
11 0

Q28
abcd F Buscando uma relao que resulta em
uma sada verdadeira quando um
0000 1 nmero par de entradas forem
0001 0 verdadeiras, pode-se encontrar a
seguinte:
0010 0
F = (a XNOR b) XNOR (c XNOR d)
0011 1
Que tambm equivalente a:
0100 0
G = (a XOR b) XNOR (c XOR d)
0101 1
Ambas as equaes (F e G) resultam
0110 1 na tabela verdade ao lado.
0111 0
1000 0
1001 1
1010 1
1011 0
1100 1
1101 0
1110 0
1111 1
Q29 Decodificador 3x8:

abc s7 s6 s5 s4 s3 s2 s1 s0
000 0 0 0 0 0 0 0 1
001 0 0 0 0 0 0 1 0
010 0 0 0 0 0 1 0 0
011 0 0 0 0 1 0 0 0
100 0 0 0 1 0 0 0 0
101 0 0 1 0 0 0 0 0
110 0 1 0 0 0 0 0 0
111 1 0 0 0 0 0 0 0

Basicamente, tem-se dois cdigos de


interesse um com 3 bits e outro com
8 bits e deseja-se transcodificar de
um para o outro.

Q30 - Multiplexisador 8x1:


Lgica do multiplexisador: neste
caso, temos N = 8 entradas (I0 a I7),
3 seletores (S0 a S2, exatamente
[log2 N] seletores) e uma sada F
(multiplexisadores sempre possuem
uma nica sada). Os seletores so
responsveis por escolher qual porta
de entrada I passar seu bit para
sada F.
Ex.: se os seletores S0, S1 e S2
estiverem, respectivamente, com os
bits 1 1 0, a entrada I3 que passar
seu bit adiante para sada F.
Q31
Neste multiplexisador 4x1, os seletores
S0 e S1 so responsveis por chavear
qual das quatro entradas I (de 0 a 3)
vai passar para sada F.
Ex.: se os seletores S0 e S1 estiverem,
respectivamente, com os bits 0 e 1, a
entrada I2 que ir se propagar para
sada, as demais tero suas
respectivas portas AND desabilitadas
pela presena de bits zeros.

Q32
Neste demultiplexisador 1x4, tem-se 1
entrada I, 4 sadas O (de 0 a 3) e dois
seletores S (0 e 1). O funcionamento
deste circuito bastante intuitivo, o
conjunto de bits dos seletores
responsvel por decidir para qual das
sadas a entrada I vai se propagar.
Ex.: se os seletores S0 e S1 estiverem,
respectivamente, com os bits 1 e 1,
ento a entrada I vai se propagar para
sada O3. Da mesma forma que, se os
seletores estiverem com 1 e 0, a
entrada se propagar para sada O1.

Q33
* 8 corredores = 8 lampadas = 8 entradas 1;
* Chave com valores de 0 a 7 = 3 bits = 3 seletores;
* Chave com apenas dois valores = habilitao (enable)
do sistema;

Concluso: Basta implementar um DEMUX 1x8 para


escolher qual das 8 luzes de corredor (L0 at L7) deve
receber a entrada I = 1 de acordo com o chaveamento
(numero de 0 a 7, representado pelos 3 bits dos
seletores S0, S1 e S2) quando o sistema estiver ligado
(boto On/Off apertado, E = 1).
Q34 O Latch SR um dispositivo primitivo de memria, ou seja, armazena
informao. Seu funcionamento, de forma bem sucinta, pode ser resumido da
seguinte forme: a porta S(et) define o valor 1 para sada Q quando a porta R(eset)
est com valor 0. J quando a porta R tem seu valor 1, ela fora a sada Q a ter
seu valor sempre igual a 0.

Para a situao descrita no problema, obtemos o diagrama de tempo acima.


*OBS: lembrar que sempre que uma das entradas da porta NOR 1, a sada
ser sempre 0. A nica combinao de entradas que resulta em sada 1 para
uma porta NOR 0 e 0.

Q35
Concluses:
Enquanto C (enable) estiver em 0,
tanto S1 como R1 tambm estaro
em 0, por causa das portas AND, e
consequentemente, valor de Q no
muda.
A entrada S1 s ser 1 quando C e S
forem em 1.
J R1, s ser 1 quando C e R forem
em 1.
Quando S1 estiver em 1 e R1 estiver
em 0, a sada Q ser 1. Mas quando
R1 passa a ser 1, a sada Q retorna
para 0.
Q36
Concluses: o Latch D ainda
mais confivel que o Latch
Sensvel, pois com a adio de uma
porta NOT entre o S e o R, se torna
impossvel que ambos possuam o
valor 1 simultaneamente,
acabando, assim, com o problema
de indefinies na sada Q.
De forma sucinta, o Latch D
funciona da seguinte maneira:
quando o enable (C) estiver em 1, o
valor de D ir se propagar para
sada Q, seja ele 1 ou 0. Mas
quando o C estiver em 0, o valor da
sada Q ser mantido independentemente do valor de D, ou seja, entradas no
sero aceitas e o Latch trabalha como uma memria de um bit (Q).

Q37
Concluses: no Latch mestre, o
clock Cm ser 1 quando o clk for 0,
permitindo que a entrada Dm se
propague para sada Qm. Quando
o clk sobe o nvel para 1, o Cm
desce para 0 e o Latch mestre
passa a ignorar a entrada D,
armazenando, assim, a sada Qm,
que ser a entrada Ds do Latch
escravo. Como o Cs est alto, a
entrada Ds vai direto para sada
Qs.
possvel notar, ento, que
apenas na subida do clk, quando o
Cs sobe tambm, que a entrada
D vai se propagar para sada. Esse
o princpio de funcionamento do Flip-Flop D sensvel borda.
Nota-se tambm que exatamente nos momentos de subida do clock sinal C no
diagrama de tempo o D sempre est em 0, por isso que o Qs se mantm
sempre 0.
Q38

Funcionamento Latch: quando o C est alto, a D se propaga direto para sada


Q, mas quando C est baixo, o Latch ignora a entrada D e a sada Q permanece
sem se alterar, ou seja, armazenada.
Funcionamento Flip-Flop D: o valor de Q ser igual ao valor de D exatamente
no momento da SUBIDA de C, seja ele alto ou baixo.

Q39

Latch: no caso dos 3 latches em srie (sada de um ligada na entrada do outro),


enquanto o clock (Clk) estiver em nvel alto, as entradas vo se propagar para
as respectivas sadas. Ento, se o clock passar tempo suficiente em nvel alto
para que, mesmo com os delays (representados pelas linhas tracejadas), as
sadas sigam para as prximas entradas no mesmo ciclo de clock, a entrada do
primeiro latch vai poder se propagar pelos demais latches.
Flip-Flop D: j no flip-flop, as entradas s so passadas para sada na subida
do clock, ento se o clock passa muito tempo nvel alto, indica que ele demora a
cair e, consequentemente, tambm demora a subir novamente, impossibilitando
a passagem das sadas para as prximas entradas. Portanto, a entrada do
primeiro flip-flop no pode se propagar para outros flip-flops no mesmo ciclo de
clock.
Q40
Concluses: cada flip-flop atrasa
a sada um ciclo, pois s permite
que a entrada X se propague para
sada Q na prxima subida de
clock. Ento, quando se quer
atrasar a sada dois ciclos de
clock, basta ligar dois flip-flops em
srie (sada do primeiro na entrada
do segundo), pois quando clock subir a primeira vez (primeiro ciclo), a entrada
passar pelo primeiro flip-flop, e quando subir novamente (segundo ciclo), a
entrada passar pelo segundo flip-flop.

Q41
Concluso: primeiro, temos 4 registradores, de 8 bits cada (Ra, Rb, Rc e Rd),
ligados em srie (sada de um na entrada do prximo). Ento, a cada subida do
clock, os 8 bits que esto na entrada de cada registrador passam para o
registrador seguinte, fazendo com que, em 4 subidas de clock, tenham sido
armazenadas 4 entradas de 8 bits cada.
Para escolher alguma das 4 sadas de 8 bits, pode-se utilizar 8 MUX 4x1, cada
MUX para um dos 8 bits de sada e compartilhando os mesmos seletores S0 e
S1, dessa forma, para cada combinao possvel de S0 e S1, temos um dos 8
bits da mesma sada (uma das 4 possveis), resultando em uma nica sada de
8 bits escolhida a partir dos seletores.
Circuito na prxima pgina.
Q43

Concluso: a cada subida do clock, o valor que estava na sada do registrador


anterior (entrada do prximo registrador), passa para sada do prximo
registrador e assim sucessivamente.
*OBS: os espaos vazios indicam que no se conhece o valor inicial nos
registradores.

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