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Semicondutores: Transistores JFETs
Transistores
JFETs MESFETs
No concordo com o acordo ortogrfico
03/11/2017 Por : Lus Timteo 1
Transistores
Transistores de efeito de campo JFET
Historial
O transistor de efeito de campo (FET) um transistor que usa um campo elctrico para
controlar a forma e, consequentemente, a condutividade de um canal de um tipo de
transportadores de carga num material semicondutor.
Os FETs so transistores unipolares, pois envolvem a operao de um nico tipo de

transportadores de cargas (electro ou lacuna). O conceito do FET antecede o transistor
de juno bipolar (BJT), embora no tenha sido fisicamente implementado aps os BJTs,
devido s limitaes dos materiais semicondutores, e relativa facilidade de fabricao
de BJTs, em comparao com os FETs, nesse momento
O transistor de efeito de campo foi patenteado pela primeira vez por Julius Edgar
Lilienfeld em 1926 e por Oskar Heil em 1934, mas os dispositivos semicondutores prticos
(o JFET), s foram desenvolvidos muito mais tarde, depois que o efeito transistor ter sido
observado e explicado pela equipa de William Shockley na Bell Labs em 1947.
As vantagens do FETs em relao ao transistor bipolar: altssima impedncia de entrada,

rpida comutao, pequena dimenso, Fonte (S) e Dreno (D) intermutveis para baixa
frequncia, alm de ser um dispositivo de baixo rudo.
Transistores
FONTE: (Source) fornece os electres livres,
DRENO: (Drain) drena os electres,
PORTA: (Gate) controla a largura do canal, controlando a corrente entre Fonte e Dreno.
Vantagens dos JFETs
Alta impedncia de entrada (M): (IG=0Zi=) (Sistemas Lineares de amplificao).
Maior estabilidade de temperatura do que os BJTs.
Menores que os BJTs.
Facilidade de Fabrico.
Os BJTs so bipolares conduo de lacunas e electres.
Os FETs so unipolares usam somente um tipo de transportadores de corrente.
Menor rudo do que os BJTs.
Uso mais comum comutador lgico.
0 FET conhecido como transistor unipolar porque a conduo de corrente acontece por apenas um
tipo de portador (electro ou lacuna), dependendo do tipo do FET, de canal n ou de canal p. 0 nome
efeito de campo decorre do facto do mecanismo de controlo do componente ser baseado no campo
elctrico estabelecido pela tenso aplicada no terminal de controlo (Gate/Porta). 0 Transistor JFET
recebe este nome porque um transistor FET de Juno.
Transistores
Existem dois tipos de JFETs: Canal tipo n e Canal tipo p, sendo o de canal n o mais utilizado.
a) G b) G
Gate
(Porta)
S p D S n D
n p
Source p Drain n
(fonte) (Dreno)
+VDD -VDD
ID Tm trs terminais: ID
D D
_ - Dreno (Drain (D))
G
- Fonte (Source (S)) + G
- Porta (Gate (G))

VG S S
_ VG
+
a) Canal n b) Canal P
O JFET formado por um estreito canal semicondutor tipo P ou N em cujas extremidades so feitos
contactos denominados de Dreno(D), de onde as cargas elctricas saem, e Fonte(S), por onde as
cargas elctricas entram. O terminal Gate(G) que faz o controlo da passagem das cargas.
Transistores
Polaridades
Canal-n Canal-P
O+
e-
Electres da Fonte (S) para o Dreno (D) Lacunas do Dreno (D) para a Fonte (S)
As figuras mostram as polaridades do JFET cana-n e canal-p. Note-se que em cada caso, a tenso
entre a Porta(G) e a Fonte(S), tal que a Porta (G) est inversamente polarizada.
Esta a forma normal de ligao dos JFETs. Os terminais de Dreno(D) e Fonte (S) so intermutveis,
i.e. qualquer uma das extremidades pode ser utilizada como Fonte e a outra extremidade com Dreno.
Como o circuito de entrada (G/S) est inversamente polarizada, significa que tem uma alta
impedncia de entrada, sendo a corrente IG 0.
O Dreno (D) est polarizado de tal forma em relao Fonte (S) que os electres fluem da Fonte para o
Dreno. Em todos os JFETS a corrente IS=ID.
Transistores
Estrutura Simtrica. Canal N
A maior parte da estrutura base de material tipo -
n (Canal), entre duas incrustaes embutidas de
Drain (D) material tipo-p, formando duas junes p-n.
Contactos hmicos
A Porta (G) est ligada ao material tipo-p.
Em funcionamento normal o dispositivo de Canal n, o
Dreno (D) positivo em relao Fonte (S).A
corrente flui entrando pelo Dreno (D),(sentido
convencional + -) atravessa o canal, e sai pela
Gate(G)
Canal n
P P Fonte (S) (electres fluem da Fonte para o Dreno).
e- Zona de Deplexo
Source (S)

Transistores
Estrutura simtrica. Canal P
Drain (D) A maior parte da estrutura base de material tipo -
Contactos hmicos P (Canal), entre duas incrustaes embutidas de
material tipo-n, formando duas junes p-n.
A corrente flui da Fonte (S) para o Dreno (D). Lacunas

so injectadas na Fonte (S), e vo para o Dreno(D)
Gate(G) atravs do Canal de material tipo-p.
Canal p
n n
O+ Zona de Deplexo
Source (S)
0 JFET de canal p tem as mesmas partes constituintes de um JFET de canal n, porm o seu
smbolo apresenta a seta em sentido contrrio, e as correntes e tenses so consideradas
invertidas em relao ao JFET de canal n.
Transistores
Transistores Unijuno de efeito de campo: JFET
Estrutura no simtrica (pouco usual). Canal N
Source (S) Gate (G) Drain (D)

Source (S) Gate (G)
Drain (D)
W
l
Substrato -p
l Zonas de Deplexo

Transistores
Transistores Unijuno de efeito de campo: JFET
Caractersticas Canal N
Controlo por Tenso: a corrente entre o dreno (D) e a fonte (S) controlada pela tenso
aplicada na porta(G), em contraste com o transistor BJT, cuja corrente de colector
controlada pela corrente de base.
Alta Impedncia de Entrada: para que seja possvel o controle de corrente do canal n,
necessrio que se produza uma polarizao inversa das junes da porta(G), provocando
desta forma um aumento na regio de deplexo destas junes e em consequncia disto,
um estreitamento do canal; com isto, tem-se baixas correntes de porta (Ig), e
consequentemente, alta impedncia.
Curvas Caractersticas: o comportamento do JFET pode ser sumarizado pelas suas curvas
de Dreno e de Transcondutncia.
Outras Caractersticas: Os transistores JFET apresentam menores ganhos em relao aos

transistores BJT e em decorrncia disto, tm maior estabilidade trmica; geometricamente,
os JFET tem dimenses menores, quando comparados com os transistores BJT.

Transistores D
Princpio de Funcionamento Canal-n
n
A aco bsica de um JFET pode ser compreendida considerando-se um
canal de conduo. Comea-se com Silcio dopado por n, e adiciona-se G p p
dois terminais em cada extremidade. O dispositivo agora uma
resistncia, cujo valor fornecido pelo nvel de dopagem. Estes dois
terminais do JFET so denominados Fonte(S) e Dreno(D).
n
A Fonte(S), anloga ao emissor do BJT. A fonte, a fonte dos
portadores maioritrios. Portanto, num material de tipo n, os portadores
so electres, e a Fonte(S) , assim, a fonte de electres. S
O Dreno(D) anlogo ao colector do BJT e, portanto, a corrente dos portadores maioritrios flui a
partir da Fonte(S) para o Dreno(D).
Mais uma vez, em materiais do tipo n, os portadores so electres e a corrente convencional flui na
direco oposta.
Adiciona-se uma estrutura de porta (G) (duas), para formar um canal.
As portas so duas regies de um material do tipo p, que esto dispostas para criar um canal para
conduo da Fonte (S) para o Dreno(D). As duas regies de porta so, interligadas internamente de
modo que o utilizador s v um terminal.
As duas regies da Porta(G) so, na verdade, ligadas para definir um canal para a corrente de
portadores. O controlo da corrente do FET (resistncia) atingido mudando-se o tamanho das zonas
de deplexo que circundam as portas.
Transistores D
Transistores de efeito de campo JFET Zonas de Deplexo VDS
n
Como podemos ver, o JFET um dispositivo NPN, j que a Fonte(S)
G p p
do tipo-n, a Porta (G) do tipo-p, e a Dreno (D) do tipo-n.
Ao redor de cada Porta, h uma zona de deplexo, como em qualquer n

juno PN.
S
A zona de deplexo reduz o tamanho efectivo do canal dopado por n, e, dessa forma,
aumenta a resistncia aparente do canal. Modulando-se o Dreno (D), para potencial de
porta, o campo elctrico na zona de deplexo entre a porta e o Dreno varia e,
consequentemente, o tamanho da zona de deplexo varia.
O funcionamento do JFET regida, pela variao do potencial entre a Porta(S) e o

Dreno(D), e, dessa forma, modificando o tamanho da zona de deplexo. medida que VDS
aumenta, as zonas de deplexo se movem juntas, aumentando a resistncia da Fonte (S)

D
Transistores

VDD
G
As duas junes p-n nos lados, formam duas VDS
camadas de deplexo. A conduo de corrente de
portadores de carga (ou seja, os electres livres, VGG
neste caso) atravs do canal entre as duas e-
camadas de deplexo, para o Dreno . VGS
S
A largura e consequentemente a resistncia deste canal, pode ser controlada alterando a

tenso VGS. Quanto maior for a tenso inversa VGS, maiores sero as camadas de
deplexo e mais estreito ser o canal condutor. O canal estreito significa uma maior
resistncia e, consequentemente a corrente de Fonte/Dreno diminui. O Inverso acontecer
se VGS diminuir, sendo este o principio de operao dos JFETs.
Por outras palavras, a magnitude da corrente de Dreno (ID) pode ser alterada por
alterao de VGS .

Transistores D
ID
Transistores de efeito de campo JFET VDS
n
medida que a tenso do Dreno(D) para a Porta(G) aumenta, a zona de
deplexo aumenta e, dessa forma, a conduo do canal diminui. G p p
Para pequenas tenses de VDS, a resistncia aumenta linearmente com a

tenso, e isso descrito como a regio hmica. Acima da tenso de n
Saturao (VP), o canal saturado, e a resistncia se torna constante.
S
A tenso VDS de saturao (VP), pode ser descrita como a tenso, a partir da qual a corrente ID
permanecem constante, embora com estreitamento do canal (no completamente), permitindo a
partir desse ponto o controlo da corrente ID, atravs da tenso VGS.
ID RC VBSS - Tenso Ruptura(VP), pode ser descrita como
a tenso VDS na qual o dispositivo entra em
V
RC ruptura deixado de funcionar, ficando em curto.
I
VDS VDS
VP BV VP BV

Transistores
Funcionamento Canal -n Polarizao.
Zona de Deplexo Dreno D ID

Drain
VDD
VDD
Porta G
Gate
VGG
Source Fonte S
A Juno Gate-Source (Porta/Fonte) inversamente polarizada.
A corrente de Porta (Gate) zero.
Os electres fluem da Fonte (S) para o Dreno (D).
A corrente IDS flui atravs do canal, e o seu valor determinado pela largura da
zona de deplexo e largura do canal.
Transistores
Funcionamento Canal -n Polarizao.
Assim que VDS alcana o valor de estreitamento - Pinch-off VP, a corrente atinge o seu
mximo, permitindo controlo completo da corrente ID, por controlo de VGS de zero at ao
mximo.
A Tenso VGS deve variar entre 0V e -VP.
Para VDS VP, h um estreitamento do canal, mas a corrente permanece constante (IDSS).
Para VDS BVDSS, o FET entra em ruptura e h um fluxo descontrolado de corrente entre
Fonte/Dreno.(Curto).

Transistores
Funcionamento de um JFET (canal N)
http://www.learnabout-electronics.org/Downloads/Fig3116_new.swf
Transistores
Canal N Com polarizao
JFET polarizado com duas fontes de tenso:
VDD.
VGG.
VDD fornece a voltagem de polarizao entre a Drain (D) e a Source (S) VDS.
VDD causa a corrente de Drain, ID fluir da Drain (D) para a Source (S).
VGG gera a voltagem de polarizao entre a Gate (G) e a Source (S). Com a polaridade
negativa, a Source conectada juno da Gate (G) ficando polarizada inversamente;
pelo que a corrente de Gate, IG = 0.
VGG vai produzir a zona de Deplexo no canal N, de modo que controla o fluxo de corrente
da Drain ID, que flui atravs do canal.
IDSS (Drain-Source Shorted current) corrente mxima que o JFET pode produzir, na qual
ocorre o estreitamento do canal quando VGS=0.
VP tenso VDS mxima de saturao para um valor de VDS 0V.
VPO (pinch-off voltage) tenso VDS mxima de saturao IDSS para VGS=0V.
VGS (off) =|VP| tenso VGS na qual ocorre o corte do dispositivo (fecho completo do canal).
BVDSS tenso de ruptura do dispositivo para VGS = 0 (Mxima corrente = IDSS).

Transistores
Canal N Com polarizao
A polarizao do JFET diferente do BJT. Num transistor bipolar polarizamos diretamente
o diodo base-emissor, porm, em um JFET, sempre polarizamos inversamente o diodo
Gate-Source(porta-fonte). Regio de deplexo
G
p
Essa polarizao inversa na Gate faz com que S n D
aumente a regio de deplexo, diminuindo a

ID ID ID
largura do canal e dificultando assim a p
+
passagem de corrente entre Dreno e Fonte(S). VDD
G
Quanto mais negativa for tenso da Gate, -
mais apertado o canal, portanto a tenso da VGG

Gate controla a corrente.
Estrangulamento
O fluxo de electres da Fonte(S) para o Dreno, depende da largura do canal, isto , da
polarizao inversa da Porta(G), que causa o aumento das regies de deplexo, diminuindo
a largura do canal e dificultando desta forma a passagem da corrente entre o Dreno e a
Fonte(S) ( uma regio de ies, formada pela difuso atravs da juno).
Transistores
Polarizao Canal-n : VGS 0 V e VDS= 0
D
VDS=0 Consideremos inicialmente VDS=0 e apliquemos uma tenso
Regio de deplexo ID=0 VGS com a polaridade indicada na figura e que polariza
inversamente a juno PN.
Inicialmente o canal estar todo aberto e entre e Dreno (D) e

ID
a Fonte (S), existir um canal com uma determinada
G resistncia.
Canal n
p p G
Como a tenso aplicada na resistncia zero, a corrente
resultante ser zero (ID=0).
n Se a tenso de Porta (G) VGS for aumentada, aumenta a
VGS =VPO
polarizao inversa o que faz com que a regio de Deplexo
avane mais no canal at fech-lo totalmente.
S
A tenso de Porta (G) que provoca o fecho total do canal chamada de

tenso de estrangulamento (pinch-off em ingls), VGS(Off), sendo uma
quantidade negativa no caso de canal N, e positiva para o canal P.
Transistores
Polarizao Canal-n : Efeitos de VGS com VDS=0
D D D
G P+ P+ VDS=0 G P+ P+ VDS=0 G P+ P+ VDS=0

VGS 0v n
VGS=0v n VGS=-Vp
S S S
VGS = 0 VGS < 0 VGS = VGS(off)

Quanto mais negativa a tenso de VGS, menor a corrente entre a fonte e o dreno.

Transistores
Polarizao Canal-n :VGS = 0 e VDS 0
D
Agora consideremos VGS=0 e apliquemos uma tenso
Regio de deplexo ID 0 entre Dreno (D) e a Fonte(S), com a polaridade indicada
VDS na figura .
ID O que acontece com a corrente quando VDS varia?
+1,5V
Inicialmente com o VDS pequeno, o canal praticamente
Canal n
G
p p GV no se altera e dentro de certos limites o dispositivo se
+1V GS=0
comporta como uma resistncia linear.
+0,5V
medida que VDS aumenta, a corrente de Dreno ID
n
aumenta, provocando uma queda de tenso ao longo do
canal, o que faz com que o estreitamento no seja
S
uniforme.

Transistores
Polarizao Canal-n : VGS = 0 V e VDS 0
A corrente de Dreno ID, provoca uma queda de tenso VA, entre o
D VDS = VP ponto A e a Fonte(S), e uma queda de tenso V entre o ponto B e
B
Regio de deplexo a Fonte(S), estando claro que VA>VB..
ID = IDSS
Estas tenses so aplicadas na juno de forma inversa e no ponto
onde a tenso inversa maior, a regio de Deplexo avana mais
ID no canal,isto , o estreitamento maior prximo do Dreno(D).
O estreitamento mximo quando a tenso de Dreno VDS, for igual
A em mdulo tenso de estragulamento VP.
G VA
p p GV
GS=0
Se a tenso de Dreno VDS aumentar mais ainda, as regies de
B
carga espacial no se tocam, ao invs disso o estreitamento
VB
aumenta ao longo do canal conforme figura, e a corrente de Dreno
n
se mantm aproximadamente constante em IDSS,(corrente de
saturao) isto , o dispositivo passa a se comportar como uma
fonte de corrente constante.
S
Na prtica existe um pequeno aumento em ID quando VDS aumenta alm de VP.
Se a tenso de Dreno aumentar mais ainda, eventualmente ser atingida uma
tenso que provocar a ruptura da juno, destruindo o dispositivo. Esta tenso
designada por BVDSS.
Transistores
Transistores de efeito de campo JFET G
Polarizao Canal-n :VP n p D
ID
Ao aumentar a tenso entre S
Drain e Source VDS, a corrente IS
VDD
ID aumenta, ao mesmo tempo
p
que se estreita a passagem
devido ao incremento das ID
unies p-n e a ampliao da G
regio de deplexo. IDSS
O JFET pode ser usado como uma

r0
resistncia varivel, onde VGS controla a
resistncia Drain-Source (Rd). Quanto
Rd 2

mais negativo for VGS maior o aumento
1 VGS
da resistncia Rd.
Vp

A passagem estreita-se tenso VDS = VPo VP Voltagem de estreitamento
tenso para a qual ID deixa de aumentar VDS

Transistores
Polarizao Canal-n :rd
Outro Clculo de rd

Transistores
Polarizao Canal-n :Pinch-off- VGS = 0 V e VDS=Vp
Apesar do estrangulamento, ID 0 A. Os portadores
passam atravs da regio de deplexo. Nesta
D condio, IDSS passa a ser constante (IDS = constante
Pinch-off
na saturao). Caracterstica de uma fonte de
corrente.
ID
VDS=Vp Nvel de Saturao
G p p
IDSS
n
VDS=VPO
VGS=0v
S
VDS
0 Vpo
IDSS a corrente mxima de ID, definida na condio de VGS = 0V e VDS =VP.
IDSS (Drain-Source Shorted) current.
Transistores
Polarizao Canal-n :Efeitos de VDS na ID para VGS 0
D D D
G P+ P+ VDS G P+ P+ VDS G P+ P+ VDS

VGS=0V
VGS n VGS n n
S S
S
VDS =VPO Saturao
VDS VGSRegio Triodo VDS = VP
A partir de um certo valor de VDS ocorre o estrangulamento do canal (estreitamento mximo), fazendo
com que a corrente iD permanea praticamente constante. Essa tenso chamada de tenso de
estrangulamento ou pinch off (VPO) e corresponde tenso mxima de saturao do JFET com VGS=0.
Transistores
Canal-n: Curvas de Dreno
ID Aplicando-se VGS 0 V, uma tenso de polarizao inversa, haver um
D
aumento na camada de deplexo, fazendo com que o estrangulamento do
canal ocorra para valores menores de VDS e ID.
VP = 5 V
ID (mA)
IDSS
G
VDS0V
p p VGS= 0 V
VGS=-5V
=-2V
=-1V
=-3V
=0V
n
5
Curva da VGS= -1 V
transcondutncia
S I
S
VPO
VGS= -2 V
VGS(off)=-VP 1 VGS= -3 V
VDS (V)
VGS (V) -5 -4 -3 -2 -1 0 5 10 15
VGS= -VP
Transistores
Canal-p: Curvas de Dreno
ID diminui (ID < IDSS)
Eventualmente ID = 0A
ID Para nveis mais altos de VDS o JFET atinge mais
D cedo a zona de ruptura. ID aumenta sem controlo se
VDS > BVDSS. ID (mA) I DSS
ID VGS= 0 V
IDSS = 8 mA and VP = +5 V.
IG=0A
G n n VDD
VDS 5
VGS= +1 V
VGS=+VGG P
VGS= +2 V
S I
S
-VP
1 VP = -5 V V = +3 V
GS
VDS (V)
VGS (V) +5 +4 +3 +2 +1 0 -5 V = -V -10 15
GS P

Transistores
Para cada valor de VGS, obtm-se uma curva caracterstica de Dreno, at que ele atinja a
tenso de corte VGS (off)= VP na qual ID praticamente zero.
Para qualquer FET a tenso de corte VGS(off) igual, em mdulo, tenso de estreitamento
do canal VP
A corrente atravs da Porta (G) (IG) muito pequena e desprezvel, garantindo uma
altssima impedncia de entrada (ZE).
Essa resistncia pode ser calculada atravs da tenso mxima (negativa) VGS que causa o
corte do JFET (com VDS=0) e da corrente de Porta(G) de corte IGSS (Gate-Source Shorted
current). Exemplo:
No JFET BF245, para VGS = 20V, com VDS = 0, tem-se IGSS =
VGS(VDS 0) 5nA. Calcule ZE.
ZE
I GSS ZE = 20 / 5x10-9 = 4G

Transistores
Funcionamento dos transistores JFET
Estreitamento do canal. p
n D ID
S
ID
Corrente de saturao, IDSS /V PO
p VDD
ID IDSS
Estreitamento do canal, aumento G

da resistncia
Ao aumentar a tenso entre Dreno e

Regio de comportamento hmico
Fonte VDS, a intensidade ID aumenta, ao
mesmo tempo que se estreita a
passagem, devido ao incremento de das
Voltagem de estreitamento, VP unies p-n e a ampliao da regio de
Deplexo. O canal estreita quando:
VP VDS VDS = VP

Transistores
Inicialmente com VDS=0 a corrente de Dreno ID tambm zero.
Com VDS aumentando e inicialmente bem menor do que VP o
VDS=0 comportamento de uma resistncia, isto , se a tenso de Dreno dobrar
de valor a corrente de dreno tambm dobra de valor.
VDS=V1 Dizemos que a regio de operao chamada de regio hmica ou

saturao (o JFET se comporta como uma resistncia controlada por VGS).
VDS=V2 ID
VDS
V1 V2
Transistores
medida que a tenso de Dreno VDS, se aproxima da tenso de
estrangulamento (VPO) e o canal se aproxima do estreitamento mximo, a
VDS=0 curva comea a inclinar-se (resistncia do Dreno aumenta).
A corrente de dreno para VDS=VPO denominada de IDSS, corrente na
saturao.
VDS=V1 Se a tenso de Dreno aumentar alm desse valor a variao da corrente de
dreno fica constante em IDSS.
VDS=V2 ID Comportamento
Comportamento como fonte
resistivo
de corrente
IDss
VDS=VP
VDS=VPO
VDS
VDS=BVDSS V1 V2 Vp VPO BVDSS
Transistores
Se agora for aplicada uma tenso, de Porta(G) de digamos VGS = -1V, e o procedimento
repetido, isto , a tenso de Dreno variada a partir de zero, ser obtida uma curva
semelhante anterior porm com um valor de corrente na saturao menor que IDSS.
Haver um aumento na camada de deplexo, fazendo com que o estrangulamento do
canal ocorra para valores menores de VDS e ID.
ID (mA) VDSat | VP | VGS
Ruptura
De uma forma geral o valor de VDS hmica Saturao
que provoca o estrangulamento IDSS VGS=0
dado por:
DS V | V | V
P GS VGS=-1
Para cada valor de VGS, obtm-se uma
curva caracterstica de dreno, at que ele VGS=-2
atinja a tenso de corte = VP, na qual ID
praticamente zero.
VGS=-3
VP Corte
VPo BVDSS VDS (V)

Transistores
VDS VP VGS
IDSS VGS= 0 V (curto)
VGS= -1 V
VGS= -2 V
VGS= -3 V
VP VPO
VGS= -4 V (Pinch-off)

Transistores
ID [mA]
ID VGS = 0V
4
2,5K
VGS = -0,5V
D 2
+ VGS = -1V
G
VDS 10V
+ VGS = -1,5V
- VGS = -2V
VGS
S 0
- 4 8 12 VDS [V]
VGS = 0V > -0,5V > -1V > -1,5V > -2V > -2,5V VGS = -2,5V
Comportamento resistivo
Comportamento como fonte de corrente
Comportamento como circuito aberto
Transistores
H uma grande semelhana entre as curvas do JFET e a curva caracterstica de sada do
transistor bipolar..
IDSS - corrente mxima que o JFET pode produzir, na qual ocorre o estreitamento do canal quando
VGS=0.
VP tenso VDS, para a qual a corrente ID (mA)hmica Activa Ruptura
permanece constante, para valores de
VGS 0 IDSS VGS=0
VPO tenso VDS mxima de saturao ou

de estreitamento (pinch-off) para VGS=0.
BVDSS tenso de ruptura do dispositivo
para VGS = 0 e IDSS.
Tendo, inclusive, as mesmas regies:
corte, saturao, activa e de ruptura.
Na zona hmica, enquanto linear, RDS: VGS=|VP| Corte
VP VPO BVDSS VDS (V)

Transistores
Comparao entre BJTs e JFETs
ID
IC
R R
D V2
IB C (N) IG 0 G (P)
B (P)
+ V2 + N
VBE V1
E (N) VGS
- - S
V1
Em ambos os casos, as tenses de entrada (VBE e VGS) determinam as correntes de sada
(IC e ID).
Na zona de comportamento como fonte de corrente, til relacionar correntes de sada e
de entrada (transistor bipolar) ou corrente de sada com tenso de entrada (JFET).
A potncia que a fonte V1 tem que debitar, muito mais pequena no caso do JFET (a
corrente quase zero, ao estar polarizada inversamente a unio Gate-canal).
Transistores
Canal-n: Curvas Caractersticas de Dreno (D).
Numa anlise grfica do JFET, a regio hmica aquela na qual a curva de Dreno
praticamente vertical, sendo ela equivalente regio de Activa do transistor bipolar.
Essa parte do grfico inicia-se com VDS igual a zero e vai at tenso de constrio VP, que a tenso
onde a curva de Dreno se torna quase horizontal e onde se separam as duas regies de operao do
JFET.
Para um valor constante de VGS,=0V o JFET age Regio Saturao
como um dispositivo resistivo linear para
pequenas variaes de VDS at atingir a
condio de estreitamento (na regio hmica).
Acima da condio de estreitamento e antes
da ruptura por avalanche, a corrente de dreno
permanece aproximadamente constante para
um valor de VGS, independentemente de VDS.
r0 rd Resistncia especfica para

rd um certo VGS.
1 VGS / VP
2
r0 Resistncia com VGS = 0 V
Regio hmica
Transistores
Regio hmica Quando VGS = 0 a camada de
Deplexo do canal, muito pequena e o JFET actua
como uma resistncia controlada por voltagem.
VP
RDS VGSoff VP
I DSS
Exemplo:
Para um JFET com as seguintes caractersticas:
VP=5V ; IDSS=10 mA 5V
RDS 500
10mA
Zona de Saturao ou Regio Activa O JFET
transforma-se numa fonte de corrente
constante, com corrente igual a IDSS e
controlado pela voltagem Gate-Source ( VGS ),
enquanto que a voltagem Drain-Source, ( VDS )
tem pequeno ou nenhum efeito. I I 1 V GS
2
D DSS VP

Transistores
Regio de Corte
-Tambm conhecida como regio pinch-off ,
onde a voltagem da Gate, VGS suficiente, para
fazer o JFET actuar como um circuito aberto, com
a mxima resistncia.
(ID = 0 para VGS |Vpo |
) (VGSoff = -VP
Regio de Ruptura
- A voltagem entre a Drain e a Source, ( VDS )
suficientemente alta para quebrar o canal
resistivo dos JFET's e deixar passar uma
quantidade incontrolvel de corrente (Curto-
circuito).

Transistores
No-Saturao (Regio hmica): V

V V

DS GS P
VGS VDS VDS

2
VP 1
I DSS 2
1 V
V RDS
A corrente de Dreno ID dada por: ID

P P
V
P

2 I DSS VGS VP gm
Regio de Saturao (ou Pinchoff) V V V

DS GS P
2 2

I
DSS V V VGS
I e I DS I DSS 1

DS V2 GS P

P VP
Onde , IDSS a corrente de Dreno em curto e , VP a voltagem pinch off.
Transistores
Regio de Ruptura
Regio de Ruptura-
VDSat VGS VP
1V
1V
1V
1V
VB
Se VDG exceder a voltagem de ruptura VBDSS, a corrente de Dreno aumenta

rapidamente provocando a ruptura do dixido da Gate
D
Transistores G
S
Canal-n: Curvas de Transferncia.
A curva de transferncia ou de transcondutncia mostra como ID varia em funo da tenso VGS
aplicada porta (G), conforme mostra a curva.
Esta curva obtida para o maior valor de VDS indicado na curva de Dreno. VGS
2
Esta curva um trecho de parbola que tem como equao: I D I DSS 1

ID (mA) VP
2
VGS IDSS VGS= 0 V
I D I DSS 1
VP
VP = 5 V
5
VGS= -1 V
VGS= -VP
VGS= -2 V
-VP
1
VGS= -3 V
VGS (V) -5 -4 -3 -2 -1 0 5 10 15 VDS (V)
Transistores
Canal-n: Curvas de Transferncia.
A equao que relaciona a corrente de Dreno ID, com a tenso de Porta(G), dada
aproximadamente por: 2
VGS
I D I DSS 1
VP
onde IDSS a corrente de Dreno na saturao.
para VGS=0 e VP a tenso de estrangulamento.
Exemplo:
Se VGS= -1V qual a corrente de dreno considerando o transistor FET 2N4393?
Do datasheet temos:
2 IDSS Max : 30 mA
V 1
2
I D I DSS 1 GS I D 30mA 1 13,333mA VGS(off) Max: -3V
VP 3
ID
No esquecer que VGS(off)= |VP| VGS VP 1

I DSS
Transistores
2
Funcionamento dos transistores JFET V
Canal-n: Curvas de Transferncia. I D I DSS 1 GS
VP
Aplicaes da Equao de Shockley
2
0
Para VGS = 0 V
I D I DSS 1 I D I DSS
VP
2
V
Para VGS = Vp I D I DSS 1 P ID 0
VP
2
V
Para VGS de 0 a |Vp| I D I DSS 1 GS
VP
Mtodo Simplificado
VGS ID
0 IDSS ID
0.3Vp IDSS/2 VGS VP 1

I DSS
0.5Vp IDSS/4
Vp 0 mA

Transistores
Funcionamento dos transistores JFET (canal N)
Canal-n: Curvas de Transferncia. - Exerccio
Esboce a funo de transferncia definida por:
IDSS = 4 mA
VP=3V IDSS
ID
VGS VP 1

I DSS
2 IDSS/2
V
I D I DSS 1 GS
IDSS/4
VP
VGS ID
0 IDSS
0.3Vp IDSS/2 VGS =0.3VP
0.5Vp IDSS/4
Vp 0 mA VGS =0.5VP
Transistores D
Canal-n: Variao da Tenso VGS ID
A Polarizao inversa para funcionamento normal, ou seja, tenso (G)
/(S) porta-fonte (VGS) sempre negativa. D S VDS=
Dessa forma, quanto mais negativa VGS, maior ser a camada de 10v
deplexo e mais estreito ser o canal.
VGS=
Isso diminui o nmero de portadores, fazendo com que a corrente de ID 0v ID(mA)
Dreno (ID) mxima diminua. D 10
S 9
ID VDS= G 8
ID aprox. 0 10v A camada de
VGS= 7
S -1v deplexo .
VDS= 6
VGS=
ID 0 -2v 10v
5
G
VGS= A camada de deplexo
4
-4v VDS=
aumenta um ID dimiunui.
3
10v A camada de deplexo aumenta um
G
pouco mais. 2
A camada de deplexo aumenta e 1
bloqueia completamente a corrente ID.
VGS(V) -4 -3 -2 -1 0
Transistores
Funcionamento dos transistores JFET D
Canal-n: Variao da Tenso VDS
D
ID
D
ID
S
S VDS=7v
ID
VDS=5v
S VDS=4v
G
ID
G
VGS=0V
G ID(mA)
VDS=1v
Aumentando VDS a corrente que atravessa
o canal aumenta, mas a regio de
deplexo tambmPorque a juno P-N
fica ainda mais inversamente
polarizada VDS

Transistores
Canal-n : - Polarizao fixa DC
Tal como para os BJTs que devem ser polarizados de acordo com o modo de operao,
tambm os JFETs devem ser polarizados para um ponto de funcionamento (ID, VGS, VDS).
Na maioria dos casos, o ponto ideal de funcionamento (ponto Q) situar-se- no ponto
mdio da curva caracterstica de transferncia, que cerca metade de IDSS.
Polarizar um JFET determinar o seu ponto quiescente ou de operao (IDQ , VGSQ e VDSQ).
A potncia dissipada pelo JFET polarizado dada por: PD = VDSQ . IDQ
Ateno na hora de polarizar um JFET:
A tenso VDD deve ser menor que BDVSS;
A potncia dissipada pelo JFET deve ser menor que PDmx, dada pelo fabricante;
A configurao Fonte (Source) comum a mais utilizada para o JFET. Assim os tipos de
polarizao estaro baseados nela.
H 3 tipos de configurao da polarizao DC dos JFETs:
Polarizao fixa;
Autopolarizao;
Polarizao por divisor de tenso.
Transistores
Canal-n : - Polarizao Fixa Anlise DC VGS Constante
+
Usa duas fontes de tenso: VGG, VDD
RG utilizado apenas para definir a

impedncia de entrada do circuito com
sinais AC, no influenciando na
polarizao do JFET.
VGG polariza inversamente a juno

Gate Source (G-S), logo, no flui
corrente atravs de RG (IG = 0).

Transistores
Canal-n : - Polarizao Fixa Anlise DC Circuito Equivalente DC
Todos os condensadores so substitudos por circuitos abertos.
Como IG=0A, VRG = 0 V, VGS = - VGG
ou seja, RG pode ser
substituda por um curto-
circuito. VS = 0V
VD = VDS
VG = VGS
VDS = VDD-IDRD
RD=( VDD VDSQ)/IDQ

Transistores
Canal-n : - Polarizao Fixa Anlise DC - Soluo Grfica
Traar a curva de transferncia
2
V
I D I DSS 1 GS
VP

Soluo
VGS = - VGG
VS = 0V
VD = VDS
VG = VGS
VDS = VDD-IDRD
Transistores
Canal-n : - Polarizao Fixa Anlise DC - Exerccio
Anlise DC: Exerccio exemplo Determinar os seguinte valores
1. VGSQ Soluo Matemtica
2. IDQ
3. VDS VGSQ VGG -2V
4. VD 2
5. VG V
I DQ I DSS 1 GS
6. VS V P
IDQ

Transistores
Anlise DC: Exerccio exemplo Determinar os seguinte valores Soluo Grfica
1. VGSQ =-VGG=-2V
2. IDQ =5,625 mA
3. VDS =16V-(5,6mAx2000)=4,75V
4. VD =VDS=4,75V
5. VG =VGS=-2V
6. VS =0V
2
V
VGG I DQ I DSS 1 GS
VP

Transistores
Exemplo Determinar:
V I R 10V 0 Quando ID= 0 mA, VGS=10V
GS D S
VGS 10V I D(1.5k) Quando VGS= 0V
10V
ID 6,67 mA
1.5k
D
G I DQ 6.9 mA
VGS 0 ID 6.67 mA
2
S V
I DQ I DSS 1 GS
VP
VGS 0,35 V
Transistores
Canal-n : - Polarizao Fixa Anlise DC - Exerccio (cont.)
Exemplo Determinar: Determinao do Ponto Q
IDQ=6,9mA
VGSQ= -0,35V
=7,23V
=7,58V VDS = VDD - VSS - I D R S + R D
=0,35V = 20 + 10 - (6.9mA)(1.8k + 1.5k)
= 7.23V
D 2
V
I DQ I DSS 1 GS
G I DQ 6.9 mA VP
VD = VDD - I D R D = 7.58V
S
VS = VD - VDS
= 7.58V - 7.23V = 0.35V
VGS 0,35 V
Transistores
Canal-n : - Polarizao Fixa Anlise DC
Exemplo
Determine os valores do circuito de polarizao da Gate no ponto Q, sabendo que VGG=
-05V, VGSoff (ou VP) = -7V, IDSS=9 mA, VDD =+5V e RD= 500.
ID(mA)
+5V
Uma vez que IG=0 VGSQ=VGG=-05V 10
2 9
500 VGS
ID I DSS
1
Q 87,76mA
VP 7
1,12V 6
0,5
2

I D (9mA) 1 7,76 mA 5
7 4
-05V,
VDS = VDD-ID.RD 3
2
VDS 5 (7,76mA)(500) 1,12 V 1
VGS(V) -8 -7 -6 -5 -4 -3 -2 -1 0
VGSQ= - 0,5V

Transistores
Canal-n : - Polarizao Fixa Anlise AC
Substituindo pelo modelo de pequenos sinais, tem-se:
Impedncia de entrada (Zi): Zi = RG

Impedncia de sada (Zo): Vi=0 Vgs= 0V gmxVgs = 0V(curto) Zo = rd // RD
Vo
Ganho de tenso (Av): AV Vo = - (rd // RD) xgmxVgs Vgs = Vi
Vi
V
Vo = - (rd // RD) xgmxVi AV o (rd // RD ) g
Vi m
Obs.: o sinal negativo de Av indica que existe uma inverso de fase de 180o entre Vi e Vo.
Transistores
Canal-n : - Autopolarizao Anlise DC
Utiliza apenas uma fonte de alimentao, eliminando-se VGG.

Isto feito utilizando-se uma resistncia RS em srie com a Fonte(S) do JFET, para gerar
uma tenso inversa na juno Porta(G) Fonte(S), atravs de uma realimentao
negativa.
Se a corrente de dreno ID aumenta, a tenso sobre RS tambm aumenta.
Isto faz aumentar a tenso inversa Porta-Fonte (VGS), estreitando o canal,
reduzindo novamente a corrente ID.

Transistores
Usando somente uma fonte de tenso VDD. Uma vez que IG 0A, VRG= IGRG VRG =0V
Ponto Q para VGS?

Transistores
Usando somente uma fonte de tenso VDD.
Existem duas formas de determinar os valores das resistncias
de polarizao (RS e RD):
pela recta de carga traada sobre as curvas de Dreno;

e pela recta de autopolarizao traada sobre a curva de
transferncia.
mais interessante utilizar a curva de transferncia para definir

a polarizao, pois os manuais sempre fornecem pelo menos os
parmetros IDSS e VP que a definem.

Transistores
Determinao da Recta de Autopolarizao
traada sobre a curva de transferncia. Podemos obt-la da malha de entrada.
-VGS = RS.ID RG.IG
IG praticamente nula devido alta impedncia de entrada,
tem-se: VGS=-ID x RS
Um ponto da recta de autopolarizao a origem,
o outro deve encontrar a curva de transferncia.
VGS
I D I DSS (1 )2
VGS ( off )
Linha de Autopolarizao DC
Q
VGSQ
Transistores
O ponto quiescente pode estar localizado em qualquer posio entre Q1 e Q2.
A variao possvel de IDQ na autopolarizao

menor que com VGS constante e este circuito
max
mais estvel.
Da equao da reta de autopolarizao,
obtm-se: RS = - VGSQ / IDQ
IDSS
Recta de
Autopolarizao
Da malha de sada, obtm-se: Q1
IDSS min
VDD = RD.IDQ + VDSQ + RS.IDQ Q
IDQ
Q2
RD = (VDD- VDSQ + VGSQ) / IDQ
max VP VP min
O valor de VDSQ fixado por RD
Transistores
Exemplo:
Dada a curva de transferncia do JFET BF245A
(PDmx = 300mW), determinar os valores de RS e
RD do circuito de autopolarizao para IDQ = 1mA
e VDSQ = 15V.
1mA 1 Ponto: Q
2 Ponto: Origem
Do ponto Q da recta de autopolarizao, obtm-se: VGSQ = -1V e

IDQ= 1mA.
Clculo de RS e RD:
RS = -VGSQ / IDQ = -(-1) / 1x10-3 RS = 1K
RD = (VDD VDSQ + VGSQ) / IDQ = (25 15 1) /1x10-3 = 9K
Potncia dissipada pelo JFET :
PD = VDSQ.IDQ = 15. 1x10-3 = 15mW.
Transistores
Canal-n : - Autopolarizao Anlise DC- Sem curva de Transferncia
Exemplo:
Para isso utilizam-se os valores mnimos de IDSS e VP, fornecidos pelos manuais.
Os dois pontos (IDSS, -VP) e a origem, definem a recta de Autopolarizao.
Com os parmetros (IDSSmax, -VPmax) e (IDSSmn, -VPmn), calculam-se dois valores para a
resistncia RS, sendo um para a parbola mxima e outro para a mnima:
RSmax = -VPmax / IDSSmax RSmn = -VPmn / IDSSmn
Um valor intermdio entre RSmn e RSmax garante um ponto quiescente prximo ao da

parbola correspondente dos parmetros tpicos do JFET.
Para o JFET BF245A, o manual do fabricante fornece os seguintes parmetros:
Clculo de RS: VPmax ( 8) VPmin ( 0,5)
RSmax 1230 R 3
250
I DSSmax 6,5 10 3
I DSSmin 2 10
Smin
Portanto pode-se usar RS= 1K como no exemplo anterior

Transistores
Canal-n : - Autopolarizao Anlise DC- Ponto Q Soluo Matemtica
2
Exemplo Determinar:
I DSS
VGS

ID 1 V Como VGS I D RS
P
2
( I D RS )
I DSS
1

V P
6 I D (1k )
2 2
I D (1k )
ID 8mA 1 8mA
6 6

8mA
36

36 6kI D 6kID 1MI D
2

0.288 96I D 8kID
2
36I D
8kID 132I D 0.288 0
2
I D1 13.9mA I D2 1 2.588mA
VGS I D RS VGS I D RS
13.9mA(1k ) 2.588mA(1k )
13.9V 2.6V
Portanto; Escolhemos I D 2.588mA e VGS 2.6V

Transistores
Canal-n : - Autopolarizao Exerccio
Como anterior:V = - 2.6V
Exemplo Determinar : GSQ
ID=IS IDQ = 2.6mA
VDS = VDD - I D R D + R S
= 20V - 2.6mA 4.3k
= 8.82V

Transistores
Canal-n : - Autopolarizao Exerccio
Exemplo Determinar: Valores de RD e RS
VRD VDD VDQ 20V 12V
RD = =
I DQ I DQ 2.5mA
= 3.2k
VGSQ -1
RS = = 0.4k
I DQ 2.5mA
I DQ 2,5 mA
VGSQ 1 V

Transistores +VDD 9V
Canal-n : - Autopolarizao Exerccio RD
Exemplo Recta de Carga (Load Line)
2.2K
Determine o ponto- Q para o seguinte circuito com JFET :
A curva caracterstica a seguinte.
Para ID=0, VGS=-IDRS=(0)(680)=0V

Da curva, IDSS=4mA; ento ID=IDSS=4mA ID (mA)
RG RS
VGS=-IDRS=-(4m)(680)=-2.72V 4 IDSS
10M 680
Fazendo VGSQ= -1,5 V
2
1,5V
I D 4mA 1
Q
2,25 mA 2.25
6V O ponto Q a
Interseco entre a
ID=2.25mA
curva de transferncia
VGS=-1.5V caracterstica e
a recta de carga.
VGS (V)
-6 VGS(off) -2.72 V -1.5V

Transistores
Canal-n : - Autopolarizao Anlise AC
Presente somente em DC. Em AC, RS colocada em curto por Cs.
XC1=0 XC2=0
RS curto
por CS

Impedncia de sada (Zo): Zo = rd // RD
Vo
Ganho de tenso (Av): AV (rd // RD ) g
Vi m

Transistores
Canal-n : - Polarizao por Divisor de tenso Anlise DC
Este tipo de polarizao uma mistura dos dois processos anteriores.
A tenso VGG em R2 e a tenso em RS, impem VGS na porta do JFET, sendo que VGG deve
ser menor que VRS para garantir polarizao inversa entre Porta(G) e a Fonte(S).
Como a corrente iG praticamente zero, VGG pode ser
calculada por:
R2 VDD Divisor de Tenso
GG
V
R1 R2
A tenso VGS fica definida pela diferena entre a tenso VRS
e VGG:
-VGS = RS.ID VGG VGG
-VGS
1 Ponto: para ID = 0 VGS = VGG
2 Ponto: para VGS = 0 ID = VGG / RS
VRS

Transistores
Determinao da Recta de Autopolarizao 2

I D I DSS VGS
V
GS ( off )
VGG = (VDD. R2)/(R1+R2)
VS = IDx RS
VGG
VGS = VG VS
VGS 0V , I D VG / RS
VGS VG I D RS
VGG
Transistores
Verifica-se que a recta deslocada de zero para VGG na abscissa (eixo horizontal),
diminuindo sua inclinao.
Em relao aos processos de polarizao anteriores, este processo
tem uma variao ainda menor de IDQ.
Malha de entrada:
RS = (VGG VGSQ) / IDQ
Malha de Sada:
RD = VDD VDSQ RS VGG
VDS
IDQ
-VGS
IDQ
VRS

Transistores
VG - VGS - VRS = 0 VGS = VG I D =0mA

VGS = VG - VRS
VG
VGS = VG - I D R S ID
RS VGS =0V
ID
I G0A
VG Ponto "Q" VGS 0V , I D VG / RS
VGS
IS VGS VG I D RS
VG
VRS
I D 0 mA, VGS VG

Transistores
Canal-n : - Polarizao por Divisor de tenso Efeitos de RS no ponto Q
VGS VG I D RS
Ponto "Q"
RS 2
Aumento de RS
Ponto "Q"
RS 1
RS 1 RS 2

Transistores
Canal-n : - Polarizao por Divisor de tenso Exerccio
Exemplo Determinar:
R2 VGS = VG - I DR S
VG = VDD
= 1.82V - I D 1.5k
R1 + R 2
=
270k 16V VDD
2.1M + 0.27M2
= 1.82V
Quando ID = 0mA, VGS = +1,82V

Quando VGS = 0V, ID = +1,82V/1.5K=
=1,21mA

Transistores
Canal-n : - Polarizao por Divisor de tenso Clculo do ponto Q
VGS = 1.82V - I D 1.5k IDQ=2.4mA

VGSQ=-1.8V
VDS = VDD + VSS - I D R S R D
= VDS + VS = 8.82V + 2.6V = 11.42V

Transistores
Exemplo:
Determinar os valores de R1, R2, RS e RD do circuito de autopolarizao do JFET BF245A
(PDmax = 300mW), para o ponto quiescente: IDQ = 1mA, VGSQ = -1V e VDSQ = 15V.
Como VGG deve ser menor que VGSQ, ser utilizado: VGG = 0,5V.
25V
Para encontrar R1 e R2 devemos arbitrar um deles, neste caso
R2 = 10K. 1mA
R2 10 10 3
VGG VDD 0,5 25 R1 2(R2 VDD ) R2
R1 R2 R1 (10 10 3 )
R1=2(10x103x25)-10x103 R1=490K
RS.IDQ VGG + VGS = 0(VGG-VGS)/IDQ 15V
RS=(0,5+1)/0,001 RS=1,5K -1V
RD.IDQ + VDSQ + RS.IDQ VDD =0 RD=[(VDD-VDSQ)/IDQ]-RS

RD=[(25-15)/0,001]-1500 RD=8,5K

Transistores
Exemplo Recta de Carga (Load Line)
+VDD 8V
Determine o ponto- Q para o seguinte circuito com JFET :
A curva caracterstica a seguinte. R1 RD
R2 2.2 680
Para ID=0, VGS VG VDD 8 4V 2.2M
R1 R2 4.4
V VGS VG 4
Para VGS=0, I D G 1.2mA
RS RS 3.3K
O ponto Q a
_I Interseco entre a R2 RS
ID=1.92mA DSS=12mA curva de transferncia
VGS=-1.8V caracterstica e 2.2M 3.3K
a recta de carga.
VP=-3V Q ID=1,2mA
-3V -2V -1V 0V +1V +2V +3V 4V

Transistores
Canal-n : - Polarizao por Divisor de tenso Anlise AC
Impedncia de entrada (Zi): Zi = R1//R2

Impedncia de sada (Zo): Zo = rd // RD
Ganho de tenso (Av): Vgs = Vi Vo = - (gmxVgsx(rd // RD)
Vo Vo
AV g (rd // RD ) Para rd > 10.RD, tem-se: AV g ( RD )
Vi m Vi m

Transistores
Canal-n : - Polarizao Circuito Seguidor de Fonte, ou Dreno Comum
O sinal de sada tirado do terminal de fonte.
Substituindo pelo seu equivalente, tem-se:
S
A fonte de corrente foi invertida, mas Vgs ainda definida entre os terminais de Porta(G) e
Fonte(S).
VO
Impedncia de sada (Zo): Z O
IO

Transistores
V
Impedncia de sada (Zo): Z O O
IO
Para o clculo de Zo, considerar Vi = 0V.
Pelas leis de Kirchhoff, tem-se:

1 1
IO+gmxVgs=Ird+IRS I O VO g m (VO )
d
r R S
IO+gmxVgs=VO/rd+VO/RS
1 1
1 1 I O VO g
I O VO gm Vgs rd RS m
d
r RS
Vgs =-VO
VO VO 1 Z O rd // RS // 1 / g
ZO m
IO 1 1 1 1 1
VO g
d
r R S
m rd RS g m
Transistores
Ganho de Tenso Av: S
Vi=Vgs+VO
Vgs=Vi -VO
V =gmxVgsx(rd//R )
O S
V =gm(Vi V )(rd//R )
O O S
V =gmxVi (rd//R )-gmxV (rd//R )

O S O S
V [1+gm(rd//R ) V =gmxVi(rd//R )
O S O S
V g m (rd // RS )
Av O

Vi 1 g (rd // RS )
m
Obs.: Como Av positivo, no h inverso de fase, mas o ganho menor que 1.

Transistores
Canal-n JFET - Parmetros : Transcondutncia Anlise:
Transcondutncia: a taxa de variao da corrente de dreno em relao a tenso
aplicada na porta/fonte(VGS ). Em outras palavras, transcondutncia mede uma variao
da corrente de dreno em funo de uma tenso aplicada na porta/fonte.
Matematicamente temos:
g m - Transcondutncia
I D
gm | VGS I D - Corrente de Dreno
Vgs VGS - Tenso Porta/Fonte
Unidade: Se compararmos a relao de transcondutncia com Lei de Ohm, visualizamos

que a transcondutncia o inverso da relao universal R=V/I , j que ela se apresenta
como gm=I/V, ento neste caso a unidade oficial de transcondutncia o Siemens. Porm,
antigamente e por muito tempo utilizou-se a Mho, que vem a ser o Ohm escrito ao
contrrio. E at hoje encontrada a unidade Mho nos datasheets.

Transistores
Canal-n JFET - Parmetros : Transcondutncia Anlise:
Transcondutncia uma caracterstica importante no estudo de um dispositivo de trs
parmetros. Considerando o JFET como uma resistncia controlada por tenso, e por tanto
a corrente de dreno uma funo da tenso da porta/fonte.
Sendo que a transcondutncia a razo da corrente de dreno, como uma mudana na
tenso, a uma tenso dreno-fonte constante.
A Curva
A curva de transcondutncia de qualquer JFET ir apresentar-se com o mesmo formato,
como mostra a figura a seguir. Isto acontece porque a fsica de funcionamento de qualquer
JFET igual. Apenas o tamanho das regies dopadas, o nvel de dopagem etc, que
mudam entre os JFETs. Deste modo a curva da transcondutncia vem a ser o grfico da
ID
seguinte equao:
IDss
Onde: I DSS = Corrente de dreno mxima .
VGS (off) = Tenso de corte porta/fonte.
VGS
I D I DSS(1 )2
VGS ( off ) VGS
VGS(off) 0
Transistores
Canal-n JFET - Parmetros : Transcondutncia Anlise: ID
Exemplo: 10
Encontrar a corrente de dreno mxima (IDSS ) e a tenso de corte porta- 9
fonte(VGS(off)) para o JFET com a seguinte curva de transcondutncia. 8
7
Do grfico temos:
I DSS = 6,5 mA. 6
O fator K: VGS (off) = -8V. 5
4
O grfico apresenta-se como uma boa ferramenta,
3
onde voc pode obter respostas rpidas e
2
aproximadas.
1
Porem entre os pontos extremos, o grfico VGS(V)
tende a ser no-linear, que analisado mais -8 -7 -6 -5 -4 -3 -2 -1 0
em pormenor, nos mostra ser parte de uma
parbola.
Uma parbola uma curva onde suas grandezas so elevas ao quadrado. Deste modo,
voltando equao da curva temos: VGS
I D I DSS(1 )2
VGS ( off )
Transistores
Canal-n JFET : - Parmetros
O fator K:
VGS
Tomando (1 )2 como sendo um factor K;
VGS ( off )
VGS
temos ento: K (1 )2
VGS ( off )
Podemos reescrever a equao da curva como: ID = IDSS .K
Ento se possuirmos o valor K de qualquer circuito, podemos calcular o valor da corrente de

dreno, dada a corrente de dreno mxima.
Suponha que um JFET tem a IDSS= 7 mA e VGS(off)= -3V. calcule a corrente de dreno para uma
tenso porta-fonte de -1V.
Com a equao da curva, podemos calcular o fator K:
K = (1 1/3)2 => K = (0,667)2 => K = 0,445 ID= 7 mA x 0,445= 3,115 mA

Transistores
I D
Transcondutncia de Transferncia : g fs (VDS constante)
VGS
gfs Transcondutncia de Transferncia
2
para: IDQ IDSS e VGSQ VP
VGS
Corrente de Dreno : I D I DSS 1
VGS ( off )

V V
GS ( off ) P
Factor de (A)mplificao ou ( ) rd g fs
I D V
Transcondu tncia : g m g mo 1 GS
VGS V
GS ( off )
gm Transcondutncia em qualquer ponto da curva caracterstica
gmo Transcondutncia mxima com VGS=0.

2 I DSS VDS
Transcondu tncia mxima : g mo Resistnci a AC do Dreno : rd I (VGS constante)
VGS ( off ) D

Transistores
Como os tubos de vcuo, ou vlvulas electrnicas, os JFETs tm certos parmetros que
determinam o seu desempenho num circuito.
Os principais parmetros de um JFET so: Resistncia de Dreno AC (rd).
Transcondutncia (gm)
Factor amplificao ()
Resistncia AC do Dreno ou resistncia dinmica(rd):
a razo de variao da tenso de Dreno/Fonte (VDS), para a variao da corrente de
Dreno (ID), com a tenso Porta/Fonte (VGS)constante. I.e: V
rd DS
Por exemplo, se uma variao na tenso de dreno de 2 V I D (VGS constante)
produz uma mudana na corrente ID de 0,02 mA. Ento:
2V Em referncia s caractersticas de um JFET, claro que, acima da
rd 100K tenso de estrangulamento (Pinch-off ) VP, a variao de ID
0,02mA pequena para uma grande variao de VDS porque a curva quase
plana. No entanto a resistncia de um JFET tem um valor elevado,
variando de 10K a 1 M .
Transistores
JFET: - Como Amplificador
A disposio do circuito e anlise de um amplificador JFET, muito semelhante a um
amplificador de BJTs. A estrutura do modelo AC tambm muito semelhante.
O circuito do amplificador de Fonte Comum (CS), produz um sinal amplificado invertido,
tal como no amplificador de Emissor Comum (CE).
O circuito do amplificador seguidor de Fonte (SF) apresenta uma impedncia de entrada

muito alta e um ganho de menos do que um, assim como no amplificador seguidor de
emissor (EF) com BJTs.
Io
gm
Vin

Transistores
Canal-n JFET : - Como Amplificador - Fonte comum (CS) Divisor de tenso)
JFET Circuitos equivalentes DC e AC
Como num amplificador de transistor BJTs, tanto as condies DC como as AC, tm que ser
consideradas num amplificador com JFET.
As fontes e polarizaes DC configuram as correntes e
tenses de funcionamento, enquanto que a corrente e tenso
alternada (isto , do sinal) produz oscilaes nas correntes e
tenses da polarizao do JFET.
Uma maneira simples para analisar a aco de um

amplificador JFET dividir o circuito em duas partes:
Circuito equivalente DC.
Circuito equivalente AC.
O circuito equivalente DC ir determinar o ponto Q de funcionamento (nveis de

polarizao DC do circuito) que j vimos anteriormente, enquanto que o circuito
equivalente AC determina a tenso de sada e, portanto, o ganho de tenso do circuito.
Transistores
JFET Circuitos equivalente DC
No circuito equivalente DC de um amplificador com JFET, s as condies DC so
consideradas, presumindo que nenhum outro sinal est aplicado.
Como a corrente DC no passa atravs dos

condensadores, estes so considerados circuitos
abertos, no circuito equivalente DC, assim como
reduzir todas as fontes de sinal AC a zero.
Deste modo, o circuito equivalente DC do

amplificador anterior :

Transistores
JFET Circuitos equivalente AC
No circuito equivalente AC de um amplificador JFET, apenas as condies AC (sinais)
devem ser consideradas. Obviamente as tenses DC no so importantes para esta
anlise, e podem ser consideradas zero.
Os condensadores so geralmente usados para acoplar ou fazerem o by-pass dos sinais
AC. O designer do circuito, intencionalmente selecciona condensadores que so
suficientemente grandes para parecerem um curto circuito para os sinais AC.
Deste modo, o circuito equivalente AC do amplificador anterior :
Note-se que uma extremidade de R1 e R2 est

ligada a um ponto, e a outra extremidade de
R1 e R2 est ligada terra. Por conseguinte,
R1//R2. Semelhante o caso com o RD e RL
modo que RD // RL

Transistores
JFET Anlise da Linha de carga DC - (DC Load line)
O ponto de funcionamento DC ou ponto Q de um amplificador JFET pode ser
determinado graficamente pelo desenho da linha de carga DC, sobre as curvas
caractersticas de Dreno (VDS - ID). Este mtodo idntico ao utilizado para os transistores
BJTs.
O circuito DC equivalente do Amplificador JFET com polarizao por divisor de tenso
mostrado na figura.
Est claro que: D

VDD = VDS + ID (RD + RS)
G
VDS = VDD ID (RD + RS)
S

Transistores
Para o circuito que estamos a analisar, VDD e (RD + RS) so constantes. A expresso da
corrente ID uma equao do primeiro grau e pode ser representada por uma linha recta
sobre as caractersticas de Dreno.
Esta conhecida como a linha de carga de corrente
continua para JFET e determina um ponto de
funcionamento caracterstico de ID - VDS, na O valor de ID ser mximo
ausncia do sinal. quando VGS = 0. Outro
ponto, o ponto A. Unindo os
A linha de carga DC pode ser facilmente traada,
2 pontos , temos traada a
localizando as duas extremidades da linha recta.
linha (recta ) de carga DC
O valor de VDS ser mxima quando ID = 0.
Portanto, colocando ID = 0 na expresso
seguinte: VDS = VDD ID (RD + RS) Obtemos VDS=VDD
Isto localiza o primeiro ponto B = VDD da Linhas de

Carga DC no eixo da tenso VDS.
Transistores
O ponto de funcionamento Q est localizado na interseco da linha de carga DC , com
a curva da corrente ID, que corresponde ao VGS fornecido pela polarizao do divisor de
tenso. VDD R2
VGS I D RS
R1 R2
Se assumirmos na figura,
que VGS = - 2V ento o
ponto Q est localizado na
interseco da linha de
carga DC de VGS = - 2V n
nas curvas da corrente de VGS
Dreno ID.

Transistores
JFET Ganho de voltagem do Amplificador
Se observarmos o circuito equivalente AC do amplificador que temos vindo a analisar,
nota-se que R1R2 e podem ser substitudas por uma nica resistncia RT.
Similarmente, RD RL e podem ser substitudas por uma nica
resistncia RAC (resistncia total AC do Dreno).
O circuito equivalente AC simplificado ser:
A tenso de sada do amplificador ser : vout = id x RAC
I D i
Sendo o ganho gm: g m D iD g m vGS
VGS vGS
Relacionando, temos : vout = gm x vGS x RAC
Como: vin = vGS Vem: vout = gm x vin x RAC
v
Resultando: A out g m RAC RAC pode ser referenciado como rd ou ro.
vin
Transistores

Transistores
Ponto de funcionamento
ID [mA]
ID
VDD 5 Linha de Carga DC Declive= 1/(RD+RS)
RD RS A VDS(sat) = VGS VT
VGS = 0V
4
VGS = -0,1V
3 VGS = -0,2V
Q
VGS = -0,3V
2
VGS = -0,4V
1 VGS = -0,6V
VGS = -0,8V
B
0 1 2 3 4 5 6 7 8 9 10 11 12 13 VDS [V]
VDS min VDS Q VDS max

Transistores
Lembre-se que os condensadores de acoplamento
e bypass, so "curtos", para o sinal AC, por
conseguinte, o sinal alimentado directamente
para a Porta(G), e o sinal AC de entrada aplicado
entre a Porta (G) e a Fonte (S). A tenso de Porta
(VGS) produz uma corrente AC no Dreno (D),que por
sua vez provoca uma queda de tenso atravs de
RD e RL. Fonte Comum (CS)-Modelo AC
A impedncia de sada rd ou r0: rd = RD || RL
O ganho A: Vout Gm Vin rd A Gm rd

Vin Vin
Dissemos anteriormente que a corrente de entrada, Ig de um amplificador JFET de Fonte comum, muito pequena por
causa da extremamente alta impedncia da Porta, Rg. Portanto, este amplificador tem uma boa relao entre
impedncia de entrada e de sada para qualquer quantidade de corrente de sada, proporcionando bons ganhos de
corrente e tenso.
gfs = ID / VGS , com VDS = 0 Gmo = |2 * (IDSS/VP)| VGS=0 Gm = |2 * (IDSS/VP) * [1 - (VGS/VP)]|
03/11/2017 Por : Lus Timteo 100
Transistores
Gfs o nmero mgico para os JFETs - a
transcondutncia para a frente, o que normalmente
expressa em Siemens ou milli-Siemens. Um Siemen
o inverso de um ohm.
Gfs = ID / VGS , com VDS = 0
Por exemplo para um Gfs de 2 para 6.5 mS, ou 2 a
6.5 miliamperes por volts, significa que pela
variao de 1 volt na VGS, provocar uma variao
de corrente IDS na ordem de 2 a 6,5 mA.
O ganho directo de um JFET melhor expresso como Vout = - Gfs * VGS * rd, onde as tenses so as
alteraes de tenso, no a tenso absoluta. Se voc tem um JFET com Gfs = 2ms, e mudana Vgs de
um volt, ento voc comea com uma variao de 2ma na correte de Dreno, e que multiplicada pela
resistncia de Dreno para obter a tenso de sada.
Se rd 5K neste exemplo, ento a tenso de sada alterada por Vo =-2mS * 1V * 5K =
10V, e o ganho dez - assumindo que as tenses de alimentao e outros elementos de
circuito esto configurados para permitir essa variao.
03/11/2017 Por : Lus Timteo 101

Transistores
JFETs: - Montagens Comuns
Voltage Controlled Switch:-Comutador controlado por Voltagem
Para o estado on, a voltagem VGS = 0 e para o estado off |VGS| > |VP|
(maior que VP e com o mesmo sinal). O sinal da voltagem depende do tipo de
FET, negativo para o canal-n e positivo para canal-p.
Current Source: -Fonte de corrente

A corrente de Drain (D) ID, determinada por RS tal que VGS = IDRS.
Qualquer valor de corrente pode ser escolhido entre zero e IDSS.
Source Follower/Comun Source:- Seguidor ou de Fonte Comum (CS)
Um circuito simples de seguidor de Fonte.
A verso melhorada, usa dois JFETs. O JFET
de baixo, forma uma fonte de corrente. O
resultado um VGS mantido constante,
eliminando os defeitos do circuito simples.
03/11/2017 Por : Lus Timteo 102

Transistores
Voltage Controlled Resistor :- Resistncia controlada por Voltagem
VGS deve ter valor entre zero e VGS,off. (VP)
JFET Diode: - Diodo JFET

A juno pn da Gate (G), pode ser usada como um diodo, ligando os terminais da
Source (S) e da Drain (D). Isto deve ser feito em casos que se requerem, muito baixas
correntes de fuga. A corrente de fuga muito baixa, porque a corrente de fuga inversa,
determinada pela rea da Gate(G). Gates com reas muito pequenas, so desenhadas
nos JFETs porque isso diminui as capacidades Gate-Source e Gate-Drain.
03/11/2017 Por : Lus Timteo 103

Transistores
Transistores de efeito de campo JFET: Montagens
VDD VDD
RD
CS CG CD
R1
D
io
' ' g m R 'L
ii
Co A vi -g m R gmR
1 g m R 'L
G + L L
Rs +Ci S RL vo
+
vs
_
vi
R2
RSS CSS
_
R 'L rd R D R L rd R D R L R SS R L
_
1
Amplificador Fonte Comum (CS)
Zi R Th R SS R Th
ii S D
gm
io
Rs +
Ci Co
1
+ G RD + Zo rd R D rd R D R SS
vs vi RL vo gm
_ R SS _
R1
_
C2
R2
VCC
Zi Zi Zi
A vs A vi A vi A vi
Amplificador Porta Comum (CG) R s + Zi R s + Zi R s + Zi
VDD VDD
Z Z Z
AI A vi i A vi i A vi i
RL RL RL
R1
D
ii
Rs +Ci
G
S
AP A vi A I A vi A I A vi A I
+ io
Co +
vs
_
vi
_
R2
RSS RL vo where
Onde R Th = R1 R 2
_
Amplificador Dreno Comum (CD) ou Seguidor de Fonte) Nota: O circuito de polarizao o mesmo para todos os amplificadores.
03/11/2017 Por : Lus Timteo 104

Transistores
Montagem Zin Zout Av Ai

Ideal 0
Fonte Comum (CS) Alto Alto Alto Alto
Fonte C/Resistncia (SR) Alto Alto Mdio Mdio
Porta Comum (CG) Baixo Baixo Alto Baixo 1
Seguidor de Fonte (SF)/
Alto Baixo Baixo 1 Alto
Dreno comum (CD)
03/11/2017 Por : Lus Timteo 105

Transistores
Estrutura real de um JFET (canal P)
SiO2 S G D
N+ P+ N+ Contactos metlicos
N- -ID
R
P+ Canal N
D
IG 0 G (N) V2
+ P
G V1
VGS
Uso de um JFET de canal P S
-
H que inverter os sentidos reais das tenses e correntes para operar nas
mesmas zonas de trabalho.
03/11/2017 Por : Lus Timteo 106
Transistores
Transistores de efeito de campo JFET Canal P
Estrutura. Canal P
A maior parte da estrutura base de material tipo -
P (Canal), entre duas incrustaes embutidas de
Drain (D) material tipo-n, formando duas junes p-n.
Contactos hmicos
A corrente flui da Fonte (S) para o Dreno (D). Lacunas

so injectadas na Fonte (S), e vo para o Dreno(D)
atravs do Canal de material tipo-p.
Gate(G)
Canal p
n n
Zona de Deplexo
Source (S)
03/11/2017 Por : Lus Timteo 107

Transistores
Transistores de efeito de campo JFET Canal P
medida que VGS aumenta positivamente, aumenta a Zona de Deplexo;
ID diminui (ID < IDSS)
Eventualmente ID = 0A
ID Para nveis mais altos de VDS o JFET atinge mais
D cedo a zona de ruptura. ID aumenta sem controlo se
VDS > VDSmax. ID (mA) I DSS
ID VGS= 0 V
IDSS = 8 mA and VP = +5 V.
IG=0A
G n n VDD
VDS 5
VGS= +1 V
VGS=+VGG P
VGS= +2 V
S I
S
-VP
1 VP = -5 V V = +3 V
GS
VDS (V)
VGS (V) +5 +4 +3 +2 +1 0 -5 V = -V -10 15
GS P
03/11/2017 Por : Lus Timteo 108

Transistores
Transistores de Efeito de Campo de unio Metal-Semicondutor MESFET
MESFET significa Transistor de efeito de campo de metal Semicondutor (MEtal
Semiconductor Field Effect Transistor . muito semelhante a um JFET na construo e na
terminologia. A diferena que em vez da utilizao de uma juno pn na Porta (Gate),
usado um metal-semicondutor de juno Schottky.
Os MESFETs so geralmente construdos com tecnologias de semicondutores compostos
sem necessidade de passivao de superfcie de alta qualidade, tais como GaAs, InP, ou
SiC, e mais rpido, mas mais caro do que os JFETs ou MOSFETs baseados em silcio.
Os MESFETs operam a frequncias at cerca de 45 GHz, e so normalmente usados para

comunicaes de frequncias de micro-ondas e radar.
Os primeiros MESFETs foram desenvolvidos em 1966 e um ano depois, a sua frequncia
extremamente elevada foi demonstrada no desempenho em amplificao de micro-ondas.
A partir de uma perspectiva de desenho de circuitos digitais, cada vez mais difcil de
utilizar MESFETs como base para circuitos integrados digitais, medida que a escala de
integrao sobe, em relao ao CMOS baseada em silcio
D D
S S
MESFET - Deplexo MESFET - Enriquecimento
03/11/2017 Por : Lus Timteo 109

Transistores
A possibilidade de ter um material

semisolante com ( ~ 106 -cm) em
W
semicondutores compostos, facilita a
construo do canal pouco profundo,
(fcil de esvaziar, sendo assim mais
rpido, devido a ser altamente sensvel
s variaes de tenso).
Vantagens:
A mobilidade no degradada pelas superfcies ou
interfaces, como num MOSFET.
O dispositivo muito rpido porque a espessura do canal pode ser controlado com muita
preciso (minimizado) fazendo com que o canal tenha fcil deplexo com uma tenso de
Porta(G) relativamente pequena.
Mais barato, uma vez que apenas necessrio um material para a fina camada epitaxial
na homojuno num substrato semisolante.
O processamento mais barato, porque exige implantao de ies padro, e metalizao
simples.
03/11/2017 Por : Lus Timteo 110
Transistores
Estrutura
Regio de Deplexo a
n+ n+
Canal n t
n GaAs Substrato semi-isolante
Regio de Deplexo
Canal
EC
Ef
Metal n GaAs
EV
t
03/11/2017 Por : Lus Timteo 111
Transistores
Contacto rectificador (Schottky)
S G D ID VGS > 0
GaAs
VGS = 0
N+ N- N+ Contactos hmicos
GaAs isolante
VGS<0
VDS
G G G G
Polarizao
Pequena Polarizao
Tenso GS inversa GS, zona
polarizao inversa GS,
nula. fonte de
directa GS. zona resistiva.
corrente.
03/11/2017 Por : Lus Timteo 112
03/11/2017 Por : Lus Timteo 113

03/11/2017 Por : Lus Timteo 114

Bibliografias
http://wwwlasmea.univ-bpclermont.fr/Personnel/Francois.Berry/teaching/Microelectronics/composant.swf
http://www.williamson-labs.com/480_xtor.htm
http://www.powershow.com/view1/2291d5-MTc1M/Chapter_3__BJTs_Bipolar_Junction_Transistors_powerpoint_ppt_presentation
http://www.learnabout-electronics.org/Downloads/Fig316dl_bjt_operation.swf
http://www2.eng.cam.ac.uk/~dmh/ptialcd/
http://www.yteach.co.za/page.php/resources/view_all?id=potential_resistance_voltage_semiconductor_conductor_insulator_n_type_p_ty
pe_p_n_junction_n_p_diode_t_page_3
http://www.infoescola.com/quimica/dopagem-eletronica/
http://www.prof2000.pt/users/lpa
El transistor bipolar por - Javier Ribas Bueno -Escuela Universitaria de Ingenieras Tcnicas de Mieres
http://www.electronics-tutorials.ws/diode/diode_3.html
http://content.tutorvista.com/physics_12/content/media/pn_junct_diode.swf
http://hyperphysics.phy-astr.gsu.edu/hbase/electronic/photdet.html
http://www.thorlabs.com/tutorials.cfm?tabID=31760
http://informatica.blogs.sapo.mz/671.html
http://www.electronics-
tutorials.ws/transistor/tran_6.html
http://www.learnabout-electronics.org/index.php
http://www.electronics-tutorials.ws/amplifier/amp_3.html
http://www.pucsp.br/~elo2eng/
Transstor de Efeito de Campo, Paulo Lopes, ISCTE 2003
03/11/2017 Por : Lus Timteo 115

Idioma

Semicondutores Transistoresjfet 140205122236 Phpapp01.ppsx

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Semicondutores: Transistores JFETs

Os FETs so transistores unipolares, pois envolvem a operao de um nico tipo de

As vantagens do FETs em relao ao transistor bipolar: altssima impedncia de entrada,

- Porta (Gate (G))

P P Fonte (S) (electres fluem da Fonte para o Dreno).

03/11/2017 Por : Lus Timteo 6

A corrente flui da Fonte (S) para o Dreno (D). Lacunas

Source (S) Gate (G) Drain (D)

03/11/2017 Por : Lus Timteo 8

Outras Caractersticas: Os transistores JFET apresentam menores ganhos em relao aos

03/11/2017 Por : Lus Timteo 9

Ao redor de cada Porta, h uma zona de deplexo, como em qualquer n

O funcionamento do JFET regida, pela variao do potencial entre a Porta(S) e o

03/11/2017 Por : Lus Timteo 11

A largura e consequentemente a resistncia deste canal, pode ser controlada alterando a

03/11/2017 Por : Lus Timteo 12

Para pequenas tenses de VDS, a resistncia aumenta linearmente com a

03/11/2017 Por : Lus Timteo 13

Zona de Deplexo Dreno D ID

A Tenso VGS deve variar entre 0V e -VP.

03/11/2017 Por : Lus Timteo 15

03/11/2017 Por : Lus Timteo 17

aumente a regio de deplexo, diminuindo a

mais apertado o canal, portanto a tenso da VGG

Inicialmente o canal estar todo aberto e entre e Dreno (D) e

A tenso de Porta (G) que provoca o fecho total do canal chamada de

G P+ P+ VDS=0 G P+ P+ VDS=0 G P+ P+ VDS=0

VGS = 0 VGS < 0 VGS = VGS(off)

03/11/2017 Por : Lus Timteo 20

03/11/2017 Por : Lus Timteo 21

O JFET pode ser usado como uma

03/11/2017 Por : Lus Timteo 23

03/11/2017 Por : Lus Timteo 24

G P+ P+ VDS G P+ P+ VDS G P+ P+ VDS

03/11/2017 Por : Lus Timteo 28

03/11/2017 Por : Lus Timteo 29

Estreitamento do canal, aumento G

Ao aumentar a tenso entre Dreno e

03/11/2017 Por : Lus Timteo 30

VDS=V1 Dizemos que a regio de operao chamada de regio hmica ou

VPo BVDSS VDS (V)

IDSS VGS= 0 V (curto)

03/11/2017 Por : Lus Timteo 34

VPO tenso VDS mxima de saturao ou

VP VPO BVDSS VDS (V)

03/11/2017 Por : Lus Timteo 36

r0 rd Resistncia especfica para

03/11/2017 Por : Lus Timteo 40

No-Saturao (Regio hmica): V

VGS VDS VDS

Regio de Saturao (ou Pinchoff) V V V

Se VDG exceder a voltagem de ruptura VBDSS, a corrente de Dreno aumenta

Esta curva um trecho de parbola que tem como equao: I D I DSS 1

03/11/2017 Por : Lus Timteo 45

03/11/2017 Por : Lus Timteo 48

RG utilizado apenas para definir a

VGG polariza inversamente a juno

03/11/2017 Por : Lus Timteo 50

RD=( VDD VDSQ)/IDQ

03/11/2017 Por : Lus Timteo 51

03/11/2017 Por : Lus Timteo 54

03/11/2017 Por : Lus Timteo 57