PROGRAMA DE INGENIERIA ELECTRONICA

ELECTRONICA DIGITAL
PRACTICA N. 6. IMPLEMENTACIN DE UN CONTADOR ASNCRONO DE 4
BITS ASCENDENTE/DESCENDENTE CON MODULO TRUNCADO

CHARRY MORENO NICOLAS COD. 2010192028

ORTIZ OTALORA HENRY COD. 2010191811

NEIVA, NOVIEMBRE 12 DEL 2013

Problema

Usando F F J-K con disparables con flanco de bajada implementar un contador

asncrono ascendente/descendente con una entrada de control y conteo en cualquier
mdulo. El resultado se debe visualizar con LEDs a travs del respectivo
decodificador con salidas en bajo
Proceso de Diseo

Lo primero que haremos es seleccionar el circuito integrado correspondiente para

cumplir con el requerimiento de un F F J-K con disparable con flanco de bajada. Para
ello seleccionamos el CI 74LS76 que incluye dos F F J-K con entradas asncronas
SET/RESET.

Tabla de verdad F F J-K 74LS176

El proceso de diseo resulta sencillo al ser un contador asncrono, ya que no
usaremos mucha lgica combinacional para resolver el problema.

Los F F J-K se conectan de la siguiente forma:

Como se observa, se aplica la seal de Reloj al primer F F J-K y la seal de Reloj

para los siguientes F F es la salida Q anterior de cada F F.

Las entradas J-K se conectan entre si y se colocan en Alto para que el dispositivo
trabaje en modo Toggle, lo que permite al F F complementar el estado anterior de
cada salida por cada flanco de bajada que habilite el dispositivo.

De esta manera obtenemos un contador asncrono ascendente disparable con flanco

de bajada. Como nos solicitan un contador que pueda trabajar como
ascendente/descendente decidimos hacer uso de las salidas complementadas Q.

De esta manera tendramos ambos conteos de forma ascendente y descendente.

Ahora el problema radica en que tenemos 8 seales de salida, 4 para hacer funcionar
el contador en modo ascendente y 4 en modo descendente. Para habilitar solo 4 de
ellas dependiendo del modo que seleccionemos haremos uso de un Multiplexor. Para
ello seleccionamos el CI 74LS157 que contiene 4 multiplexores de 2 canales y una
entrada de control, con ello cumplimos el requerimiento de que el sistema tenga una
entrada de control.

Con el uso del multiplexor resolvemos el problema de habilitar la salida del contador
en modo ascendente o descendente.
El diseo tambin exige que el contador pueda funcionar en cualquier mdulo, por
lo tanto consideramos el peor caso que ser el mdulo 15. Por tanto tenemos lo
siguiente en cuanto a la transicin de estados:

Decimal D C B A

14 1 1 1 0

15 1 1 1 1

El estado correspondiente al decimal 15 ser el estado transitorio. A partir de l

diseamos y obtenemos lo siguiente:

+ + + =
=

Por tal razn usaremos una NAND de 4 entradas para poder truncar el contador en
cualquier mdulo.

De esta forma implementamos un contador asncrono ascendente/descendente.

La tabla de verdad del Multiplexor 74LS157 es la siguiente:

ENTRADAS SALIDA
/B
HABILITACION SELECCIN A A B Y
H X X X L
L L L X L
L L H X H
L H X L L
L H X H H

Para la etapa de visualizacin se requiere visualizacin por LEDs y salidas activas en

bajo, por tal razn seleccionamos el CI 74LS138, usaremos dos circuitos conectados
en cascada para poder realizar los conteros de 0-15 y 15-0, usando la salida del
Multiplexor correspondiente al MSB se habilitaran o deshabilitaran los
decodificadores.
La tabla de verdad del Decodificador 74LS138 es la siguiente:

B3 B2 B1 B0 X9 X8 X7 X6 X5 X4 X3 X2 X1 X0
0 0 0 0 1 1 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 1 1 0 1
0 0 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 1 1 0 1 1 1
0 1 0 0 0 1 1 1 1 0 1 1 1 1
0 1 0 1 0 1 1 1 0 1 1 1 1 1
0 1 1 0 0 1 1 0 1 1 1 1 1 1
0 1 1 1 0 1 0 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1 1
1 0 0 1 0 1 1 1 1 1 1 1 1 1

Clculo de resistores

Resistores para las entradas SET/RESET de los F F J-K

(5 2)
= = = 12.5 12K
4 60 4

Resistor para la entrada de habilitacin del decodificador fijada a VCC

(5 2)
= = = 150
20

Resistor Para las entradas J-K fijadas a VCC

(5 2)
= = = 75 82K
40

Resistor de proteccin para los LED

() (520.35)
= = = 265 270
10
Clculos para las frecuencias del 555

Frecuencia de 5 Hz:

Buscando obtener un ciclo de trabajo lo ms cercano al 50%.

1 + 2
= 100 (1)
1 + 2

Asumimos un ciclo de trabajo del 56% y que R1= 330

Despejando de la anterior ecuacin tenemos que R2= 1210 aproximamos a

1.2K

Para el clculo del capacitor tenemos:

1.44
= (2)
(1 + 22) 1

Despejando tenemos que C=105F aproximamos a 100F

Frecuencia de 0.5 Hz:

De nuevo asumimos un ciclo de trabajo del 56% y R1=3.3K . Despejando de la

ecuacin (1) se obtiene que R2= 12K .

Para el clculo del capacitor reemplazamos y despejamos de la ecuacin (2) y

obtenemos que C=100F.

Frecuencia 2 KHz:

Asumimos un ciclo de trabajo del 56% y R1=560 . Despejando de la ecuacin (1)

obtenemos que R2=3.3K . Por el ajuste para llevar R2 a un valor comercial el
ciclo de trabajo se reduce a 53%.

Para el clculo del capacitor reemplazamos y despejamos de la ecuacin (2) y

obtenemos que C=0.1 F.