ESCUELA DE INGENIERA ELECTRNICA EN TELECOMUNICACIONES Y REDES VHDL PRIMER PARCIAL DE VHDL NOMBRE: Marco Lema CDIGO: 509 FECHA: 20/11/2017
PROGRAMACIN DE UN CODIFICADOR DE PRIORIDAD EN EL MDULO DE2
Cdigo del Programa library ieee; use ieee.std_logic_1164.all;
entity De2 is port ( E : in bit_vector(3 downto 0); AB: out bit_vector(1 downto 0) ); end De2;
architecture Arq of De2 is
begin with E select AB <= "11" when "1000"|"1001"|"1010"|"1011"| "1100"|"1101"|"1110"|"1111", "10" when "0100"|"0101"|"0110"|"0111", "01" when "0010"|"0011", "00" when others; end Arq; DIAGRAMA RTL