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ANGEL MARA GMEZ ARGELLO

ESTUDO E PROJETO DE UM SINTETIZADOR DE FREQNCIA PARA RF


EM TECNOLOGIA CMOS DE 0,35m

Dissertao apresentada Escola


Politcnica da Universidade de So Paulo
para obteno do Ttulo de Mestre em
Engenharia Eltrica

So Paulo

2004
ANGEL MARA GMEZ ARGELLO

ESTUDO E PROJETO DE UM SINTETIZADOR DE FREQNCIA PARA RF


EM TECNOLOGIA CMOS DE 0,35m

Dissertao apresentada Escola


Politcnica da Universidade de So Paulo
para obteno do Ttulo de Mestre em
Engenharia Eltrica.

rea de concentrao:
Microeletrnica.

Orientador:
Joo Navarro Soares Junior

So Paulo

2004
FICHA CATALOGRFICA

Gmez, Argello Angel Mara


Estudo e projeto de um sintetizador de freqncia para RF em
tecnologia CMOS de 0,35m / Angel Mara Gmez Argello-- So
Paulo, 2004.
104 p.

Dissertao (Mestrado) Escola Politcnica da Universidade


de So Paulo. Departamento de Engenharia de Sistemas
Eletrnicos.

1. Microeletrnica 2. Circuitos integrados MOS


3. Telecomunicaes (Aplicaes) 4. Osciladores I. Universidade
de So Paulo. Escola Politcnica. Departamento de Engenharia
de Sistemas Eletrnicos II.t
A mi madre, Valentina
A mi padre, Angel Mara
A mi hermano, Milson
A mi novia, Catalina
AGRADECIMENTOS

Agradeo a meu orientador, o Dr. Joo Navarro Soares Jr., pelos seus valiosos conselhos
durante a elaborao deste trabalho. Tambm ao professor Wilhelmus A. M. Van Noije.
Agradeo ao Conselho Nacional de Desenvolvimento Cientfico e Tecnolgico (CNPq) que
mediante o Programa de Estudantes-Convnio de Ps-Graduao (PEC/PG), me deu a bolsa para
minha estadia no Brasil. Tambm Fundao de Amparo Pesquisa do Estado de So Paulo
(FAPESP) que financiou a fabricao dos circuitos integrados.
Agradeo ao pessoal do DMPSV, colombianos e brasileiros por sua companhia e ajuda nestes
anos. Ao pessoal do Laboratrio de Medidas de Microondas.
Agradeo especialmente a Alfredo e a Rodrigo por terem me ajudado a chegar aqui.
RESUMO

A implementao de um Sintetizador de Freqncia CMOS para RF em 2,4 GHz (faixa ISM


Industrial, Scientific and Medicine), utilizando uma tecnologia CMOS de 0,35 m (quatro nveis
de metal e dois nveis de polisilicio) descrita. O Sintetizador utiliza a arquitetura com PLL tipo
integer-N e permite selecionar entre 16 diferentes freqncias. Os blocos que compem o circuito
so completamente integrados e incluem: um oscilador controlado por voltagem (VCO), um
divisor de freqncia, um detector de fase e freqncia, uma bomba de carga e um filtro passa
baixos. A maior parte destes blocos tm requerimentos de projeto que devem ser seguidos para
assegurar a correta operao do circuito. Particularmente, o dual-modulus prescaler, um dos
blocos mais exigentes em termos de velocidade e consumo de potncia, foi implementado usando
a tcnica Extended True Single Phase Clock e, como resultado, se obteve para este bloco altas
freqncias de operao com razovel consumo de potncia.
Alem das descries dos blocos e os layouts, detalhes de alguns problemas do sistema
completo so apresentados e discutidos, como por exemplo: a necessidade de amplificar a sada
do VCO antes de ser aplicada entrada do prescaler para a correta operao; o ripple gerado na
bomba de carga que corrompe a voltagem de controle do VCO e, em conseqncia, degrada as
caractersticas de rudo de fase, etc.
Finalmente, foi fabricado o circuito integrado e elaborados os testes sobre ele, sendo preciso
elaborar uma placa de teste para tal fim.
ABSTRACT

The implementation of a CMOS Frequency Synthesizer for RF in 2.4 GHz (ISM Industrial,
Scientific and Medicine band), using 0.35 m CMOS technology (four metal levels and two
polysilicon levels) is described. The Synthesizer employs the integer-N architecture and PLL, and
it is able to select sixteen different frequencies. The blocks composing the circuit are fully
integrated and they include: a voltage controlled oscillator (VCO), a frequency divider, a phase
frequency detector, a pump charge, and a low pass filter. Most of these blocks have design
requirements that should be followed to assure the circuit correct operation. Particularly, the dual-
modulus prescaler, one of the most demanding blocks in terms of speed and power consumption,
was implemented using the Extended True Single Phase Clock Technique, and as result we
obtained for this block high operation frequencies with reasonable power consumption.
In addition to the block descriptions and layouts, details of some system problems were
presented and discussed, as for example: the need of amplifying the VCO output before applying
it in the prescaler input to have the correct operation; the ripple generated in the charge pump that
corrupts the VCO control voltage and, in consequence, degrades the phase noise characteristics,
etc.
Finally, the integrated circuit was fabricated and tested, being necessary to elaborate one test
board for this objective.
SUMRIO

1. INTRODUO........................................................................................................................... 1
1.1. MOTIVAO...................................................................................................................... 1
1.2. OBJETIVOS......................................................................................................................... 3
1.3. ORGANIZAO DO DOCUMENTO ............................................................................... 3
2. ASPECTOS TERICOS DO SINTETIZADOR DE FREQNCIA ....................................... 4
2.1. PLL (PHASE LOCKED LOOP) .......................................................................................... 4
2.2. SINTETIZADOR DE FREQNCIA PARA RF ............................................................... 5
2.3. ARQUITETURAS PARA SINTETIZADORES DE FREQNCIA................................. 5
2.3.1. Arquitetura Integer-N .................................................................................................... 5
2.3.2. Arquitetura Fractional-N............................................................................................... 7
2.3.3. Arquitetura Dual-Loop .................................................................................................. 8
2.3.4. Arquitetura de Sntese Digital Direta (DDS)................................................................. 9
2.4. ANLISE LINEAR DE SINTETIZADORES COM PLL ................................................ 10
2.5. RUDO DE FASE E TONS ESPRIOS NA SADA DO SINTETIZADOR ................... 12
2.6. CARACTERSTICAS DE RUDO DO SINTETIZADOR ............................................... 15
2.7. BLOCOS CONSTRUTIVOS DO SINTETIZADOR DE FREQNCIA........................ 17
2.7.1. Detector de Fase (PD) ................................................................................................. 17
2.7.1.1. PD analgicos ou Multiplicadores........................................................................ 18
2.7.1.2. Porta OU Exclusiva .............................................................................................. 18
2.7.1.3. Latch ..................................................................................................................... 19
2.7.1.4. Detector de Freqncia e Fase (PFD)................................................................... 19
2.7.2. Bomba de carga e filtro do loop .................................................................................. 21
2.7.3. Osciladores controlados por voltagem ........................................................................ 24
2.7.4. Divisores de freqncia ............................................................................................... 25
2.7.4.1. Contadores ou divisores programveis................................................................. 26
2.7.4.2. Prescalers ............................................................................................................. 26
3. IMPLEMENTAO DO CIRCUITO SINTETIZADOR DE FREQNCIA ....................... 28
3.1. ESPECIFICAES DO PROJETO................................................................................... 28
3.1.1. Freqncia de sada e resoluo .................................................................................. 28
3.1.2. Rudo de fase ............................................................................................................... 28
3.1.3. Nvel do tom esprio na sada do VCO....................................................................... 29
3.1.4. Tempo de comutao................................................................................................... 29
3.2. OSCILADOR CONTROLADO POR VOLTAGEM (VCO) ............................................ 29
3.2.1. Buffer VCO-Prescaler................................................................................................. 34
3.2.2. Layout do buffer VCO-Prescaler ................................................................................. 36
3.2.2. Constante de transferncia do VCO ............................................................................ 36
3.3. DIVISOR DE FREQNCIA ........................................................................................... 37
3.3.1. Prescaler...................................................................................................................... 37
3.3.2. Contador Principal....................................................................................................... 42
3.3.3. Swallow Counter ......................................................................................................... 43

I
3.3.4. Lgica de Controle ...................................................................................................... 43
3.3.5. Layout do divisor de freqncia .................................................................................. 45
3.4. DETECTOR DE FASE E FREQNCIA ........................................................................ 47
3.4.1. Entrada de clock de referncia..................................................................................... 48
3.4.2. Layout do circuito Detector de Fase e Freqncia ...................................................... 49
3.5. BOMBA DE CARGA E FILTRO PASSA BAIXOS ........................................................ 50
3.5.1. Layout da bomba de carga e do filtro passa baixos ..................................................... 53
3.6. CIRCUITO DE TESTE DA SADA DO VCO.................................................................. 55
3.7. RESULTADOS DE SIMULAES GERAIS.................................................................. 60
3.8. COMPARAO DESTE TRABALHO COM OUTROS................................................. 63
4. RESULTADOS EXPERIMENTAIS ........................................................................................ 64
4.1. LAYOUT DOS CIRCUITOS INTEGRADOS (C.I.s) UTILIZADOS PARA TESTES ... 64
4.1.1. Verso 1....................................................................................................................... 65
4.1.2. Verso 2....................................................................................................................... 65
4.2. MONTAGEM DO CIRCUITO INTEGRADO PARA TESTE ......................................... 66
4.3. RESULTADOS OBTIDOS NOS TESTES........................................................................ 70
4.3.1. Resposta do VCO ........................................................................................................ 70
4.3.2. Resposta geral do sintetizador de freqncia .............................................................. 72
4.3.2.1. Primeira verso do C.I. ......................................................................................... 72
4.3.3.2. Segunda verso do C.I. ......................................................................................... 73
4.3.3. Consumo de potncia do Sintetizador de Freqncia.................................................. 75
4.4.4. Curva Freqncia de Oscilao do VCO versus Voltagem de Controle..................... 75
5. CONCLUSES E RECOMENDAES ................................................................................. 76
APNDICE A: PARMETROS TPICOS DE SIMULAO (CMOS ELDO BSIM3V3
LEVEL=53) ................................................................................................................................... 79
REFERNCIAS BIBLIOGRFICAS .......................................................................................... 87

II
Lista de figuras

Figura 1. Transceptor genrico de RF. ............................................................................................ 2


Figura 2. PLL bsico. ...................................................................................................................... 4
Figura 3. Arquitetura integer-N. ...................................................................................................... 6
Figura 4. Arquitetura Fractional-N. ................................................................................................ 7
Figura 5. Uso de um dual-modulus prescaler como pulse remover................................................ 8
Figura 6. Arquitetura dual-loop....................................................................................................... 8
Figura 7. Sntese Digital Direta. ...................................................................................................... 9
Figura 8. Modelo linear do sintetizador de freqncia.................................................................. 10
Figura 9. Espectro de sada de: (a) um oscilador ideal; (b) um oscilador real. ............................. 12
Figura 10. Efeito do rudo de fase do LO num receptor; (a) sinal de entrada, (b) espectro do
oscilador e (c), espectro do sinal aps passar por mixer........................................................ 13
Figura 11. Efeito do rudo de fase do LO num transmissor. ......................................................... 13
Figura 12. Exemplo do rudo de fase de um oscilador local (para o sistema GSM). .................... 14
Figura 13. Loop de controle utilizado para analisar o rudo num PLL. Neste esquema G(s)
representa a funo de transferncia do detector de fase, do loop filter e do VCO. ............. 15
Figura 14. Densidade espectral de potncia do rudo em um sintetizador de freqncias: (a) rudo
do VCO e seu efeito na sada do sintetizador; (b) rudo da fonte de referncia e seu efeito na
sada do sintetizador. ............................................................................................................. 17
Figura 15. (a) Detector de fase XOR; (b) Operao; (c) Curva de transferncia do valor mdio da
sada. T o perodo do sinal A e a diferena de fase entre A e B.................................... 18
Figura 16. (a) Detector de fase tipo latch; (b) Operao; (c) Curva de transferncia do valor
mdio da sada. ...................................................................................................................... 19
Figura 17. (a) Detector de freqncia e fase; (b) Operao; (c) Curva de transferncia do valor
mdio da sada. ...................................................................................................................... 20
Figura 18. Caracterstica de transferncia do PFD com zona morta......................................... 21
Figura 19. Sintetizador com bomba de carga. ............................................................................... 21
Figura 20. Adio de um zero a uma bomba de carga. ................................................................. 22
Figura 21. Adio de C2 no filtro do loop para suprimir o ripple. ................................................ 24
Figura 22. Topologias de osciladores LC: (a) Par cruzado NMOS; (b) Par cruzado CMOS; (c)
Colpitts. ................................................................................................................................. 25
Figura 23. Oscilador em anel......................................................................................................... 25
Figura 24. (a) Divisor de freqncia sncrono; (b) Formas de onda.............................................. 26
Figura 25. (a) Divisor de freqncia assncrono; (b) Formas de onda. ......................................... 26
Figura 26. Prescaler dual-modulus divisor 4/5. Quando Modo=1 o prescaler dividir por 4;
quando Modo=0 o prescaler dividir por 5. ..................................................................... 27
Figura 27. Diagrama esquemtico do circuito oscilador LC. ........................................................ 30
Figura 28. Modelo tipo do indutor gerado por ASITIC. ............................................................ 31
Figura 29. Diodos varactores: (a) Esquema eltrico; (b) Estrutura fsica. .................................... 31
Figura 30. Modelo de um terminal do oscilador. .......................................................................... 32
Figura 31. Circuito para o clculo da impedncia do par cruzado. ............................................... 32
Figura 32. Primeira alternativa de buffer amplificador para ligar o VCO e o prescaler............... 34
Figura 33. Segunda alternativa: Buffer inversor auto polarizado. ................................................. 35
Figura 34. Layout do buffer pr-amplificador auto-polarizado. (dimenses: 85m x 180m)..... 36

III
Figura 35. Resultado da simulao do VCO: Freqncia de oscilao vs. Voltagem de controle.
ELDO 5.6 Modelo MOS BSIM3v3 e parmetros tpicos (Vide Apndice A)...................... 37
Figura 36. Diagrama esquemtico do Dual-Modulus Prescaler (divisor por 32/33).................... 38
Figura 37. (a) Diagrama de transio, e (b) diagrama de tempo do contador divisor-por-4/5
sncrono. ................................................................................................................................ 39
Figura 38. (a) Esquemtico dos transistores do D-FF bsico configurado como contador divisor-
por-2, com dimenses em m, e (b) diagrama de tempos..................................................... 40
Figura 39. Resultados da simulao para o D-FF bsico. O ELDO 5.6, modelo do transistor
BSIM3v3 e parmetros tpicos foram usados. O D-FF atingiu uma freqncia mxima de
2,75 GHz................................................................................................................................ 40
Figura 40. Esquemtico do prescaler. O esquema detalhado dos transistores da parte sncrona ,de
um D-FF da parte assncrona e da porta NAND so mostrados (a largura de canal do
transistor ou, quando o comprimento diferente de 0,35 m, a relao largura/comprimento
de canal em m tambm indicado). Comparar com a Figura 36. ....................................... 41
Figura 41. Simulao do divisor por 4/5 (ELDO 5.6, modelo do transistor BSIM3v3, parmetros
tpicos). .................................................................................................................................. 42
Figura 42. Simulao do contador divisor-por-8 assncrono (ELDO 5.6, modelo do transistor
BSIM3v3, parmetros tpicos). O sinal sm=alto. ............................................................. 42
Figura 43. Contador Principal. ...................................................................................................... 43
Figura 44. Esquema do Swallow Counter. .................................................................................... 43
Figura 45. Esquema da lgica de controle..................................................................................... 44
Figura 46. Simulao dos sinais da lgica de controle (ELDO 5.6, modelo do transistor
BSIM3v3, parmetros tpicos)............................................................................................... 45
Figura 47. Layout do divisor de freqncia (dimenses: 200m x 30m).................................... 45
Figura 48. Layout do prescaler (dimenses: 70m x 30m). ....................................................... 46
Figura 49. Layout do (a) Contador Principal (dimenses: 15m x 30m), (b) Multiplexor
(dimenses: 15m x 15m), e (c) Porta lgica OR de 4 entradas (dimenses: 15m x 15m).
............................................................................................................................................... 46
Figura 50. Layout do Swallow Counter (dimenses: 85m x 30m)............................................ 47
Figura 51. Detector de Fase e Freqncia convencional. .............................................................. 47
Figura 52. (a) D-FF Svenson Original, (b) Esquema do circuito D-FF modificado para o detector
de fase e freqncia. .............................................................................................................. 48
Figura 53. (a) Esquema eltrico do Detector de Fase e Freqncia (PFD), (b) Simulao post-
layout do PFD, (c) Detalhe do atraso entre a apario de up e dn e a gerao do sinal de reset
(s se mostra dn por claridade).............................................................................................. 49
Figura 54. Layout do circuito detector de fase e freqncia (dimenses: 50m x 25m). ........... 50
Figura 55. Esquema da bomba de carga bsica (as dimenses dos transistores em m tambm
esto indicadas). .................................................................................................................... 51
Figura 56. Esquema da bomba de carga melhorada (as dimenses dos transistores em m tambm
esto indicadas). .................................................................................................................... 53
Figura 57. Esquema do amplificador OTA (as dimenses dos transistores em m tambm esto
indicadas)............................................................................................................................... 53
Figura 58. Layout da bomba de carga e o filtro passa baixos (dimenses: 300m x 280m). ..... 54
Figura 59. Layout das fontes de corrente junto com as chaves e o amplificador (bomba de
carga)(dimenses: 90m x 85m). ........................................................................................ 55
Figura 60. Buffer tipo seguidor de fonte........................................................................................ 56

IV
Figura 61. Esquema eltrico do buffer para teste (as dimenses dos transistores em m tambm
esto indicadas). .................................................................................................................... 56
Figura 62. Layout do sintetizador de freqncia sem incluir o VCO (dimenses: 375m x
355m)................................................................................................................................... 58
Figura 63. Layout do chip sintetizador completo (dimenses:1450m x 1145m). ..................... 59
Figura 64. Simulao da resposta da voltagem de controle contra o tempo, para medir o tempo de
comutao do sintetizador de freqncia (ELDO 5.6 Modelo MOS BSIM3v3 e parmetros
tpicos). .................................................................................................................................. 60
Figura 65. Simulao do sintetizador com diversos fatores de diviso: 515, 525, 524 e 520. (a)
mostra o sinal de controle do VCO; (b) sada do oscilador; (c) entrada do buffer VCO-
Prescaler; (d) sada do buffer VCO-Prescaler (ELDO 5.6 Modelo MOS BSIM3v3 e
parmetros tpicos). ............................................................................................................... 61
Figura 66. Buffer VCO-Prescaler. Mostram-se os sinais simulados e apresentados na Figura 65.61
Figura 67. Simulao de rudo de fase do sintetizador de freqncia para 2,4 GHz: -126 dBc/Hz
@ 3 MHz. (ELDO 5.6 Modelo MOS BSIM3v3, parmetros tpicos)................................... 62
Figura 68. Primeira verso do circuito integrado enviado para fabricao. O sintetizador est
localizado na poro inferior direita do C.I........................................................................... 65
Figura 69. Segunda verso do circuito integrado enviado para fabricao. O sintetizador est
localizado na poro inferior direita do C.I........................................................................... 65
Figura 70. Montagem para o teste do circuito integrado............................................................... 66
Figura 71. Montagem do C.I., das pontas secas e da ponta cascade GSG. ................................... 67
Figura 72. Primeira verso da placa de teste para a primeira verso do C.I.................................. 69
Figura 73. Segunda verso das placas de teste. a) placa para a primeira verso do C.I.; b) placa
para a segunda verso do C.I. ................................................................................................ 69
Figura 74. a) Fotografia da placa de teste e do C.I. (segunda verso); b) detalhe do C.I., micro-
soldas e trilhas de ouro; c) microfotografia do Circuito Sintetizador de Freqncias. ......... 70
Figura 75. Sada do VCO no analisador de espectro (IOSC=2,7mA, SPAN=400 MHz, RBW=1,0
MHz). Resultados obtidos com a primeira verso do C.I. e com a segunda placa................ 71
Figura 76. Sada do VCO no analisador de espectro (IOSC=2 mA, SPAN=25 MHz, RBW=300
KHz). Resultados obtidos com a primeira verso do C.I. e com a segunda placa. ............... 71
Figura 77. Curva caractertica tpica de um inversor CMOS. ....................................................... 72
Figura 78. Sada do divisor obtida no pad VFB. ............................................................................. 73
Figura 79. Sada do divisor de freqncia (acima) e entrada do sinal de referncia (abaixo) para 4
MHz (a) e 4.5 MHz (b).......................................................................................................... 74
Figura 80. Sada do VCO para: fref=4 MHz. a) N=512; b) N=527. Span= 1 GHz. ....................... 74
Figura 81. Sada do VCO para: fref=4,5 MHz. N=512. Span=10 MHz. Sesprio{4,5 MHz} -20 dBc
> -61 dBc (da especificao). ............................................................................................... 75
Figura 82. Comparao dos resultados experimentais e simulados da Freqncia de Oscilao
versus Voltagem de Controle do VCO. ................................................................................. 75
Figura 83. Oscilador LC com topologia complementar. ............................................................... 77

V
Lista de tabelas

Tabela 1. Bandas de freqncia de padres de telefonia sem fio e celular. .................................... 5


Tabela 2. Especificaes de Sinais Bloqueadores (Bluetooth [26]) .............................................. 29
Tabela 3. Resumo das caractersticas do Sintetizador projetado (simulao) comparado com
outros trabalhos desenvolvidos em tecnologia CMOS.......................................................... 63
Tabela 4. Equipamento utilizado para o teste do circuito integrado. ............................................ 67
Tabela 5. Valores iniciais de correntes e tenses para o teste do circuito integrado..................... 68

VI
Lista de smbolos

/lo Sinal de controle do swallow counter


Diferenca de fase detectada no detector de fase num PLL
P Valor do incremento no acumulador do sintetizador de sntese digital direta
Offset de freqncia ao redor da freqncia central de um oscilador real (rad/seg)
1/f Variao do rudo de fase para offsets pequenos ao redor da freqncia central
1/Tp Freqncia do comando remove na arquitetura Fractional-N
A Amplitude de oscilao de um oscilador ideal (V)
A(t) Amplitude de oscilao de um oscilador real (V)
A1 Amplitude de oscilao de um sinal 1
A2 Amplitude de oscilao de um sinal 2
Ad Amplitude de oscilao do sinal de sada de um multiplicador
BW Bandwith
ck Sinal de relgio do acumulador do sintetizador de sntese digital direta
ckassyncr Entrada de clock do divisor assncrono
ckin Sinal de clock do divisor sncrono do dual modulus prescaler
ckn16 Sada do segundo flip-flop do divisor assncrono do dual-modulus prescaler
ckn32 Sada do terceiro flip-flop do divisor assncrono do dual-modulus prescaler
ckn8 Sada do primeiro flip-flop do divisor assncrono do dual-modulus prescaler
div8 Sinal de controle do divisor 4/5 do dual modulus prescaler
Dn Sinal de controle da fonte de corrente inferior da bomba de carga
dn2 Sinal ndn negado
f Freqncia (Hz)
F(s) Funo de transferncia do loop filter do sintetizador
fLO Freqncia central de oscilao de um oscilador local (LO)
fosc Freqncia de sada do sintetizador de freqncia (Hz)
fref Freqncia de entrada do sintetizador de freqncia (Hz)
fref1 Freqncia de referncia do PLL1 (arquitetura dual-loop)
fref2 Freqncia de referncia do PLL2 (arquitetura dual-loop)
G(s) Ganho do detector de fase usado para simular os comportamentos de rudo de fase do
sintetizador
H(s) Funo de transferncia de loop fechado do sintetizador
I Componente em fase da sada do VCO (arquitetura dual-loop)
IA,IB,IC,ID Dados digitais de entrada do swallow counter
IC Corrente de carga ou descarga do n de controle do VCO
IF Freqncia intermediria
KF Forward Gain do PLL
Klf Ganho constante do filtro
KPD Ganho do detector de fase
KPFD Ganho do detector de fase e freqncia
KVCO Ganho do VCO do sintetizador
L{} Densidade unilateral de rudo espectral [dBc/Hz]
M Fator de diviso do sintetizador PLL1 na arquitetura dual-loop
N Fator de diviso geral do sintetizador de freqncia (arquitetura Integer-N) e do PLL2 na
arquitetura dual-loop
N(s) Funo de transferncia do divisor de freqncia do sintetizador
ndn Sinal dn negado
ndn2 Sinal dn2 negado
nup Sinal up negada
nup2 Sinal up2 negado
out32/33 Sada do dual modulus prescaler

VII
P Valor fixo no contador principal
Q Componente em quadratura da sada do VCO (arquitetura dual-loop)
QA,QB,QC,QD Dados digitais de sada do swallow counter
RF Radio Freqncia
S Valor programvel do swallow counter
s Freqncia complexa para anlise de freqncia (Transformada de Laplace)
sm Signal modulus (Seleciona se o dual modulus prescaler divide por V ou por V+1)
SNR Signal Noise Ratio
t Varivel independente de tempo
T Perodo do sinal de entrada num detector de fase
t Diferena de fase entre os dois sinais de um detector de fase
Tp Perodo do comando remove na arquitetura Fractional-N
Up Sinal de controle da fonte de corrente superior da bomba de carga
up2 Sinal nup negado
V Valor nominal do dual-modulus prescaler
vc Tenso de controle do VCO (ve, depois de pasar pelo filtro do loop)
vd Sinal de sada de um multiplicador
ve Erro de fase expressado como um valor de voltagem
Vfb Sinal de sada do divisor de freqncia do sintetizador
Vout(t) Voltagem de sada de um oscilador ideal (V)
Vref Sinal de referncia do sintetizador de freqncia
wc Freqncia de cross-over do sintetizador
x(t) Sinal de referencia do PLL
y(t) Sinal de sada do PLL
Fator de amortecimento do PLL
Referncia de fase arbitrria para um oscilador ideal
(t) Referncia de fase arbitrria de um oscilador real
1 Fase de referncia arbitrria de um sinal 1
2 Fase de referncia arbitrria de um sinal 2
e Erro de fase = ref - fb
fb Fase do sinal de sada do divisor do sintetizador de freqncia
nref Rudo de fase do sinal de referncia
nvco Rudo de fase gerado dentro do prprio VCO
out Fase do sinal de sada do VCO do sintetizador de freqncia
ref Fase do sinal de referncia do sintetizador de freqncia
Somatria
Freqncia angular (rad/seg)
1 Freqncia central de um sinal 1 [rad/seg]
2 Freqncia central de um sinal 2 [rad/seg]
LO Freqncia de sada de um oscilador ideal (rad/seg)
n Freqncia natural do PLL

VIII
1. INTRODUO

1.1. MOTIVAO

A rea das telecomunicaes tem avanado muito nos ltimos anos devido, em parte,
miniaturizao dos componentes eletrnicos utilizados. Destes componentes, aqueles destinados
rea da Radio Freqncia (RF) tambm tm evoludo muito. Graas a esta miniaturizao
cada vez maior o nmero de usurios finais que podem fazer uso de produtos com comunicao
RF, principalmente portteis. Outros fatores, tais como baixo peso, consumo de potncia e custo,
influenciam este aumento.
Os circuitos transceptores (transmissor e receptor num circuito nico) de RF eram,
inicialmente, implementados por meio de componentes discretos, passaram, posteriormente, a ser
implementados com diversos circuitos integrados e alguns componentes externos e, agora, so
desenvolvidos com no mximo dois circuitos integrados (um para a parte analgica e outro para a
parte digital) mais componentes externos [1]. A tendncia futura implementar tais circuitos em
um nico circuito integrado (C.I.) que tambm inclui os componentes externos.
Antigamente as tecnologias mais usadas para implementar circuitos RF de alta velocidade
eram as tecnologias Bipolar e GaAs; atualmente a tecnologia CMOS (Complementary Metal
Oxide Silicon) comea a ser utilizada neste tipo de aplicao, com vantagens como menor custo,
menor dissipao de potncia e, principalmente, alto nvel de integrao que permite a integrao
completa de transceptores e mesmo blocos digitais para tratamento de informaes
Um exemplo simplificado do chamado circuito front-end de um transceptor de RF
apresentado na Figura 1. O circuito front-end responsvel pela translao do sinal recebido para
baixas freqncias e do sinal transmitido para altas freqncias, fazendo os devidos ajustes nos
nveis de potncia. Os blocos bsicos aqui so o amplificador de baixo rudo (LNA, Low Noise
Amplifier), que amplifica o sinal de entrada, o misturador (mixer), que faz uma multiplicao e

1
desloca um sinal para altas, upconverter, ou para baixas freqncias, downconverter, o
amplificador de potncia, power amplifier, que fornece sada a potncia necessria para
transmisso do sinal, e o sintetizador de freqncias.
O sintetizador de freqncias serve para definir a freqncia central de operao do canal do
usurio tanto no caminho de recepo como no caminho de transmisso. Seu projeto exigente
pois ele composto por diversos blocos, alguns operando a alta velocidade, outros sensveis a
qualquer fonte de rudo externa, que ainda so fontes potenciais de rudo para o resto do
transceptor. H no sintetizador blocos analgicos, tais como o oscilador, fontes de corrente e
filtros, e blocos digitais tais com o divisor de freqncia, flip-flops, estticos e dinmicos, e
diferentes portas lgicas. Observemos que o sintetizador de freqncia um circuito ideal para
testar a funcionalidade da tecnologia CMOS na integrao de blocos analgicos junto com blocos
digitais, pois possui ambos os blocos.

Low-Noise
Amplifier downconversion
Filtro Sinais
Passa-Banda recebidos

Filtro Sintetizador de
LO
Duplexor Freqncia
Power
Amplifier

Filtro Sinais
Passa-Banda transmitidos
upconversion

Figura 1. Transceptor genrico de RF.

O circuito Sintetizador de Freqncias na tecnologia CMOS objeto deste documento e este


dever fazer parte de um circuito transceptor completo que vem sendo desenvolvido dentro do
grupo Diviso de Mtodos de Projeto de Sistemas VLSI (DMPSV) da Escola Politcnica da
Universidade de So Paulo, que vem pesquisando aplicaes de circuitos integrados,
particularmente na rea de RF. Cada um dos outros blocos do transceptor est sendo
desenvolvido separadamente e, depois de se ter um maior conhecimento sobre eles, ser
implementado um sistema completo. Atualmente os prottipos tm sido implementados na

2
tecnologia CMOS 0,35 m da foundry AMS [2], [3], com quatro camadas de metal e duas de
silcio policristalino.
Com o fim de ter um conhecimento particular sobre o circuito sintetizador se decidiu
implementar um prottipo numa das bandas ISM [4] (Industrial, Scientific and Medicine: faixas
de uso livre), a de 2,4 GHz a 2,5 GHz, e com freqncias sintetizadas com espaamento de 4 a 5
MHz. O objetivo deste trabalho, portanto, no est preso a um padro comercial especfico, o que
permite maior liberdade e possibilidades de experimentao.

1.2. OBJETIVOS

Projetar um sintetizador de freqncia em tecnologia CMOS para trabalhar a 2,4 GHz;

Realizar o layout do sintetizador utilizando uma tecnologia CMOS de 0,35 m, quatro


camadas de metais e duas camadas de silcio policristalino [2], [3] (ferramenta para projeto da
MENTOR GRAPHICS)

Simular o comportamento eltrico do circuito (MENTOR-ELDO);

Fabricar e fazer testes experimentais sobre o circuito integrado (CI).

1.3. ORGANIZAO DO DOCUMENTO

Este documento foi divido em cinco captulos da seguinte forma: no primeiro captulo ser
apresentada a introduo deste trabalho; no segundo captulo se tratar dos aspectos tericos a ter
em conta para projetar o sintetizador de freqncia; no terceiro captulo se detalhar o trabalho
realizado em sua fase de projeto, simulao e layout; no quarto captulo se expe o referente aos
testes sobre o circuito fabricado; no quinto captulo se apresentam as concluses obtidas e se
fazem recomendaes para novos projetos.

3
2. ASPECTOS TERICOS DO SINTETIZADOR DE FREQNCIA

2.1. PLL (PHASE LOCKED LOOP)

Um PLL um circuito onde um sistema em particular segue outro. Mais especificamente,


um circuito que sincroniza um sinal (sada), gerado por um oscilador, com um sinal de referncia
(entrada), tanto em freqncia como em fase. No estado sincronizado (chamado locked), o erro de
fase entre o sinal de sada do oscilador e o sinal de referncia igual ou muito prximo de zero
[5].
Um PLL bsico (ver Figura 2) consta de um detector de fase (PD), um filtro passa-baixos
(LPF) e um oscilador controlado por voltagem (VCO).

x(t)

Detector de Filtro Passa- VCO y(t)
Fase (PD) Baixos (LPF)

Figura 2. PLL bsico.

Na condio locked o PLL operar da seguinte forma: o PD serve como amplificador da


diferena de fase entre os sinais x(t) de entrada e y(t) de sada, ou erro no loop de retro-
alimentao, e produz uma sada cujo valor em DC proporcional a . O filtro passa-baixos
suprime componentes de alta freqncia da sada do PD, permitindo que seu valor DC controle a
freqncia do VCO. O VCO ento oscila com uma freqncia igual freqncia do sinal de
entrada e com uma diferena de fase igual a . Como resultado da operao dos blocos,
ficar constante no tempo e as freqncias dos sinais de entrada e de sada sero iguais.

4
2.2. SINTETIZADOR DE FREQNCIA PARA RF

Como pode ser visto na Figura 1, que apresenta o esquema bsico de um receptor/transmissor
(transceptor) genrico, o sintetizador de freqncia gera os sinais peridicos requeridos pelo
mixer para transladar o sinal transmitido para alta freqncia (upconversion), ou transladar o sinal
recebido para baixa freqncia (downconversion). O sintetizador apresenta internamente um PLL
o que permite que sinais com freqncias muito bem definidas sejam produzidos, uma
caracterstica importante para muitas aplicaes (para GSM a freqncia do sinal deve variar em
menos de 0,1 ppm enquanto para DECT, menos de 25 ppm) [6].
Alm de bem definida, a freqncia do sintetizador deve poder ser ajustada em intervalos
pequenos e precisos para sintonizar canais diferentes de uma banda de recepo/transmisso. Na
Tabela 1 esto mostradas as bandas de recepo/transmisso de alguns padres de telefonia sem
fio e celular alm da largura dos respectivos canais [6].

Tabela 1. Bandas de freqncia de padres de telefonia sem fio e celular.


Padro Banda TX Banda RX Largura do Canal BW
IS-54 824-849 MHz 869-894 MHz 30 KHz
IS-95 824-849 MHz 869-894 MHz 1.25 MHz
GSM 890-915 MHz 935-960 MHz 200 KHz
DECT 1.88-1.9 GHz 1.88-1.9 GHz 1.728 MHz

2.3. ARQUITETURAS PARA SINTETIZADORES DE FREQNCIA

2.3.1. Arquitetura Integer-N


Um PLL incorporando um divisor programvel no caminho de retro-alimentao pode operar
como um sintetizador. A arquitetura integer-N mostrada na Figura 3 e utiliza um divisor do tipo
pulse swallow na retro-alimentao. Este divisor consiste de um dual-modulus prescaler, um
swallow counter programvel e um contador principal.

5
Sinal de referncia Sinal de sada
fref VCO fosc
PD LPF

N
N=VP+S

Contador Principal Prescaler


P (V+1)/ V
Modulus
Control
S
Swallow
Counter Divisor pulse swallow
Channel
Select

Figura 3. Arquitetura integer-N.

O funcionamento deste sintetizador descrito a seguir: inicialmente os dois contadores, o


contador principal e o swallow counter, so carregados com os valores iniciais P e S
respectivamente, onde S P, e o sinal Modulus Control alto, fazendo o prescaler dividir por
(V+1). Nesta situao o contador principal e o swallow counter recebem como clock o sinal de
sada do VCO dividido por (V+1), e so decrescidos at que o swallow counter chegue a zero,
alterando o sinal Modulus Control. O prescaler ento passa a dividir por V, o contador principal
recebe como clock a sada do VCO dividido por V e decrescido at chegar tambm zero.
Neste instante ambos contadores sofrem o reset e o processo recomea. Deste modo o prescaler
divide o sinal de sada do VCO por (V+1) por S vezes, e divide por V por (P-S) vezes. O fator de
diviso total do divisor pulse swallow ser N = (V+1)S +V(P-S) = VP + S. Assim, quando o
sintetizador estiver locked, sua freqncia de sada fosc ser:
fosc= N fref =(VP + S)fref.
onde fref a freqncia do sinal de referncia.
Desta forma, programando o valor S podemos controlar a freqncia de sada do sintetizador.
Por sua simplicidade esta arquitetura bastante popular, embora tenha algumas desvantagens
[6], tais como:
a freqncia de referncia nesta arquitetura deve ser igual ao espaamento entre os canais
que se deseja sintonizar. Como a largura de banda do loop deve ser normalmente inferior a

6
fref /10, devido a consideraes de estabilidade [7], podemos ter um tempo de comutao
entre canais muito longo;
o loop no suprime o rudo de fase do VCO para offsets de freqncia maiores que
aproximadamente fref /10 [1], o que pode ser ruim j que o rudo 1/f do oscilador bastante
significativo em offsets de algumas centenas de KiloHertz;
a freqncia mxima do sistema pode ser limitada pela velocidade do dual-modulus
prescaler que tem que operar com a mesma freqncia do VCO.

2.3.2. Arquitetura Fractional-N


Na topologia fractional-N (Figura 4) um divisor por N e um pulse remover, um circuito que
bloqueia um pulso de entrada depois de receber um comando especfico, aparecem na retro-
alimentao.

fref
PD LPF VCO fosc

N Pulse
Y Remover X

Remove

VX

VY
t
Figura 4. Arquitetura Fractional-N.

O funcionamento do sintetizador descrito a seguir: o circuito pulse remover recebe um


comando de remove na freqncia 1/Tp. Quando o sintetizador estiver locked, a sada do pulse
remover tem uma freqncia mdia igual a Nfref e o sinal de sada tem fosc = Nfref + 1/TP.
Podemos, portanto, controlar a freqncia de sada atravs do perodo TP que gerado a partir de
um circuito de controle. Veja que nesta arquitetura fref no depende da largura do canal e pode
estar na faixa de dezenas de megahertz. Com isto a largura de banda do loop pode ser de alguns
MegaHertz, originando um transiente de estabilizao menor, assim como suprimindo maior
rudo de fase do VCO. Na prtica, o pulse remover construdo junto com o divisor.

7
Na Figura 5, se ilustra como implementar esta arquitetura mediante um contador dual-
modulus. Se a sada do VCO dividida por V durante algum tempo e (V+1) durante outro tempo,
o fator de diviso mdio pode ser estabelecido entre V e (V+1).

fREF fout
PD LPF VCO

V/(V+1)

Modulus Control
Figura 5. Uso de um dual-modulus prescaler como pulse remover.

A principal desvantagem associada com sintetizadores de freqncia fractional-N a


existncia de esprios fracionais na sada do VCO devido a manipulaes dos sinais no tempo
por parte do dual-modulus. Estes esprios podem ser compensados usando varias tcnicas:
compensao anloga DAC, compensao digital usando DSP, etc. ([8], [9], [10], [11]).

2.3.3. Arquitetura Dual-Loop


A relao entre o espaamento entre canais e a freqncia de referncia dos sintetizadores
integer-N pode ser tambm alterada utilizando dois ou mais loops. Uma forma simples de gerar
passos finos de freqncia utilizar um sintetizador de freqncia baixa e varivel e outro de
freqncia alta, porm fixa [12] (Figura 6).

I
fref1 PD LPF VCO
Q
fosc
M
PLL1
I
fref2 PD LPF VCO
Q
SSB Mixer
N

Channel
PLL2
Select

Figura 6. Arquitetura dual-loop.

8
Nesta tcnica utiliza-se o PLL1 para gerar a freqncia de portadora e o PLL2 para produzir
incrementos iguais a fref2. Variando o fator de diviso de PLL2, originam-se os passos finos
requeridos na freqncia de sada. A soma das duas freqncias realizada por meio de um
single-sideband (SSB) mixer.
A principal vantagem desta arquitetura sobre a topologia integer-N que a largura de banda
do PLL1 pode ser maior diminuindo o rudo de fase na sada do VCO1. O rudo de fase na sada
do VCO2 muito menor devido a menor freqncia central [13]. A maior desvantagem aqui
que se devem gerar fases em quadratura bastante precisas, em ambos PLLs, para conseguir um
bom funcionamento dos mixers. Alm disso deve-se ter bons casamentos e linearidades nestes
mixers. Em vista disto difcil garantir que bandas laterais, produzidas por problemas de
quadratura, casamento e linearidade, estejam entre 60 e 70 dB abaixo da portadora (valores
normalmente desejveis) [7].

2.3.4. Arquitetura de Sntese Digital Direta (DDS)


Aqui o sinal desejado produzido no domnio digital e utilizam-se conversores
digitais/analgicos e filtros para construir a forma de onda no domnio analgico. Como se ilustra
na Figura 7, a DDS utiliza um acumulador, uma memria s-de-leitura, ROM look-up, um
conversor digital/analgico e um filtro passa baixos. Uma boa referncia sobre este tema se
encontra em [14].

Acumulador
P Adder

CK Register t

ROM DAC LPF

t t

Figura 7. Sntese Digital Direta.

9
O acumulador gera a rampa digital que mapeada numa senide pela ROM. Quando o valor
do incremento, P, cresce, tambm aumenta a taxa com que o acumulador percorre a memria
ROM e, portanto, a senide apresenta um perodo menor.
O DDS oferece varias vantagens sobre as arquiteturas com PLL: menor rudo de fase, passos
de freqncia mais finos e maior velocidade de mudana entre canais. Por outro lado, aspectos de
velocidade, tanto de conversores como de memria, tm limitado seu uso na faixa de RF.

2.4. ANLISE LINEAR DE SINTETIZADORES COM PLL

Embora um PLL seja um sistema altamente no-linear, ele pode ser descrito com um modelo
linear se est no estado locked e, neste caso, os sinais de sada e de referncia tm a mesma
freqncia (Figura 2). Um sintetizador usando PLL pode ser representado pelo circuito da Figura
8 que apresenta um bloco divisor na realimentao. O modelo da Figura 8 servir de base para a
anlise linear desenvolvida aqui. O sintetizador ser considerado estando no estado locked e,
neste caso, o sinal de sada do sintetizador tem a freqncia N vezes maior do que aquela do sinal
de referncia.

Detector de fase
Loop Filter VCO
+ e ve vc
ref KPD F(s) KVCO/s out

fb
1/N
Divisor de loop

Figura 8. Modelo linear do sintetizador de freqncia.

Ser procurada a funo de transferencia do sintetizador:


H(s) = out(s) / ref(s)
onde out(s) a fase do sinal de sada e ref (s) a fase do sinal de referncia.
O detector de fase obtm a diferena entre a fase do sinal de referncia, ref(s), e a fase de
retro-alimentao, fb(s), para obter o erro de fase e(s). Esta diferena amplificada com um
ganho KPD, para produzir uma voltagem de erro, Ve(s), igual a
Ve(s) = KPD[ref(s)- fb(s)] = KPD e(s).

10
Este erro de voltagem filtrado pelo loop filter para produzir a voltagem de controle do VCO
que igual a
Vc(s) = Ve(s)F(s)
onde F(s) a funo de transferncia do loop filter.
A freqncia do sinal de sada do VCO ser dado pelo produto
fosc(s)=Vc(s)KVCO
onde KVCO um fator de ganho.
O VCO pode ser modelado como um integrador, onde a fase de sada, out(s), igual integral
da freqncia, ou
Vc(s) KVCO
out (s) =
s
O sinal fase de sada retro-alimentado e passa atravs do divisor do loop onde dividido por
um fator N para gerar a fase de retro-alimentao igual a
out ( s)
fb ( s) =
N
A funo de transferncia do sintetizador, H(s), ser ento igual a
out ( s) K PD KVCO F ( s)
H ( s) = = (1)
ref ( s ) s + K PD KVCO F ( s)
N
A funo de transferncia do erro de fase igual, por sua vez, a
e (s) s
= (2)
ref ( s) s + PD VCO F ( s )
K K
N
A funo de transferncia do sintetizador tem uma caracterstica passa-baixos com um ganho
N. Isto significa que para variaes lentas (baixa freqncia) na fase de referncia, o loop seguir
o sinal de entrada e produzir uma fase de sada que N vezes maior do que a fase de referncia.
A freqncia de sada, que a derivada da fase de sada, N vezes maior do que a freqncia da
entrada de referncia.
A funo de transferncia do erro de fase tem uma caracterstica passa-altos. Isto significa que
para variaes lentas na fase de referncia, o erro de fase ser pequeno; as variaes rpidas (alta
freqncia) na fase de referncia, por outro lado, no sero filtradas e passaro como erro de fase.

11
2.5. RUDO DE FASE E TONS ESPRIOS NA SADA DO SINTETIZADOR

Para um oscilador ideal operando na freqncia c, a sada pode ser expressa como
Vout(t)=A.sin(LOt + )
onde A a amplitude e uma referncia de fase arbitrria, mas fixa.
Seu espectro tem a forma de um impulso de Dirac [Figura 9 (a)]. Em um oscilador real, por
outro lado, a sada tem uma expresso mais geral:
Vout(t)=A(t).sin[LOt + (t)]
onde A(t) e (t) so agora funes do tempo.
Devido s flutuaes aleatrias representadas por A(t) e (t), o espectro de sada tem agora
bandas laterais ao redor da freqncia da oscilao LO [Figura 9 (b)], que so o rudo de fase.

Oscilador ideal Oscilador real

LO LO
(a) (b)

Figura 9. Espectro de sada de: (a) um oscilador ideal; (b) um oscilador real.

O rudo de fase de um oscilador real quantificado da seguinte forma: considera-se uma


largura de banda unitria a um offset da freqncia de oscilao LO [Figura 9 (b)], calcula-se
a potncia do sinal nessa banda e divide-se o resultado pela potncia do sinal na freqncia c.
Isto representa a densidade unilateral de rudo espectral em unidades de deciBell carrier per
Hertz [dBc/Hz]:
potncia do rudo numa l arg ura de banda de 1 Hz a uma freqncia de LO +
L{ } = 10. log
potncia da portadora

Por exemplo, se a potncia da portadora -2 dBm e a potncia do rudo medido numa largura
de banda de 1 KHz a um offset de 1 MHz igual a -70 dBm, ento o rudo de fase igual a: -70
dBm + 2 dBm 30 dB = -98 dBc/Hz, onde -30 dB = -10log (1x103 Hz) devido banda de 1
KHz.

12
Interferncia
Sinal
(a) desejado

RF

(b)
LO

LO
Sinal Interferncia
desejado
(c)
IF
Sinais downconverted

Figura 10. Efeito do rudo de fase do LO num receptor; (a) sinal de entrada, (b) espectro do oscilador e (c), espectro
do sinal aps passar por mixer.

Para compreender a importncia do rudo de fase num receptor sem fio considere a Figura 10.
Chegam ao receptor dois sinais, um o sinal desejado de pequena potncia e outro um sinal no
desejado com um nvel de potncia maior (Figura 10 (a)). O sinal do oscilador local (LO) real
considerado para o downconversion tem um espectro como aquele da Figura 10 (b). Quando os
dois sinais so misturados com a sada do LO para fazer o downconversion, o sinal de sada ser
formado pela superposio de dois espectros e o sinal desejado sofrer uma considervel
degradao (Figura 10 (c)).
O efeito do rudo de fase num transmissor ligeiramente diferente. Considere um receptor que
deve detectar um sinal na freqncia 2 e um circuito transmissor prximo dele gerando outro
sinal na freqncia 1. Caso seja utilizado no transmissor um oscilador com rudo de fase
considervel, o seu sinal de sada apresentar um espectro como mostra a Figura 11. Este sinal
apresenta uma potncia considervel em 2 e acaba por corromper o sinal que deve ser detectado
pelo receptor.

Transmissor
prximo
Sinal desejado

1 2

Figura 11. Efeito do rudo de fase do LO num transmissor.

13
Com o fim de dar uma idia das especificaes de rudo de fase requeridas num sistema de
telefonia celular moderna, tomemos como exemplo os sistemas GSM e DCS-1800.

Sinais bloqueadores
-23 dBm
-33 dBm
Potncia -43 dBm
do sinal

Sinal -99 dBm


desejado
f
fLO

fLO+1,6 MHz
fLO+0,6 MHz

fLO+3 MHz
sinal Vout
SNR
LO
f
Sada do Sx(f)
Sinal
oscilador -118 dBc/Hz Energia do
desejado
local (rudo de sinal da
fase) interferncia
fLO
Tom esprio

BW fLO+fref f

Figura 12. Exemplo do rudo de fase de um oscilador local (para o sistema GSM).

Para o sistema GSM, que tem canais de 200 kHz, um sinal com potncia to pequena quanto a
de -99 dBm deve ser detectvel (vide Figura 12), quando um sinal bloqueador de -43 dBm est
presente distncia de 600 kHz (trs canais). Para manter um BER (Bit Error Rate) de 10-3
devemos ter um SNR (Signal-to-Noise Ratio) de 9 dB na sada do receptor (consideramos, para
exemplificar, como sada do receptor a sada do downconverter). Nessa situao o rudo de fase
permitido no oscilador ser:
LGSM{} < Sdesejado - Sbloqueante SNRespecificao 10log(BW)
LGSM{600 kHz} < -99dbm - (-43 dBm) 9dB 10log(200 kHz) = -118 dBc/Hz.
Para o sistema DCS-1800, um sinal com potncia de -97 dBm deve ser detectvel com um
sinal de bloqueio de -43 dBm a 600 KHz tambm. Um clculo similar nos leva a
LDCS-1800{600 kHz} < -116 dBc/Hz.
A tenso de controle do VCO num sintetizador de freqncia (particularmente na arquitetura
integer-N) apresenta o problema de modulao devido ao sinal de referncia, seja por
acoplamento via substrato ou por esprios no suficientemente filtrados no filtro passa baixos. Na
Figura 12 est representado na sada do oscilador local o tom esprio a um offset de fref, onde fref
a freqncia do sinal de referncia usado no sintetizador de freqncia. A derivao da

14
especificao para o tom esprio similar especificao para o rudo de fase, s que no
considerada a largura de banda neste caso. A especificao do tom esprio ser portanto:
Sesprio < Sdesejado - Sbloqueante SNRespecificao, ento, para offsets maiores de 3 MHz:
SesprioGSM{>3 MHz} < -99 dBm (-23 dBm) 9 dB = -88 dBc.

2.6. CARACTERSTICAS DE RUDO DO SINTETIZADOR

Basicamente o rudo na sada de um PLL estar determinado por duas fontes de rudo [1], [7]:
rudo do sinal de referncia, nref , e o rudo gerado dentro do prprio VCO, nvco. A Figura 13
modela o efeito destas duas fontes de rudo. Neste modelo G(s) representa a funo de
transferncia do detector de fase, do loop filter e do VCO, podendo ser escrito como
G(s)=KPDF(s)KVCO/s
onde as quantidades N, Kpd, Kvco , s e F(s) foram definidas na Figura 8.
N(s), por sua vez, representa o divisor e escrevemos
N(s)=1/N.

nvco
+
+ +
nref G(s) nout

N(s)

Figura 13. Loop de controle utilizado para analisar o rudo num PLL. Neste esquema G(s) representa a funo de
transferncia do detector de fase, do loop filter e do VCO.

A resposta do loop fechado ao sinal de rudo do VCO :


nout ( s) 1 N. s
= = (3)
nvco ( s) 1 + G ( s) N ( s ) N . s + K pd . F ( s ) . K vco
enquanto a resposta do loop fechado ao sinal de rudo da referncia :
nout ( s) G ( s) N . K pd . F ( s ) . K vco
= = (4)
nref ( s) 1 + G ( s) N ( s) N . s + K pd . F ( s) . K vco

15
Supondo inicialmente que o filtro do loop tenha uma funo de transferncia constante, ou
seja, F(s)=Klf, a funo de transferncia do loop aberto ser:
K pd . K lf . K vco KF
G ( s) N ( s) = =
N .s N .s
onde KF o forward gain do PLL e tem unidades de s-1.
Logo, as equaes anteriores, ( 3 ) e ( 4 ), se reduzem a
nout ( s) 1 s
= = (5)
nvco ( s) 1 + K F /( Ns) s + c
nout ( s) N ( K F / Ns ) c
= =N (6)
nref ( s) 1 + K F /( Ns ) s + c

KF
onde c definida como a freqncia de cross-over c = , ou seja, a freqncia em que o
N
ganho de loop aberto tem uma magnitude igual a um.
Das equaes anteriores possvel obter as seguintes concluses:
a funo de transferncia do rudo do VCO para a sada tem uma caracterstica passa-altos
com freqncia de corte de 3 dB em c. Neste caso o rudo em altas freqncias passa no-
atenuado (a ao de retro-alimentao do loop demasiado lenta para suprimir esses
componentes de rudo), e o rudo em baixas freqncias sofre atenuao, maior quanto menor
for a freqncia. Na Figura 14 (a) se ilustra as curvas de densidade espectral de potncia do
rudo no oscilador e na sada do sintetizador. Nesta figura a linha slida representa a tpica
densidade espectral do rudo na sada de um oscilador [13]. Trs regies podem ser
apontadas: a primeira, em altas freqncias, constitui-se de um piso de rudo plano; a
segunda, a mais importante, aquela onde a densidade espectral do rudo diminui com o
quadrado da freqncia de offset (-2). O rudo nesta regio se origina de fontes de rudo
branco (normalmente rudo trmico); a terceira, aquela onde a densidade espectral do rudo
diminui com o cubo da freqncia de offset (-3). Este rudo se origina do rudo de baixa
freqncia 1/f que upconverted freqncia da sada pelas no-linearidades do oscilador. A
linha pontilhada representa a densidade espectral do rudo de sada do sintetizador, resultado
do efeito do rudo do oscilador sobre a equao (5) (lembremos que para determinao da
densidade de rudo na sada devemos considerar a funo de transferncia ao quadrado).
o rudo da referncia tem uma funo de transferncia passa-baixos [1] com a mesma
freqncia de corte de 3 dB, c. As curvas de densidade espectral de potncia do rudo no

16
sinal de referncia, linha continua, e na sada do sintetizador, linha pontilhada, so ilustradas
na Figura 14 (b). O rudo da referncia tem a mesma forma do rudo do VCO porm, devido
alta qualidade das fontes normalmente utilizadas, com menor magnitude. Esta vantagem se
perde pelo fato que o rudo da fonte de referncia multiplicado por N para freqncias
menores que c.
S() S()
-3 -2 0 nout

nvco

nout

nref

c c
(a) (b)

Figura 14. Densidade espectral de potncia do rudo em um sintetizador de freqncias: (a) rudo do VCO e seu
efeito na sada do sintetizador; (b) rudo da fonte de referncia e seu efeito na sada do sintetizador.

2.7. BLOCOS CONSTRUTIVOS DO SINTETIZADOR DE FREQNCIA

Os blocos que veremos aqui so o detector de fase, a bomba de carga e o filtro de loop, o
oscilador controlado por voltagem e os divisores de freqncia.

2.7.1. Detector de Fase (PD)


Existem basicamente trs categorias de detectores de fase [1]:
Os PD analgicos ou multiplicadores baseados no componente DC que resulta da
multiplicao de dois sinais senoidais da mesma freqncia;
Circuitos seqenciais, como portas XOR e latches, que operam na informao contida no
cruzamento por zero dos sinais de entrada;
Detector de fase e freqncia que realmente um circuito seqencial mas que tambm
oferece sinais sensveis freqncia para ajudar aquisio quando o PLL no est locked.

17
2.7.1.1. PD analgicos ou Multiplicadores
Se ambas entradas do PD so senoidais pode-se utilizar um mixer ou multiplicador para
detectar a fase. Quando aplicamos os sinais de entrada A1sin(1t + 1) e A2cos(2t + 2) num
multiplicador, resulta um sinal de sada
vd = Ad .{sin[(1 2)t + 1 - 2] + sin[(1 + 2)t + 1 + 2]}
Quando o sintetizador est locked, ambas as freqncias, 1 e 2, so iguais e o componente
DC da sada do multiplicador igual a Ad sin(1 - 2). Este fator proporcional diferena de
fase para pequenos valores de (1 - 2) e o componente til na sada do PD. Outros componentes
no-desejados estaro tambm presentes na sada: a componente na freqncia (1+2) para o
multiplicador ideal, como pode ser visto pela relao acima e componentes em freqncias
mltiplas de 1 e 2, devido ao acoplamento entre entrada e sada e no linearidades, para um
multiplicador real. Estes componentes devem ser atenuados ou eliminados pelo filtro do loop.
O PD com multiplicadores especialmente til em aplicaes onde a freqncia de referncia
muito alta para outras categorias de PDs e onde a largura de banda do loop o suficientemente
pequena para atenuar os componentes no-desejados [1], [5].

2.7.1.2. Porta OU Exclusiva


Uma porta OU exclusiva pode tambm ser utilizada como PD [Figura 15 (a)]. A forma de
onda da sada da porta para dois sinais de entrada A e B mostrada na Figura 15 (b) e seu valor
mdio proporcional diferena de fase como indicado na Figura 15 (c). Observe que neste caso
o valor mdio de C linear para erros de fase de at meio perodo.
(a) A
C
B

T
(b)
A

C=A B

(c) Valor mdio


de C
/T
-1 -0.5 0 0.5 1
Figura 15. (a) Detector de fase XOR; (b) Operao; (c) Curva de transferncia do valor mdio da sada. T o
perodo do sinal A e a diferena de fase entre A e B.

18
2.7.1.3. Latch
A operao de um latch como um detector de fase mostrada na Figura 16. Pulsos estreitos
em ambas entradas A e B fazem o set (foram a sada C para nvel alto) e o reset (foram a sada
C para nvel baixo). O valor mdio de C tem a forma de dente-de-serra, com uma faixa linear
para erros de fase de at um perodo. Esta precisamente a vantagem deste PD.

A S
(a) Q C
B R

T
(b)

(c) Valor
mdio de C
/T
-1 -0.5 0 0.5 1

Figura 16. (a) Detector de fase tipo latch; (b) Operao; (c) Curva de transferncia do valor mdio da sada.

2.7.1.4. Detector de Freqncia e Fase (PFD)


O PFD tambm um PD seqencial mas contm uma funo de memria que lhe permite dar
informaes sobre a freqncia quando o PLL no est locked [15]. Usualmente se implementa
com uma bomba de carga, como se ilustra na Figura 17, que responsvel por gerar uma tenso
de sada.
O PFD propriamente dito tem duas sadas, Up e Dn, que abrem ou fecham as duas fontes de
corrente da bomba de carga. H quatro possveis estados de funcionamento: no primeiro estado,
um sinal ativo em Up faz com que a fonte de corrente superior seja conectada a sada, resultando
numa corrente de sada Ic positiva. Esta corrente causa o aumento na voltagem de sada C. Este
estado o estado de pump-up; no segundo estado, um sinal ativo em Dn faz com que a fonte de
corrente inferior seja conectada, resultando numa corrente de sada Ic negativa. Esta corrente
causa a diminuio da voltagem de sada C. Este o estado de pump-down; no terceiro possvel
estado nenhum dos sinais Up ou Dn est ativo. A corrente de sada zero e o n C um n de
alta impedncia; no quarto estado ambas as fontes de corrente esto ativas e nunca deve acontecer

19
devido a um mecanismo de reset. A corrente de sada em cada momento convertida em
voltagem na impedncia Zlf .

VDD
1 D Q
(a) D-FF Up
Vref CLK I
R reset IC
C
R I Zlf
Vfb CLK
D-FF Dn
1 D Q

(b) Vref

Vfb
IC

Valor
(c) medio de
C /T
-1 -0.5 0 0.5 1

Figura 17. (a) Detector de freqncia e fase; (b) Operao; (c) Curva de transferncia do valor mdio da sada.

O principio de operao do PFD mostrado na Figura 17 (b). Uma borda de subida no pulso
de referncia faz com que o sinal Up seja ativado e com isso a tenso na sada comece a
aumentar; similarmente, uma borda de subida na sada do divisor de loop faz com que o sinal Dn
seja ativado e com isso a tenso na sada comece a diminuir. Quando ambos os sinais, Up e Dn,
esto simultaneamente ativos, uma porta AND faz com que estes sinais sejam desativados (reset
nos dois D-flip-flops). A sada mdia da voltagem em funo da fase mostrada na Figura 17 (c).
A faixa de trabalho linear para erros de fase de at dois perodos.
O problema mais importante neste circuito tem relao com a chamada zona morta, que
aparece perto da regio de erro de fase zero [16], [17], [18]. Se ambos pulsos, o de referncia e o
do divisor, aparecem em instantes prximos (diferena de fase pequena) o reset do PFD pode ser
ativado sem que nenhuma das fontes de corrente tenha conduzido (dependendo dos atrasos do
circuito). Com isso, valores pequenos de erro de fase no sero corrigidos. A Curva de
transferncia do valor mdio da sada do PFD tem uma resposta plana, azona morta, perto da

20
diferena de fase zero (ver Figura 18). O PLL est a efetivamente aberto, j que Kpd zero, e o
espectro da sada reflete isto.

zona morta
Valor (comprimento
mdio de C exagerado)

/T
-1 -0.5 0 0.5 1

Figura 18. Caracterstica de transferncia do PFD com zona morta.

Este fenmeno remediado de diversas formas [16], [17], [18]. Uma soluo simples no
permitir o reset antes que um pulso de largura mnima seja aplicado bomba de carga. Desta
forma, mesmo se no houver uma diferena de fase entre ambas entradas do PFD, ambas as
sadas Up e Dn estaro ativas durante um intervalo curto de tempo [1].

2.7.2. Bomba de carga e filtro do loop


J foi visto na seo anterior como funciona uma bomba de carga e a sua utilizao dentro do
sintetizador. Agora ser mostrada sua influncia e a do filtro do loop na funo de transferncia
da resposta de todo o sintetizador. Partindo da configurao mostrada na Figura 19, possvel
fazer uma anlise da resposta do circuito geral.
VDD

I
IC
x(t) [ref(s)] Up
VCO y(t) [out(s)]
PFD
Dn CP
[fb(s)] I

1/N

Figura 19. Sintetizador com bomba de carga.

Uma bomba de carga prov um ganho infinito para uma diferena de fase esttica [7] na
entrada do PFD, j que mesmo para erro de fase pequeno, se teria uma acumulao indefinida de
carga em CP; por outro lado, a resposta de um PFD/Bomba de carga a um degrau de fase uma

21
rampa linear. Estas duas observaes nos indicam que a funo de transferncia do PFD/Bomba
de carga deve ser modelada por uma funo de um plo na origem, ou seja como
Ve(s)= KPFD[ref(s)- fb(s)]/s
onde KPFD o ganho do PFD, ref(s) a fase do sinal de referncia, fb(s) a fase de retro-
alimentao e Ve(s) a voltagem de erro do PFD/Bomba de carga para aplicar no VCO.
Sendo assim a funo de transferncia de loop fechado do sintetizador, sem o filtro, dado por
K PFD K VCO
(s) s s
H ( s ) = out =
ref ( s) K PFD K VCO 1
1+
s s N
K PFD KVCO
H (s) =
K K
s 2 + PFD VCO
N
onde out(s) a fase do sinal de sada.
Veja que nesta funo aparecem dois plos no eixo imaginrio nas freqncias
K PFD K VCO
=j , o que torna o sistema potencialmente instvel. Para evitar a instabilidade,
N
deve-se agregar um zero funo de transferncia de loop aberto. Isto contrasta com a anlise
anterior, onde o detector de fase era modelado como um amplificador. Naquela situao a funo
de transferncia (1), um filtro passa-baixos independente do loop filter, sendo estvel sem
necessidade de acrescentar zeros ([1], [7]). O zero estabilizador num sintetizador com bomba de
carga realizado colocando um resistor em srie com o capacitor CP (vide Figura 20), e este
conjunto passar a ser o filtro do loop.

VDD

Vout
CP
I R

Figura 20. Adio de um zero a uma bomba de carga.

22
A operao de comutao da bomba de carga faz deste sintetizador um sistema de tempo
discreto, embora, se a largura de banda do loop for muito menor que a freqncia da entrada de
referncia, seja possvel estud-lo como um sistema continuo [19].
Calculemos agora a nova funo de transferncia para o PFD/bomba de carga (baseado na
implementao da Figura 20). Para um erro de fase de [ref - fb] a corrente mdia carregando o
capacitor dada por I [ref - fb]/(2) [19], e a variao mdia na voltagem de controle do VCO
igual a
I ( ref fb ) 1
Ve ( s) = Vc ( s ) = (R + )
2 CP s
Obtm-se a partir desta equao a seguinte funo de transferncia para o loop fechado.
I
( RCP s + 1) KVCO
2 CP
H (s) =
I 1 I 1
s2 + KVCO Rs + KVCO
2 N 2 CP N
A freqncia natural do circuito ser

I K VCO
n = (7)
2 C P N

(independente do R), com um fator de amortecimento dado por:

R IC P K VCO n RC P
= = (8)
2 2 N 2
Por questo de estabilidade do loop, o fator de amortecimento normalmente escolhido igual
a 0,7 [20].
A largura de banda do loop anterior pode ser encontrada e tem a seguinte forma [21]:

[
3dB = n 2 2 + 1 + (2 2 + 1) 2 + 1 ]
1
2
(9)

onde 3dB a freqncia onde o ganho do loop fechado cai de 3 dB.


Em muitas aplicaes desejvel maximizar a largura de banda do loop, por exemplo, para
diminuir o tempo levado para chegar ao estado locked ou para melhorar a resposta ao rudo de
fase do circuito. Por outro lado, a medida que a largura de banda do loop comea a ser
comparvel com a freqncia de entrada, a aproximao de tempo continuo utilizada aqui no
vale e preciso utilizar anlise de tempo discreto.

23
Gardner derivou um limite superior para n [19] para garantir estabilidade, fazendo uma
anlise discreta. Em projetos tpicos, a largura de banda do loop fixada em um dcimo da
freqncia de entrada para garantir tal estabilidade [7].
A comutao das fontes de corrente da bomba de carga causa uma grande quantidade de
ripples na voltagem de controle do VCO. Estes ripples podem ser suprimidos agregando um
pequeno capacitor C2 em paralelo ao filtro do loop como mostrado na Figura 21.
VDD

Voltagem de controle do VCO

CP
C2
I R

Figura 21. Adio de C2 no filtro do loop para suprimir o ripple.

A adio deste capacitor C2 agrega outro plo funo de transferncia e converte o sistema
num sistema de terceira ordem. Por outro lado, se o capacitor pequeno o suficiente (C2 < 0,1 CP)
o sistema pode continuar a ser analisado como um sistema de segunda ordem [22].

2.7.3. Osciladores controlados por voltagem


Um oscilador controlado por voltagem (VCO) gera um sinal peridico com freqncia
dependente de uma voltagem de controle. Os osciladores mais utilizados em PLLs integrados so
os osciladores LC e os osciladores em anel.
O oscilador LC tem tido a preferncia nos ltimos anos por seu melhor desempenho quanto ao
rudo de fase. Topologias tpicas de osciladores LC so: o oscilador de par cruzado NMOS, o
oscilador de par cruzado CMOS e o oscilador Colpitts. Os diagramas esquemticos dos circuitos
so mostrados na Figura 22. Os osciladores de par cruzado NMOS e CMOS possuem o mesmo
princpio de operao, porm, a ltima delas, apresenta um maior nmero de fontes de rudo
(maior nmero de transistores). A topologia de oscilador com par cruzado NMOS tem sido usada
nas publicaes recentes devido a este fato. O oscilador Colpitts raramente aplicado devido ao
fato de ser um circuito single-ended, o que o faz mais sensvel ao rudo da fonte de alimentao e
ao rudo do substrato.

24
O oscilador em anel, por sua vez, composto por uma cascata de M estgios de inversores,
sendo M um nmero mpar, colocados num loop de retro-alimentao. O circuito oscilar com
um perodo igual a 2MTd, onde Td o atraso de cada inversor com fanout igual a um [7] (vide
Figura 23).
VDD
VDD
VDD
M4 M3
I1 R1
L1 L1
L1 L2
C1 Vbias
Vctrl VN VP
C1 C2 M1 C2

VN VP
M1 M2
I1 C1
M1 M2

I1

(a) (b) (c)

Figura 22. Topologias de osciladores LC: (a) Par cruzado NMOS; (b) Par cruzado CMOS; (c) Colpitts.

Nmero mpar de inversores

Figura 23. Oscilador em anel.

2.7.4. Divisores de freqncia


Existem dois tipos principais destes circuitos: sncronos e assncronos [1]. Em um divisor
sncrono, cada flip-flop disparado pelo prprio sinal de entrada do divisor. Em um divisor
assncrono, o sinal de entrada dispara apenas o primeiro flip-flop, este dispara o segundo e assim
sucessivamente. Devido a que o sinal do clock utilizado diretamente por cada flip-flop, sem
atrasos de outros estgios, os divisores sncronos conseguem uma operao mais rpida.
Um circuito divisor sncrono pode ser implementado utilizando flip-flops JK como se mostra
na Figura 24.

25
1 J Q J Q J Q Fin /8
(a) Fin /2 Fin /4
1 K C K C K C

Fin

Fin

Fin /2
(b)
Fin /4

Fin /8
Figura 24. (a) Divisor de freqncia sncrono; (b) Formas de onda.

A Figura 25 mostra um divisor assncrono de trs estgios. Cada estgio realiza uma funo de
diviso por dois e sua sada a entrada para o estgio seguinte. A sada de cada estgio se atrasa
com respeito sada do anterior. Isto faz com que a sada do terceiro estgio seja assncrona com
respeito entrada do clock.

D Q D Q D Q
(a) D-FF D-FF D-FF
Fin C Q C Q C Q Fin /8
Fin /2 Fin /4
Fin

Fin /2
(b)
Fin /4

Fin /8
Figura 25. (a) Divisor de freqncia assncrono; (b) Formas de onda.

2.7.4.1. Contadores ou divisores programveis


Um contador programvel utilizado para obter uma razo de diviso controlvel e varivel.
Um certo nmero inicial carregado no contador, o qual comea a contar pulsos at que um
nmero final seja alcanado e um sinal de overflow gerado. Neste caso um reset feito,
carregando o nmero inicial original e comeando a contagem novamente.

2.7.4.2. Prescalers
Quando a freqncia de entrada do divisor muito alta para permitir sua correta operao, um
prescaler poder ser usado. Um prescaler divide o sinal de entrada por uma razo fixa e pode

26
operar em freqncias mais altas. Um prescaler de alta velocidade permite diminuir a velocidade
requerida para os contadores seguintes.
Uma configurao bastante utilizada com prescalers a Dual-Modulus Prescaler (DMP). Este
circuito varia a razo de diviso do prescaler por meio de lgica extra, permitindo que ele divida
por Np ou por (Np+1). Um exemplo de um divisor sncrono que divide por 4 ou 5 mostrado na
Figura 26, [23], [24], [25].

D D D
D-FF Q D-FF Q D-FF Q
clock
(Fin)

Fout Modo

Figura 26. Prescaler dual-modulus divisor 4/5. Quando Modo=1 o prescaler dividir por 4; quando Modo=0 o
prescaler dividir por 5.

27
3. IMPLEMENTAO DO CIRCUITO SINTETIZADOR DE FREQNCIA

Depois de termos estudado os aspectos tericos, ser apresentado o projeto dos blocos do
sintetizador de freqncia que ser implementado. Os blocos foram fabricados em uma
tecnologia CMOS de 0,35m, quatro metais e dois polisilcios, e o sintetizador de freqncia
trabalhar ao redor da freqncia nominal de 2,4 GHz.

3.1. ESPECIFICAES DO PROJETO

O projeto de um sintetizador de freqncia para altas freqncias apresenta um nmero elevado


de dificuldades, j que cada bloco integrante do mesmo deve oferecer o melhor desempenho e ao
mesmo tempo contribuir o menos possvel para os nveis de rudo do sinal de sada. Alguns dos
requerimentos do sintetizador projetado so dados a seguir.

3.1.1. Freqncia de sada e resoluo


Foi escolhida uma freqncia de sada nominal dentro da faixa ISM de 2,4 GHz. Com o objetivo
de poder acomodar informaes como dados, voz e vdeo, se escolheu tambm uma freqncia de
referncia (resoluo do sintetizador) na ordem de 4 MHz. Esta freqncia tambm favorece o teste
do chip.

3.1.2. Rudo de fase


O Rudo de fase do sintetizador de freqncia projetado foi especificado baseado no padro
aberto Bluetooth [26]. Optou-se por este caminho pois o Bluetooth est tambm especificado para
operar na banda ISM de 2,4 GHz. Da seo 2.5. encontramos a seguinte expresso para o clculo
do rudo de fase: L{} < Sdesejado - Sbloqueador SNRespecificao 10log(BW). Bluetooth exige obter
um BER (Bit Error Rate) de 0,1% com um nvel de sensibilidade de -70 dBm. Com este valor de

28
BER adotamos um SNR de 21 dB [27]. A relao de potncia entre o sinal desejado e os sinais
bloqueadores em canais adjacentes (Sdesejado Sbloqueador) fornecida pela especificao e
reproduzida na Tabela 2.

Tabela 2. Especificaes de Sinais Bloqueadores (Bluetooth [26])


Requerimento Relao Sinal/Interferncia
Interferncia no mesmo canal (C/Ico-channel) 11 dB
Interferncia em canal adjacente 1 MHz (C/I1 MHz) 0 dB
Interferncia em canal adjacente 2 MHz (C/I2 MHz) -30 dB
Interferncia em canal adjacente 3 MHz (C/I3 MHz) -40 dB

J que adotamos uma freqncia de referncia na ordem de 4 MHz (> que 3 MHz) tomamos
esta especificao para o clculo do rudo de fase, assim:
L{>3 MHz} <-40 dB 21 dB 10log(4 MHz)= -127 dBc/Hz.

3.1.3. Nvel do tom esprio na sada do VCO


Tambm na seo 2.5 foi achada a seguinte expresso para o clculo da potncia do sinal
esprio na sada do VCO devido modulao por parte do sinal de referncia:
Sesprio < Sdesejado - Sbloqueador SNRespecificao,
Portanto, para nosso caso teremos
Sesprio{>3 MHz} < -40 dB -21 dB = -61 dBc.

3.1.4. Tempo de comutao


Inicialmente o sintetizador ser controlado por meio de 4 dados digitais introduzidos num
contador descendente programvel, de tal forma que possvel obter 16 diferentes freqncias. Um
tempo de comutao razovel entre freqncias selecionadas permite utilizar o sintetizador em
aplicaes onde as comutaes sejam freqentes.
Estabeleceu-se um tempo de comutao mximo de 1 ms.

3.2. OSCILADOR CONTROLADO POR VOLTAGEM (VCO)

Para a implementao escolheu-se um oscilador LC, uma vez que um circuito que permite a
integrao completa na tecnologia CMOS e possui um espectro mais puro que outras topologias
sem implicar em dissipao de potncia exagerada.

29
Neste trabalho, o oscilador de par cruzado NMOS foi escolhido para a implementao.
O circuito oscilador de par cruzado NMOS consta de um circuito tanque, sintonizado na
freqncia de operao, e um circuito ativo cuja funo repor as perdas causadas pelas
resistncias parasitrias do circuito ressonante (vide Figura 27). O circuito tanque formado
pelos indutores L1 e L2 e os varactores C1 e C2. A funo dos varactores permitir o controle da
freqncia de oscilao atravs do valor da tenso de controle Vctrl. Os transistores NMOS em
configurao de par cruzado constituem o circuito ativo do oscilador. A corrente necessria para
a polarizao do circuito fornecida pelo espelho de corrente PMOS M3/M4 que replica a
corrente Ibias. Por fim, o circuito possui sada diferencial de tenso entre os ns Vout+ e Vout-.

VDD
M3 M4 60/0,5 m
60/0,5 m
3,1 nH L1 L2 3,1 nH

Vctrl
C1 C2
Ibias=2 mA

Vout+ Vout-

M1 M2
100/0,35 m

Figura 27. Diagrama esquemtico do circuito oscilador LC.

A implementao deste oscilador LC ainda tema de estudos, pois necessria uma boa
implementao tanto dos indutores como dos varactores, minimizando os componentes
parasitrios e fornecendo um bom fator de qualidade.
Os indutores escolhidos neste trabalho foram indutores planos integrados, os quais so
segmentos metlicos em forma espiral, feitos em uma ou mais das camadas de metal disponveis
na tecnologia. Estas estruturas so de fabricao simples e com poucas variaes. A desvantagem
destes indutores o baixo fator de qualidade que possuem, entre 3 e 10, pois a resistncia srie,
determinada pela resistncia da trilha metlica, e os componentes parasitrios relacionados com
as perdas de substrato so normalmente altos.

30
Existem diversos programas para projeto e simulao dos indutores integrados e neste trabalho
foi usado o programa ASITIC [28], que faz uso de equaes de Maxwell simplificadas. O
ASITIC necessita como entrada as caractersticas geomtricas do indutor e fornece, como uma
das respostas da simulao, o modelo eltrico tipo do indutor, como mostrado na Figura 28.
Este modelo pode ser utilizado em arquivos para simulao eltrica do circuito oscilador.
L Rs
a b
Cox Cox

Rsi Rsi

Figura 28. Modelo tipo do indutor gerado por ASITIC.

Dentre as vrias opes para a implementao de varactores em tecnologia CMOS padro,


decidiu-se pelo uso de diodos de juno P+ sobre poo N, polarizados reversamente. A Figura 29
apresenta a estrutura dos diodos varactores.
Vctrl
Vs- Vs+
(a)

Vctrl

Vs+
Vs-

Poo N Diffuso N+ Diffuso P+

(b)

Figura 29. Diodos varactores: (a) Esquema eltrico; (b) Estrutura fsica.

A partir das especificaes de rudo de fase, calculado o valor da indutncia, da capacitncia


dos varactores, e da corrente de polarizao do oscilador, ajustando estes valores para obter uma
freqncia mnima de oscilao (fmin) de 2,2 GHz e uma freqncia mxima (fmx) de oscilao de
2,6 GHz. Assim:
1
2f max =
LC min

1
2f min =
LC max

31
Logo: C max 1,4C min

O circuito ativo se projeta de tal forma que seja equivalente a uma resistncia negativa cujo
valor absoluto (|RNMOS|) deve ser menor ou igual a RP (resistncia que modela as perdas do
oscilador). Desta forma, essa resistncia negativa fornece a energia dissipada em cada ciclo e a
oscilao se mantm (vide Figura 30). importante observar aqui que as duas resistncias esto
em paralelo e por tal razo, com |RNMOS|RP a resistncia equivalente ser negativa. Expressado
em termos de condutncia a expresso anterior : |GNMOS|GM, onde GM a condutncia
equivalente do circuito tanque expressada como GM=Reff .(C)2, onde Reff a resistncia
equivalente de todas as resistncias do circuito tanque (para seu clculo considerou-se que o valor
da resistncia efetiva dominado pela resistncia srie do indutor).

Circuito resonador Circuito ativo

RP C L RNMOS

Figura 30. Modelo de um terminal do oscilador.

O valor da impedncia do par cruzado, RNMOS, pode ser calculado usando-se uma fonte de
tenso de teste VT entre os terminais Vo1 e Vo2 (Figura 31), e avaliando-se a razo VT/iT, onde iT
a corrente que passa pela fonte. Desta forma se obtm: RNMOS-2/gm onde gm a transcondutncia
dos transistores M1 e M2. VT

Vo1 Vo2
iT

M1 M2

Figura 31. Circuito para o clculo da impedncia do par cruzado.

Temos:
|GNMOS|GM
|-gm/2|GM
gm2.Reff.(c)2

32
Para garantir a oscilao foi usado um fator de segurana de 3, logo a transcondutncia
mnima dos transistores NMOS ter o valor requerido dado por:
gm=6.Reff.(C)2

W
Conhecendo que: g m = 2. n .COX . .I DS finalmente obtemos a largura mnima dos
LT

g m2 .LT
transistores NMOS: W = (10)
2. n .COX .I DS
onde n.COX um valor caracterstico do processo, o comprimento LT (no confundir com o
valor L da indutncia do circuito tanque) o mnimo permitido pela tecnologia para ter o valor
mximo de gm. Restaria definir o valor da corrente de polarizao IDS e o valor da resistncia Reff
cujo valor mximo achado a partir da especificao do rudo de fase L{}, assim:
L{10 } 2
10 .2.I OSC ( ) 2 . 2 .L4
Reff =
KT 2 [1 + A]

onde IOSC : Corrente de polarizao do oscilador;
L : Indutncia do circuito tanque;
K : Constante de Boltzman;
T : Temperatura absoluta;
A : Fator emprico de ajuste (Valor usado: A=3);
: Freqncia central de oscilao;
: Offset da freqncia central de oscilao;
L{} : Especificao do rudo de fase a um offset da freqncia central.
Foram calculados valores mximos para Reff para valores de indutncia na faixa de 1 nH at 10
nH, variando as correntes de polarizao entre 1, 2 e 3 mA. Posteriormente por meio de
simulaes com ASITIC, com valores de indutores entre 2,5 e 4 nH se obtiveram resistncias
sries entre 5 e 9 . Estes valores de resistncia esto dentro dos valores adequados que foram
calculados para atingir a especificao de rudo de fase com correntes de polarizao entre 2 e 3
mA. Finalmente se decidiu utilizar um indutor com um valor prximo de 3,1 nH (largura de linha
W=10m; espaamento entre linhas de 2m, dimetro externo D=210m e nmero de voltas
N=3).

33
Tendo definido o valor de Reff, com a equao (10) se calcula a largura W dos transistores,
definindo uma corrente de polarizao IOSC=2 mA, logo cada transistor tem IDS=1 mA. Com estas
consideraes se obteve transistores de dimenses W=100m e L=0,35m.
Aps o clculo das dimenses do circuito ativo (transistores M1 e M2), se calculam as
dimenses dos transistores da fonte de corrente que fornece a corrente de polarizao do
oscilador. Na Figura 27, junto ao diagrama esquemtico do circuito oscilador, esto as dimenses
dos transistores e indutores.
Um estudo mais detalhado deste circuito oscilador pode ser encontrado na dissertao de
mestrado [29] de Andrs Farfn Pelez. Neste trabalho so mostrados clculos mais detalhados
de cada bloco do oscilador assim como o layout, simulaes post-layout e resultados
experimentais.

3.2.1. Buffer VCO-Prescaler


A sada do VCO utilizada na entrada do divisor de freqncia, que tem como primeiro bloco
um prescaler. Este circuito, para funcionar corretamente, requer um sinal de entrada de excurso
completa, ou seja, que v de 0 V a quase a tenso de alimentao, 3,3 V [30], [31]. O sinal de
sada do VCO, por outro lado, tem um valor pequeno, atingindo um valor mximo da ordem de
0,85 V. Em vista disto necessrio utilizar um buffer amplificador entre a sada do VCO e a
entrada do divisor (prescaler).

Para este amplificador, inicialmente, foi implementada a soluo mostrada na Figura 32, onde
se tem um capacitor de 130 fF, para acoplamento, uma resistncia de polarizao, para elevar o
nvel de DC, e 4 inversores em cascada que fazem a amplificao propriamente dita.
Voltagem de polarizao

10 k
8m/4m 8m/4m 15m/7,5m 30m/15m
Sada do
VCO Entrada do
divisor
130 fF

Figura 32. Primeira alternativa de buffer amplificador para ligar o VCO e o prescaler.

Por meio de simulaes e testes experimentais se determinou um valor ideal para a tenso de
polarizao, valor que esta em torno de 1,5 V. Esta tenso de polarizao bastante exigente na
hora do teste do circuito pois, como a sua funo, junto ao capacitor e ao resistor, colocar a

34
sada do oscilador variando em torno da tenso de maior ganho do inversor, variaes pequenas
nesta polarizao trazem como conseqncia o mau funcionamento do buffer, do prescaler e, ao
final, de todo o sintetizador. Tal caracterstica foi observada tanto nas simulaes como em testes
experimentais feitos.
Observemos que o capacitor de entrada e a porta do primeiro inversor formam um divisor
capacitivo de tenso e, para no reduzir o valor da tenso de entrada do buffer, preciso utilizar
um capacitor de valor muito superior capacitncia de entrada do primeiro inversor.
Posteriormente, foram estudadas outras alternativas para este buffer e finalmente
implementou-se a soluo mostrada na Figura 33, que faz uso de trs inversores e auto
polarizao. A auto polarizao feita via um resistor de 1 M colocado entre a sada e a entrada
do buffer e que fixa o nvel de polarizao DC para a sada do VCO a um valor onde os
inversores tem mximo ganho. O valor alto da resistncia evita consumo de potncia e que o sinal
de sada interfira na entrada. O capacitor de acoplamento, neste caso, maior que o anterior j
que o tamanho do primeiro inversor tambm foi maior (W=30m para o transistor P e W=15m
para o transistor N, contra 8m/4m da primeira alternativa).

1 M

30m/15m 20m/10m
500 fF
Sada do Entrada do
VCO divisor

20m/10m

Figura 33. Segunda alternativa: Buffer inversor auto polarizado.

A capacitncia de entrada do buffer limita o desempenho do VCO pois afeta sua freqncia de
oscilao. Para reduzir este efeito pode-se diminuir a capacitncia dos varactores mas isto, por
sua vez, limita a faixa de controle do VCO. Aqui se optou por garantir uma situao favorvel
para o funcionamento do buffer amplificador, utilizando um primeiro inversor grande,
sacrificando um pouco a freqncia de oscilao mxima do VCO.
Este buffer consume uma potncia considervel, 10,82 mW a 2,5 GHz conforme mostraram as
simulaes.

35
3.2.2. Layout do buffer VCO-Prescaler
Na Figura 34, tem-se o layout do buffer VCO-Prescaler. Na parte esquerda da figura est o
capacitor de 500 fF implementado com polisilicio (poly1 e poly2); na parte superior direita esto
os trs inversores em cascada; na parte inferior, o resistor de 1 M implementado com uma
camada de polisilicio de alta resistividade (1.2 k/). possvel tambm observar a retro-
alimentao entre a sada dos inversores e a entrada dos mesmos.

Figura 34. Layout do buffer pr-amplificador auto-polarizado. (dimenses: 85m x 180m).

3.2.2. Constante de transferncia do VCO


O VCO foi implementado em tecnologia CMOS de 0,35 m e, atravs de simulaes pos-
layout, obteve-se a curva Freqncia de oscilao em funo da Voltagem de Controle
mostrada na Figura 35. Com base nesta curva obtm-se a constante de transferncia do VCO
igual a KVCO = 112 MHz/V = 709 Mrad/s, valor tomado no ponto de trabalho do VCO (2,4 GHz).

36
2,45G

Freqncia de oscilao (Hz)


2,40G

2,35G

2,30G

2,25G

2,20G

2,15G

2,10G
1,0 1,5 2,0 2,5 3,0 3,5
Voltagem de controle (V)

Figura 35. Resultado da simulao do VCO: Freqncia de oscilao vs. Voltagem de controle. ELDO 5.6 Modelo MOS
BSIM3v3 e parmetros tpicos (Vide Apndice A).

3.3. DIVISOR DE FREQNCIA

O tipo de divisor de freqncia define a arquitetura utilizada para o sintetizador de freqncia.


Devido a sua simplicidade nesta primeira implementao do sintetizador foi selecionada a
arquitetura integer-N. Consideremos que a freqncia nominal do sintetizador de 2,4 GHz e a
freqncia de referncia est em torno de 4 MHz; neste caso os valores mais convenientes para a
construo do divisor so:
O prescaler dividindo por 32 ou 33 (V=32);
O contador principal com valor fixo de P=16;
O swallow counter programvel com valores S entre 0 e 15 (assim haver 4 bits para
seleo da freqncia).
Como N=VP+S, N variar entre 512 e 527 e 512Fref Fosc 527Fref.

3.3.1. Prescaler
O bloco mais crtico do divisor o prescaler pois tem que operar com uma freqncia igual a do
prprio VCO. Em nosso circuito utilizamos um dual-modulus prescaler (que divide por 32 ou 33)
implementado com a tcnica Extended-True Single Phase Clock (E-TSPC) [24]. Esta tcnica que
uma extenso da tcnica TSPC, consiste de regras de composio para circuitos de uma fase
usando blocos estticos, dinmicos, tipo latch, data-precharged, e NMOS-like. Estas regras de
composio so introduzidas para aumentar as possibilidades de conexo dos blocos e para evitar

37
races; adicionalmente blocos NMOS-like permitem o uso da tcnica para obter altas velocidades de
operao.
A Figura 36 mostra o diagrama esquemtico do dual-modulus prescaler. Duas partes podem ser
identificadas no diagrama: a primeira, blocos hachurados, compe-se de trs D-flip flops (D-FF)
sensveis ao borda de descida e duas portas lgicas e forma um contador divisor por 4/5 sincrnico
(vide o diagrama de tempos na Figura 37 (b)); a segunda parte, na poro inferior da figura,
compe-se de trs D-FFs sensveis ao borda de subida e forma um contador divisor por 8
assncrono. O sinal div8, gerado pelo contador assncrono, serve para selecionar se o contador
divisor por 4/5 conta 4 (div8 = alto) ou 5 (div8 = baixo). O fator de diviso fracionrio do
prescaler, 32 ou 33, selecionado pelo valor do sinal sm; quando sm=baixo divide por 32 e quando
sm=alto divide por 33.

Divide by 4/5 (counter)

B C
A
D D D
Q Q Q
D-FF D-FF D-FF

ckin

sm

div8

ckn8 ckn16 ckn32

D Q D Q D Q
D-FF D-FF D-FF
ckassyncr Out
C Q C Q C Q 32/33

Figura 36. Diagrama esquemtico do Dual-Modulus Prescaler (divisor por 32/33).

Nas Figura 37 (a) e Figura 37 (b) os diagramas de transio e de tempo do divisor 4/5 so
apresentados. O diagrama de transio apresenta os diferentes estados que o contador divisor-por-
4/5 sncrono passa de acordo com o valor de div8. Os estados so representados pelos valores das
sadas dos D-FFs, sinais A, B e C mostrados na Figura 36. Quando o circuito passa atravs dos
estados 111, 101, 000 ou 001, e 011 a diviso por 4 executada; quando ele passa atravs de 111,
101, 000 ou 001, 010, e 011 a diviso por 5 executada (note que o sinal A prov o sinal dividido
por 4 ou 5). A Figura 37 (b) indica o valor de div8 e o instante em que deve ser fornecido para
garantir a correta operao: para contar at 4 o sinal div8 deve estar alto nos estados 000 ou 001;

38
para contar at 5 deve estar baixo nos estados 000 ou 001. J que as decises para a contagem
so feitas nos estados 001 ou 000, usualmente estes so os mais crticos em termos de tempo.
O sinal A ser usado como a entrada de relgio do contador divisor-por-8 assncrono. As sadas
dos D-FFs deste contador (sinais ckn8, ckn16 e ckn32) e o sinal sm so as entradas da porta lgica
NAND cuja sada o sinal div8. Quando sm baixo a sada da porta NAND ser alta e o
contador divisor-por-4/5 ser mantido dividindo por 4. Quando sm alto a sada da porta NAND
depender dos sinais ckn8, ckn16 e ckn32. Se estes sinais so simultaneamente altos o sinal div8
ser baixo e o divisor-por-4/5 dividir por 5.

1
0
010 000
0
001 entrada
1 0
1 div8
011 101 estado
ABC
111
(a)

Sinal ckin
counter
Divide by 4
output (A)
operation
div8 signal any value

Divide by 5 counter
operation output (A)
div8 signal any value

(b)

Figura 37. (a) Diagrama de transio, e (b) diagrama de tempo do contador divisor-por-4/5 sncrono.

de observar que as escolhas de D-FFs sensveis borda de subida e o sinal A como o relgio (o
sinal B tambm poderia ter sido usado) no contador assncrono so as melhores para gerar o sinal
div8 com os requerimentos de tempo desejados. Com tal configurao, as mudanas em div8 so
iniciadas durante a transio do estado 011 para 111 e, j que o sinal div8 s importante ao final
dos estados 000 ou 001, um atraso de quase trs perodos de relgio permitido para div8.
Uma verso adaptada do D-FF convencional sensvel borda de descida TSPC [33] foi utilizada
como clula bsica do contador sincrnico. Este D-FF tem a vantagem de alcanar freqncias
maiores mas tem um maior consumo de potncia. A Figura 38 (a) mostra este D-FF conectado
como um contador divisor-por-2, e a Figura 38 (b), seus sinais durante uma operao de diviso-
por-2 ideal. As dimenses dos transistores P e N tm que obedecer a vrios requerimentos para

39
garantir a correta operao. Estes so: quando os transistores M1 e M2 esto simultaneamente
ativados, a sada a deve ser alta; quando os transistores M3 e M4 esto simultaneamente
ativados, a sada b deve ser baixa; e quando os transistores M5 e M6 esto simultaneamente
ativados, a sada deve ser baixa. Soma-se a estes um requerimento adicional: manter as
dimenses pequenas para manter o consumo de potncia baixo.
As dimenses dos transistores foram calculadas e depois ajustadas por meio de simulaes e
esto apresentadas na Figura 38. A Figura 39 mostra os resultados de simulaes para o D-FF
conectado como um contador divisor-por-2. A simulao foi realizada com ELDO 5.6, modelo do
transistor BSIM3v3, parmetros tpicos, e o netlist extrado do layout [compare os sinais com a
Figura 38 (b)]. Para este circuito, a freqncia de operao mxima de 2,75 GHz com fonte de
alimentao de 3.3 V.

ckin
M1 M3 M6
2,2/0,35 1,7/0,35 1,4/0,35 Q Q
ckin
a b a
ckin 1,0/0,8 3,1/0,35 2,6/0,35
M2 ckin M4 M5 b

(a) (b)

Figura 38. (a) Esquemtico dos transistores do D-FF bsico configurado como contador divisor-por-2, com
dimenses em m, e (b) diagrama de tempos.

4
2
c k in
0
4 0 ,0 5 0 0 ,0 p 1 ,0 n 1 ,5 n 2 ,0 n 2 ,5 n 3 ,0 n
2 Q
volt

0
4 0 ,0 5 0 0 ,0 p 1 ,0 n 1 ,5 n 2 ,0 n 2 ,5 n 3 ,0 n
2 a
0
4 0 ,0 5 0 0 ,0 p 1 ,0 n 1 ,5 n 2 ,0 n 2 ,5 n 3 ,0 n
2 b
0
0 ,0 5 0 0 ,0 p 1 ,0 n 1 ,5 n 2 ,0 n 2 ,5 n 3 ,0 n
t (s e c )

Figura 39. Resultados da simulao para o D-FF bsico. O ELDO 5.6, modelo do transistor BSIM3v3 e parmetros
tpicos foram usados. O D-FF atingiu uma freqncia mxima de 2,75 GHz.

40
Uma vez definida a clula bsica, o prescaler completo foi projetado. Na Figura 40 ele
apresentado e tambm as dimenses de todos os transistores. As dimenses dos transistores do
contador sincrnico foram determinadas baseadas no D-FF adaptado. Para o contador assncrono,
depois de vrias simulaes, foi verificado que o D-FF TSPC convencional o suficiente rpido e
assim ele foi aplicado a. Finalmente uma porta NAND utilizando transistores com dimenses
mnimas usada para gerar o sinal div8.

2,5 2,5 1,7 1,4 2,0 2,2 1,7 1,4 2,2 1,7 1,4
1,0
ckin ckin ckin
1,0/0,8 1,0/0,8 3,1
ckin 1,0/0,8 3,1 2,6 1,0 3,1 2,6 1,0 1,0 2,6
ckin ckin ckin ckin ckin

ckassyncr Q div8
1,0 1,0 1,0 1,0
D 1,0 3,0 ckn8 sm
1,0 2,0

1,0 1,0 1,0 1,0


1,0 Q
1,0 1,0 1,0 1,0
C
1,0
ckn16
1,0

ckn32
D Q D Q
D-FF D-FF out
C Q C Q 32/33

Figura 40. Esquemtico do prescaler. O esquema detalhado dos transistores da parte sncrona ,de um D-FF da parte
assncrona e da porta NAND so mostrados (a largura de canal do transistor ou, quando o comprimento diferente
de 0,35 m, a relao largura/comprimento de canal em m tambm indicado). Comparar com a Figura 36.

Na Figura 41, a simulao do contador divisor por 4/5 apresentada. possvel ver que quando
o sinal div8 alto o contador divide por 4 e quando baixo, divide por 5.
Na Figura 42, a simulao da parte assncrona do prescaler mostrada para o caso sm=alto.

41
3 ,5 d iv 8
3 ,0
2 ,5
2 ,0

volt
1 ,5
1 ,0
0 ,5
0 ,0
-0 ,5
0 ,0 2 ,0 n 4 ,0 n 6 ,0 n 8 ,0 n 1 0 ,0 n
3 ,5
3 ,0 c k in
2 ,5 ckassyncr
2 ,0
volt

1 ,5
1 ,0
0 ,5
0 ,0
-0 ,5
0 ,0 2 ,0 n 4 ,0 n 6 ,0 n 8 ,0 n 1 0 ,0 n
t (s e c )

Figura 41. Simulao do divisor por 4/5 (ELDO 5.6, modelo do transistor BSIM3v3, parmetros tpicos).

4 c k in c k a s s y n c r
2
0
volts

4 0 ,0 5 ,0 n 1 0 ,0 n 1 5 ,0 n 2 0 ,0 n 2 5 ,0 n 3 0 ,0 n
2 d iv 8
0
4 0 ,0 5 ,0 n 1 0 ,0 n 1 5 ,0 n 2 0 ,0 n 2 5 ,0 n 3 0 ,0 n
2 c k n 8
0
4 0 ,0 5 ,0 n 1 0 ,0 n 1 5 ,0 n 2 0 ,0 n 2 5 ,0 n 3 0 ,0 n
2 c k n 1 6
0
4 0 ,0 5 ,0 n 1 0 ,0 n 1 5 ,0 n 2 0 ,0 n 2 5 ,0 n 3 0 ,0 n
2 c k n 3 2
0
0 ,0 5 ,0 n 1 0 ,0 n 1 5 ,0 n 2 0 ,0 n 2 5 ,0 n 3 0 ,0 n
t (s e c )

Figura 42. Simulao do contador divisor-por-8 assncrono (ELDO 5.6, modelo do transistor BSIM3v3, parmetros
tpicos). O sinal sm=alto.

3.3.2. Contador Principal


J foi visto que um dos contadores, o contador principal, trabalha com um valor de contagem
fixo e que o outro, o swallow counter, com um valor de contagem programvel. Devido a tal
configurao, o fator de diviso programado e, conseqentemente, a freqncia do sintetizador so
ajustados modificando o valor do swallow counter.
O contador principal foi implementado com quatro TSPC D-FFs convencionais em cascada,
similar parte assncrona do prescaler, e sua contagem vai at 16 (vide Figura 43).

42
D Q D Q D Q D Q
D-FF D-FF D-FF D-FF
Fin C Q C Q C Q C Q Fin /16
Fin /2 Fin /4 Fin /8

Figura 43. Contador Principal.

3.3.3. Swallow Counter


Este contador basicamente um contador descendente programvel. Um valor inicial S
programado e, quando o sinal de habilitao estiver ativo, o contador inicia a contagem em sentido
descendente. Quando seu valor chega a zero, o swallow counter pode voltar a contar ou no a partir
do valor S, dependendo do estado do sinal de habilitao.
Existem diversas arquiteturas para implementar este contador. Aqui implementou-se a
arquitetura mostrada na Figura 44 [32] utilizando TSPC D-FFs convencionais. Neste contador, os
sinais IA, IB, IC e ID estabelecem o valor utilizado para iniciar a contagem; o sinal /lo controla se os
valores de IA, IB, IC e ID so carregados, /lo=low, ou se o contador est contando, /lo=high.
clock
/lo
IA D Q QA

IB QB
D Q

IC QC
D Q

ID QD
D Q

Figura 44. Esquema do Swallow Counter.

3.3.4. Lgica de Controle


A lgica de controle gera os diferentes sinais de tal forma que o divisor funcione como
esperado. O controle usado neste trabalho consiste basicamente de um multiplexor e uma porta
lgica OR de 4 entradas (vide Figura 45).

43
fosc
VCO
fout out Main out32/33 sm
Counter Prescaler 32/33

1
swallow counter
0 outMux
mux ck QA
/lo QB
IA
QC
Date IB
S QD
IC
ID

Figura 45. Esquema da lgica de controle.

O funcionamento da lgica de controle o seguinte: para iniciar consideremos que todos os


sinais de sada do swallow counter estejam em zero e que, portanto, a sada da porta OR esteja
tambm em zero. Como resultado, /lo=low, o swallow counter inicializado com os valores (IA
ID) de S e, inmediatamente, a sada da porta OR forada a um valor alto. Com
sm=/lo=alto o processo de inicializao interrompido e o prescaler passa a dividir por 33. O
swallow counter receber como relgio os pulsos provenientes da sada do prescaler (por meio do
multiplexador mux). Quando o swallow counter alcana o valor zero, ento sm=/lo=baixo, o
prescaler passa a dividir por 32 e o swallow counter receber como relgio os pulsos provenientes
da sada do contador principal que ainda est em zero. Neste momento, o swallow counter tem o
sinal /lo=baixo e est esperando o pulso de sada do contador principal para reinicializar com o
dado S e recomear a contagem.
A simulao da lgica de controle mostrada na Figura 46. Os dados programados no swallow
counter foram: IA=alto, IB=alto, IC=alto e ID=baixo. Com estes dados S=7 e N=519.

possvel ver na figura que os dois contadores (contador principal e swallow counter) so
iniciados ao mesmo tempo (swallow counter com S=7 e contador principal com P=16). Enquanto
o swallow counter est contando, a sada do multiplexador igual sada do prescaler; por outro
lado, quando o swallow counter para, a sada do multiplexador igual sada do contador
principal.

44
4
2 o u t 3 2 /3 3
0
4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 out
0
4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 o u tm u x
0
volts

4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 sm
0
4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 Qa
0
4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 Qb
0
0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
4
2 Qc
0
4 0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
2 Qd
0
0 ,0 1 0 0 ,0 n 2 0 0 ,0 n 3 0 0 ,0 n 4 0 0 ,0 n 5 0 0 ,0 n 6 0 0 ,0 n
t (s e c )

Figura 46. Simulao dos sinais da lgica de controle (ELDO 5.6, modelo do transistor BSIM3v3, parmetros
tpicos).

3.3.5. Layout do divisor de freqncia


Na Figura 47 podemos ver o layout completo de todo o divisor de freqncia. Na parte
esquerda temos o prescaler e o contador principal, na parte direita, o swallow counter e na parte
central, o multiplexador e a porta OR que recebero os sinais do contador principal e do swallow
counter. Foi feito o layout da forma mais compacta possvel com o fim de evitar linhas de
conexo grandes entre os blocos que aumentam as capacitncias parasitrias, reduzem a
velocidade e aumentam o consumo.

Prescaler Contador Mux Swallow Counter


principal

Porta
OR

Figura 47. Layout do divisor de freqncia (dimenses: 200m x 30m).

45
A Figura 48 mostra detalhes do prescaler: o divisor sncrono est localizado na parte esquerda
da figura e o divisor assncrono na parte direita. Observamos que ao redor do divisor sncrono foi
colocado um anel de guarda cuja funo diminuir o rudo de substrato produzido pela
comutao em alta freqncia dos transistores deste divisor. Este rudo deve ser bloqueado para
evitar que chegue ao VCO j que, de outra forma, afetar a resposta do oscilador local e
aumentar o rudo de fase final do sintetizador de freqncia. Tambm o divisor assncrono ficou
separado do sncrono para evitar qualquer efeito deste naquele.

Figura 48. Layout do prescaler (dimenses: 70m x 30m).


Na Figura 49 os layouts do contador principal, do multiplexor e da porta lgica OR de 4
entradas so apresentados.

(a) (b) (c)


Figura 49. Layout do (a) Contador Principal (dimenses: 15m x 30m), (b) Multiplexor (dimenses: 15m x
15m), e (c) Porta lgica OR de 4 entradas (dimenses: 15m x 15m).

Finalmente na Figura 50 temos o layout do swallow counter.

46
Figura 50. Layout do Swallow Counter (dimenses: 85m x 30m).

3.4. DETECTOR DE FASE E FREQNCIA

A diferena de fase entre o sinal de referncia e a sada do oscilador depois de passar pelo
divisor detectada num circuito detector de fase e freqncia, PFD. Tal diferena de fase
convertida em voltagem para controlar o VCO.
Existem diversas configuraes para realizar esta tarefa [1]. Dentro delas a mais popular a
configurao mostrada na Figura 17 (a). Uma forma bastante utilizada de implementar este PFD
com o circuito apresentado na Figura 51 [5]. Este circuito, porm, tem alguns problemas como uma
zona morta grande, consumo considervel de potncia para altas freqncias e um nmero elevado
de transistores em sua implementao. O alto nmero de transistores pode introduzir rudo de fase
dentro do oscilador, o que se deve evitar.

R
(sinal) Up

Dn
V
(VCO)
Figura 51. Detector de Fase e Freqncia convencional.

Neste trabalho utilizou-se um circuito para o PFD que faz uso de um nmero menor de
transistores e est otimizado para trabalhar a freqncias de operao maiores e com menor

47
consumo de potncia [16]. Este circuito est baseado num D-FF TSPC [33] modificado e cuja
deteco de erro de fase e freqncia no est limitada a erros menores que um perodo (vide
Figura 52 (b). Este flip-flop funciona da seguinte forma: quando os sinais de reset e de entrada do
relgio so baixos, o n A est conectado a VDD atravs de m1 e mr1. Na subida do sinal de
relgio, o n B ser conectado a terra atravs de m3 e m4 e a sada out vai para alto. Assim ficar
enquanto no for aplicado o sinal de reset. Quando se aplica este sinal, o n A conectado a terra
atravs de mr2, o n B puxado para nvel alto e a sada, em conseqncia, invertida.

m1 1,0/1,5 3,0/1,0
ck m1 ck m2 m7 ck m2 5,0/0,35

out out
mr1 B
mr1 m3 m6 m3
1,0/1,0 1,0/1,5
in Reset A
mr2 m4
mr2 m4 m5
4,0/0,35
ck ck 1,0/1,5
1,0/0,35

(a) (b)

Figura 52. (a) D-FF Svenson Original, (b) Esquema do circuito D-FF modificado para o detector de fase e
freqncia.

Na Figura 53 (b) podem-se observar os resultados da simulao post-layout do circuito detector


de fase e freqncia (vide Figura 53 (a)). Foi colocado um buffer inversor na entrada de cada flip-
flop com o fim de melhorar os sinais de entrada do PFD. Na Figura 53 (c) apresenta-se em detalhe
o atraso existente entre a apario do sinal dn proveniente do PFD e a gerao do reset
propriamente dito. Este atraso, neste caso de 275 ps, serve para reduzir o problema da zona
morta inerente a este circuito, como j foi explicado anteriormente.

3.4.1. Entrada de clock de referncia


Como indicado na Tabela 1 existem diferentes padres para comunicao RF, com diferentes
bandas e larguras de canais. A largura de canal influi, por sua vez, na magnitude da freqncia de
referncia utilizada no sintetizador de freqncia [6]. Para a arquitetura integer-N a freqncia de
referncia igual largura do canal que se deseja acessar.
Neste projeto optou-se por trabalhar na freqncia nominal de 2,4 GHz e separao entre canais
entre 4 e 4,5 MHz, o que possibilitaria a transmisso de dados, udio e vdeo.

48
3,5
3,0
VDD dn
D
2,5 reset
1 Q Up
2,0
D-FF 275ps
VRef CLK I

volt
1,5
R reset IC 1,0
C
0,5
R I Zlf
Vfb CLK 0,0

D-FF Q Dn -0,5
752,5n 753,0n 753,5n 754,0n 754,5n 755,0n
1 D
t (sec)

(a) (c)

(b)

Figura 53. (a) Esquema eltrico do Detector de Fase e Freqncia (PFD), (b) Simulao post-layout do PFD, (c)
Detalhe do atraso entre a apario de up e dn e a gerao do sinal de reset (s se mostra dn por claridade).

3.4.2. Layout do circuito Detector de Fase e Freqncia


O circuito foi implementado utilizando uma tecnologia CMOS de 0,35 m (vide layout na
Figura 54). Na metade direita da figura se observam os dois D-FF (dentro do quadro). O flip-flop
inferior recebe o sinal de clock de referncia e o flip-flop superior recebe o sinal da sada do divisor
de freqncia. Posteriormente as sadas dos flip-flops so levadas a uma porta AND (parte
esquerda da figura) encarregada de gerar o reset. Foram adicionados os seguintes inversores ao
49
circuito: um para a entrada do flip-flop inferior para melhorar o sinal do clock de referncia; outro
na entrada do flip-flop superior para melhorar o sinal proveniente da sada do divisor de freqncia;
trs inversores na sada de cada flip-flop para gerar os sinais necessrios para a bomba de carga
como ser visto na seguinte seo.

Figura 54. Layout do circuito detector de fase e freqncia (dimenses: 50m x 25m).

3.5. BOMBA DE CARGA E FILTRO PASSA BAIXOS

Gardner analisou em seu artigo de 1980 [19] o circuito tpico de bomba de carga, identificando
caractersticas importantes e proporcionando equaes e grficos para o projeto do mesmo. Depois
de vrios anos de sua utilizao diversos problemas tm sido estudados e diversas solues tm
sido apresentadas. Aqui se mostrar uma soluo prpria para projetar a bomba de carga.
Inicialmente se projeta uma bomba de carga bsica (vide Figura 55) usando a teoria
desenvolvida na seo 2.7.2 deste documento. Os valores dos componentes do circuito e da
corrente foram determinados da seguinte forma:
O capacitor C2 a prpria capacitncia presente na entrada de controle do VCO:
capacitncias parasitrias presentes nas linhas de metal, mais capacitncia de poo e
capacitncia dos varactores. Dos dados do layout obtm-se que C2=1,9 pF;
tomando ref = 4,5 MHz, ento, a largura de banda do PLL, 3 dB, ser feita igual a ref /10 =
= 0,45 MHz = 2,8274 Mrad/s. Da equao (9), substituindo por 0,7, obtm-se n = 1372,5
Krad/s;

50
o valor do capacitor CP escolhido como 10 vezes maior que o valor de C2 e assim CP=19
pF;
Usando a equao (7), KVCO=709 Mrad/s determinado na seo 3.2.2, e N=520, valor mdio
entre 512 e 527, obtm-se o valor da corrente necessria na bomba de carga como I=165
A;
finalmente da equao (8) obtm-se R=103 K.
A implementao da bomba de carga na Figura 55 utiliza os valores calculados acima. Neste
circuito os transistores m1, m2, m5, m6 e m7 funcionam como espelho e fontes de corrente. Os
transistores m3 e m4 como chaves das fontes. Aps implementao deste circuito encontraram-se
alguns problema, j documentados na literatura [34], [35], [36], tais como:
quando as duas chaves (transistores m3 e m4) esto em estado off (sinais up e dn em
estado baixo), o n de controle fica em alta impedncia e sua tenso aumenta ou diminui
devido a correntes de fuga;
quando ambas as chaves esto em estado on, devido ao descasamento dos transistores
que funcionam como fontes de corrente, tambm ocorrero variaes na tenso de
controle;
nas transies das chaves de on para off as cargas do canal dos transistores m3 e m4 so
redistribudas causando variaes na tenso de controle;
quando as duas chaves esto off, a tenso no n A puxada para VDD e a tenso no n
B, para VSS. Quando uma das chaves ligada, haver imediatamente a redistribuio de
cargas do n A para o n de controle, no caso do transistor m3 acionado, ou do n de
controle para B, no caso de m4 acionado. Em conseqncia aparecer sempre um glitch na
tenso de controle.
VDD

m1 m2
235/2 235/2
A
165 A up m3 Vc

dn m4 CP
B C2
m7 m6 m5
R
67/2 67/2 67/2

Figura 55. Esquema da bomba de carga bsica (as dimenses dos transistores em m tambm esto indicadas).

51
Os fenmenos anteriores causam descontinuidades na voltagem de controle que aumentam os
problemas de rudo de fase do oscilador assim como originam tons esprios que modificam o
espectro de sada do VCO.
Os dois ltimos problemas foram reduzidos com a implementao mostrada na Figura 56.
Neste circuito foram feitas as seguintes modificaes:
as chaves foram implementadas com dois transistores em paralelo, um PMOS e outro NMOS.
Com isto a redistribuio das cargas do canal, devido a operao on/off de cada chave,
reduzida;
um amplificador, Figura 57, usado para replicar a tenso de controle no n VREF. O
amplificador implementado como um OTA convencional;
em paralelo s chaves que conectam ou desconectam as fontes de corrente ao n de controle,
transistores m3/m8 e m4/m9, foram colocadas outras chaves que funcionam de modo
complementar, desconectando ou conectando as fontes ao n VREF, transistores m10/m11 e
m12/m13. Dessa forma, os ns A e B estaro com valores bem prximos tenso de controle
e os glitches causados pela redistribuio de cargas entre eles e o n de controle so
minimizados;
ainda, para manter estes glitches menores um cuidado adicional foi tomado: os sinais de
controle das chaves que conectam a VREF, sinais up2/nup2 e dn2/ndn2, foram atrasados em
relao aos sinais up/nup e dn/ndn. Para entender como que isso melhora o desempenho do
circuito considere o caso quando o sinal up passa para alto, resultando na desativao de
m10/m11 e na ativao de m3/m8. Caso a chave m10/m11 desative muito rapidamente, o n A
ser levado para a tenso VDD, o que causar os mesmos transtornos do circuito anterior.
Com o atraso dos sinais up2/nup2 garantimos que a chave m3/m8 ligue antes e a tenso no n
A no varie muito;
Finalmente, para atenuar ainda mais os esprios que inevitavelmente passam at a tenso de
controle, se agregou um plo adicional ao filtro do loop. Este plo implementado com o
resistor R2 e o capacitor C3 e utilizado em aplicaes exigentes de sintetizadores de
freqncia tais como GSM, PDC, PHS ou IS-54 [37]. Este plo adicional deve ser mais baixo
que a freqncia de referncia, com o fim de atenuar os esprios, e 5 vezes maior que a
largura de banda do loop, com o fim de evitar instabilidades. Normalmente se escolhe o valor
do produto de R2 e C3 como ao menos um dcimo do produto de CP e R [38]. Aqui se utilizou
R2=103 K e C3=1,9 pF.

52
VDD

nup2
m1 m2
235/2 235/2
m10/m11 A m3/m8 up2
165 A

up2 nup2 up nup


R2 VC
Capacitor de VREF VC1
compensao

ndn2 dn2 dn ndn CP


C2 C3
m12/m13 m4/m9 R
B dn2
m7 m6 m5
67/2 67/2 67/2 ndn2

Figura 56. Esquema da bomba de carga melhorada (as dimenses dos transistores em m tambm esto indicadas).

VDD

10,0/1,0 10,0/1,0
10,0/1,0 120,0/1,0

Capacitor de VREF
compensao VC1
20,0/0,4 20,0/0,4

10,0/1,0 120,0/1,0
30 A

Figura 57. Esquema do amplificador OTA (as dimenses dos transistores em m tambm esto indicadas).

3.5.1. Layout da bomba de carga e do filtro passa baixos


Na Figura 58 se apresenta o layout da bomba de carga otimizada junto com o filtro passa
baixos. Observam-se as fontes de corrente, o amplificador OTA e os resistores e capacitores que
formam o filtro passa baixos. Observam-se tambm os pads, um para a tenso de controle do
VCO (usado para fins de testes) e outro para a corrente de referncia da bomba de carga. Os
capacitores CP e C2 so implementados por meio de duas placas de polisilicio (POLY1 e POLY2)
e o capacitor C3 feito atravs das capacitncias parasitrias do pad da tenso de controle, das
capacitncias das conexes metlicas e as capacitncias do poo e dos varactores. Os resistores R
e R2 so implementados atravs de uma camada de polisilicio de alta resistividade (1.2 k/).

53
Figura 58. Layout da bomba de carga e o filtro passa baixos (dimenses: 300m x 280m).

Na Figura 59 apresentado com mais detalhe o layout da bomba de carga, parte superior, e do
amplificador, parte inferior. Os transistores tipo P da bomba de carga se encontram na poro
mais alta e os transistores tipo N esto abaixo. Com o fim de aumentar o casamento dos
dispositivos, foram utilizadas tcnicas especiais de layout como colocar os transistores na mesma
direo, dividi-los em vrios elementos em paralelo e, finalmente, a interdigitao dos
transistores para distribuir os gradientes do processo entre os vrios dispositivos. Os transistores
de menor tamanho (parte esquerda da figura) correspondem s chaves das fontes de corrente.

54
Figura 59. Layout das fontes de corrente junto com as chaves e o amplificador (bomba de carga)(dimenses: 90m x
85m).

3.6. CIRCUITO DE TESTE DA SADA DO VCO

Para testar a sada do VCO espera-se utilizar analisadores de espectro que tem resistncia de
entrada em 50 . Por tal motivo preciso usar um buffer entre a sada do VCO e os
equipamentos de teste. O circuito seguidor de fonte, mostrado na Figura 60, foi utilizado para
esta funo. Nele a tenso da resistncia de sada, Vout, segue a tenso na porta do transistor.

55
VDD

M1

Vin

Vout

Vbias M2

Figura 60. Buffer tipo seguidor de fonte.

A impedncia de carga do buffer ser a resistncia de 50 do equipamento de medida em


paralelo com as capacitncias do pad. Para suportar essa carga resistiva o seguidor de fonte
necessita de ter o transistor de entrada com uma largura de canal elevada e, conseqentemente, se
for ligado sada do VCO, causara a reduo na freqncia de oscilao. Em vista disto optou-se
por usar um buffer formado por dois seguidores de fonte, cada um com sua rede de polarizao e
sendo o segundo seguidor dez vezes maior que o primeiro. Atravs de simulaes eltricas
determinaram-se tanto as dimenses dos transistores como o ponto de polarizao timo. O
circuito do buffer completo com suas dimenses mostrado na Figura 61.

VDD
VBias

R1 10k
C1 M2
Vin
30/0,35 R2 10k
600fF
VIbuff C2 M4
300/0,35
2,4pF Vout
M1 M3 M5
30/0,35 60/0,35 600/0,35

Figura 61. Esquema eltrico do buffer para teste (as dimenses dos transistores em m tambm esto indicadas).

56
Foi usada uma tenso de polarizao Vbias de 2,5 V e uma fonte de corrente IIbuff de 3 mA para
as simulaes. Os pontos Vbias e Vbuff foram ligados a pads do circuito para permitir o ajuste dos
seus valores durante a realizao das medidas.
Simulou-se o buffer usando o modelo BSIM3V3 do transistor, e obteve-se um ganho Vout/Vin
0,095. Este ganho foi causado pelo produto das atenuaes 0,843 no primeiro capacitor (divisor
capacitivo C1 e a capacitncia de porta do transistor M2), 0,351 no primeiro seguidor de fonte,
0,807 no segundo capacitor (divisor capacitivo C2 e a capacitncia de porta do transistor M4) e
0,4 no segundo seguidor.
Este buffer foi utilizado numa das sadas do VCO; na outra sada foi colocado apenas o
primeiro estgio do buffer para igualar as cargas capacitivas e manter a simetria eltrica do VCO.
importante lembrar que neste mesmo lado estar o buffer amplificador encarregado de
aumentar o sinal de sada do VCO at nveis aceitveis para o prescaler.
O buffer aqui apresentado foi o mesmo utilizado no projeto do VCO implementado pelo
mestre Andrs Farfn. Maiores informaes sobre o mesmo podem ser encontradas em [29].

3.7. LAYOUT GERAL DO SINTETIZADOR DE FREQNCIA

Na Figura 62 o layout do sintetizador de freqncia, sem incluir o VCO, pode ser observado.

57
Figura 62. Layout do sintetizador de freqncia sem incluir o VCO (dimenses: 375m x 355m).

Finalmente, na Figura 63 apresentado o layout do chip sintetizador completo (a ltima


verso). Os indutores L1 e L2 so idnticos e simtricos em relao ao eixo vertical. Na
distribuio dos pads dos sinais de sada, de controle e de polarizao tambm foi mantida a
simetria. As funes dos pads esto descritas abaixo:
VDD: dois pads para entrada da tenso de alimentao;
VSS: dois pads de terra;
IOSC: corrente de polarizao do oscilador;
VCTR: a tenso de controle de freqncia do oscilador;
VBIAS: tenso de polarizao do buffer;
IBUF: corrente de referncia do buffer;
IREF: corrente de referncia da bomba de carga;
IA, IB, IC e ID: dados digitais para o swallow counter;
VFB: sinal de sada do divisor de freqncia;
58
VREF: sinal do clock de referncia;
VN: sinal de sada do oscilador.

Figura 63. Layout do chip sintetizador completo (dimenses:1450m x 1145m).

O n de sada VN, localizado no lado esquerdo, medido por meio de micro ponta de prova do
tipo ground-signal-ground. Para isto so colocados trs pads com distncia entre os centros de
200 m. As linhas de VDD e VSS (Terra) contornam o circuito todo e so implementadas em metal
nos nveis 1 e 2, MET1 e MET2, respectivamente. Com isto cria-se uma capacitncia entre elas
que absorve parte do rudo gerado no circuito e melhora a estabilidade da tenso de alimentao.
Os componentes que fazem parte do sintetizador propriamente dito ocupam somente a metade
da rea usada no projeto. A maior parte da rea do circuito da Figura 63 se deve aos pads
utilizados pelos sinais de polarizao. rea total ocupada de 1,7 mm2 (1450 m x 1145 m).

59
3.7. RESULTADOS DE SIMULAES GERAIS

Todo o sintetizador foi projetado e seu layout implementado para o processo AMS CMOS de
0,35 m (C35B4/CSI). Obteve-se, por meio de simulaes, um tempo de comutao para
estabilizao da voltagem de controle da ordem de 20 s, muito abaixo do 1 ms da especificao
(Figura 64).
Tempo de
comutacin:
20 s.

Figura 64. Simulao da resposta da voltagem de controle contra o tempo, para medir o tempo de comutao do
sintetizador de freqncia (ELDO 5.6 Modelo MOS BSIM3v3 e parmetros tpicos).

Foi feita uma simulao da mudana do fator de diviso para observar o comportamento do
sintetizador de freqncia (esta simulao demorou 6 dias em ser concluda. O tempo total de
operao do circuito simulado foi de 150 s). Na parte superior da Figura 65 se mostra a
voltagem de controle do VCO para fatores de diviso iguais a 515, 525, 524 e 520 (os valores
entre chaves representam os dados digitais do swallow counter:{Ia, Ib, Ic, Id}). As trs curvas

60
seguintes representam em ordem: a voltagem de sada do VCO, a voltagem de entrada no buffer
VCO-prescaler, depois de passar pelo capacitor de desacoplamento DC e a voltagem de entrada
no prescaler (Figura 66). Observe que se cumpre neste ltimo sinal o requisito de excurso
completa.

{1,1,0,0};515 {1,0,1,1};525 {0,0,1,1};524 {0,0,0,1};520

(a)

(b)

(c)

(d)

Figura 65. Simulao do sintetizador com diversos fatores de diviso: 515, 525, 524 e 520. (a) mostra o sinal de
controle do VCO; (b) sada do oscilador; (c) entrada do buffer VCO-Prescaler; (d) sada do buffer VCO-Prescaler
(ELDO 5.6 Modelo MOS BSIM3v3 e parmetros tpicos).

1 M

buffer_out
30m/15m 20m/10m
500 fF
Entrada do
Sada do VCO prescaler
vp
20m/10m
buffer_in

Figura 66. Buffer VCO-Prescaler. Mostram-se os sinais simulados e apresentados na Figura 65.

61
A simulao do rudo de fase deu um rudo de -126dBc/Hz a um offset de 3 MHz, para uma
freqncia de oscilao de 2,4 GHz, bastante prxima da especificao desejada de -127 dBc/Hz
(Figura 67).

0
-20
Ruido de Fase (dBc/Hz)
-40
-60
-80
-100
-126 dBc/Hz @ 3M Hz
-120
-140
-160
100 1k 10k 100k 1M 10M 100M
Offset (Hz)

Figura 67. Simulao de rudo de fase do sintetizador de freqncia para 2,4 GHz: -126 dBc/Hz @ 3 MHz. (ELDO
5.6 Modelo MOS BSIM3v3, parmetros tpicos).

O circuito consume uma potencia total de 31,73 mW, distribudos da seguinte forma:
VCO: 15,35 mW;
Buffer VCO-Prescaler: 10,82 mW;
Divisor de freqncia: 3,44 mW;
PFD, bomba de carga e filtros: 2,12 mW.

62
3.8. COMPARAO DESTE TRABALHO COM OUTROS

Na Tabela 3 feita uma comparao deste trabalho com outros trabalhos recentes de
sintetizadores de freqncia CMOS. Dois pontos importantes realam o projeto aqui
desenvolvido:
1. A potncia consumida do sintetizador e especialmente do divisor pequena comparada com a
de outros trabalhos. Esta ser uma caracterstica para explorar em futuros projetos, focando
principalmente na reduo da potncia do VCO, do buffer amplificador entre o VCO e
prescaler, assim como da bomba de carga;
2. Apesar de utilizar uma freqncia de referncia menor comparada com a de outros trabalhos,
o tempo de comutao se manteve baixo (o tempo de comutao inversamente proporcional
freqncia de referncia).
Obs.: na tabela esto tambm apresentados os resultado de um trabalho recente [39] realizado
com oscilador em anel. Ele foi includo para mostrar que este tipo de oscilador tem rudo de fase
bem superior do que osciladores tipo LC como o usado aqui.

Tabela 3. Resumo das caractersticas do Sintetizador projetado (simulao) comparado com outros trabalhos
desenvolvidos em tecnologia CMOS.
Projeto [39] [40] [41] [42] [43] [31] [44] Este
trabalho
Arquitetura do Fractional Integer-N Fractional- Integer-N Fractional- Integer-N Integer-N Integer-N
Divider N N
sintetizador Dual-PLL
Tipo de VCO Anel LC LC LC LC LC LC LC
Tecnologia (m) 0,35 0,25 0,5 0,25 0,35 0,25 0,4 0,35
Freqncia sada 2,4 5,0 1,0 5,0 1,8 5,17 2,6 /5,2 2,4
(GHz) 5,33
Freqncia 256 10 14 13,3 19,68 23,5 11,75 /23,5 4,5
referncia (MHz)
Rudo de fase -97 dBc/Hz -116 -110 -115 -141 -120 -110 dBc/Hz -126
@ 1 MHz dBc/Hz @ dBc/Hz @ dBc/Hz @ dBc/Hz @ dBc/Hz @ @ 10 MHz dBc/Hz @
1 MHz 1 MHz 1 MHz 1,25 MHz 1 MHz (2,6 GHz) 3 MHz
Fonte de 3,3 2,5 3,3 3,3 2,7 3,3 2,6 3,3
Alimentao (V)
VCO+ 6,25 31 15 30 26,2
Potncia buffer
(mW) Divisor 6,25 8,2 17,0 3,4
PFD 1,0 3,7 2,1
Total 49,5 13,5 43 36,3 37,8 30 47 31,7
Tempo de 100 < 150 < 650 3 40 20
conmutao (s)

63
4. RESULTADOS EXPERIMENTAIS

O projeto do circuito sintetizador de freqncias, objetivo deste trabalho de mestrado, no


estaria completo sem a recopilao das informaes obtidas atravs de testes experimentais
realizados sobre o mesmo. Todo o trabalho metdico realizado para obter um comportamento
final do circuito, utilizando anlise terica e ferramentas para simular o comportamento do
circuito, deve ser inexoravelmente testado no mundo real.
Nos captulos anteriores foi apresentada a metodologia utilizada para atingir o objetivo
desejado: um Sintetizador de Freqncias para RF usando tecnologia CMOS, operando em 2,4
GHz e com 16 canais de comunicao. Foram expostas a teoria necessria para entender o
funcionamento do sintetizador, vrias arquiteturas possveis e, por fim, a implementao
realizada. No mundo real esto presentes alguns aspectos que no so tidos em conta no projeto
inicial por diversas razes mas que ao final influenciam no sucesso dele. Destes aspectos, aqueles
que forem reconhecidos como importantes, devem ser tidos em conta na realizao de futuros
projetos.
Neste captulo se apresentam a forma como foi realizado o teste do Sintetizador de
Freqncias, os problemas encontrados e os resultados obtidos.

4.1. LAYOUT DOS CIRCUITOS INTEGRADOS (C.I.s) UTILIZADOS PARA TESTES

Durante o projeto do sintetizador de freqncia foram enviadas para a fabricao duas verses
de sintetizador: uma a princpio de abril de 2003 (verso 1, vide Figura 68) e outra ao final de
novembro do 2003 (verso 2, vide Figura 69). As duas verses esto acompanhadas de outros
blocos que fazem parte do estudo de blocos para transceptores de RF desenvolvido no grupo
DMPSV.

64
4.1.1. Verso 1

LNA + Mixer
+ VCO Amplificador
de Potncia

Mixer + VCO

VCO

LNA

Sintetizador
Mixer de Freqncia

Figura 68. Primeira verso do circuito integrado enviado para fabricao. O sintetizador est localizado na poro
inferior direita do C.I.

4.1.2. Verso 2

Conversor
D/A de 6 bits

Estruturas de
teste de
indutores

Sintetizador
de Freqncia

Figura 69. Segunda verso do circuito integrado enviado para fabricao. O sintetizador est localizado na poro
inferior direita do C.I.

65
4.2. MONTAGEM DO CIRCUITO INTEGRADO PARA TESTE

Para teste do circuito foram fabricadas placas de testes em alumina e se executou a montagem
mostrada na Figura 70 (esta representada a primeira verso do circuito. Na segunda verso no
existe o pad VbiaS de polarizao do buffer entre o oscilador e o prescaler (vide Figura 63) j
que este auto-polarizado. Tambm para este segundo circuito no se fez uma trilha para Vfb,
sada do divisor, que foi medida diretamente com ponta seca). Na Figura 71 se amostra uma foto
da montagem do C.I., das pontas secas e da ponta cascade GSG (ground-signal-ground).

Rv
1 K
Analisador de
Espectro Dados digitais:
VDD IA VDD ou Terra
IB
Ponta seca
Osciloscpio
IC
Bias Tee

ID

VFB

VN (fosc)
VREF
Pontas GSG
Gerador de pulsos

Microsolda

Pista em ouro na
placa de teste
VbiaS
IBUF
VBIAS VCTRL IREF VDD

Figura 70. Montagem para o teste do circuito integrado.

66
Figura 71. Montagem do C.I., das pontas secas e da ponta cascade GSG.

A lista completa dos equipamentos utilizados nos testes pode ser vista na Tabela 4.

Tabela 4. Equipamento utilizado para o teste do circuito integrado.


Equipamento Marca Modelo
Analisador de Espectro HP 8565E
2 Fontes de Tenso DC HP 3615A
Fonte de Tenso DC HP 3617A
2 Fonte de Tenso DC HP 3620A
Gerador de Pulsos HP 8133A
Osciloscpio HP 54645A
Bias Tee HP 33150A

As conexes aos pads de entrada e sada do C.I. foram realizadas por trs mecanismos
diferentes de acordo com as necessidades: o pad VN, sinal de sada do oscilador, foi conectado
atravs de uma micro ponta de prova do tipo GSG que permite medidas at 40 GHz. Esta mesma
ponta fornece o sinal de terra aos dois pads de VSS; um dos pads de VDD, e os pads de Iosc, IA e IB
foram conectados atravs de micro agulhas apropriadas para fornecer tenses DC (pontas secas);
os outros pads, com os sinais de VDD, IC, ID, VFB, VREF, IBUF, VBIAS, VCTR e IREF, foram
conectados a trilhas da placa de testes por meio de micro soldas (vide Figura 70).
As fontes de tenso, geradores e equipamentos de medidas foram ligados aos seguintes sinais:
as fontes de tenso foram usadas para alimentao de 3,3 V do circuito (VDD), para a polarizao
do buffer de sada, VBIAS, para fornecer a corrente de polarizao do buffer de sada (IBUF), para a

67
polarizao do buffer amplificador entre o VCO e o prescaler (VbiaS), para a tenso de controle
do VCO (VCTRL) e para fornecer a corrente de referncia da bomba de carga (IREF); um gerador de
pulsos ligado entrada do sinal de referncia do detector de fase e freqncia (VREF) e este
mesmo sinal vai para uma das entradas do osciloscpio; o osciloscpio utilizado para analisar a
sada do divisor (VFB); o analisador de espectro recebe o sinal gerado pelo VCO. Este sinal, antes
de ser aplicado ao analisador passa por um buffer e depois por um bias tee que elimina a
componente DC.
As entradas digitais do sintetizador, IA, IB, IC e ID, podem ser ligadas tanto a VDD como a Terra.
A corrente de polarizao do oscilador (IOSC) obtida conectando um resistor varivel entre o pad
e terra.
Os valores das tenses e correntes definidos para o teste como pontos de partida so mostrados
na Tabela 5.

Tabela 5. Valores iniciais de correntes e tenses para o teste do circuito integrado.


Sinal Valor
VDD 3.3 V
VBIAS 2V
VbiaS 1,5 V
VCTRL 2V
IREF 10 A
IOSC 1,7 mA
VREF 3.3 V @ 4,5 MHz
IA, IB, IC, ID 0 V (terra)

Inicialmente foi projetada uma nica placa para o teste de todos os blocos do C.I., como
mostra a Figura 72. Em conseqncia disso vrias das trilhas utilizadas por sinais do sintetizador
apresentavam comprimentos excessivamente grandes, o que favorecia ao aparecimento de rudos.
Aps vrios testes com esta placa e resultados pouco satisfatrios, optou-se pelo projeto de placas
exclusivas para o sintetizador. Nestas novas placas, Figura 73 (a), primeira verso do C.I., e (b),
segunda verso do C.I., foram minimizados os comprimentos das trilhas. Foram tambm
colocados capacitores entre alguns sinais e Terra com o intuito de diminuir problemas de rudo
(vide a letra C nas figuras).

68
Ibuf

C Vbia

T C VbiaS
E
R Vctr
R
A Iref

C
VDD
C

Vref

C Vfb
Ic
C Id

Figura 72. Primeira verso da placa de teste para a primeira verso do C.I.

TERRA TERRA

C
Vbia

Ibuf
Ibuf
C VbiaS Vbia C

Vctr Vctr

Iref Ic Ic Iref
Vref

C C
Vref

VDD Id Id VDD
C C C C C C

(a) (b)
Figura 73. Segunda verso das placas de teste. a) placa para a primeira verso do C.I.; b) placa para a segunda
verso do C.I.

As fotos mostradas na Figura 74 apresentam: a) a segunda verso da placa de teste para o


segundo C.I.; b) detalhe de todo o chip junto com as micro-soldas e as trilhas; c) detalhe do
sintetizador de freqncia colocado na placa (segundo C.I.).

69
(a) (b)

c)
Figura 74. a) Fotografia da placa de teste e do C.I. (segunda verso); b) detalhe do C.I., micro-soldas e trilhas de
ouro; c) microfotografia do Circuito Sintetizador de Freqncias.

4.3. RESULTADOS OBTIDOS NOS TESTES

4.3.1. Resposta do VCO


Inicialmente importante saber se o VCO est trabalhando e por esta razo ele tem sido
sempre o primeiro boloco a ser testado. Foram feitos diversos testes com diferentes chips (mesma
corrida), procurando obter um sinal de sada do VCO satisfatrio, porm a resposta obtida no foi
boa em diversos aspectos tais como potncia e rudo de fase (ver Figura 75).

70
Figura 75. Sada do VCO no analisador de espectro (IOSC=2,7mA, SPAN=400 MHz, RBW=1,0 MHz). Resultados
obtidos com a primeira verso do C.I. e com a segunda placa.

Na Figura 75 v-se o sinal de sada do oscilador no analisador de espectro. A potncia


fornecida de -24 dBm (aps o buffer de sada) para as seguintes condies: corrente de
polarizao do oscilador (IOSC) de 2,7 mA, VBUF=2,16 V, IBUF=3 mA e VCRTL=2,86 V. Tal
potncia equivale a uma amplitude de 0,6 VPP na sada do oscilador.
Na Figura 76 se mostra um span menor para tentar caracterizar o rudo de fase do VCO; aqui
se utilizou uma corrente de polarizao do oscilador de 2 mA (para estar de acordo com o valor
usado nas simulaes).

Figura 76. Sada do VCO no analisador de espectro (IOSC=2 mA, SPAN=25 MHz, RBW=300 KHz). Resultados
obtidos com a primeira verso do C.I. e com a segunda placa.

71
No foi possvel obter uma forma de onda adequada para medir o rudo de fase do sintetizador
a um offset de 3 MHz para comparao com a especificao inicial.
importante notar que a medio deste sinal no foi fcil. Vrios problemas foram detectados,
desde mau contacto entre as pontas secas e os pads at dificuldades com o buffer de sada do
oscilador que muito sensvel a polarizao.

4.3.2. Resposta geral do sintetizador de freqncia

4.3.2.1. Primeira verso do C.I.


Entre a sada do VCO e a entrada do prescaler h, como j dito, um buffer que amplifica a
baixa excurso do sinal de sada do oscilador (~ 1 VPP nas simulaes, 0,6 VPP nas medidas) para
uma excurso prxima de 3.3 V (esta amplificao um grande obstculo do circuito devido
alta freqncia de operao). Na primeira verso optou-se por 4 estgios de inversores, com um
capacitor de desacoplamento DC e um resistor de polarizao na entrada do buffer. O valor da
polarizao deste resistor deve ser escolhido com preciso para que o buffer trabalhe na zona de
maior ganho e simetricamente. Para um buffer composto por inversores com curvas
caractersticas iguais a da Figura 77, isto implica em uma tenso de polarizao igual a VPOL.

VSADA

3,3 V

VENTRADA
0 VPOL 3,3 V
Figura 77. Curva caractertica tpica de um inversor CMOS.

Na Figura 78 se observa a sada do circuito divisor. O valor da freqncia da sada do


prescaler no o esperado, o que aponta para possveis problemas no circuito. Dado os
resultados do oscilador, o que se supe que o sinal que chega ao prescaler no tem a amplitude
necessria para que ele funcione corretamente. Tambm o buffer entre o VCO e o prescaler se
mostrou crtico: o sinal na sada do divisor aparece apenas quando a polarizao neste buffer

72
(VbiaS) est prxima de 1,5 V (10 mV). Dependncia semelhante j havia sido observada
durante as simulaes, o que fez com que um novo buffer fosse desenvolvido (segunda verso).

Figura 78. Sada do divisor obtida no pad VFB.

Devido ao funcionamento incorreto do divisor, pela razo explicada antes, no foi possvel
testar se a freqncia de sada variava ou no com a entrada digital do sintetizador.

4.3.3.2. Segunda verso do C.I.


Os testes nesta segunda implementao mostraram que o circuito sintetizador apresentou o
funcionamento esperado. Isso pode ser comprovado pela Figura 79 e pela Figura 80. Na Figura
79 podemos ver que o sintetizador realmente consegue entrar em estado locked, o que resulta
numa freqncia de sada do divisor igual a do sinal de referncia (dois valores distintos para o
sinal de referncia so mostrados). Na Figura 80, por sua vez, podemos ver que o oscilador
apresenta seu sinal de sada com freqncias controladas pela entrada digital. Neste caso utilizou-
se um sinal de referncia com freqncia de 4 MHz e se testou os dois extramos da banda de
sintonizao, um extremo quando N=512 e fosc=2048 MHz e o outro quando N=527 e
fosc=2108 MHz.
Observe que o valor de freqncia entregue pelo analisador de espectro aproximado pois o
span (a faixa de medidas) utilizado para os resultados da Figura 80 foi de 1 GHz. Para uma maior
preciso necessrio um span menor, como o utilizado na Figura 81. Neste caso o span foi de 10
MHz, e o valor medido da freqncia de oscilao para N=512 foi de 2304,07 MHz (contra
2304,0 MHz esperado).
73
(a) (b)
Figura 79. Sada do divisor de freqncia (acima) e entrada do sinal de referncia (abaixo) para 4 MHz (a) e 4.5
MHz (b).

(a) (b)

Figura 80. Sada do VCO para: fref=4 MHz. a) N=512; b) N=527. Span= 1 GHz.

Para observar o nvel de potncia dos esprios na sada utilizou-se um span de 10 MHz (vide
Figura 81). Obteve-se o valor aproximado de Sesprio{4,5 MHz}-20dBc, valor bastante pior do
que os -61 dBc desejados (especificao). Os esprios em 4,5 MHz so conseqncia do
acoplamento entre os sinais de referncia e de sada do divisor e o sinal de controle do VCO que
possivelmente ocorre pelo substrato e por acoplamentos capacitivos entre linhas de sinal.
Tambm contribuem nisto os glitches causados pela comutao da bomba de carga. Estes fatores
associados baixa potncia de sada do VCO originam o alto nvel de potncia dos esprios
observado.

74
Figura 81. Sada do VCO para: fref=4,5 MHz. N=512. Span=10 MHz. Sesprio{4,5 MHz} -20 dBc > -61 dBc (da
especificao).

4.3.3. Consumo de potncia do Sintetizador de Freqncia


Com uma corrente de polarizao do VCO de 2 mA a corrente total consumida foi de 9,8 mA,
com uma voltagem de alimentao de 3,3 V. Logo, a potncia consumida de 32,34 mW,
bastante prxima do valor fornecido pelas simulaes (31,73 mW).

4.4.4. Curva Freqncia de Oscilao do VCO versus Voltagem de Controle


Foi medida a variao da freqncia de sada do VCO com a voltagem de controle. Os
resultados esto representados na Figura 82 onde se comparam com os resultados previstos na
simulao (vide tambm Figura 35). Novamente os resultados da simulao so bastante
similares aos experimentais.
2,45E+09

2,40E+09
Freqncia de oscilao (Hz)

2,35E+09

2,30E+09

fosc(experimental)
2,25E+09
fosc(simulado)

2,20E+09

2,15E+09

2,10E+09

2,05E+09
0 0,5 1 1,5 2 2,5 3 3,5
Voltagem de controle (V)

Figura 82. Comparao dos resultados experimentais e simulados da Freqncia de Oscilao versus Voltagem de
Controle do VCO.

75
5. CONCLUSES E RECOMENDAES

Os principais aspectos deste trabalho so sumarizados abaixo:


Foi projetado um sintetizador de freqncia utilizando a arquitetura tipo integer-N em
tecnologia CMOS de 0,35 m, completamente integrado, para trabalhar na faixa ISM de 2,4
GHz, usando um oscilador tambm completamente integrado tipo LC;

Elaborou-se um estudo terico de cada bloco do sintetizador procurando obter o melhor


desempenho em termos de velocidade e consumo de potncia;

Deu-se uma aplicao prtica a um trabalho desenvolvido no laboratrio DPMSV para


aplicaes de alta velocidade, o dual-modulus prescaler, [23], [24], o qual foi usado dentro
do divisor do sintetizador de freqncia;

Os resultados obtidos em simulaes permitem ver que possvel obter um circuito que
alcance os valores desejados em consumo de potncia, velocidade e nveis de rudo.

O resultado experimental do primeiro chip implementado no foi bom devido baixa


excurso da amplitude do sinal de sada do oscilador local (VCO). Esta baixa excurso
dificultou sobremaneira a amplificao do sinal na freqncia de 2,4 GHz, para gerar o clock
do prescaler. No segundo chip a amplificao do sinal foi melhorada permitindo o
funcionamento correto do sintetizador.

Os resultados referentes a nveis de rudo ficaram aqum ao desejado. Isto foi causado por
problemas de acoplamento de sinais e baixa amplitude de oscilao do oscilador. Os

76
resultados referentes velocidade e consumo de potncia ficaram dentro do previsto pelas
simulaes;

Observou-se que o circuito sendo testado bastante sensvel a fatores externos como:
vibraes mecnicas, mau contato ou estado das pontas para teste, ligaes dos fios entre os
pads e os aparelhos externos e interferncias eletromagnticas externas. Tais fatores afetam a
pureza dos sinais e valores medidos.
Depois de testar o circuito integrado e fazer as analises dos resultados se recopilou uma srie
de recomendaes para melhorar o funcionamento do sintetizador ou para ser utilizadas em
outros projetos:

A amplitude de sada do oscilador local VCO deve ter a maior excurso possvel (prxima da
completa) com o fim de simplificar o projeto do buffer entre o VCO e o prescaler e reduzir o
consumo de potncia. Alm disso, isto melhoraria a relao entre a potncia de sada do VCO
e a potncia dos esprios em fref. Em um recente trabalho [40] foi usada para este fim a
topologia complementar apresentada na Figura 83;

VDD

M4 M3

L1

Vtune

b1
b2

b3

M1 M2

GND

Figura 83. Oscilador LC com topologia complementar.

Uma alternativa para aliviar as exigncias do sinal na entrada do prescaler dividir a sada do
VCO por dois de tal forma que se tenha menores problemas com a amplificao e com o
prescaler [40], [42], [45]. Isto tambm permitiria utilizar a tcnica Extended TSPC

77
Structures with Double Input/Output Data Throughput explicada em [25] que possibilita
maiores velocidades de operao;

recomendvel separar os sinais de alimentao (VDD e VSS) dos blocos analgicos e do


blocos digitais (vide por exemplo [40]), com o intuito de evitar que perturbaes originadas
no circuito digital afetem o desempenho do circuito analgico [46]. Com isto se espera
reduzir significativamente o nvel de esprios;

conveniente testar e caracterizar cada bloco em separado com o objetivo de conhecer


antecipadamente possveis problemas que afetaro o desempenho de todo o sintetizador,
como por exemplo, qual o nvel mnimo da excurso do sinal de entrada do prescaler para
que ele continue operando, qual a faixa de freqncias de operao para o detector de
freqncia e fase, etc.;

Finalmente, realizar uma melhor montagem para testes do circuito integrado, procurando no
ter causas externas que alterem os valores projetados do circuito e dificultem obter os
resultados esperados. Por exemplo, fios muito compridos ou conexes de terra das diversas
fontes muito separadas do contacto de terra do circuito integrado.

78
APNDICE A: PARMETROS TPICOS DE SIMULAO (CMOS ELDO BSIM3V3
LEVEL=53)

.MODEL MODN NMOS LEVEL=53 MODTYPE=ELDO


* ----------------------------------------------------------------------
************************* SIMULATION PARAMETERS ************************
* ----------------------------------------------------------------------
* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C35
* revision : 2;
* extracted : B10866 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
+THMLEV =0
* *** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
* *** Threshold voltage related model parameters ***
+K1 =5.0296e-01
+K2 =3.3985e-02 K3 =-1.136e+00 K3B =-4.399e-01
+NPEAK =2.611e+17 VTH0 =4.979e-01
+VOFF =-8.925e-02 DVT0 =5.000e+01 DVT1 =1.039e+00
+DVT2 =-8.375e-03 KETA =2.032e-02
+PSCBE1 =3.518e+08 PSCBE2 =7.491e-05
+DVT0W =1.089e-01 DVT1W =6.671e+04 DVT2W =-1.352e-02
* *** Mobility related model parameters ***
+UA =4.705e-12 UB =2.137e-18 UC =1.000e-20
+U0 =4.758e+02
* *** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =1.415e-02 ETAB =-1.221e-01
+NFACTOR=4.136e-01
* *** Saturation related parameters ***
+EM =4.100e+07 PCLM =6.948e-01
+PDIBLC1=3.571e-01 PDIBLC2=2.065e-03 DROUT =5.000e-01
+A0 =2.541e+00 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =1.338e+05 AGS =2.408e-01
+B0 =4.301e-09 B1 =0.000e+00 DELTA =1.442e-02
+PDIBLCB=3.222e-01
* *** Geometry modulation related parameters ***
+W0 =2.673e-07 DLC =3.0000e-08
+DWC =9.403e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =-1.297e-14 WWL =-9.411e-21 WLN =1.000e+00
+WWN =1.000e+00

79
* *** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.800e+00
+KT1 =-3.302e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
* *** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.300e-10 CGSO =1.200e-10 CGBO =1.100e-10
+CGDL =1.310e-10 CGSL =1.310e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
* *** Parasitic resistance and capacitance related model parameters ***
+RDSW =3.449e+02
+CDSC =0.000e+00 CDSCB =1.500e-03 CDSCD =1.000e-03
+PRWB =-2.416e-01 PRWG =0.000e+00 CIT =4.441e-04
* *** Process and parameters extraction related model parameters ***
+TOX =7.575e-09 NGATE =0.000e+00
+NLX =1.888e-07
+XL =0.000e+00 XW =0.000e+00
* *** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
* *** Noise effect related model parameters ***
+AF =1.3600e+00 KF =5.1e-27 EF =1.000e+00
+NOIA =1.73e+19 NOIB =7.000e+04 NOIC =-5.64e-13
* *** Common extrinsic model parameters ***
+ALEV =2 RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =7.000e+01
+RDC =0.000e+00 RSC =0.000e+00 LD =-5.005e-08
+WD =9.403e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4 JS =1.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2 CBD =0.000e+00 CBS =0.000e+00
+CJ =9.400e-04 CJSW =2.500e-10 FC =0.000e+00
+MJ =3.400e-01 MJSW =2.300e-01 TT =0.000e+00
+PB =6.900e-01 PBSW =6.900e-01
* ----------------------------------------------------------------------
.SUBCKT ND A C PARAM: AREA=1e-12 PERI=4e-6
* ----------------------------------------------------------------------
************************* SIMULATION PARAMETERS ************************
* ----------------------------------------------------------------------
* format : ELDO, AccusimII, Continuum
* model : DIODE
* process : C35
* revision : 2;
* extracted : B10866 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
* TERMINALS: A=anode=P-region C=cathode=N-region
* VARIABLES: M (mulitiplier), AREA [m^2], PERI [m].
* NOTE: The role of a protection DIODE is to conduct ESD current to VDD
* (or from VSS). This forward bias is NOT modelled, only leakage current
* and capacitance during normal operation. Any inductive load etc that
* will give forward bias, must be limited by other components to within
* Operating Conditions, otherwise parasitic bipolar action can occur.
*
D1 A C NDINSUB AREA=AREA PERI=PERI
.ENDS ND
* ----------------------------------------------------------------------
.MODEL MODP PMOS LEVEL=53 MODTYPE=ELDO
* ----------------------------------------------------------------------
************************* SIMULATION PARAMETERS ************************

80
* ----------------------------------------------------------------------
* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C35
* revision : 2;
* extracted : C64685 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
+THMLEV =0
* *** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
* *** Threshold voltage related model parameters ***
+K1 =5.9959e-01
+K2 =-6.038e-02 K3 =1.103e+01 K3B =-7.580e-01
+NPEAK =9.240e+16 VTH0 =-6.915e-01
+VOFF =-1.170e-01 DVT0 =1.650e+00 DVT1 =3.868e-01
+DVT2 =1.659e-02 KETA =-1.440e-02
+PSCBE1 =5.000e+09 PSCBE2 =1.000e-04
+DVT0W =1.879e-01 DVT1W =7.335e+04 DVT2W =-6.312e-03
* *** Mobility related model parameters ***
+UA =5.394e-10 UB =1.053e-18 UC =1.000e-20
+U0 =1.482e+02
* *** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =2.480e-01 ETAB =-3.917e-03
+NFACTOR=1.214e+00
* *** Saturation related parameters ***
+EM =4.100e+07 PCLM =3.184e+00
+PDIBLC1=1.000e-04 PDIBLC2=1.000e-20 DROUT =5.000e-01
+A0 =5.850e-01 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =1.158e+05 AGS =2.468e-01
+B0 =8.832e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=1.000e+00
* *** Geometry modulation related parameters ***
+W0 =1.000e-10 DLC =2.4500e-08
+DWC =3.449e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =1.894e-16 WWL =-1.981e-21 WLN =1.000e+00
+WWN =1.040e+00
* *** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.300e+00
+KT1 =-5.403e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
* *** Overlap capacitance related and dynamic model parameters ***
+CGDO =8.600e-11 CGSO =8.600e-11 CGBO =1.100e-10
+CGDL =1.080e-10 CGSL =1.080e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
* *** Parasitic resistance and capacitance related model parameters ***
+RDSW =1.033e+03
+CDSC =2.589e-03 CDSCB =2.943e-04 CDSCD =4.370e-04
+PRWB =-9.731e-02 PRWG =1.477e-01 CIT =0.000e+00
* *** Process and parameters extraction related model parameters ***
+TOX =7.754e-09 NGATE =0.000e+00
+NLX =1.770e-07
+XL =0.000e+00 XW =0.000e+00
* *** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
* *** Noise effect related model parameters ***

81
+AF =1.48e+00 KF =8.5e-27 EF =1.000e+00
+NOIA =1.52e+18 NOIB =7.75e+03 NOIC =5.0e-13
* *** Common extrinsic model parameters ***
+ALEV =2 RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =1.290e+02
+RDC =0.000e+00 RSC =0.000e+00 LD =-7.130e-08
+WD =3.449e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4 JS =9.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2 CBD =0.000e+00 CBS =0.000e+00
+CJ =1.360e-03 CJSW =3.200e-10 FC =0.000e+00
+MJ =5.600e-01 MJSW =4.300e-01 TT =0.000e+00
+PB =1.020e+00 PBSW =1.020e+00
* ----------------------------------------------------------------------
* Owner: Austria Mikro Systeme
* HIT-Kit: Digital
************************* SIMULATION PARAMETERS ************************
* ----------------------------------------------------------------------
* format : ELDO
* model : MODNRF
* process : CS ADFI
* revision : 2.0;
* extracted : CSD C64330.04e3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_1
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
* RF CMOS TRANSISTOR MODEL
*
*-----------------------------------------------------------------------
.SUBCKT MODNRF D G S B PARAM: W=1.0E-6 L=1.0E-6 NRD=0.0 NRS=0.0 AD=0.0 AS=0.0 PD=0.0 PS=0.0 NG=1
* --------- GATE NETWORK ------------------------------
.PARAM WSTRIPE={W/NG}
LG G 20 1.000e-15
RG 20 21 {(6.895e-04/WSTRIPE+4.758e+01 )/NG+(3.726e+05*WSTRIPE+2.740e+00)}
*
* --------- DRAIN NETWORK -----------------------------
LDRAIN D 13 1.000e-15
RDRAIN 13 11 {3.320e-04/(WSTRIPE*NG)+1.669e-01}
*
* --------- SOURCE NETWORK -----------------------------
LSOURCE S 33 1.000e-15
RSOURCE 33 31 {3.320e-04/(WSTRIPE*NG)+1.669e-01}
*
* --------- SUBSTRATE NETWORK -------------------------
* DIODES ARE FOR N-TYPE/P-TYPE MOS TRANSISTORS
*
DJDB 12 11 BULKDIODEN AREA={AD} PERI={PD}
DJSB 32 31 BULKDIODEN AREA={AS} PERI={PS}
*
RSUB1 12 B {((0.000e+00/WSTRIPE+0.000e+00)/NG+(9.524e+06*WSTRIPE+(4.156e+01)))}
RSUB2 32 B {((0.000e+00/WSTRIPE+0.000e+00)/NG+(9.524e+06*WSTRIPE+(4.156e+01)))}
*
* --------- IDEAL MOS TRANSISTOR ----------------------
M1 11 21 31 B MODNRFINSUB L=L W={WSTRIPE*NG} AD=0.0 AS=0.0 PD=0.0 PS=0.0 NRD=0 NRS=0
* Intrinsic MOS transistor
.ENDS MODNRF
*------------ Intrinsic transistor model for MODNRF -------------------------
.MODEL MODNRFINSUB NMOS LEVEL=53 MODTYPE=ELDO
* ----------------------------------------------------------------------
************************* SIMULATION PARAMETERS ************************

82
* ----------------------------------------------------------------------
* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : CS ADFI
* revision : 2.0;
* extracted : CSD C64330.04e3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_1
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
+THMLEV =0
* *** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
* *** Threshold voltage related model parameters ***
+K1 =6.0444e-01
+K2 =2.9447e-03 K3 =-1.715e+00 K3B =6.325e-01
+NPEAK =2.310e+17 VTH0 =4.655e-01
+VOFF =-5.719e-02 DVT0 =2.227e+01 DVT1 =1.051e+00
+DVT2 =3.393e-03 KETA =-6.207e-04
+PSCBE1 =2.756e+08 PSCBE2 =9.645e-06
+DVT0W =0.000e+00 DVT1W =0.000e+00 DVT2W =0.000e+00
* *** Mobility related model parameters ***
+UA =1.000e-12 UB =4.851e-18 UC =5.756e-11
+U0 =6.268e+02
* *** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =3.085e-02 ETAB =-3.947e-02
+NFACTOR=1.119e-01
* *** Saturation related parameters ***
+EM =4.100e+07 PCLM =1.527e+00
+PDIBLC1=1.076e-01 PDIBLC2=1.453e-03 DROUT =5.000e-01
+A0 =2.208e+00 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =7.580e+04 AGS =2.490e-01
+B0 =-1.765e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=2.583e-01
* *** Geometry modulation related parameters ***
+W0 =1.184e-07 DLC =6.605e-08
+DWC =2.676e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =0.000e+00 WWL =0.000e+00 WLN =1.000e+00
+WWN =1.000e+00
* *** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.800e+00
+KT1 =-3.302e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
* *** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.873e-10 CGSO =1.873e-10 CGBO =1.100e-10
+CGDL =1.068e-10 CGSL =1.068e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
* *** Parasitic resistance and capacitance related model parameters ***
+RDSW =0.000e+00
+CDSC =0.000e+00 CDSCB =0.000e+00 CDSCD =8.448e-05
+PRWB =0.000e+00 PRWG =0.000e+00 CIT =1.000e-03
* *** Process and parameters extraction related model parameters ***
+TOX =7.700e-09 NGATE =0.000e+00
+NLX =1.918e-07
+XL =0.000e-08 XW =0.000e+00
* *** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
* *** Noise effect related model parameters ***

83
+AF =1.3600e+00 KF =5.1e-27 EF =1.000e+00
+NOIA =1.73e+19 NOIB =7.000e+04 NOIC =-5.64e-13
* *** Common extrinsic model parameters ***
+ALEV =2 RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =8.200e+01
+RDC =0.000e+00 RSC =0.000e+00 LD =8.285e-09
+WD =2.676e-08
+LDIF =0.000e+00 HDIF =6.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4 JS =2.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2 CBD =0.000e+00 CBS =0.000e+00
+CJ =0.000e+00 CJSW =0.000e+00 FC =0.000e+00
+MJ =3.100e-01 MJSW =1.900e-01 TT =0.000e+00
+PB =6.900e-01 PBSW =6.900e-01
* ----------------------------------------------------------------------
* Bulk Diode Model
.MODEL BULKDIODEN D LEVEL=1
+ IS=2.0e-05 ISW=1.000E-12 N=1.0000000
+ CJO=1.580e-03 M=3.100e-01
+ CJSW=0.000e+00 MJSW=2.011E-01
+ FC=0.000e+00 TT=0.000e+00 VJ=6.900e-01
+ KF=0.000e+00 EG=1.11e+00 XTI=3.000e+00 AF=1.000e+00
* ----------------------------------------------------------------------

* ----------------------------------------------------------------------
* Owner: Austria Mikro Systeme
* HIT-Kit: Digital
************************* SIMULATION PARAMETERS ************************
* ----------------------------------------------------------------------
* format : ELDO
* model : MODPRF
* process : C/B/S 35
* revision : 1.0;
* extracted : C35B3 B11634.L1 04PA3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_3
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
* RF CMOS TRANSISTOR MODEL
*
*-----------------------------------------------------------------------
.SUBCKT MODPRF D G S B PARAM: W=1.0E-6 L=1.0E-6 NRD=0.0 NRS=0.0 AD=0.0 AS=0.0 PD=0.0 PS=0.0 NG=1
* --------- GATE NETWORK ------------------------------
.PARAM WSTRIPE={W/NG}
LG G 20 1.000e-15
RG 20 21 {(-5.800e-04/WSTRIPE+2.884e+02 )/NG+(-5.394e+05*WSTRIPE+1.596e+00)}
*
* --------- DRAIN NETWORK -----------------------------
LDRAIN D 13 1.000e-15
RDRAIN 13 11 {8.051e-04/(WSTRIPE*NG)+1.731e+00}
*
* --------- SOURCE NETWORK -----------------------------
LSOURCE S 33 1.000e-15
RSOURCE 33 31 {8.051e-04/(WSTRIPE*NG)+1.731e+00}
*
* --------- SUBSTRATE NETWORK -------------------------
* DIODES ARE FOR N-TYPE/P-TYPE MOS TRANSISTORS
*
DJDB 11 12 BULKDIODEP AREA={AD} PERI={PD}
DJSB 31 32 BULKDIODEP AREA={AS} PERI={PS}
*
RSUB1 12 B {((1.064e-04/WSTRIPE+1.682e+02)/NG+(1.724e+06*WSTRIPE+(-2.292e+00)))}

84
RSUB2 32 B {((1.064e-04/WSTRIPE+1.682e+02)/NG+(1.724e+06*WSTRIPE+(-2.292e+00)))}
*
* --------- IDEAL MOS TRANSISTOR ----------------------
M1 11 21 31 B MODPRFINSUB L=L W={WSTRIPE*NG} AD=0.0 AS=0.0 PD=0.0 PS=0.0 NRD=0 NRS=0
* Intrinsic MOS transistor
.ENDS MODPRF
*------------ Intrinsic transistor model for MODNRF -------------------------
.MODEL MODPRFINSUB PMOS LEVEL=53 MODTYPE=ELDO
* ----------------------------------------------------------------------
************************* SIMULATION PARAMETERS ************************
* ----------------------------------------------------------------------
* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C/B/S 35
* revision : 1.0;
* extracted : C35B3 B11634.L1 04PA3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_3
* ----------------------------------------------------------------------
* TYPICAL MEAN CONDITION
* ----------------------------------------------------------------------
*
+THMLEV =0
* *** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
* *** Threshold voltage related model parameters ***
+K1 =1.3514e-02
+K2 =1.2501e-01 K3 =1.103e+01 K3B =-7.580e-01
+NPEAK =1.458e+17 VTH0 =-7.359e-01
+VOFF =-1.170e-01 DVT0 =1.650e+00 DVT1 =3.868e-01
+DVT2 =1.659e-02 KETA =-1.440e-02
+PSCBE1 =5.000e+09 PSCBE2 =1.000e-04
+DVT0W =1.879e-01 DVT1W =7.335e+04 DVT2W =-6.312e-03
* *** Mobility related model parameters ***
+UA =5.394e-10 UB =3.976e-19 UC =1.000e-20
+U0 =1.323e+02
* *** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =2.480e-01 ETAB =-3.917e-03
+NFACTOR=1.214e+00
* *** Saturation related parameters ***
+EM =4.100e+07 PCLM =1.829e+00
+PDIBLC1=1.000e-04 PDIBLC2=1.000e-20 DROUT =5.000e-01
+A0 =5.850e-01 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =4.824e+04 AGS =2.468e-01
+B0 =8.832e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=1.000e+00
* *** Geometry modulation related parameters ***
+W0 =1.000e-10 DLC =5.673e-08
+DWC =3.449e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =1.894e-16 WWL =-1.981e-21 WLN =1.000e+00
+WWN =1.040e+00
* *** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.300e+00
+KT1 =-5.403e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
* *** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.000e-12 CGSO =1.000e-12 CGBO =1.100e-10
+CGDL =2.588e-10 CGSL =2.588e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
* *** Parasitic resistance and capacitance related model parameters ***

85
+RDSW =0.000e+00
+CDSC =2.589e-03 CDSCB =2.943e-04 CDSCD =4.370e-04
+PRWB =-9.731e-02 PRWG =1.477e-01 CIT =0.000e+00
* *** Process and parameters extraction related model parameters ***
+TOX =7.754e-09 NGATE =0.000e+00
+NLX =1.770e-07
+XL =0.000e+00 XW =0.000e+00
* *** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
* *** Noise effect related model parameters ***
+AF =1.48e+00 KF =8.5e-27 EF =1.000e+00
+NOIA =1.52e+18 NOIB =7.75e+03 NOIC =5.0e-13
* *** Common extrinsic model parameters ***
+ALEV =2 RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =1.290e+02
+RDC =0.000e+00 RSC =0.000e+00 LD =-1.164e-08
+WD =3.449e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4 JS =9.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2 CBD =0.000e+00 CBS =0.000e+00
+CJ =0.000e+00 CJSW =0.000e+00 FC =0.000e+00
+MJ =5.600e-01 MJSW =4.300e-01 TT =0.000e+00
+PB =1.020e+00 PBSW =1.020e+00
* ----------------------------------------------------------------------
* Bulk Diode Model
.MODEL BULKDIODEP D LEVEL=1
+ IS=9.0e-05 ISW=1.000E-12 N=1.0000000
+ CJO=1.526e-03 M=1.176e-01
+ CJSW=0.000e+00 MJSW=4.300e-01
+ FC=0.000e+00 TT=0.000e+00 VJ=1.020e+00
+ KF=0.000e+00 EG=1.11e+00 XTI=3.000e+00 AF=1.000e+00
* ----------------------------------------------------------------------
* Owner: austriamicrosystems
* HIT-Kit: Digital

86
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