ESCUELA POLITÉCNICA NACIONAL

FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

LABORATORIO DE COMUNICACIÓN DIGITAL

X INFORME TRABAJO PREPARATORIO

Práctica #: 08 Tema: DISEÑO E IMPLEMENTACIÓN DE UN

CODIFICADOR DE LÍNEA
Realizado por:

Alumno (s): Richard De La Cruz Grupo: GR3

Jorge Morales

(Espacio Reservado)
Fecha de entrega: 2018 / 01 / 17 f. ______________________
año mes día Recibido por:

Sanción: ________________________________________________

Semestre: Oct - Feb _X_

Abr - Ago ___ 2017
TEMA: DISEÑO E IMPLEMENTACIÓN DE UN CODIFICADOR DE LÍNEA

OBJETIVOS:
 Aplicar los conocimientos adquiridos en la teoría sobre codificación de línea, para
realizar la respectiva implementación utilizando circuitos integrados.

INFORME:
Analizar los resultados obtenidos tanto en la práctica, como en el trabajo preparatorio.
Grupo 3 (GR3): miércoles 16 -18 - Diferencial Tipo M
Códigos NRZ Diferenciales
Este código puede ser de tipo unipolar o polar, en el caso de la codificación polar se hace uso
de dos niveles de voltaje diferentes de cero, +A y –A. Existen dos variaciones del código NRZ
Diferencial, codificación Diferencial NRZ tipo M (conocido también como NRZ-I) o el
Diferencial NRZ tipo S. Para la codificación Diferencial NRZ tipo M los niveles de voltaje se
alternan con la aparición de un 1 lógico (alternado), y en el caso de que aparezca un 0 lógico
el nivel de la señal del estado anterior se mantiene, ver Fig. 3.9. Para la codificación Diferencial
NRZ tipo S se realiza el proceso inverso al descrito anteriormente.

Fig. 1. Codificación NRZ Diferencial tipo M.

La codificación obtenida en la práctica posee la novedad que de acuerdo al reloj realizado con
el circuito integrado 555, cambia de estado por flanco de bajada, por lo que dicho cambio
seguía la lógica negativa y al concluir la codificación mantenía el estado de reposo en 1 lógico
y cuando se enviaba una letra existía variaciones entre 0 lógico y 1 lógico.

Puerto
Conversor Flip flop Ci Señal
serial
máx 232 74LS76 codificada
(PC)
Fig. 2. Diagrama de bloques para la implementación de la codificación.

Por otra parte se puede observar que en la simulación en proteus de la fig. 3 se tiene que el
estado de reposo es 0 lógico.
 Fig. 3. Simulación de la codificación.

Conclusiones
Richard De La Cruz
- Al momento de realizar la lectura de datos en el osciloscopio se debía sincronizar la
frecuencia del reloj con la velocidad de transmisión desde la PC.
- Se utilizó un circuito integrado max 232 para obtener a la salida 5V para el caso de 1
lógico y 0V para el caso de 0 lógico.
Jorge Morales
- Para la construcción del circuito de reloj es necesario poner un potenciómetro para
variar la frecuencia del mismo.
- Debido a que solo se trata de adquisición de datos, se hace uso del pin 3 del conector
DB9 para la comunicación serial
Recomendaciones
- La frecuencia del reloj para la toma de datos debe ser al menos el doble de la velocidad
de transmisión configurada en la computadora.
Bibliografía:

http://www.forosdeelectronica.com/tutoriales/flip-flops.htm