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Portas Lógicas e Circuitos

Família TTL

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Glitches e Hazards em Circuitos
 Glitch: é um pulso, normalmente indesejável,
que ocorre na saída de um circuito lógico
combinacional.
1 1

0 0
tempo tempo

 Hazard: um circuito apresenta riscos (hazards)


quando ele tem potencial produzir glitches
indesejáveis em sua saída

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Riscos Estáticos
 Risco de 1 estático (Static-1 hazard)
• A saída deveria permanecer em “1”, mas
ela vai momentaneamente a “0”
• Ex: F(A,B,C,D) = AC + AD

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Riscos Estáticos
 Risco de 1 estático (Static-1 hazard)
• A saída deveria permanecer em “1”, mas
ela vai momentaneamente a “0”
• Ex: F(A,B,C,D) = AC + AD

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Riscos Estáticos
 Risco de 1 estático (Static-1 hazard)
• A saída deveria permanecer em “1”, mas
ela vai momentaneamente a “0”
• Ex: F(A,B,C,D) = AC + AD

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Riscos Estáticos
 Risco de 1 estático (Static-1 hazard)
A saída deveria permanecer em “1”, mas ela vai
momentaneamente para “0”

 Risco de 0 estático (Static-0 hazard)


• A saída deveria permanecer em “0”, mas
ela vai momentaneamente para “1”

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Riscos Dinâmicos
 Ocorrem quando o sinal de saída deveria fazer
uma única transição de 0 para 1, ou de 1 para
0, e o circuito que gera esse sinal apresenta o
potencial de mudar de nível mais de uma vez.
1 1 1

0 0
0
tempo

1 1 1

0 0 0
tempo
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Riscos Dinâmicos
 Em geral, é difícil eliminar hazards dinâmicos
de circuitos;
 A melhor abordagem para esse caso é
transformar o circuito, que pode apresentar
múltiplos níveis, em um circuito equivalente
com dois níveis que seja livre de riscos
estáticos

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Risco de 0-estático
A
f(A)

tpHL : High-to-Low
A Propagation Delay

tpHL (NOT)
tpHL (AND) tpLH : Low-to-High
f(A) Propagation Delay

tpLH (AND)
Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos
Risco de 0-estático
A
f(A)

tpHL (NOT)
tpHL (AND)
f(A)

tpLH (AND)
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Risco de 1-estático
A
f(A)

tpLH (NOT)
tpLH (OR)
f(A)

tpHL (OR)
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Detecção e Eliminação de Riscos estáticos
 Na análise de riscos estáticos, é permitida a
alteração de apenas uma variável de entrada,
enquanto as outras variáveis são mantidas em
valores fixos (0 ou 1)
 Para eliminar riscos estáticos, adicionam-se à
função lógica original termos (produto ou
soma) redundantes que garantam que todas as
mudanças em apenas uma das entradas estejam
cobertas por um único implicante primário!

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Detectando risco de 1-estático
 A=1
 BCD=101

1
1
0 1
=1
0
0
1

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Detectando risco de 1-estático
 A=0
 BCD=101

0
0
0 1
=1
1
1
1

Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos


Detectando risco de 1-estático
I
1

II
1

A
AND I tpHL (AND)
tpLH (NOT)
AND II tpLH (AND)
tpHL (OR)
F(A,B,C,D)
tpLH (OR)
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Eliminando risco de 1-estático

termo redundante que


garante que
mudanças em A estejam
cobertas
por um único implicante
primário:

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Eliminando risco de 1-estático

A
C
F(A,B,C,D)
D

Termo produto redundante

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Detectando risco de 0-estático
 A=0
 BCD=110

0 0
D
0 0
A F(A,B,C,D)
1 1

1 0
C

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Detectando risco de 0-estático
 A=1
 BCD=110

0 1
D
1 0
A F(A,B,C,D)
0 0

1 0
C

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Detectando risco de 0-estático 0
I

A F(A,B,C,D)
0 II

A
OR I tpLH (OR)
tpHL (NOT)
OR II tpHL (OR)
tpLH (AND)
F(A,B,C,D)
tpHL (AND)
Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos
Eliminando risco de 0-estático
D
A F(A,B,C,D)

termo redundante que garante que


mudanças em A estejam cobertas
por um único implicante primário:
Carla Koike – CIC/UnB – Circuitos Digitais Portas Lógicas e Circuitos
Eliminando risco de 0-estático
D
A
F(A,B,C,D)
C

Termo soma redundante

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Lógica TTL (Transistor-Transistor Logic)
 Porta NAND 7400

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Conexão saída - entrada
 Saída em nível lógico “0”

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Conexão saída - entrada
 Saída em nível lógico “0”

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Conexão saída - entrada
 Saída em nível lógico “1”

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Conexão saída - entrada
 Saída em nível lógico “1”

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Fan-out
 Também denominado fator de acionamento de
carga
É definido como o número máximo de entradas (de
portas lógicas) que uma saída pode acionar com
segurança
 Se esse número for excedido, a tensão do nível
lógico de saída não poderá mais ser garantida

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Fan-out
 Nível lógico “0”
na saída:
I OL (max)
fan  out ( BAIXO) 
I IL (max)

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Fan-out
 Nível lógico “0”
na saída:
I OL (max) 16mA
fan  out ( BAIXO)    10
I IL (max) 1,6mA

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Fan-out
 Nível lógico “0” na saída:

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Fan-out
 Nível lógico “1”
na saída:
I OH (max)
fan  out ( ALTO ) 
I IH (max)

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Fan-out
 Nível lógico “1”
na saída:
I OH (max) 400A
fan  out ( ALTO )    10
I IH (max) 40A

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Fan-out
 Nível lógico “1” na saída:

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Margem de Ruído
 Campos elétricos e magnéticos parasitas
podem induzir tensões nos fios das conexões
entre os circuitos lógicos
 Esses sinais espúrios são chamados de ruído
 A imunidade ao ruído de um circuito lógico se
refere à capacidade do circuito tolerar ruídos
sem provocar alterações espúrias na tensão de
saída
 A margem de ruído é uma medida quantitativa
da imunidade de ruído
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Margem de Ruído
VNH  VOH (min)  VIH (min)

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Margem de Ruído

VNH  VOH (min)  VIH (min)  2,4  2  0,4V

VNL  VIL (max)  VOL (max)  0,8  0,4  0,4V

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Porta Open-collector
 Não apresenta o circuito de pull-up
O pino de saída é o coletor do transistor de pull-
down

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Porta Open-collector
 É necessária a utilização de um resistor
externo RL para operar como um elemento de
pull-up:

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Porta Open-collector
 Símbolo:

 A.B

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Portas Open-collector
 Notação IEEE/ANSI

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Portas Open-collector
 Podem ter as suas saídas interligadas,
resultando na operação lógica AND entre elas.
 Note que a ligação wired-AND exige a
utilização de um resistor externo RL para
exercer a função de pull-up

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Portas Open-collector

f ( A, B, C , D)  ( AB).(CD )

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Portas Open-collector
 Ou seja:

   
f ( A, B, C , D)  AB . CD

Operação AND

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Lógica Three-state
 Three state (ou 3-state (ou tri-state))
 Desativação simultânea do pull-up e do pull-down
 Estado de alta impedância

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Lógica Three-state

Y  Data _ input

OFF

0V OFF

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Lógica Three-state

OFF

Saída flutuando
OFF

ON

VCC ON

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Lógica Three-state
 Inversor com saída three-state

 Buffer com saída three-state (74LS09)

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Bit de um barramento bi-direcional
 Quando C=“0” o buffer 1 está no estado de
alta impedância
O fluxo de dados se dá de B para A

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Bit de um barramento bi-direcional
 Quando C=“1” o buffer 2 está no estado de
alta impedância
O fluxo de dados se dá de A para B

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Buffers three-state
 Conectando sinais a um barramento comum
Transferindo o sinal B para o barramento

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Lógica three-state
 Símbolo IEEE/ANSI

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Atrasos de propagação
 tPHL = tempo de atraso do nível lógico “1” para
o nível lógico “0” na saída da porta lógica

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Atrasos de propagação
 tPLH = tempo de atraso do nível lógico “0” para
o nível lógico “1” na saída da porta lógica

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Atrasos de propagação
 Outra forma de representar os atrasos de
propagação

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Referências
 Tocci, R. J. & Widmer, N. S., Sistemas
Digitais: Princípios e Aplicações, Pearson-
Prentice-Hall
 Katz, Randy H. (1993), Contemporary Logic
Design, Benjamin Cummings/ Addison
Wesley.
 Hill, F. & Peterson, G. (1981), Introduction to
Switching Theory and Logical Design, John
Wiley & Sons.
 Wakerly, John F., Digital Design Principles
and Practices
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