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CONCURSO PETROBRAS

E NGENHEIRO ( A ) DE E QUIPAMENTOS J ÚNIOR - E LETRÔNICA


E NGENHEIRO ( A ) DE E QUIPAMENTOS J ÚNIOR - E LÉTRICA
E NGENHEIRO ( A ) J ÚNIOR - Á REA : AUTOMAÇÃO
E NGENHEIRO ( A ) J ÚNIOR - Á REA : E LÉTRICA

T
Eletrônica Digital
Questões Resolvidas
AF
Q UESTÕES RETIRADAS DE PROVAS DA BANCA CESGRANRIO
R
D

Eng. Roni G. Rigoni


www.ExatasConcursos.com.br
Introdução

Recomendamos que o candidato primeiro estude a teoria referente a este assunto, e só depois
utilize esta apostila. Recomendamos também que o candidato primeiro tente resolver cada questão,

T
sem olhar a resolução, e só depois observe como nós a resolvemos. Deste modo acreditamos que este
material será de muito bom proveito.

Não será dado nenhum tipo de assistência pós-venda para compradores deste material, ou
seja, qualquer dúvida referente às resoluções deve se sanada por iniciativa própria do comprador, seja
AF
consultando docentes da área ou a bibliografia. Apenas serão considerados casos em que o leitor
encontrar algum erro (conceitual ou de digitação) e desejar informar ao autor tal erro a fim de ser
corrigido.

O autor deste material não tem nenhum tipo de vínculo com a empresa CESGRANRIO, e as
resoluções aqui apresentadas são de autoria exclusiva de Roni Gabriel Rigoni, formado pela Univer-
sidade Federal de Santa Catarina e atualmente Engenheiro de Automação da Petrobras Transporte -
Transpetro.
R

Este material é de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por
quaisquer meios e a qualquer título, a sua reprodução, cópia, divulgação e distribuição. Sujeitando-se
o infrator à responsabilização civil e criminal.

Faça um bom uso do material, e que ele possa ser muito útil na conquista da sua vaga.
D
Índice de Questões

Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Petrobras 2012/1

Q46 (pág. 9), Q50 (pág. 29), Q51 (pág. 32), Q52 (pág. 40).

T
Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Petrobras 2011

Q49 (pág. 55), Q50 (pág. 56), Q51 (pág. 46), Q52 (pág. 57).
AF
Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Petrobras 2010/2

Q41 (pág. 11), Q42 (pág. 12), Q43 (pág. 14), Q44 (pág. 15).

Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Petrobras 2010/1

Q5 (pág. 17), Q31 (pág. 20), Q32 (pág. 21), Q33 (pág. 22), Q34 (pág. 18), Q35 (pág. 23).

Prova: Engenheiro(a) Júnior - Área: Automação - Transpetro 2012

Q50 (pág. 1), Q51 (pág. 2), Q52 (pág. 4), Q66 (pág. 6).
R

Prova: Engenheiro(a) Júnior - Área: Automação - Transpetro 2011

Q40 (pág. 54).

Prova: Engenheiro(a) Júnior - Área: Automação - Transpetro 2008


D

Q26 (pág. 5).

Prova: Engenheiro(a) Júnior - Área: Automação - Transpetro 2006

Q21 (pág. 8).

Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Termoaçu 2008/1

Q23 (pág. 25), Q25 (pág. 26), Q26 (pág. 27), Q28 (pág. 30).

Prova: Engenheiro(a) de Equipamentos Júnior - Eletrônica - Refap 2007

Q23 (pág. 34).

Prova: Engenheiro(a) de Termelétrica Júnior - Eletrônica - Termoceará 2009

Q27 (pág. 38), Q28 (pág. 39).


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Prova: Engenheiro(a) - Eletrônica - Eletrobras Eletronuclear 2010

Q41 (pág. 42), Q42 (pág. 43), Q43 (pág. 44), Q44 (pág. 45).

Prova: Profissional Júnior - Formação: Engenharia Eletrônica - BR Distribuidora 2008

Q29 (pág. 48), Q30 (pág. 49), Q31 (pág. 50), Q32 (pág. 51), Q44 (pág. 52), Q45 (pág. 53).

Prova: Engenheiro(a) de Equipamentos Pleno - Eletrônica - Petrobras 2006

Q23 (pág. 36).

Prova: Engenheiro(a) de Equipamentos Júnior - Elétrica - Petrobras 2010/1

Q65 (pág. 35).

T
Número total de questões resolvidas nesta apostila: 44
AF
R
D

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reprodução, cópia, divulgação e distribuição. Sujeitando-se o infrator à responsabilização civil e criminal.
Eletrônica Digital

KS
N
3Y
J7
Questão 1
( Eng. Júnior - Área: Automação - Transpetro 2012 )

R
4T
FF 0 FF 1 FF 2 FF 3
J0 Q0 J1 Q1 J2 Q2 J3 Q3

T6
Trem de
pulsos Clock Clock Clock Clock

K0 Clear Q0 K1 Clear Q1 K2 Clear Q2 K3 Clear Q3


KS
“1”
N
3Y
J7

O circuito eletrônico digital acima representa um contador binário e é construído usando-se 4 J-K flip-flops (FF 0,1, 2 e 3),
tipo T (entradas J e K ligadas a “1” lógico). Quando a entrada clear recebe um pulso “0”, leva a “0” todas as saídas Q dos
R

flip-flops do circuito. Um trem de pulsos, representado no circuito, excita a entrada Clock do primeiro flip-flop, e, a cada
4T

descida do pulso de Clock, o flip-flop muda de estado.


Com base no circuito e nas considerações acima, identifica-se que o circuito representa um contador módulo
T6

(A) 16
(B) 10
(C) 8
(D) 6
KS

(E) 4
N
3Y

Resolução:
J7

Para identificarmos qual é o módulo do contador, ou seja, o número de es-


R

tados permanentes do mesmo, basta observarmos qual é a lógica que zera todos
4T

os flip-flops, zerando assim a contagem.


T6

Observe que a porta NAND que realiza a zeragem dos flip-flops, e as en-
tradas desta porta NAND são Q̄0 , Q1 , Q̄2 e Q3 .

Como foi dito no enunciado, os flip-flops serão zerados quando seus respec-
tivos “Clear” forem para zero. Isso equivale a dizer que todas as entradas do NAND
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devem estar em 1, ou seja:

Q̄0 = 1 Q1 = 1 Q̄2 = 1 Q3 = 1

Logo, o estado do nosso contador será

Q0 = 0 Q1 = 1 Q2 = 0 Q3 = 1

KS
Como o trem de pulsos está ligado ao clock do FF0, sabemos que este
representa o bit menos significativo (uma vez que comuta a cada borda de clock),

N
3Y
ou seja, um número é representado na forma Q3 Q2 Q1 Q0 . Visto isso, o estado do
contador que encontramos acima representa o número 1010 em binário, ou 10 em

J7
decimal. Logo nosso contador é de módulo 10, uma vez que possui 10 estados

R
4T
permanentes (de 0 a 9).

 

T6
Alternativa (B) 

KS
N

Questão 2
( Eng. Júnior - Área: Automação - Transpetro 2012 )
3Y
J7
R

I0
4T

I1
T6

I2
KS

I3
N
3Y

X Y

O circuito eletrônico digital da figura é um multiplex com canais de informação I0, I1, I2 e I3, variáveis de seleção X e Y, e
J7

saída multiplexada S.
A seguir, vê-se um quadro com os valores das variáveis X e Y e cinco possíveis saídas.
R
4T

Saída mutiplexada
X Y Saída 1 Saída 2 Saída 3 Saída 4 Saída 5
T6

0 0 I3 I0 I1 I0 I1
0 1 I2 I1 I3 I2 I2
1 0 I1 I2 I2 I3 I3
1 1 I0 I3 I0 I1 I0
A representação da Saída Multiplexada S é a saída
(A) 1 (B) 2 (C) 3 (D) 4 (E) 5

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Resolução:

Esta questão é de resolução simples e direta. Porém, por questões didáti-


cas, vamos examiná-la mais criteriosamente.

Baseando-nos no circuito apresentado, podemos escrever um expressão


para a saída de cada porta AND de três entrada, numerando-as de cima para
baixo, de 0 a 3 (assim como as entradas I). Logo fica fácil encontrarmos o

KS
seguinte:

N
O0 = X̄ Ȳ I0

3Y
O1 = X̄Y I1

J7
O2 = X Ȳ I2

R
O3 = XY I3

4T
T6
Como estas quatro saídas entram em uma porta OR, a saída S é dada por:
KS
S = O0 + O1 + O2 + O3
N

Com isso podemos facilmente montar a tabela verdade abaixo:


3Y
J7

X Y S
R

0 0 I0
4T

0 1 I1
T6

1 0 I2
1 1 I3
KS

Como podemos ver, S corresponde à Saída 2 da tabela.


N
3Y

 
Alternativa (B) 

J7
R
4T
T6

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Questão 3
( Eng. Júnior - Área: Automação - Transpetro 2012 )

X
0V(“0” lógico) D1
Z
Níveis lógicos Y
D2 R
-5V (“1”lógico)
Lógica Negativa
-5V
O circuito eletrônico digital acima, composto de diodos ideais, representa uma porta lógica de duas entradas X e Y e uma

KS
saída Z. Conforme mostrado na figura, a lógica que é usada é a lógica negativa, na qual o nível de tensão para “0” lógico
vale 0V e para “1” lógico vale −5V. A tabela a seguir relaciona os valores das entradas X e Y com possíveis valores de saída.

N
Saída Z
X Y Saída 1 Saída 2 Saída 3 Saída 4 Saída 5

3Y
0 0 −5 0 −5 0 0
0 −5 0 −5 0 0 −5

J7
−5 0 0 −5 −5 0 −5

R
−5 −5 0 −5 0 −5 0

4T
A saída que corresponde à saída Z do circuito é a
(A) 1 (B) 2 (C) 3 (D) 4 (E) 5

T6
KS
Resolução:
N

Do funcionamento de um Diodo ideal sabemos que quando a tensão em


3Y

seu anodo for maior que a tensão em seu catodo, o Diodo se comportará como um
J7

curto-circuito. Caso contrário o diodo estará em corte, como um circuito aberto.


R

Analisando o circuito apresentado vemos que toda vez que X ou Y ou am-


4T

bos forem iguais a zero, pelo menos um dos dois diodos conduzirá e levará a saída
T6

Z a zero. Deste modo, Z só irá para 1 quando X e Y estiverem em -5V. Ou seja,


nos resumimos à seguinte tabela:
KS

X Y Z
N
3Y

0 0 0
0 1 0
J7

1 0 0
R
4T

1 1 -5
T6

Tabela esta correspondente à saída 4.

 
Alternativa (D) 


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Questão 4
(Eng. de Automação Jr - Transpetro 2008)

26
1
2
1 2 3 4
... 255 256

3
Painel de leds

...
15
16

endereço xx1 xx2 xx3 ... x12


... 34 A2 B6 AF D8 1A 18 2E 5F 98 AA C1 ...

KS
Memória
ponteiro

N
A figura acima apresenta um painel eletrônico de exibição de

3Y
mensagens, formado por uma matriz de leds com 16 linhas
e 256 colunas, e parte da memória do painel. O conteúdo da
memória está representado por números hexadecimais. Um

J7
led aceso corresponde ao bit 1, enquanto um led apagado
ao bit 0. A informação a ser apresentada no painel é armaze-

R
nada seqüencialmente na memória do aparelho, mapeando

4T
cada coluna do painel por dois bytes. O primeiro byte
corresponde às linhas 1 até 8, enquanto o segundo byte às
linhas 9 até 16. As linhas 1 e 9 correspondem aos bits me-

T6
nos significativos de cada byte. Por fim, existe um ponteiro
que indica a posição da memória onde se inicia a informa-
ção a ser disposta no painel, a partir da coluna 1.
Na situação ilustrada, os leds nas colunas 3, 4 e 5 da linha
KS
6 do painel, respectivamente, estarão:
Leds na linha 6
N

coluna 3 coluna 4 coluna 5


3Y

(A) apagado aceso apagado


(B) apagado apagado aceso
J7

(C) apagado apagado apagado


(D) aceso aceso aceso
R

(E) aceso apagado apagado


4T
T6

Resolução:
KS

Esta questão exige pouco conhecimento e mais interpretação e atenção


do candidato. Do enunciado sabemos que o estado dos leds de cada coluna
N
3Y

é dado pelo valor hexadecimal de duas posições consecutivas de memória, ou


seja, as posições de memória xx1/xx2 determinam o estado da primeira coluna,
J7

as posições xx3/xx4 determinam a segunda coluna, e assim por diante. Como


R

nos interessa apenas as colunas 3, 4 e 5 do painel, devemos analisar apenas as


4T

posições xx5/xx6, xx7/xx8 e xx9/x10. Ou melhor, como nessas colunas nos inter-
T6

essa apenas o estado do led da linha 6, e este faz parte do primeiro byte de cada
coluna (primeiro byte corresponde a linha 1 até a 8), restringimos nossa análise
apenas aos primeiros bytes desses três conjuntos, ou seja, às posições xx5, xx7 e
xx9.

Abaixo separamos então esses três bytes, transformamos cada um em

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binário e então vemos o valor do sexto bit (contando da direita para a esquerda),
pois este determinará o estado do led 6 das colunas 3, 4 e 5:

Posição xx5 xx7 xx9


Conteúdo (Hex) D8 18 5F
Conteúdo (Bin) 1101 1000 0001 1000 0101 1111

KS
Destacado em negrito na tabela vemos o sexto bit, que representa o estado
do led 6 na coluna 3 (posição xx5), coluna 4 (posição xx7) e coluna 5 (posição

N
xx9). Como nas três colunas esse bit é ZERO, o led 6 das colunas 3, 4 e 5 estarão

3Y
todos APAGADOS, que corresponde a alternativa (C).

J7
 

R
Alternativa (C) 


4T
T6
Questão 5
( Eng. Júnior - Área: Automação - Transpetro 2012 )
KS
N

A programação de controladores de processos de auto-


3Y

mação em um ambiente industrial utiliza um sinal digital


de 100 kHz de frequência aplicado à entrada do sistema
J7

abaixo.
R
4T
T6
KS
N
3Y
J7
R
4T
T6

Nessas condições, a frequência do sinal de saída,


em kHz, é
(A) 0
(B) 10
(C) 25
(D) 50
(E) 100

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Resolução:

Sabemos que um Flip-Flop JK com ambas entradas ligadas em “1” se trans-


forma em um Flip-Flop tipo T, ou seja, comuta sua saída a cada borda do clock de
entrada. O Flip-Flop da esquerda comuta sua saída em uma subida do seu clock,
enquanto o da direita comuta sua saída quando sua entrada de clock vai de alto
para baixo (perceba o − na indicação do CLK).

KS
Observado isso, abaixo ilustramos a ENTRADA, a saída do primeiro Flip-
Flop (S1 ) e a saída do segundo Flip-Flop (S2 ):

N
3Y
o

J7
ENTRADA

R
4T
S1

T6
S2

o
KS
N

Como podemos perceber, se o sinal de entrada apresenta uma frequência


3Y

f = 100kHz, o sinal de saída S2 apresentará uma freqüência 4 vezes menor, ou


J7

100kHz
seja: f2 = 4
= 25kHz.
R

A resposta portanto aparece na alternativa (C), como constava no gabarito


4T

preliminar. Porém esta mesma questão já havia sido utilizada em outro concurso
T6

da cesgranrio, por este motivo foi anulada.

 
KS

Questão Anulada 
N
3Y
J7
R
4T
T6

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Questão 6
(Eng. de Automação Jr - Transpetro 2006)

21
Considere um circuito combinacional de três entradas A, B e C,
cuja função é composta pela seguinte soma de mintermos:

f = A BC + ABC + A B C + A BC + ABC

Utilizando-se o método de simplificação de Karnaugh,


obtém-se a seguinte expressão da função simplificada:
(A) A C + B

KS
(B) A C + B

N
(C) A C + B C + A B

3Y
(D) A B + C

J7
(E) B C + A

R
4T
Resolução:

T6
A maneira mais simples e prática de resolver este problema é usando di-
KS
retamente o mapa de Karnaugh. Transferindo f para o mapa de três variáveis
temos:
N
3Y

B B
J7
R

A 1 1 1
4T
T6

A 1 1

C C C
KS
N

Aplicando a simplificação indicada em tracejado, vemos que o agrupamento


3Y

duplo pode ser representado por ĀC e o agrupamento quádruplo apenas por B,
J7

logo a função simplificada será:


R
4T

f = ĀC + B
T6

 
Alternativa (A) 


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Questão 7
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2012/1)

O circuito lógico combinacional apresentado na figura abaixo emprega um multiplexador de três bits, onde a palavra binária
de seleção tem S2 como sendo o bit mais significativo.

+ VCC A função lógica booleana relacionando a saída F com as


MUX entradas X, Y, Z e W no circuito da figura é
W A0
A1 ( )
(A) Y + W + XYZ
A2
(
(B) YW + XZ Y + W )
A3
( ) ( )

KS
(C) Y + W + X Z Å Y
A4
M F
A5 (D) (Y Å W )+ XYZ

N
A6
(E) (Y Å W )+ X (Z Å Y )

3Y
A7
S0
S2 S1

J7
R
X Y Z

4T
T6
Resolução:

Analisando o circuito e notando o inversor na entrada W , podemos montar


KS
a seguinte tabela-verdade:
N
3Y

X Y Z F
0 0 0 W
J7

0 0 1 W
R
4T

0 1 0 0
0 1 1 0
T6

1 0 0 1
1 0 1 W
KS

1 1 0 0
N

1 1 1 1
3Y

Agora podemos transferir esta tabela-verdade para uma Mapa de Karnaugh


J7

de 4 variáveis, lembrando que para a linha 5 e 8 da tabela, como a saída inde-


R
4T

pende do valor de W , devemos colocar ‘1’ nas posições correspondente a W e W .


Portanto nosso mapa fica:
T6

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Z Z

1 1 Y
X

Y
1 1
X

KS
1 1 1 Y

N
3Y
W W W

J7
R
De onde tiramos a seguinte expressão para F:

4T
F = Ȳ W̄ + X Ȳ Z̄ + XY Z

T6
Aplicando o teorema de DeMorgan no primeiro termo e agrupando o se-
KS
gundo, temos:
N

F = Ȳ W̄ + X Ȳ Z̄ + XY Z
3Y

F = (Y + W ) + X(Ȳ Z̄ + Y Z)
J7

F = (Y + W ) + X(Z ⊕ Y )
R
4T

Lembrando que a função S = A B = A ⊕ B = ĀB̄ + AB. Esta função é


T6

chamada de Não-Ou-Exclusivo ou Coincidência.

 
KS

Alternativa (C) 

N
3Y
J7
R
4T
T6

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Questão 8
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/2)
41
Tabela de operação do contador:
Saída do contador: Q = Q3Q2Q1Q0
Entrada de carregamento do contador: D = D3D2D1D0
Se UP = 1, EN = 1 e LOAD = 0 contador incrementa
Se UP = 0, EN = 1 e LOAD = 0 contador decrementa
Se LOAD = 1 contador carrega entrada D

Ligações realizadas no contador:

KS
EN = 1
UP = 1
D = 1000

N
CLR = Q3.Q0 (Q3 and Q0)

3Y
LOAD = Q2

Considere um contador binário de 4 bits, cujas tabelas de

J7
operação e de ligações estão mostradas acima. O conta-

R
dor dispõe de sinais LOAD (carregamento paralelo sincro-
nizado pelo clock), CLR (clear síncrono) e EN (habilitador

4T
de contagem a cada clock), todos ativados em nível alto,
além do sinal UP, que define a direção de contagem. Sa-

T6
bendo-se que a habilitação de LOAD tem prioridade sobre
a habilitação de contagem, o número de estados da sequ-
ência permanente implementada é
KS
(A) 6 (B) 7 (C) 8 (D) 9 (E) 12
N
3Y

Resolução:
J7

O enunciado diz que tanto o LOAD como o CLEAR são síncronos, ou seja,
R

a operação (LOAD ou CLEAR) só acontencerá no próximo clock após a validação


4T

das condições. A condição para acontecer um LOAD é Q2 = 1, já que LOAD = Q2 .


T6

A condição para acontecer um CLEAR é que tanto Q3 como Q0 sejam iguais a 1,


já que CLR = Q3 Q0 . Sabemos que quando um CLEAR acontece, o contador é
KS

zerado (Q = 0000), e quando um LOAD acontece, o contador é carregado com o


valor de D (que no nosso caso será D = 1000).
N
3Y

Como U P = 1, o contador está no modo crescente, e executará da seguinte


J7

forma:
R

Estado Q3 Q2 Q1 Q0
4T

#0 0 0 0 0 (destino da operação CLEAR)


T6

#1 0 0 0 1
#2 0 0 1 0
#3 0 0 1 1
#4 0 1 0 0 (Q2 = 1, realizar LOAD no próximo passo)
#5 1 0 0 0 (Q = D = 1000, resultado do LOAD)
#6 1 0 0 1 (CLR = Q3 Q0 = 1, zerar contador)

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Como pode ser visto na tabela, o contador apresenta apenas sete estados
de sequência permanente, logo a alternativa correta é a letra (B).

Estes estados são ditos permanentes pois fazem parte da contagem cíclica
do contador. Se tivéssemos iniciado a contagem no estado Q = 1111, este só
aconteceria uma vez, pois após um incremento o contador iria para Q = 0000 que
faz parte do ciclo, logo a sequência teria um estado não-permanente (Q = 1111).
E isso é válido para qualquer outro estado que não esteja representado na tabela

KS
anterior, visto que na tabela só estão os estados da sequência permanente.

N
3Y
Para facilitar a resolução desse tipo de questão é aconselhável sempre
começar com o contador no estado de CLEAR, com todas as saídas em zero,

J7
pois assim não se perde tempo com estados não-permanentes.

R
42

4T
 
Alternativa (B) 


T6
KS
N
3Y

Questão 9
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/2)
J7
R

Deseja-se comparar o número P3P2P1P0 (com sinal – re-


presentado de –8 a +7) com o número Q3Q2Q1Q0 (sem si-
4T

nal – representado de 0 a 15), usando-se um comparador


T6

sem sinal tipo 7485. Para isso, basta zerar A > Bi e A < Bi,
ativar A = Bi e tomar as saídas do comparador, desde que
as entradas A3A2A1A0 e B3B2B1B0 sejam, respectivamente,
KS

(A) 0P2P1P0 e Q3Q2Q1Q0


(B) P3P2P1P0 e 1Q2Q1Q0
N

(C) 0P2P1P0 e 1Q2Q1Q0


(D) 0P2P1P0 e (P3 + Q3)Q2Q1Q0
3Y

(E) (P3 + Q3)P2P1P0 e 0Q2Q1Q0


J7
R
4T

Resolução:
T6

Para resolver esta questão, primeiramente mostrarei um método prático e


rápido, analisando as alternativas, e posteriormente explicarei o porquê a alterna-
tiva escolhida está correta.

O primeiro passo é sabermos diferenciar um número representado com sinal


de outro sem sinal. Sabendo que um número com sinal será P3 P2 P1 P0 , o bit P3 que

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representa o sinal, ou seja, quando P3 = 0 temos um número positivo, e quando


P3 = 1 um número negativo. Deste modo, os extremos representados são:


1000 → −8
A = P3 P2 P1 P 0 =
0111 → +7

Já a representação de um número sem sinal é trivial, onde os extremos são:

KS
N

0000 → 0

3Y
B = Q3 Q2 Q1 Q0 =
1111 → +15

J7
R
Agora começaremos nossa análise das alternativas propostas. Para isso

4T
consideraremos duas possibilidades:

T6
I) A < 0: Neste caso temos que P3 = 1. É obvio que quando A < 0, o resultado
da comparação deve sempre ser A < B, já que B é sempre maior ou igual
KS
a zero. Neste caso, fica claro que as alternativas (A), (B) e (E) não estão
N

corretas.
3Y

II) A ≥ 0: Neste caso P3 = 0, e como tanto A como B serão números positivos,


J7

o primeiro bit de B (Q3 ) não pode ser desconsiderado. Logo, a alternativa (C)
R

está incorreta.
4T
T6

Deste modo só nos resta a alternativa (D). Agora vamos analisar o porquê
dela estar correta, nos baseando nos mesmo itens anteriores:
KS

I) A < 0: Como P3 = 1, o resultado de (P3 + Q3) será 1. Como A = 0P2 P1 P0


N
3Y

(logo A ≤ 7) e neste caso B = 1Q2 Q1 Q0 (B > 7), a comparação dará o


resultado A < B, que é o resultado correto.
J7
R

II) A ≥ 0: Como P3 = 0, o resultado de (P3 + Q3) será igual a Q3 . Logo a


4T

comparação de dois números positivos será feita corretamente, considerando


T6

todos os bits de B.

 
Alternativa (D) 


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Questão 10
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/2)
43

KS
N
3Y
J7
Deseja-se projetar um circuito, usando-se apenas um
somador de 4 bits tipo 7483, que converta um número

R
D4D3D2D1D0, em representação BCD de 5 bits (0 a 19),

4T
para um número B4B3B2B1B0, em representação binária

T6
de 5 bits. Para isso, basta zerar Ci e tomar as saídas do
somador, desde que as entradas A3A2A1A0 e B3B2B1B0
sejam, respectivamente,
KS
(A) D3D2D1D0 e 1010
(B) D3D2D1D0 e 0110
N

(C) D3D2D1D0 e D40D40


3Y

(D) D3D2D1D0 e 0D4D40


J7

(E) D3D2D1D0 e D4D4D4D4


R
4T

Resolução:
T6

Em uma representação BDC de 5 bits, os quatro primeiros bits (D3 D2 D1 D0 )


KS

tem pesos binários, podendo representar números entre 0 e 9, enquanto o quinto


bit(D4 ) tem peso decimal, ou seja, ele adiciona 10 quando D4 = 1 e não adiciona
N
3Y

nada quando D4 = 0. Ou seja:


J7

0 a 9 : 0D3 D2 D1 D0
R

10 a 19 : 1D3 D2 D1 D0
4T

Logo, para transformar essa entrada de 5 bits BCD em duas entradas de 4 bits
T6

cada temos que fazer:

I) Se D4 = 0: Nada precisa ser adicionado aos bits D3 D2 D1 D0 .

II) Se D4 = 1: Deve ser adicionado um valor decimal de valor 10 a D3 D2 D1 D0 .


Como 10 decimal corresponde a 1010 em binário, temos que ter como resul-

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tado: D3 D2 D1 D0 + 1010.

Como podemos perceber, o que decide se devemos somar o valor binário


1010 a D3 D2 D1 D0 ou não é o valor de D4 . Logo os dois casos anteriores podem
ser resumidos em:

S = D3 D2 D1 D0 + D4 × (1010) = D3 D2 D1 D0 + D4 0D4 0

KS
Deste modo vemos que a entrada A deve ser igual a D3 D2 D1 D0 e B igual a

N
D4 0D4 0.

3Y
 

J7
Alternativa (C) 


R
4T
T6
KS

Questão 11
N

(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/2)


3Y

44
J7
R
4T
T6

Desconsiderando-se os inversores, a menor soma de


produtos que implementa o mapa acima possui
KS

(A) 3 portas AND de 2 entradas e 1 porta OR de 3 entra-


das.
N

(B) 3 portas AND de 3 entradas e 1 porta OR de 3 entra-


3Y

das.
(C) 2 portas AND de 2 entradas e 1 porta OR de 2 entra-
J7

das.
(D) 2 portas AND de 2 entradas, 1 porta AND de 3 entra-
R

das e 1 porta OR de 3 entradas.


4T

(E) 1 porta AND de 2 entradas, 2 portas AND de 3 entra-


das e 1 porta OR de 3 entradas.
T6

Resolução:

Para realizar a simplificação do Mapa de Karnaugh apresentado, podemos


escolher os seguintes agrupamentos (diferenciados pelas cores):

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BA 00 01 11 10
C
0 D D 1 0
1 1 1 D DX

Primeiramente, perceba que um mesmo agrupamento não pode utilizar ao


mesmo tempo D e D̄, visto que ambos nunca terão o mesmo valor. O campo onde
aparece D̄X deve ser utilizado no agrupamento apenas se gerar uma simplificação

KS
maior, que é o que acontece no nosso caso. Por este motivo assumimos que X = 1
(Atenção: X não é uma entrada como D, X é um sinal arbitrário que podemos

N
3Y
escolher se valerá 0 ou 1, para nosso conveniência).

J7
Deste modo, o agrupamento vermelho resulta na parcela B̄D, o agrupa-

R
mento preto na parcela AC̄D, e o agrupamento azul resulta na parcela C D̄ (uti-

4T
lizamos X = 1). Logo, a saída S do sistema será:

S = B̄D + AC̄D + C D̄
T6
KS

Desconsiderando os inversores, esta lógica pode ser implementada com


N
3Y

duas portas AND de duas entradas (uma para o termo B̄D e outra para o termo
C D̄), uma porta AND de três entradas (para o termo AC̄D), sendo que a saída
J7

dessas três portas AND devem entrar em uma porta OR de três entradas. Então,
R

a saída desta porta OR de três entradas será o sinal S.


4T

 
T6

Alternativa (D) 

KS
N
3Y
J7
R
4T
T6

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Questão 12
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)

A12 A12
A11 A11
A10 A10 A figura ao lado apresenta o esquemático de uma memó-
A9 A9
A8 A8 ria de 8 bits, conectada ao barramento de endereços de
A7 A7 um computador. Pela análise da figura, conclui-se que a
A6 A6
A5 A5 faixa de endereços usada pela memória é
A4 A4 (A) 4000h a 4FFFh
A3 A3
A2 A2 (B) 4000h a 5FFFh

KS
A1 A1 (C) 4000h a 6FFFh
A0 A0
(D) 5000h a 5FFFh

N
A13 (E) 8000h a 9FFFh
A14 CS

3Y
A15

J7
R
Resolução:

4T
T6
No esquemático da memória apresentada, vemos que os bits A13 , A14 e A15
fazem parte de uma lógica que está ligada na entrada CS. A entrada CS (Chip
KS
Select) é a responsável por ativar/desativar o chip de memória, sendo que qndo
CS=1 o chip está ativado. Este mecanismo faz possível a utilização de vários chips
N

de memória em um mesmo sistema, aumentando a capacidade total do banco de


3Y

memória implementado. Neste caso, por exemplo, como temos três bits determi-
J7

nando CS, poderíamos utilizar um total de 8 (23 ) chips de momória iguais a este no
R

banco.
4T

Para que o chip de memória em questão esteja ativado, é necessário que


T6

A13 = 0 e A14 = 1 e A15 = 0, visto que há inversor na entrada de A13 e A15 , e os


três sinais entram em uma porta AND. Um endereço de memória utilizado será do
KS

tipo:
N

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0


3Y
J7

Mas como sabemos que A13 , A14 e A15 devem ser fixos, os endereços uti-
R

lizados por esta memória são na verdade:


4T

010A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0


T6

Logo, o endereço mínimo será:

0100000000000000 = 4000h

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E o endereço máximo será:

0101111111111111 = 5F F F h

Ou seja, o chip de memória em questão utilizará a faixa de endereço entre


4000h e 5FFFh para armazenar os dados de 8 bits.

 
Alternativa (B) 

KS


N
3Y
J7
R
4T
Questão 13
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)

T6
34
Uma unidade aritmética foi construída usando um somador tipo 7483, com entradas A3A2A1A0 (primeiro operando de 4 bits),
B3B2B1B0 (segundo operando de 4 bits) e Ci (carry de entrada), além de portas lógicas auxiliares. Sejam X, Y e Z números de
KS
4 bits e K = K1K0 um número de 2 bits usado para a escolha da operação. Considere as ligações listadas a seguir:
A3 A2 A1 A0 = X3 X2 X1 X0
N

B3 = ( ( K1.Y3 ) + (K1 .Z3) ) Å K0


3Y

B2 = ( ( K1.Y2 ) + (K1 .Z2) ) Å K0


B1 = ( ( K1.Y1 ) + (K1 .Z1) ) Å K0
J7

B0 = ( ( K1.Y0 ) + (K1 .Z0) ) Å K0


Ci = K0
R

Nesse caso, a tabela verdade que será oferecida pela saída do somador é
4T

K1 K0 Saída Somador K1 K0 Saída Somador K1 K0 Saída Somador


0 0 X+Y 0 0 X+Y 0 0 X+Y
T6

(A) 0 1 X –Y (B) 0 1 X –Y+1 (C) 0 1 X –Y – 1


1 0 X+Z 1 0 X+Z 1 0 X+Z
1 1 X–Z 1 1 X –Z+1 1 1 X –Z –1
KS

K1 K0 Saída Somador K1 K0 Saída Somador


N

0 0 X –Y+Z 0 0 X+Y –1
(D) 0 1 X –Y (E) 0 1 X –Y+1
3Y

1 0 X+Z –Y 1 0 X + Z –1
1 1 X –Z 1 1 X – Z +1
J7
R
4T

Resolução:
T6

Para resolver esta questão, temos que saber primeiramente que uma op-
eração A ⊕ B com Ci = 0 representa uma soma binária, e que uma operação
A ⊕ (B ⊕ 1) com Ci = 1 representa uma subtração binária. Ou seja, uma sub-
tração pode ser feita pela soma do primeiro termo (A) com o complemento-um do
segundo termo, tudo somado a 1 (B ⊕ 1 e Ci = 1).

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Ora, com uma rápida análise do enunciado percebemos que K1 é uma var-
iável de seleção, ou seja, quando K1 = 0 a entrada Y é selecionada (pois Y está
multiplicado por K̄1 ) e a entrada Z é desconsiderada (pois Z está multiplicado por
K1 ). Quando K1 = 1 acontece o contrário, Z é selecionado e Y desconsiderado.

A variável K0 aparece no carry de entrada Ci e também na modificação


(complemento-um) do segundo termo, logo fica claro que K0 definirá se a operação
é uma soma ou uma subtração. Com isso já fica evidente que a alternativa correta

KS
é a letra (A), onde a variável de seleção está definida por K1 e a operação por K0 .

N
3Y
A título de esclarecimento, quando K1 = 0 e K0 = 1, temos:

J7
A3 A2 A1 A0 = X3 X2 X1 X0

R
B3 = Y3 ⊕ 1 = Y¯3

4T
B2 = Y2 ⊕ 1 = Y¯2

T6
B1 = Y1 ⊕ 1 = Y¯1
B0 = Y0 ⊕ 1 = Y¯0
KS

Ci = 1
N
3Y

Que corresponde a operação X − Y .


J7

Quando K1 = 1 e K0 = 0, temos:
R
4T

A3 A2 A1 A0 = X3 X2 X1 X0
B3 = Z3 ⊕ 0 = Z3
T6

B2 = Z2 ⊕ 0 = Z2
KS

B1 = Z1 ⊕ 0 = Z1
N

B0 = Z0 ⊕ 0 = Z0
3Y

Ci = 0
J7

Que corresponde a operação X + Z.


R
4T

 
Alternativa (A) 

T6

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Questão 14
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)
31
XYZ
000 001 011 010 110 111 101 100
00 0 d 0 0 0 d 0 0
01 d 0 0 1 1 0 0 1
UV
11 1 0 0 1 1 0 0 1
10 1 0 0 0 0 0 0 1

A tabela acima foi montada com as combinações dos sinais digitais U, V, X, Y e Z, que acarretam a ativação (nível lógico
1) do sinal F. As posições indicadas com d representam situações irrelevantes (don’t care), isto é, situações em que as
correspondentes combinações dos sinais U, V, X, Y e Z não ocorrerão na prática.

KS
Com base na tabela acima, qual é a expressão booleana mais simplificada que corresponde ao sinal F?

N
(A) Z V U+Z X Y (B) Z V U + Z X Y

3Y
(C) Z(V X + U Y) (D) Z(V Y + U Y)

J7
(E) Z(V + U Y)

R
4T
Resolução:

T6
Como é sabido, podemos utilizar d na simplificação do Mapa de Karnaugh
quando isto gerar uma maior simplificação, e podemos desconsiderar d quando
KS
isso não acontecer. Logo, podemos identificar os seguintes agrupamentos:
31
N
3Y

XYZ
000 001 011 010 110 111 101 100
00 0 d 0 0 0 d 0 0
J7

01 d 0 0 1 1 0 0 1
UV
11 1 0 0 1 1 0 0 1
10 1 0 0 0 0 0 0 1
R
4T

A tabela acima foi montada com as combinações dos sinais digitais U, V, X, Y e Z, que acarretam a ativação (nível lógico
1) do sinal F. As posições indicadas com d representam situações irrelevantes (don’t care), isto é, situações em que as
Do agrupamento azulU,resta
V, X, Y eoZ termo Y Z̄Vna,prática.
do agrupamento vermelho resta
T6

correspondentes combinações dos sinais não ocorrerão

Com baseenado
Ȳ Z̄V agrupamento
tabela verde resta
acima, qual é a expressão Ȳmais
booleana . Ou seja:
Z̄Usimplificada que corresponde ao sinal F?
(A) Z V U+Z X Y (B) Z V U + Z X Y
KS

F = Y Z̄V + Ȳ Z̄V + Ȳ Z̄U


(C) Z(V X + U Y) (D) Z(V Y + U Y)
N

(E) Z(V + U Y)
3Y

Porém, esta resposta não consta no gabarito, pois ela ainda pode ser sim-
32
plificada, como segue:
J7

U V
R

S1 S0F = Y Z̄V + Ȳ Z̄V + Ȳ Z̄U


4T

UV
IP0
00 01 11 10
X IP1 F = Z̄(Y V + Ȳ V +
00 Ȳ U
1 ) 0 0 0
T6

Saída W XY 01 0 1 0 1
Y IP2
F = Z̄(V (Y + Ȳ ) +
11 Ȳ U
0 ) 1 0 0
IP3 10 1 1 1 1
Enable F = Z̄(V + Ȳ U )

A figura acima ilustra um multiplexador de 4 entradas para 1 saída e o mapa de Karnaugh a ser implementado para o sinal
digital W através do circuito. Os sinais S1 e S0 são as entradas de controle do integrado, onde S1representa o bit mais 
significativo. O bloco tracejado deverá conter os circuitos que conectarão os sinais X e Y às entradas do multiplexador. A fim
de reproduzir o mapa de Karnaugh, qual é a expressão booleana do circuito que será conectado ao Alternativa
pino IP2? (E) 
(A) XY (B) X Y

(C) X+Y (D) X Å Y


Material de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por quaisquer meios e a qualquer título, a sua
(E) X ≈ Y cópia, divulgação e distribuição. Sujeitando-se o infrator à responsabilização civil e criminal.
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Questão 15
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)
32
U V

S1 S0
UV
IP0
00 01 11 10
X IP1 00 1 0 0 0
Saída W XY 01 0 1 0 1
Y IP2
11 0 1 0 0
IP3 10 1 1 1 1
Enable

KS
A figura acima ilustra um multiplexador de 4 entradas para 1 saída e o mapa de Karnaugh a ser implementado para o sinal

N
digital W através do circuito. Os sinais S1 e S0 são as entradas de controle do integrado, onde S1 representa o bit mais
significativo. O bloco tracejado deverá conter os circuitos que conectarão os sinais X e Y às entradas do multiplexador. A fim

3Y
de reproduzir o mapa de Karnaugh, qual é a expressão booleana do circuito que será conectado ao pino IP2?

J7
(A) XY (B) X Y

(C) X+Y (D) X Å Y

R
4T
(E) X ≈ Y

T6
Resolução:
KS
Do multiplexador de 4 entradas e 1 saída, é sabido que:
N

U V W
3Y

0 0 IP0
J7

0 1 IP1
R

1 0 IP2
4T

1 1 IP3
T6

Como a questão pede apenas o circuito conectado à entrada IP2, nos interessa
apenas quando U = 1 e V = 0. Então, no mapa de Karnaugh dado nos interessa
KS

apenas a coluna que representa U = 1 e V = 0, e esta é a coluna mais a direita do


N

mapa. Esta coluna retirada do mapa dado fica então:


3Y

X Y W10
J7

0 0 0
R

0 1 1
4T

1 1 0
T6

1 0 1

Neste caso, de vista já fica óbvio que a função implementada entre X, Y e IP2 é
um ou-exclusivo. Para conferir, da tabela acima tiramos:
 
W10 = WIP 2 = X̄Y + X Ȳ = X ⊕ Y Alternativa (D) 


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Questão 16
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)
33
Um contador crescente de 4 bits, com clear e load síncronos, oferece a saída Q3Q2Q1Q0. Sabendo-se que o número em
binário 1000 está ligado à sua entrada paralela de carregamento, que a lógica (Q2.Q0) aciona o load e que a lógica (Q3.Q1)
aciona o clear, o número de estados da sequência permanente é
(A) 7
(B) 8
(C) 9
(D) 10
(E) 12

KS
N
Resolução:

3Y
O enunciado diz que tanto o LOAD como o CLEAR são síncronos, ou seja,

J7
a operação (LOAD ou CLEAR) só acontencerá no próximo clock após a validação

R
das condições. A condição para acontecer um LOAD é Q2 = 1 E Q0 = 1, já que

4T
LOAD = Q2 .Q0 . A condição para acontecer um CLEAR é que tanto Q3 como Q1

T6
sejam iguais a 1, já que CLR = Q3 .Q1 . Sabemos que quando um CLEAR acon-
tece o contador é zerado (Q = 0000), e quando um LOAD acontece, o contador é
KS
carregado com o valor de D (que no nosso caso será D = 1000).
N

Adotando que o contador está no modo crescente, a execução acontecerá


3Y

da seguinte forma:
J7

Estado Q3 Q2 Q1 Q0
R
4T

#0 0 0 0 0 (destino da operação CLEAR)


#1 0 0 0 1
T6

#2 0 0 1 0
#3 0 0 1 1
KS

#4 0 1 0 0
N

#5 0 1 0 1 (Q2 .Q0 = 1), LOAD no próximo passo)


3Y

#6 1 0 0 0 (Q = D = 1000, resultado do LOAD)


J7

#7 1 0 0 1
R

#8 1 0 1 0 (Q3 .Q1 = 1), CLEAR no próximo passo


4T
T6

Como pode ser visto na tabela, o contador apresenta apenas nove estados
de sequência permanente, logo a alternativa correta é a letra (C).

 
Alternativa (C) 


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Questão 17
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2010/1)

35
Considere o seguinte código:
architecture comportamento of COMPONENTE is
begin
process (A,G)
begin
if ((G = ‘1’)then
case A is
when “000” => Y <= “11111110”;
when “001” => Y <= “11111101”;

KS
when “010” => Y <= “11111011”;
when “011” => Y <= “11110111”;
when “100” => Y <= “11101111”;

N
when “101” => Y <= “11011111”;

3Y
when “110” => Y <= “10111111”;
when “111” => Y <= “01111111”;
end case;

J7
else
Y <= “11111111”;

R
end if;
end process;

4T
end comportamento;

T6
Este código se refere à arquitetura de um
(A) decodificador com habilitador em nível alto e saídas em nível alto.
(B) decodificador com habilitador em nível alto e saídas invertidas.
(C) decodificador com habilitador em nível baixo e saídas invertidas.
KS
(D) multiplexador com habilitador em nível alto e saídas em nível alto.
(E) multiplexador com habilitador em nível baixo e saídas em nível alto.
N
3Y

Resolução:
J7

Para resolver este tipo de questão precisamos saber interpretar a lógica prin-
R

cipal envolvida, não é necessário conhecer toda a sintaxe. Primeiramente voltare-


4T

mos nossa atenção para o IF/ELSE presente no código:


T6

if ( G = ‘1’) then
KS

...
N

else
3Y

Y <= "11111111";
J7

end if;
R

Neste caso fica claro que o habilitador é a variável G (provavelmente G de Gate), e


4T

percebemos que o bloco compreendido entre o if e o else será executado apenas


T6

quando G = 1, logo podemos concluir que o habilitador é de nível alto. Também


percebemos que, caso o habilitador não estiver em nível alto, a saída Y será igual
a 11111111. Ou seja, o “modo desligado” do componente equivale a deixar todas
as 8 portas em nível alto, logo as saídas são invertidas.

Agora vamos analisar o trecho de código entre os comandos case e end

Material de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por quaisquer meios e a qualquer título, a sua
reprodução, cópia, divulgação e distribuição. Sujeitando-se o infrator à responsabilização civil e criminal.
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case. Então pegamos a primeira linha:

when "000" => Y <= "11111110";

A interpretação desta linha deve ser: Quando a entrada A for igual a 000,
a saída Y será igual a 11111110. Este comportamento é típico de um decodi-
ficador, no nosso caso um decodificador de 3 entradas para 8 (23 ) saídas. Não

KS
confundir este comportamento com um multiplexador, pois este último apenas se-
leciona uma das entradas e a transfere para a saída.

N
3Y
Com a análise anterior já podemos assinalar a alternativa (B) como correta.

J7
Se você analisar mais um pouco o código do componente vai perceber que este
decodificador faz o acionamento (invertido) de uma das 8 portas, tendo como en-

R
4T
trada o valor de A. Veja que quando A = 000, que corresponde a 0 em decimal, a
saída acionada é a zero (bit menos significativo de Y). Quando A = 001, que corre-

T6
sponde a 1 em decimal, a saída acionada é a um (segundo bit menos significativo
de Y). E assim por diante, para as 8 saídas.
KS

 
N

Alternativa (B) 

3Y
J7
R
4T
T6
KS
N
3Y
J7
R
4T
T6

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Questão 18
(Eng. de Equipamentos Jr Eletrônica - Termoaçu 2008/1)

23
Seja um contador binário com os sinais LOAD (carregamento),
EN(enable)e UP (contagem ascendente ou descendente) ativados
em nível alto. Considere EN = 1, UP = 0, D3D2D1D0 = 0101 e
LOAD = Q3, onde D 3D 2D 1D 0 é a entrada paralela e
Q3Q2Q 1Q 0 é a saída. O número de estados da seqüência
permanente é
(A) 4 (B) 5 (C) 6 (D) 7 (E) 8

KS
N
Resolução:

3Y
O primeiro detalhe em relação a esta questão é que o enunciado diz que

J7
U P = 0, ou seja, o contador está no modo decrescente. Outro detalhe é que não

R
há um CLEAR, logo é melhor adotarmos como estado #0 o resultado do LOAD,

4T
que no nosso caso é D = 0101, sendo que a condição para o LOAD ocorrer é

T6
Q3 = 1. Agora podemos analisar o sequenciamento dos estados:
KS
Estado Q3 Q2 Q1 Q0
N

#0 0 1 0 1 (Q = D = 0101, resultado do LOAD)


3Y

#1 0 1 0 0
#2 0 0 1 1
J7

#3 0 0 1 0
R
4T

#4 0 0 0 1
#5 0 0 0 0
T6

#6 1 1 1 1 (Q3 = 1, executar LOAD)


KS

Veja que como já começamos o nosso sequenciamento pelo resultado da


N

operação LOAD, não perdemos tempo com estados não-permanentes. Logo, ve-
3Y

mos que a sequência permanente (que executará ciclicamente) apresenta um total


J7

de 7 estados.
R

 
4T

Alternativa (D) 

T6

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Questão 19
(Eng. de Equipamentos Jr Eletrônica - Termoaçu 2008/1)
25

ABC Y
000 1
001 1
010 0
011 0
100 1
101 1
110 1
111 0

KS
A Tabela Verdade acima mostra a saída Y de um circuito

N
combinacional cujas entradas são as variáveis booleanas A,

3Y
B e C, onde A é o bit mais significativo. A expressão
minimizada da função Y = f (A,B, C) é

J7
Y=A

R
(A)

4T
(B) Y = A .C

T6
(C) Y = A.C + B

(D) Y = A.C + B
KS

(E) Y = C + A .B
N
3Y
J7

Resolução:
R

Para resolver esta questão, basta montarmos um Mapa de Karnaugh de três


4T

entradas, como segue:


T6

B B
KS

A 1 1 0 0
N
3Y

A 1 1 0 1
J7
R

C C C
4T
T6

O agrupamento quádruplo resulta em B̄, e o agrupamento duplo em AC̄.


Logo:
Y = AC̄ + B̄
 
Alternativa (D) 


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Questão 20
(Eng. de Equipamentos Jr Eletrônica - Termoaçu 2008/1)
26

10 A0
12 A1
13 A2
15 A3
9 B0
11 B1
14 B2
1 B3
2 A<Bi A<B 7
3 A=Bi A=B 6
4 A>Bi A>B 5

KS
7485

N
Um 7485, cuja pinagem está indicada na figura acima, é
usado para comparar 2 números de 4 bits sem sinal (0 a 15).

3Y
Para usá-lo como comparador de 2 números com sinal
(8 a +7), onde os números negativos são representados

J7
em complemento 2, três opções são apresentadas:

R
I  trocar os bits mais significativos A3 por B3 e vice-versa

4T
de cada um dos números de 4 bits antes de ligá-los ao
comparador;

T6
II  passar por um inversor o bit mais significativo de cada
número de 4 bits antes de ligá-los ao comparador;
III  passar por um inversor as saídas A>B e A<B.
KS
Está(ão) correta(s) APENAS a(s) opção(ões)
(A) I (B) II (C) III (D) I e II (E) II e III
N
3Y
J7

Resolução:
R

O modo mais prático para resolvermos problemas deste tipo é pegarmos


4T

um exemplo de cada tipo de número (positivo e negativo), e testar as soluções


T6

propostas nas alternativas. Nesta questão escolherei os números decimais +6,


−6, +7 e −7 para testar as alternativas, pois assim posso comparar dois números
KS

negativos, dois positivos, ou um positivo e um negativo.


N

Agora precisamos achar as correspondentes representações binárias dos


3Y

números escolhidos, lembrando que o enunciado diz que números negativos


J7

são o complemento-2 do correspondente número positivo. Para acharmos o


R

complemento-2 de um número primeiros achamos o complemento-1 (invertendo


4T

todos os bits) e somamos 1. Logo, achamos as seguintes representações:


T6

Decimal Binário sem sinal Complemento-1 Complemento-2


+7 0111
-7 0111 1000 1001
+6 0110
-6 0110 1001 1010

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Ou seja, +7 = 0111, −7 = 1001, +6 = 0110 e −6 = 1010. Com isso podemos


começar a avaliar as proposições.

I - Trocar A3 por B3 e vice-versa: Perceba que números negativos apresentam


o bit mais significativos iguais a 1, enquanto nos números positivos esse bit é
igual a 0 (isso é válido para todos os números entre -8 e +7, como pode ser
facilmente deduzido pelo leitor). Logo, ao comparar dois números positivos

KS
ou dois números negativos, nada se alteraria com esta troca, e o resultado

N
da comparação será correto (teste comparar +6 com +7, e -6 com -7). Ao

3Y
compararmos um número negativo com um positivo, o negativo obviamente
deve resultar como o menor. Como os número negativos que apresentam o

J7
bit mais significativo igual a 1, ao trocarmos A3 por B3 e vice-versa o número

R
4T
positivo que passará a ter o bit mais significativo igual a 1, logo será maior, o
que é correto. Logo, este ítem é verdadeiro.

T6
II - Inverter o bit mais significativo: Esta medida leva às mesmas conclusões
KS
do item anterior, a única mudança é que neste caso ao compararmos dois
números de mesmo sinal, o bit mais significativo de cada número estará
N
3Y

trocado, o que não alterará o resultado (pois corresponde a somar ou subtrair


23 aos dois números). Logo este item é verdadeiro.
J7
R

III - Este item é obviamente falso, pois falha para números de mesmo sinal, como
4T

+7 e +6 por exemplo.
T6

 
Alternativa (D) 

KS
N
3Y
J7
R
4T
T6

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Questão 21
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2012/1)

Na figura, é apresentado o circuito de uma porta lógica digital CMOS complementar, onde a rede abaixadora (pull-down)
está faltando.
VDD VDD

Y
W
X

KS
Z

N
S

3Y
W
X Rede

J7
Y Abaixadora
Z

R
4T
O circuito correto para a rede abaixadora dessa porta lógica é

T6
KS
(A) (C)
(B)
N
3Y
J7
R
4T

(D) (E)
T6
KS
N
3Y

Resolução:
J7

Sabemos que para implementar uma porta lógica digital CMOS complemen-
R

tar, acima da saída desejada (no nosso caso S) temos que ter uma função lógi-
4T

ca implementada com transistores PMOS e ligada ao VCC, enquanto que abaixo


T6

desta saída temos que ter a lógica complementar implementada com transistores
NMOS ligada ao terra, chamada de rede abaixadora.

Ora, tiramos facilmente do circuito a função lógica implementada acima de


S como sendo:
S = Z̄(W̄ + X̄ Ȳ )

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onde as variáveis estão barradas por se tratar de transitores PMOS.

Portanto a rede abaixadora deve ser a função complementar daquela imple-


mentada, ou seja:

S̄ = Z̄(W̄ + X̄ Ȳ )
S̄ = Z + (W̄ + X̄ Ȳ )
S̄ = Z + W (X̄ Ȳ )

KS
S̄ = Z + W (X + Y )

N
3Y
A implementação desta função com transistores NMOS é vista na alterna-

J7
tiva E. Perceba que a expressão do circuito PMOS está em função de W̄ , X̄, Ȳ

R
e Z̄, enquanto a expressão do circuito NMOS está em função de W ,X,Y e Z.

4T
Isto decorre naturalmente, já que o nível de acionamento dos transistores do tipo

T6
PMOS e NMOS são complementares (NMOS é ativo-alto e PMOS é ativo-baixo).

 
KS
Alternativa (E) 

N
3Y
J7
R
4T

Questão 22
(Eng. de Equipamentos Jr Eletrônica - Termoaçu 2008/1)
T6

28
+VDD +VDD
KS

C QPC D QPD B QPB


N
3Y

A QPA
J7
R

Y O circuito CMOS da figura ao lado implementa a função lógica


4T

C QNC (A) Y = AB (C + D) (B) Y = ( A + B) (C + D)


T6

(C) Y = CD ( A + B) (D) Y = ( A + B) CD
D QND
(E) Y = AB (C + D)

B QNB A QNA

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Resolução:

Para resolvermos esta questão temos que saber que dois transistores em
série representam a operação AND, enquanto dois transistores em paralelo repre-
sentam a operação OR. Também é preciso saber que o círculo no gate do transistor
informa que ele é ativo-baixo, ou seja, ele é ativado com o complemento do sinal
denotado.

KS
Também sabemos que a construção de lógicas com circuitos CMOS desse
tipo requerem que o sinal de saída (no nosso caso Y) se comunique com VDD

N
3Y
através de uma lógica que é o complemento da lógica que conecta esta saída ao
GN D. No nosso caso a lógica em relação ao VDD representa Y , e a lógica em

J7
relação ao GN D representa Y .

R
4T
A lógica que liga Y a VDD é:

T6
Y = (C + D) + ĀB̄
KS
A lógica que liga Y ao GN D é:
N

Y = CD(A + B)
3Y
J7

Como sabemos que Y = Y , temos que:


R

Y = CD(A + B) = Y
4T
T6

Que corresponde a alternativa (C). Perceba que CD(A + B) = (C +D)+ ĀB̄,


como esperado (basta utilizar os Teoremas de De Morgan para conferir).
KS

 
Alternativa (C) 
N


3Y
J7
R
4T
T6

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Questão 23
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2012/1)

Deseja-se obter um circuito lógico combinacional que rea-


liza a função lógica descrita pelo mapa de Karnaugh.
YZ
00 01 11 10
WX
00 0 X 0 0
01 0 0 1 X

KS
11 X 0 X 1
10 1 X 0 1

N
3Y
Entretanto, dispõe-se apenas de circuitos integrados
74HC00 (NAND).

J7
Dessa forma, o circuito que realiza a função lógica descri-
ta no mapa é

R
Y Z

4T
Y
X
(A) (B)

T6
F X F

W W
KS
X Y
N

Y Z
(C)
3Y

(D)
Z F F
J7

W W
R

X
4T

Y
(E)
F
T6

W
KS

Resolução:
N
3Y

O primeiro passo é retirarmos uma expressão minimizada da saída F do


J7

mapa de Karnaugh apresentando, lembrando de utilizar os valores não fixados ‘X’


nos agrupamentos quando isso implicar em uma maior simplificação. Fazendo os
R
4T

agrupamentos mostrados abaixo:


T6

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YZ
00 01 11 10
WX
00 0 X 0 0
01 0 0 1 X
11 X 0 X 1
10 1 X 0 1

KS
Chegamos diretamente à expressão:

N
3Y
F = XY + W Z̄

J7
Porém esta expressão, por apresentar a função OR, não é diretamente im-

R
4T
plementável por portas lógicas do tipo NAND. Por isso vamos fazer uma dupla
negação nesta expressão, e nos valer do teorema de DeMorgan para deixar esta

T6
expressão como sendo apenas multiplicação de termos, como segue:
KS
N

F = XY + W Z̄
3Y

F = XY + W Z̄
J7

F = (XY )(W Z̄)


R
4T
T6

Agora podemos implementar esta expressão lógica facilmente, utilizando


para isso 4 portas NAND. Uma porta NAND implementa XY , outra porta NAND
KS

com suas entradas interligadas implementa Z̄, outra porta NAND implementa en-
N

tão W Z̄. Uma última porta NAND então finalmente implementa o inverso da multi-
3Y

plicação destes dois termos, resultando na saída F.


J7

A interligação correta entre as 4 portas NAND que implementam a função F


R

aparece na alternativa C.
4T

 
T6

Alternativa (C) 


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Questão 24
(Eng. de Equipamentos Jr Eletrônica - Refap 2007)

23
Uma função booleana com quatro variáveis de entrada é as-
sim definida:

f  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD

Utilizando técnicas de minimização da Álgebra Booleana, a


função mínima (fmin) obtida é:

KS
(A) fmin  A B  CD

N
(B) fmin  BC  A

3Y
(C) fmin  AB  C D

J7
(D) fmin  CD  AD

R
(E) fmin  A D  CD

4T
T6
Resolução:
KS
Para resolver esta questão, basta montarmos o Mapa de Karnaugh e re-
N

alizarmos as simplificações. O Mapa de 4 entradas então ficará:


3Y
J7

C C
R

0 1 1 0 B
4T

A
T6

0 1 1 0
B
KS

0 0 1 0
A
N

B
3Y

0 0 1 0
J7

D D D
R
4T

Sendo que do agrupamento preto resta o termo AD, e do agrupamento


T6

vermelho resta o termo CD. Logo, a expressão simplificada será:

fmin = AD + CD

 
Alternativa (E) 


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Questão 25
(Eng. de Equipamentos Jr Elétrica - Petrobras 2010/1)
65

Y W

KS
A figura acima ilustra o circuito digital que gera o sinal W a
partir dos sinais binários X, Y e Z. A expressão booleana

N
do sinal W em função de X, Y e Z é

3Y
(A) X(Y + Z)
(B) XY + YZ

J7
(C) X(Y + Z)

R
(D) XY + YZ

4T
(E) XY + YZ

Resolução:
T6
KS

Do circuito tiramos diretamente a expressão:


N
3Y

W = (X + Y ) ⊕ Y Z
J7

Sabendo que A ⊕ B = AB + AB, e utilizando os Teoremas de De Morgan podemos


R

desenvolver a expressão como segue:


4T
T6

W = (X + Y ) ⊕ Y Z
= (X + Y )Y Z + (X + Y )Y Z
KS

= X̄ Ȳ Y Z + (X + Y )(Y + Z)
N

= 0 + X(Y + Z) + Y (Y + Z)
3Y

= 0 + XY + XZ + Y Y + Y Z
J7

= 0 + XY + XZ + 0 + Y Z
R

= XY + XZ + Y Z
4T
T6

Como visto, não chegamos na expressão mínima. Ainda é possível reduzir


o resultado algebricamente, mas não é trivial. Por este motivo o melhor a se fazer
nesta etapa é montar um Mapa de Karnaugh para realizar a simplificação, como
segue:

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Y Y

X 0 0 0 1

X 1 1 0 1

Z Z Z

KS
N
Da simplificação no Mapa de Karnaugh tiramos diretamente que:

3Y
J7
W = XY + Y Z

R
 

4T
Alternativa (B) 


T6
KS
N
3Y

Questão 26
(Eng. de Equipamentos Pleno Eletrônica - Petrobras 2006)
J7

23
R
4T
T6
KS
N
3Y

A figura acima ilustra um circuito contendo o chip 7483


J7

(somador de 4 bits). Este circuito vai operar os números


A = A3 A2A1A0 e B = B 3B2B1B0, resultando nas saídas
R

S = S3S2S1S0 e C0 (carry da operação). As variáveis A, B e


4T

S podem assumir valores no conjunto {0, 1, 2, 3,... , 15}.


Considere as seguintes afirmativas:
T6

I - Se A>B, então C0 = 1
II - Se B>A, então S = B - A
III - Se A = B, então S = 0 e C0 = 0

A(s) afirmativa(s) correta(s) é(são) apenas:


(A) I (B) II (C) III (D) I e III (E) II e III

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Resolução:

Antes de julgarmos os itens faremos uma breve análise do circuito. Perceba


que o que está sendo executado neste circuito é a soma de um número
de quatro bits (A) com o complemento-dois de outro número (B). Lembrando
que o complemento-dois de um número consiste em primeiramente fazer o
complemento-um (feito pelos inversores, no circuito) e em seguida somar 1 ao
resultado (o que é feito pela entrada Ci , o carry de entrada, que está ativa).

KS
Ou seja, o circuito apresentado realiza a seguinte operação: S = A+(B̄ +1).

N
3Y
Mas sabemos que esta sequência de operações é comumente utilizada para exe-
cutar uma subtração, ou seja, a operação equivalente seria: S = A − B. Sabendo

J7
isso, julguemos os itens.

R
4T
I - VERDADEIRO. CO = 1 indica que houve um “estouro” na operação, ou seja,

T6
o resultado não pode ser representado apenas por 4 bits. Como B < A,
se fizermos o complemento-dois de B (o que é feito pelos inversores no
KS
circuito apresentado, mais Ci ) e somarmos com A, sempre acontecerá um
N

carry out. Por exemplo, se A = 1010 (10 decimal) e B = 1001 (9 decimal),


3Y

o complemento-dois de B será igual a 0111, logo A + (B̄ + 1) = 10001, ou


J7

seja, o resultado de quatro bits será 0001 (1 em decimal, ou seja, 10-9, como
esperávamos) e CO = 1, como afirma o item. Perceba que isso é válido para
R
4T

todas as bases numéricas, desde que utilizado o correto complemento.


T6

II - FALSO. Podemos provar que este item é falso por um simples contra-
exemplo. Veja, se A = 1011 (11 decimal) e B = 1100 (12 decimal), B − A = 1.
KS

Mas S = A + (B̄ + 1) = 1011 + 0100 = 1111, onde 1111 representa 15 na base


decimal. Logo, S 6= B − A, o que é obvio já que sabemos que S = A − B.
N
3Y

III - FALSO. Se A = B, S = A + (B̄ + 1) = A + (Ā + 1) = 10000, o que resulta em


J7

S = 0 e CO = 1.
R

 
4T

Alternativa (A) 

T6

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Questão 27
(Eng. de Termelétrica Jr Eletrônica - Termoaceará 2009)
27
X
Y
F

A figura acima ilustra o circuito digital que relaciona o sinal


F com os sinais binários de entrada X, Y e Z. De acordo

KS
com o circuito, a expressão booleana mais simplificada de
F em função de X, Y e Z é

N
(A) F = X Z + X Y Z (B) F = X Z + X Y Z

3Y
(C) F = X Z + X Y Z (D) F = X Z + X Y Z

J7
(E) F = X Z + X Y Z

R
4T
Resolução:

T6
Diretamente do circuito tiramos a seguinte expressão:
KS
F = XY + (X ⊕ Z)
N
3Y

Utilizando os Teoremas de De Morgan e álgebra de Boole podemos simpli-


ficar a expressão como segue:
J7
R

F = XY + (X ⊕ Z)
4T

= XY (X ⊕ Z)
T6

= (X̄ + Ȳ )(X Z̄ + X̄Z)


= X̄X Z̄ + X̄Z + X Ȳ Z̄ + X̄ Ȳ Z
KS

= 0 + X̄Z (1 + Ȳ ) +X Ȳ Z̄
N

| {z }
=1
3Y

= X̄Z + X Ȳ Z̄
J7
R

Obs.: Outra maneira de chegar ao mesmo resultado seria desenvolver al-


4T

gebricamente apenas até termos somas de termos multiplicados (como na quarta


T6

linha do desenvolvimento apresentado) e então passar esta expressão para um


Mapa de Karnaugh e fazer as simplificações. Ou ainda, partindo da expressão
inicial, montar uma tabela-verdade e logo após utilizar um Mapa de Karnaugh.

 
Alternativa (C) 


Material de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por quaisquer meios e a qualquer título, a sua
reprodução, cópia, divulgação e distribuição. Sujeitando-se o infrator à responsabilização civil e criminal.
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Questão 28
(Eng. de Termelétrica Jr Eletrônica - Termoaceará 2009)
28
Y J Q QB
K B
CLK

Q QA
J A
K

KS
Quando o circuito ilustrado na figura acima estiver no esta-
do QBQA = 00, com Y = 1, os flip-flops B e A executarão,

N
respectivamente, as operações de

3Y
(A) set e reset. (B) set e hold.
(C) reset e reset. (D) reset e toggle.

J7
(E) toggle e reset.

R
4T
Resolução:

T6
Para resolvermos esta questão, primeiramente temos que relembrar a
tabela-verdade de um Flip-Flop JK, que é a seguinte:
KS

J K Qi+1
N
3Y

0 0 Qi
0 1 0
J7

1 0 1
R

1 1 Qi
4T
T6

Sabendo que QA = QB = 0 e Y = 1, nos baseamos no circuito para es-


crevemos as expressões de JB e KB :
KS

JB = Ȳ QA = 0 × 1 = 0
N

KB = J B = 1
3Y

Como JB = 0 e KB = 1, o Flip-Flop B executará um RESET.


J7
R

Analogamente para o Flip-Flop A temos:


4T

JA = QB = 0
T6

KA = Y QA = 1 × 1 = 1

Logo, como JA = 0 e KA = 1, o Flip-Flop A executará um RESET.


 
Alternativa (C) 


Material de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por quaisquer meios e a qualquer título, a sua
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Questão 29
(Eng. de Equipamentos Jr Eletrônica - Petrobras 2012/1)

Deseja-se construir um contador digital binário de dois bits Para implementar esse contador, foram empregados dois
com um sinal de controle Z, onde a contagem é crescente flip-flops tipo D, conforme mostrado na figura abaixo,
quando Z = 1 e decrescente quando Z = 0, conforme ilus- onde QX representa o bit mais significativo, e QY, o menos
trado no diagrama de estados. significativo.
Z=0
DX
00 Z=1 11

D Q D Q
Z=1

Z=1

Z=0
Z=0

KS
Q Q

N
01 Z=1 10

3Y
CLK
Z=0
QX QY

J7
Assim, o circuito combinacional a ser empregado para produzir o sinal de comando DX deve realizar a seguinte

R
função lógica:

4T
(A) Z (Q X Å Q Y ) (C) Z + (Q X Å Q Y ) (E) Z Å (Q X Å Q Y )

T6
(B) Z Å (Q X Å Q Y ) (D) Z + (Q X Å Q Y )
KS
Resolução:
N
3Y

Como podemos perceber, o valor de QY sempre deverá comutar entre os


valores 0 e 1, independentemente do valor de Z. Por este motivo que a lógica só
J7

atua em DX , a entrada do flip-flop da esquerda.


R
4T

Bem, baseando-se no diagrama de estados fornecido, podemos elaborar


uma tabela-verdade para a saída DX , como segue:
T6

Z QX QY DX
KS

0 0 0 1
N

0 0 1 0
3Y

0 1 0 0
J7

0 1 1 1
R

1 0 0 0
4T

1 0 1 1
T6

1 1 0 1
1 1 1 0

Tirando a expressão diretamente da tabela, para as linhas onde DX = 1


(linhas 1, 4, 6 e 7), temos:

DX = Z̄ Q̄X Q̄Y + Z̄QX QY + Z Q̄X QY + ZQX Q̄Y

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Agora vamos trabalhar algebricamente para simplificar esta expressão:

DX = Z̄ Q̄X Q̄Y + Z̄QX QY + Z Q̄X QY + ZQX Q̄Y


DX = Z̄(Q̄X Q̄Y + QX QY ) + Z(Q̄X QY + QX Q̄Y )
DX = Z̄(QX QY ) + Z(QX ⊕ QY )
DX = Z̄(QX ⊕ QY ) + Z(QX ⊕ QY )
DX = Z (QX ⊕ QY )

KS
DX = Z ⊕ (QX ⊕ QY )

N
 

3Y
Alternativa (B) 


J7
R
Lembrando que utilizamos as seguintes relações (que o leitor deve lembrar):

4T
A ⊕ B = AB̄ + ĀB

T6
A B = AB + ĀB̄
KS
A B =A⊕B
N

A⊕B =A B
3Y
J7
R
4T
T6
KS
N
3Y
J7
R
4T
T6

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Questão 30
(Eng. de Equipamentos Jr Eletrônica - Eletronuclear 2010)

41
O sinal V é gerado a partir da combinação dos sinais
digitais W, X, Y e Z, segundo a expressão booleana:
V=S1+S2, onde S1 = W X Z + W X Y + W Y Z e

S2 = W X Z + W X Y + W Y Z . A expressão mais
simplificada do sinal V é
(A) V = W X Z + W X Y + W X Z + W X Y

KS
(B) V = W X Z + W X Y + W Y Z + X Y Z

N
(C) V = W X Z + W X Y + W Y Z + X Y Z

3Y
(D) V = W X Z + W X Y + W Y Z + X Y Z

J7
(E) V = W X Z + W X Y + W Y Z + X Y Z

R
4T
T6
Resolução:

A forma mais simples de resolver este problema é transferir S1 e S2 direta-


KS
mente para um Mapa de Karnaugh de quatro entradas e então realizar as simplifi-
N

cações, como segue:


3Y
J7

Z Z
R

0 1 1 0 Y
4T

X
T6

1 1 0 0
Y
KS

0 1 1 0
N

X
3Y

0 0 1 1 Y
J7

W W W
R
4T
T6

As quatro simplificações assinaladas no mapa resultam na expressão:

V = W̄ X̄Z + W̄ X Ȳ + W XZ + W X̄Y

 
Alternativa (A) 


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Questão 31
(Eng. de Equipamentos Jr Eletrônica - Eletronuclear 2010)
42

Considere A = A3A2A1A0 e B = B3B2B1B0 dois números de


4 bits com sinal e variando de –8 a +7. Deseja-se realizar
uma comparação de magnitude entre A e B usando um
comparador tipo 7485, mostrado na figura a seguir, prepa-
rado para operar dois números sem sinal (0 a +15).
10 A0
12 A1
13 A2
15 A3

KS
9 B0
11 B1
14

N
B2
1 B3

3Y
}
2 7
A<Bi A<B
3 6
A=Bi A=B Saídas
4 5

J7
A>Bi A>B

7485

R
Ao se colocar A e B nas entradas do comparador e ativar

4T
adequadamente as entradas de cascateamento, foram
feitas as afirmativas a seguir.

T6
I - Se A e B forem positivos, as saídas oferecerão cor-
retamente os resultados.
KS
II - Se A e B forem negativos, as saídas oferecerão cor-
retamente os resultados.
III - Se A for positivo e B, negativo, as saídas A<B e A>B
N

sempre oferecerão os resultados errados.


3Y

Está correto o que se afirma em


J7

(A) I, apenas.
(B) I e II, apenas.
R

(C) I e III, apenas.


(D) II e III, apenas.
4T

(E) I, II e III.
T6

Resolução:
KS

I - VERDADEIRO. Como o 7485 é feito originalmente para comparar dois


N
3Y

números positivos, é óbvio que os resultados serão os corretos.


J7

II - VERDADEIRO. Para verificar, ao compararmos -7 (1001) com -6 (1010), o


R

resultado será -7 < -6, já que 1001 < 1010, o que é o resultado correto.
4T

III - VERDADEIRO. O que difere um número negativo de um positivo em binário


T6

é o valor do bit mais significativo. Nos números negativos esse bit vale 1,
enquanto nos positivos vale 0. Neste caso o 7485 dirá que o número negativo
é maior que o positivo, ou seja, as saídas A>B e A<B estarão invertidas.
 
Alternativa (E) 


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Questão 32
(Eng. de Equipamentos Jr Eletrônica - Eletronuclear 2010)
43
A notação (n)p representa o número n na base p. O valor
da expressão
S = (00101111)2 + (60)8 + (55)10 + (2A)16
na base hexadecimal é
(A) (A0)16 (B) (AF)16
(C) (B4)16 (D) (B8)16
(E) (C0)16

KS
N
3Y
Resolução:

J7
Esta questão é simples, e apenas quer avaliar se o candidato está treinado

R
em conversões de base. Como o resultado está em hexadecimal, primeiro con-

4T
verteremos todas as parcelas para hexadecimal:

T6
(00101111)2 = (0010 1111)2 = (2F )16
(60)8 = (110 000)2 = (0011 0000)2 = (30)16
KS

(55)10 = (37)16
N
3Y

Agora basta somarmos todos os termos:


J7

S = (2F )16 + (30)16 + (37)16 + (2A)16 = (C0)16


R
4T

Obs.: É importante que o candidato saiba fazer todas essas conversões


T6

entre bases. Lembrando que as conversões entre as bases 2, 8 e 16 são diretas,


visto que estas são múltiplas de 2.
KS

 
N

Alternativa (E) 

3Y
J7
R
4T
T6

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Questão 33
(Eng. de Equipamentos Jr Eletrônica - Eletronuclear 2010)

44
Analise as arquiteturas que descrevem 3 componentes
A, B e C.

Componente A:
===========
architecture comportamento of COMP_A is
begin
process(A,G)
begin

KS
if (G = ‘0’) then Y <= A;
else Y <= ‘Z’;
end if;

N
end process;
end comportamento;

3Y
Componente B:

J7
===========
architecture comportamento of COMP_B is

R
begin
process (CLK,D)

4T
begin
if (CLK = ‘1’) then Q <= D;

T6
end if;
end process;
end comportamento;
KS
Componente C:
===========
architecture comportamento of COMP_C is
N

begin
3Y

process (CLK)
begin
J7

if (CLK’event and CLK = ‘1’) then


if (EN = ‘1’) then VAL <= VAL + “0001”;
R

end if;
end if;
4T

end process;
Q <= VAL;
T6

end comportamento;

As arquiteturas de A, B e C se referem, respectivamente, a


(A) buffer tri-state, flip-flop D por borda e somador.
KS

(B) buffer tri-state, flip-flop D por borda e contador.


(C) buffer tri-state, latch D e contador.
N

(D) buffer tri-state, latch D e somador.


(E) buffer bidirecional, latch D e somador.
3Y
J7

Resolução:
R
4T

I - Componente A: Analisando o código do componente A, percebemos que


T6

quando G = 0 a saída Y assume o valor de A, que pode ser 0 ou 1. Quando


G = 1 a saída Y assume o estado Z, que representa alta impedância (circuito
aberto). Este é o comportamento típico de um buffer tri-state.

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II - Componente B: Como a condição para a mudança da saída Y depende


apenas do estado do clock (CLK = 1), trata-se de um Latch D. Se fosse
um Flip-Flop D, ele seria sensível à borda do clock, como é o caso do com-
ponente C.

III - Componente C: Como este componente apresenta como entrada apenas o


clock (CLK), trata-se de um contador. Se fosse um somador, exigiria no
mínimo mais duas entradas. Perceba o comportamento típico de um conta-

KS
dor, que é o incremento de uma varíavel a cada borda de clock, e posterior

N
atualização da saída com este valor incrementado.

3Y
 

J7
Alternativa (C) 


R
4T
Questão 34 T6
KS
(Eng de Equipamentos Jr Eletrônica - Petrobras 2011)
51
N
3Y
J7
R
4T
T6
KS

Considerando que os flip-flops da figura acima comecem


zerados, o número de estados que se repetem indefinida-
N

mente é
3Y

(A) 3
(B) 4
J7

(C) 5
(D) 6
R

(E) 8
4T
T6

Resolução:

Nomeamos o Flip-Flop mais a esquerda de ‘1’, sua saída de Q1 e sua en-


trada de D1 . O Flip-Flop do meio será o ‘2’, com saída Q2 e entrada D2 . O Flip-Flop
mais a direita será o ‘3’, com saída Q3 e entrada D3 . Agora vamos identificar as
“leis de evolução” do sistema:

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1. Sendo n o número do estado e i o número do Flip-Flop, temos que


Qi [n] = Di [n − 1], por se tratar de Flip-Flops D.

2. D1 [n] = Q2 [n].Q3 [n], segundo o circuito.

3. D2 [n] = Q1 [n], segundo o circuito.

4. D3 [n] = Q3 [n], segundo o circuito.

KS
Agora podemos montar uma tabela onde realizaremos a evolução dos esta-

N
dos, nos baseando nas quatro “leis” citadas acima. Como foi dito que os Flip-Flops

3Y
começam zerados, então Q1 = Q2 = Q3 = 0, D1 = 0.0 = 0, D2 = 0̄ = 1 e

J7
D3 = 0̄ = 1, o que representa nosso estado número 0 (n = #0 na tabela a seguir).
Agora montamos a tabela e vamos executar as evoluções dos estados até notar-

R
4T
mos uma repetição de estado:

T6
n Q1 D1 Q2 D2 Q3 D3
#0 0 0 0 1 0 1
KS

#1 0 1 1 1 1 0
N

#2 1 0 1 0 0 1
3Y

#3 0 0 0 1 1 0
J7

#4 0 0 1 1 0 1
R

#5 0 1 1 1 1 0
4T
T6

Perceba que o estado #5 é igual ao estado #1, ou seja, o circuito ficará


repetindo indefinidamente os estados #1, #2, #3 e #4. Logo, há 4 estados que se
KS

repetem indefinidamente.
N

 
Alternativa (B) 
3Y


J7
R
4T
T6

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Questão 35
(Profissional de Eletrônica Jr - Petrobras Distr. 2008)

29
A seguir são apresentados circuitos combinacionais cujas entradas X, Y e Z são sinais digitais. Qual o circuito que atende à
expressão ?

X
(A) Y
S
Z X
Y
(D) S

KS
X
Z
(B) Y
S

N
X
Z

3Y
Y
(E)
S

J7
X Z
(C) Y

R
S

4T
Z

Resolução:
T6
KS
Resolveremos essa questão algebricamente:
N
3Y

S = XY Z + X̄Y Z̄ + X Ȳ Z̄ + X̄ Ȳ Z
J7

= X (Y Z + Ȳ Z̄) +X̄ (Y Z̄ + Ȳ Z)
| {z } | {z }
R

Y ⊕Z Y ⊕Z
4T

Se fizermos Y ⊕ Z = A, temos:
T6

S = X Ā + X̄A
KS

=X ⊕A
= X ⊕ (Y ⊕ Z)
N
3Y

= (X ⊕ Y ) ⊕ Z
J7

A resposta que apresenta o ou-exclusivo de X, Y e Z é a alternativa (B).


R
4T

Perceba que é muito recomendável que o candidato saiba diretamente de cabeça


que A ⊕ B = AB̄ + ĀB, e que A ⊕ B = AB + ĀB̄.
T6

 
Alternativa (B) 


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29
A seguir são apresentados circuitos combinacionais cujas entradas X, Y e Z são sinais digitais. Qual o circuito que atende à
expressão ?
Questão 36
X (Profissional de Eletrônica Jr - Petrobras Distr. 2008)
30 (A) Y
S
Z Mapa de Karnaugh do sinal F Tabela Verdade do sinal H
BC F G H
X 00 01 11 10
0 0 1
0 1 0 0 0
(B) Y A 0 1 0
1 0 0 1 S 1 1 0 0
Z 1 1 0

A figura acima apresenta o Mapa de Karnaugh do sinal digital F, gerado a partir dos sinais A, B e C, e a tabela verdade do

KS
X
sinal H, gerada a partir de um circuito combinacional entre os sinais F e G. Em um determinado momento, os sinais A, C e H
apresentam,
Y respectivamente, os níveis lógicos 0, 1 e 0. Com relação aos níveis lógicos dos sinais B e G nesta situação,
(C)
pode-se afirmar que S

N
(A) ambos os sinais apresentam o nível lógico 0.
Z

3Y
(B) esta situação independe do nível lógico do sinal B, mas o do sinal G é 1.
(C) esta situação independe do nível lógico do sinal G, mas o do sinal B é 0.
(D) o nívelXlógico do sinal B é 0 e o do sinal G é 1.

J7
(E) o nível lógico do sinal B é 1 e o do sinal G é 0.
Y
(D) S

R
Z

4T
Resolução:
X

T6
Y
Nos é dado que A = 0,S C = 1 e H = 0. No Mapa de Karnaugh apresentado,
(E)

assinalamos
Z em vermelho as posições onde A = 0, e em azul as posições onde
KS
C=
30
1.
N
3Y

Mapa de Karnaugh do sinal F Tabela Verdade do sinal H


BC F G H
J7

00 01 11 10
0 0 1
0 1 0 0 0
A 0 1 0
R

1 0 0 1 1 1 0 0
4T

1 1 0
T6

A figura acima apresenta o Mapa de Karnaugh do sinal digital F, gerado a partir dos sinais A, B e C, e a tabela verdade do
sinal H, gerada a partir de um circuito combinacional entre os sinais F e G. Em um determinado momento, os sinais A, C e H
Daapresentam,
interseção respectivamente,
destas duas os níveis lógicos 0,(assinalado
regiões 1 e 0. Com relação
em aosamarelo)
níveis lógicosvemos
dos sinaisque
B e Gonesta situação,
sinal F
pode-se afirmar que
KS

só (A)
podeambos os sinais
ser igualapresentam
zero, logoo nível lógicosituação
esta 0. independe do sinal B.
(B) esta situação independe do nível lógico do sinal B, mas o do sinal G é 1.
(C) esta situação independe do nível lógico do sinal G, mas o do sinal B é 0.
N

Sabendo
(D) o nível lógico do que
sinal B F
é0e =o do e HG é=1. 0, somos levados à segunda linha da tabela
0 sinal
3Y

(E) o nível lógico do sinal B é 1 e o do sinal G é 0.


verdade (assinalada em verde), e nesta linha vemos que o valor de G deve ser
J7

igual a 1. 8
PROFISSIONAL JÚNIOR
FORMAÇÃO: ENGENHARIA ELETRÔNICA
R

 
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4T

Alternativa (B) 

T6

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_
Questão 37
(Profissional de Eletrônica Jr - Petrobras Distr. 2008)
31

A Mapa de Karnaugh do sinal G


Circuito G
B BC
Digital 00 01 11 10
C H 0 1 0 1 0
A
1 0 1 1 1

KS
A figura acima apresenta parte de um circuito digital e o Mapa de Karnaugh do sinal G, gerado a partir dos sinais A, B e C.
Neste caso, o Mapa de Karnaugh correspondente ao sinal H é

N
BC BC
00 01 11 10 00 01 11 10

3Y
(A) 0 0 0 1 0 (B) 0 1 0 1 1
A A
1 0 1 0 1 1 0 0 0 0

J7
BC BC

R
00 01 11 10 00 01 11 10

4T
(C) 0 1 1 1 1 (D) 0 0 1 1 0
A A
1 1 0 0 0 1 0 1 1 1

T6
BC
00 01 11 10
KS
(E) 0 0 0 1 0
A
1 0 1 0 0
N
3Y

Resolução:
J7
R

Perceba que, toda vez que a saída da porta XOR for igual a 1, a saída H
4T

será igual a G, e sempre que a saída da porta XOR for igual a 0, G será zero.
T6

Como sabemos que a porta XOR resultará em 0 somente quando A = B, basta


identificar as regiões do Mapa de Karnaugh onde temos A = B, e colocar 0 nessas
KS

posições. As posições restantes (A 6= B) devem permaner inalteradas. A figura


abaixo
31 ilustra esta operação:
N

Mapa de Karnaugh do sinal G


3Y

A=B=0
BC BC
00 01 11 10
J7

00 01 11 10
0 1 0 1 0 0 0 0 1 0
A A
R

1 0 1 1 1 1 0 1 0 0
4T

A=B=1
T6

A figura acima apresenta parte de um circuito digital e o Mapa de Karnaugh do sinal G, gerado a partir dos sinais A, B e C.
Neste caso, o Mapa de Karnaugh correspondente ao sinal H é
Como podeBC
ser visto, o resultado desta operação resulta na alternativa (E).
BC
00 01 11 10 00 01 11 10
 

_
(A) 0 0 0 1 0 (B) 0 1 0 1 1
A A Alternativa (E) 
1 0 1 0 1 1 0 0 0  0
BC BC
00 01 11 10 00 01 11 10
(C) 0 1 1 1 1 (D) 0 0 1 1 0
A A
1 1 0 0 0 1 0 1 1 1

Material de uso exclusivo do Comprador Cód. T64TRJ73YNKS. Sendo vedada, por quaisquer meios e a qualquer título, a sua
reprodução, cópia, divulgação e distribuição. Sujeitando-se o infrator à responsabilização civil e criminal.
(E)
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Questão 38
(Profissional de Eletrônica Jr - Petrobras Distr. 2008)
32

BARRAMENTO DECODIFICADOR
DE ENDEREÇOS A Y0
B Y1
A0 C Y2 O circuito apresentado na figura ao lado é um
A1 decodificador de endereços, onde o A8 é o bit mais sig-
Y3
nificativo do barramento de endereços. Para ativar o bit
A2 Y4
Y3 do decodificador, o endereço que deverá ser escrito
A3 G1 Y5 no barramento, na base 10 é

KS
A4 G2A Y6 (A) 129
A5 G2B Y7 (B) 130

N
A6 (C) 131

3Y
A7 (D) 135
(E) 139
A8

J7
Dados do decodificador:

R
0, habilita 0, Yi  1 i
0,7

4T
G2A + G2B = G1 =
1, Yi  1 i
0,7 1, habilita
A, B, C ativa Yi=0, onde A é o bit menos significativo

T6
KS
Resolução:
N

Primeiramente sem considerar os habilitadores, sabemos que para ativar a


3Y

saída Y3 do decodificador, temos que ter o valor binário correspondente ao decimal


J7

3, nas entradas A,B e C, lembrando que A é o bit menos significativo. Deste


R

modo, CBA = 011, o que implica em A2 A1 A0 = 011.


4T

Agora vamos analisar os habilitadores. Como pode ser visto, G1 está ligado
T6

diretamente a A7 , e G1 = 1 habilita o decodificador, logo temos que ter A7 = 1. As


expressões para G2A e G2B são:
KS

G2A = A4 + A5 + A6
N

G2B = A3 + A8
3Y
J7

Portanto fica claro que para G2A + G2B = 0 (a “bolinha” nestas entradas re-
R

presentam entradas ativo-baixa), temos que ter A3 = A4 = A5 = A6 = A8 = 0.


4T

Agora que temos todos os estados do barramento de endereços, basta converter-


T6

mos para decimal, como segue:

A8 A7 A6 A5 A4 A3 A2 A1 A0 = 010000011 = 27 + 21 + 20 = 128 + 2 + 1 = 131

 
Alternativa (C) 


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Questão 39
(Profissional de Eletrônica Jr - Petrobras Distr. 2008)

44
O código a seguir será enviado para uma fábrica com o
intuito de produzir um circuito integrado.

architecture comportamento of CKT is


begin
process (CLK,PST)
begin

KS
if (PST = ‘1’) then
Q <= ‘1’;
elsif (CLK’event and CLK = ‘1’)

N
then

3Y
if (CLR = ‘1’) then Q <= ‘0’;
else Q <= D;

J7
end if;

R
end if;
end process;

4T
end comportamento;

T6
Este código se refere a um
(A) latch D com clear assíncrono e preset assíncrono.
KS
(B) flip-flop D com clear síncrono e preset síncrono.
(C) flip-flop D com clear assíncrono e preset síncrono.
N

(D) flip-flop D com clear assíncrono e preset assíncrono.


(E) flip-flop D com clear síncrono e preset assíncrono.
3Y
J7
R

Resolução:
4T

I - Como vemos a presença de uma sentença que leva em consideração tanto


T6

o estado do clock como sua borda [CLK ’ event and CLK = ‘1’], e não apenas
seu estado, vemos que trata-se de um Flip-Flop tipo D, e não de um Latch
KS

D.
N
3Y

II - Como a leitura do clear [ if(CLR = ‘1’) ] acontece dentro do if que avalia o


clock, então podemos dizer que o clear é síncrono.
J7
R

III - Como a leitura do preset [ if(PST = ‘1’) ] acontece fora do if que avalia o
4T

clock, então podemos dizer que o preset é assíncrono.


T6

 
Alternativa (E) 


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Questão 40
(Profissional de Eletrônica Jr - Petrobras Distr. 2008)
45

+VCC

B PMOS2

A PMOS1

KS
A B
NMOS1 NMOS2

N
3Y
Na porta lógica apresentada na figura acima, quando A = 1
e B = 0, os transistores PMOS1, PMOS2, NMOS1 e NMOS2,

J7
respectivamente, estarão

R
(A) cortado, conduzindo, conduzindo e cortado.

4T
(B) cortado, cortado, conduzindo e conduzindo.
(C) cortado, cortado, conduzindo e cortado.

T6
(D) conduzindo, conduzindo, cortado e cortado.
(E) conduzindo, cortado, cortado e conduzindo.
KS

Resolução:
N
3Y

Sabemos que:
J7

• Transistor PMOS: Conduz com nível baixo no gate. E fica cortado quando há
R
4T

um nível alto no gate.


T6

• Transistor NMOS: Conduz com nível alto no gate. E fica cortado quando há
um nível baixo no gate.
KS

Logo, com A=1 e B=0, temos a seguinte situação:


N
3Y

Transistor Nível do gate Estado do Transistor


J7

PMOS1 1 Cortado
R

PMOS2 0 Conduzindo
4T

NMOS1 1 Conduzindo
T6

NMOS2 0 Cortado

 
Alternativa (A) 


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Questão 41
(Eng de Automação Jr - Transpetro 2011)
40
K,P,Q,R X K,P,Q,R X
0000 1 1000 1
0001 1 1001 1
0010 0 1010 0
0011 0 1011 0
0100 1 1100 0
0101 1 1101 0

KS
0110 1 1110 0
0111 1 1111 0

N
A tabela verdade acima apresenta o resultado das combi-

3Y
nações lógicas das variáveis de entrada da função boole-
ana X = f(K,P,Q,R).

J7
A expressão minimizada da função X é

R
(A)

4T
(B)

T6
(C)

(D)
KS
(E)
N
3Y

Resolução:
J7

Criando um Mapa de Karnaugh a partir da tabela verdade apresentada:


R
4T

Q Q
T6

1 1 0 0 P
K
KS

1 1 1 1
P
N

0 0 0 0
3Y

K
1 1 0 0 P
J7

R R R
R
4T
T6

Do agrupamento preto resta K̄ Q̄, do agrupamento azul resta P̄ Q̄ e do agru-


pamento vermelho resta K̄P , logo:

X = K̄ Q̄ + P̄ Q̄ + K̄P
 
Alternativa (D) 


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Questão 42
(Eng de Equipamentos Jr Eletrônica - Petrobras 2011)

49
Sejam A, B e C números de 8 bits representados sem sinal
(0 a 255). Sejam , e os números que representam
os respectivos complementos de A, B e C.
A soma + + é, portanto, igual a

(A) 255 – A – B – C
(B) 256 + A + B + C

KS
(C) 768 – A – B – C
(D) 768 + A + B + C

N
(E) 765 – A – B – C

3Y
J7
R
Resolução:

4T
Veja, se escolhermos um número X qualquer de 8 bits, por exemplo o

T6
número 129, sua representação em binário será igual a X = 10000001. Logo, seu
complemento será X̄ = 01111110, que é igual ao decimal 126. Logo percebemos
KS
que X̄ = 255 − X, no nosso caso 126 = 255 − 129. Então Ā + B̄ + C̄ será:
N
3Y

Ā + B̄ + C̄ = (255 − A) + (255 − B) + (255 − C)


J7

= 255 + 255 + 255 − A − B − C


R
4T

= 765 − A − B − C
T6

 
Alternativa (E) 

KS
N
3Y
J7
R
4T
T6

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Questão 43
(Eng de Equipamentos Jr Eletrônica - Petrobras 2011)
50

KS
N
O circuito acima usa um comparador de igualdade e

3Y
magnitude para números de 4 bits, como o 7485.

J7
As lógicas das saídas A>B, A=B e A<B, em função de
P e Q, são, respectivamente,

R
4T
(A) P, P Q e Q

T6
(B)
KS
(C)
N

(D)
3Y

(E)
J7
R
4T

Resolução:
T6

Sabendo que A = P 000 e B = 000Q, montamos uma tabela-verdade para


as saídas A > B, A = B e A < B para todas combinações possíveis de P e Q:
KS

P Q A>B A=B A<B


N

0 0 0 1 0
3Y

0 1 0 0 1
J7

1 0 1 0 0
R

1 1 1 0 0
4T
T6

Das últimas duas linhas da tabela tiramos que [A > B] = P , da primeira


linha tiramos que [A = B] = P̄ Q̄, e da segunda linha tiramos que [A < B] = P̄ Q.

 
Alternativa (D) 


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Questão 44
(Eng de Equipamentos Jr Eletrônica - Petrobras 2011)

52

KS
N
O circuito acima usa um multiplexador de 4 entradas para

3Y
1 saída.
A lógica da saída Y, em função de P e Q, é

J7
(A) P

R
4T
(B) PQ

(C)

T6
(D) P Q

(E) P+Q
KS
N
3Y

Resolução:
J7

Para resolvermos esta questão, temos que saber que a escolha de um P e


R

um Q determina os valores de S1 e S0 e estes últimos determinam qual entrada


4T

(D0,D1,D2 ou D3) será transferida para a saída Y. Deste modo, podemos montar
T6

uma tabela com as “causas” à esquerda das “consequências” (ou seja, as úni-
cas variáveis escolhidas pelo candidato são P e Q, o resto é consequência dessa
KS

escolha), como segue:


N

Seleção Entrada Saída


3Y

P Q S1 S0 D Y Y
J7

0 0 1 0 D2 P Q̄ 0
R

0 1 1 1 D3 P̄ 1
4T

1 0 1 0 D2 P Q̄ 1
T6

1 1 0 1 D1 PQ 1

Note que para calcular S1 e S0 de cada linha da tabela utilizamos o P e o


Q da mesma linha, e seguimos as relações (apresentadas na figura): S1 = P Q
e S0 = Q. Também sabemos que S1S0=00 seleciona a entrada D0, S1S0=01
seleciona a entrada D1 e assim por diante.

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Ora, agora basta acharmos uma expressão simplificada de Y em função de


P e Q, para isso montamos o Mapa de Karnaugh baseado na tabela que desen-
volvemos:

Q Q

P 0 1

KS
P

N
1 1

3Y
J7
Da simplificação do mapa tiramos que:

R
4T
Y =P +Q

T6
 
Alternativa (E) 

KS
N
3Y
J7
R
4T
T6
KS
N
3Y
J7
R
4T
T6

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