COMPUERTAS LOGICAS
LABORATORIO 1
Vanesa Betancourt 2096793; Byron Rubio 210063; Alejandro Wagner 2100560
vane05.bl@gmail.com; byron2114@hotmail.com; alejandrowa015@hotmail.com;
Universidad Autónoma de Occidente
Santiago de Cali, Septiembre 12 del 2014
RESUMEN
En esta práctica de laboratorio se
analizara dos tipos de familias de
compuertas lógicas, se reforzara los
conocimientos circuitos electrónicos,
operadores lógicos, ecuaciones lógicas
y algebra booleana. Con todo esto para
abordar los objetivos generales en
donde se requiere diseñar, simular con
la ayuda de pspice el análisis de dos
tecnologías que son TTL mediante el
integrado SN7405 y CMOS mediante
el integrado CD4050B
1. COMPUERTAS LÓGICAS
Son una clase de dispositivos
electrónicos, conformados a partir de
otros componentes electrónicos
discretos.
La electrónica digital, no manipula
señales continuas, sino que se centra
en el proceso de señales discretas, que
solo poseen dos estados posibles. En
las señales digitales la amplitud varía
rápidamente de un límite al otro, sin
que existan (teóricamente) estados o
fases entre esos dos límites posibles.
Estos límites representan estados
lógicos altos o bajos (que a menudo se
los toma como “1” o “0” binarios), con
una convención que fija que valores
mínimos y máximos corresponden a
cada uno. A su vez, existen la lógica
positiva y la lógica negativa. En la
primera se representa el “1” como un
estado alto, y “0” con un estado bajo
(que incluso puede ser negativo). La
lógica negativa hace coincidir el “1” con
un estado bajo, y el cero con uno alto.
Compuerta Lógica SN7405
Imagen1 tomada de http://www.ti.com/product/sn7405
Pertenece a la Familia de circuitos
integrados TTL
Transistor-Transistor Logic o "Lógica
Transistor a Transistor". Tecnología de
construcción de circuitos electrónicos
digitales, en los que los elementos de
entrada de la red lógica son
transistores, así como los elementos de
salida del dispositivo.
La familia de circuitos integrados TTL
tiene las siguientes características:
- La tensión o voltaje de alimentación
es de + 5 Voltios,
Con Vmin = 4.75 Voltios y Vmax = 5.25
Voltios.
- Su fabricación es con transistores
bipolares multiemisores.
- La velocidad de transmisión entre los
estados lógicos es su mejor ventaja,
ciertamente esta característica le hace
aumentar su consumo.
La compuerta TTL estándar fue la
primera versión de la familia TTL, luego
esta compuerta básica se diseño con
diferentes componentes internos para
lograr una menor cantidad de consumo
de potencia o bien más rápidas.
Características principales: Composición Física:

- Alta velocidad de operación. Pueden Circuito Integrado: SN7405

trabajar con frecuencias que van de 18 Operador: NOT, Colector abierto
a 20 MHz y en algunos casos hasta los Tecnología: TTL
80 MHz Puertas: 6
- Poseen un tiempo de conmutación Entradas: 1 entrada por puerta
(retardo de propagación), de 10 ns o
menor. El retardo de propagación de Características Técnicas Tomadas
un circuito digital es el tiempo que toma Datasheet:
un cambio lógico en la entrada, para
producir un cambio lógico en la salida.  Corriente de entrada nivel Alto
𝐼𝐼𝐻 = 40µ𝐴
- El máximo voltaje positivo que puede  Corriente de entrada nivel bajo
aplicarse a una entrada TTL es de 𝐼𝐼𝐿 = −1.6𝑚𝐴
+5,5V y el máximo negativo es -0,5V; al  Corriente de salida nivel alto
excederse estos parámetros, los 𝐼𝑂𝐻 = 0.25𝑚𝐴
dispositivos TTL se destruyen.  Corriente de salida nivel bajo
𝐼𝑂𝐿 = 16𝑚𝐴
La principal desventaja de los circuitos  Tensión de alimentación Vcc=5
integrados TTL Standard, es que ±0.25 V
poseen un alto consumo de potencia,  Tensión de entrada nivel alto
siendo usual unos 10 mw de potencia.
𝑉𝐼𝐻 = 2 − 5.5𝑉
 Tensión de entrada nivel bajo
𝑉𝐼𝐿 = 0.4𝑉 − 0.8𝑉
COMPUERTA LOGICA CD4050B
 Tensión de salida nivel bajo
En la familia lógica MOS 𝑉𝑂𝐿 = 0.2 − 0.4𝑉
Complementaria, CMOS  Tensión de salida nivel
(Complementary Metal-Oxide alto 𝑉𝑂𝐻 = 5.5𝑉
Semiconductor), el término
complementario se refiere a la
utilización de dos tipos de transistores Circuito Integrado: CD4050B
en el circuito de salida, en una Operador: No inversor
configuración similar a la tótem-pole de Tecnología: CMOS
la familia TTL. Se usan conjuntamente Puertas: 6
MOSFET (MOS Field-Effect transistor, Entradas: 1 entrada por puerta
transistor de efecto campo MOS) de
canal n (NMOS) y de canal p (PMOS ) Características Técnicas Tomadas
en el mismo circuito, para obtener Datasheet:
varias ventajas sobre las familias P-OS
y N-MOS. La tecnología CMOS es  Corriente de entrada 𝐼𝐼𝑛 =
ahora la dominante debido a que es 1𝑛𝐴 − 0.1µ𝐴
más rápida y consume aún menos  Corriente de salida nivel alto
potencia que las otras familias MOS. 𝐼𝑂𝐻 = −4.3𝑚𝐴 − −8𝑚𝐴
Estas ventajas son opacadas un poco  Corriente de salida nivel bajo
por la elevada complejidad del proceso 𝐼𝑂𝐿 = 24𝑚𝐴 − 48𝑚𝐴
de fabricación del CI y una menor  Tensión de alimentación 𝑉𝑐𝑐 =
densidad de integración. De este 15𝑉
modo, los CMOS todavía no pueden  Tensión de entrada nivel alto
competir con MOS en Aplicaciones que 𝑉𝐼𝐻 = 11𝑉
requieren lo último en LSI.
  Tensión de entrada nivel bajo Esta compuerta entrega en su salida el
𝑉𝐼𝐿 = 4𝑉 inverso (opuesto) de la entrada.
 Tensión de salida nivel bajo
𝑉𝑂𝐿 = 0 − 0.05𝑉 El símbolo y la tabla de verdad son los
 Tensión de salida nivel siguientes:
alto 𝑉𝑂𝐻 = 14.95 − 15𝑉
2. FUNCIONAMIENTO DE LAS
COMPUERTAS

Imag. 3 Símbolos y tabla de verdad

La salida de una compuerta NOT tiene
el valor inverso al de su entrada. En el
caso del gráfico anterior la salida X = A

Esto significa que:

- Si a la entrada tenemos un "1" lógico,
a la salida hará un "0" lógico y.
- Si a la entrada tenemos un "0" lógico
a la salida habrá un "1" lógico.

Todos los dispositivos de la serie 74

necesitan una única fuente de
Imag2 Inversor 7405 con colector abierto. alimentación de 5 V. Tensiones en el
FUNCIONAMIENTO SN7405 intervalo de 2 a 5 V representan el 1
lógico, y niveles de tensiones bajas en
Al aplicar un 1 (uno) a la entrada Q1 el intervalo de 0 (tierra) a 0,8V
entra en saturación, aplicando una representan el 0 lógico.
corriente de base en Q2, saturándolo,
igualmente sale una corriente base
hacia Q3 saturándolo y en donde toda
la corriente del transistor sale a tierra
viendo en la salido un 0 (cero)

Al aplicar un cero, mediante una fuente

de voltaje controlada por un switch, el
transistor Q1 entra en región de corte,
siendo alimentado por el voltaje de
colector, Q2 también se encuentra en
corte, haciendo que Q3 trabaje en la
zona de corte y haya un voltaje de
salida alto entre colector y emisor,
además como es una compuerta de
Img.4 esquema compuerta NOT
colector abierto Q3 se tuvo que comportamiento Entrada 1 lógico-Salida 0 lógico
polarizar mediante una fuente de
voltaje extra.

El integrado SN7405 funciona

mediante la lógica NOT; también
llamada compuerta inversora.
 Para entender el funcionamiento de
este circuito es necesario comprender
como funcionan los mosfet:

-Mosfet canal N: Cuando la tensión de

puerta de un MOSFET de canal-
n (NMOS) es más positiva que la de
fuente, el MOSFET conduce
(saturación) e, idealmente, se comporta
como un conmutador cerrado entre el
drenador y la fuente. Cuando la tensión
puerta-fuente es cero, el MOSFET no
conduce (corte) y se comporta
idealmente como un interruptor abierto
entre el drenador y la fuente.

Img. 5 esquema compuerta NOT

comportamiento Entrada 1 lógico-Salida 0 lógico

En esta compuerta como es una de

colector abierto su principal función es Img. 8 – mosfet canal n

no depender del valor de entrada para

obtener resultados deseados -Mosfet canal P: Los MOSFET de
canal-p (PMOS) funcionan con
FUNCIONAMIENTO CD4050B polaridades de tensión opuestas.

Img. 9 – mosfet canal n

La siguiente imagen representa la

Imag 6 No Inversor CD4050B compuerta no inversora CD4050B

El integrado CD4050B función mediante

la lógica de una compuerta no inversora:

Imag. 7 Símbolos y tabla de verdad

Esta compuerta entrega en su salida lo

mismo de la entrada.
Esto significa que:
- Si a la entrada tenemos un "1" lógico,
a la salida hará un "1" lógico y.
- Si a la entrada tenemos un "0" lógico
a la salida habrá un "0" lógico.
 Imagen. 10 esquema compuerta no inversora 3. MARGEN DE RUIDO
comportamiento Entrada 0 lógico-Salida 0 lógico

𝐌𝐚𝐫𝐠𝐞𝐧 𝐝𝐞 𝐫𝐮𝐢𝐝𝐨 𝐞𝐧 𝐞𝐬𝐭𝐚𝐝𝐨 𝐚𝐥𝐭𝐨 𝐲 𝐁𝐚𝐣𝐨𝟐

Imagen. 11 esquema compuerta no inversora

comportamiento Entrada 1 lógico-Salida 1 lógico

Imagen 12 tomada universidad Unexpo

Si el interruptor A está cerrado, en el

Es la capacidad de un circuito lógico
nodo que esta conectados ambos
para soportar señales de ruido
gates (Q1 y Q3), le llegara un 1 lógico,
superpuestas al nivel lógico de su
en este caso el mosfet canal P (Q3) no
entrada.
conducirá porque entre drainQ3 y
sourceQ3 el interruptor está abierto
El ruido es el elemento más común que
(internamete) y solo conduce cuando
puede hacer que nuestro circuito no
en gateQ3 el voltaje es cero o negativo,
funcione habiendo sido diseñado
por ende el mosfet que conducirá es el
perfectamente. El ruido puede ser
canal N (Q1), puesto que al gateQ1 le
inherente al propio circuito (como
llega un voltaje positivo. Sin embargo al
consecuencia de proximidad entre
estar abierto el interruptor entre drainQ3
pistas o capacidades internas) o
y sourceQ3, en el nodo entre el sourceQ3
también como consecuencia de ruido
y drainQ1 llegara un 0 lógico.
exterior (el propio de un ambiente
industrial).
Por consiguiente, el siguiente mosfet
que conducirá será mosfet canal P
Si trabajamos muy cerca de los límites
(Q4), que funciona con un voltaje igual
impuestos por VIH y VIL puede que el
a cero, cerrando el interruptor en
ruido impida el correcto funcionamiento
drainQ4 y sourceQ4, provocando a la
del circuito. Por ello debemos trabajar
salida (sourceq4) un 1 logico, puesto
teniendo en cuenta un margen de ruido
que el mosfet canal n (Q1) no conduce
cuando a su entrada tiene un voltaje de
0V.
En nivel Alto:
Se puede observar que al aplicar un 1
Según la tabla N2 para el Integrado
lógico su salida será un 1 lógico.
SN7405:
Se aplica el mismo proceso cuando el 𝑉OH Min = 5.5𝑉
interruptor A esta abierto en este caso 𝑉IH Min = 2𝑉
la entrada es un 0 lógico y a su salida
un 0 lógico. El valor de ruido en estado alto esta
dado por:

𝑉NIH = 𝑉OH Min − 𝑉IH Min = 3.5𝑉

Lo mismo para el CD4050B 𝑉𝐼𝐻𝑚𝑎𝑥 11
𝑍 𝐼𝐻𝑚𝑎𝑥 = = = 11000𝑀Ω
𝐼𝐼𝐻𝑚𝑖𝑛 1𝑛𝐴
𝑉NIH = 3.95𝑉 Impedancia de entrada nivel bajo

En nivel Bajo: 𝑉𝐼𝐿𝑚𝑖𝑛 4𝑉

𝑍 𝐼𝐿𝑚𝑖𝑛 = = = 40𝑀Ω
𝐼𝐼𝐿𝑚𝑎𝑥 0.1µ𝐴
Según la tabla N2 Para SN7405: 𝑉𝐼𝐿𝑚𝑎𝑥 4𝑉
𝑍 𝐼𝐿𝑚𝑎𝑥 = = = 4000𝑀Ω
𝐼𝐼𝐿𝑚𝑖𝑛 1𝑛𝐴
𝑉IL Max = 0.8𝑉
𝑉OL Max = 0.4𝑉 Impedancia de salida: SN7405

El valor de ruido en estado bajo esta La impedancia calculada de salida para

dado por: un estado de salida Alto es:

𝑉NIL = 𝑉IL Max − 𝑉OL Max = 0.4𝑉

𝑉𝑂𝐻𝑚𝑖𝑛 5.5𝑉
𝑍 𝑂𝐻𝑚𝑖𝑛 = = = 2.2𝐾Ω
𝐼𝑂𝐻𝑚𝑎𝑥 0.25𝑚𝐴
Lo mismo para el CD4050B
La impedancia calculada de salida para
𝑉NIL =3.95
un estado de salida Bajo es:

𝑉𝑂𝐿𝑚𝑎𝑥 0.4𝑉
4. IMPEDANCIAS 𝑍 𝑂𝐿𝑚𝑎𝑥 = = = 25Ω
Impedancia de entrada SN7405: 𝐼𝑂𝐿𝑚𝑖𝑛 16𝑚𝐴
𝑉𝑂𝐿𝑚𝑖𝑛𝑥 0.2𝑉
𝑍 𝑂𝐿𝑚𝑖𝑛 = = = 12.5Ω
La impedancia está dada por: 𝐼𝑂𝐿𝑚𝑎𝑥 16𝑚𝐴
𝑉𝑖𝑛
𝑍 𝑖𝑛 = Impedancia de salida: CD4050B:
𝐼𝑖𝑛

La impedancia calculada de entrada

La impedancia calculada de salida para
para un estado de entrada Alto es:
un estado de salida Alto es:
𝑉𝑂𝐻𝑚𝑖𝑛 14.95𝑉
𝑉𝐼𝐻𝑚𝑖𝑛 2𝑉 𝑍 𝑂𝐻𝑚𝑖𝑛 = = = 1.8𝐾Ω
𝑍 𝐼𝐻𝑚𝑖𝑛 = = = 50𝐾Ω 𝐼𝑂𝐻𝑚𝑎𝑥 8𝑚𝐴
𝐼𝐼𝐻𝑚𝑎𝑥 40µ𝐴
𝑉𝑂𝐻𝑚𝑎𝑥 15𝑉
𝑉𝐼𝐻𝑚𝑎𝑥 5.5𝑉 𝑍 𝑂𝐻𝑚𝑎𝑥 = = = 3.5𝐾Ω
𝑍 𝐼𝐻𝑚𝑎𝑥 = = = 137.5 𝐾Ω 𝐼𝑂𝐻𝑚𝑖𝑛 4.3𝑚𝐴
𝐼𝐼𝐻𝑚𝑖𝑛 40µ𝐴
La impedancia calculada de salida para
La impedancia calculada de entrada
un estado de salida Bajo es:
para un estado de entrada Bajo es:

𝑉𝐼𝐿𝑚𝑖𝑛 0.4𝑉 𝑉𝑂𝐿𝑚𝑎𝑥 0.05𝑉

𝑍 𝐼𝐿𝑚𝑖𝑛 = = = 87.5Ω 𝑍 𝑂𝐿𝑚𝑎𝑥 = = = 2.1Ω
𝐼𝑂𝐿𝑚𝑖𝑛 24𝑚𝐴
𝐼𝐼𝐿𝑚𝑎𝑥 1.6𝑚𝐴
𝑉𝐼𝐿𝑚𝑎𝑥 0.8𝑉
𝑍 𝐼𝐿𝑚𝑎𝑥 = = = 500Ω 𝑉𝑂𝐿𝑚𝑖𝑛 0𝑉
𝐼𝐼𝐿𝑚𝑖𝑛 1.6𝑚𝐴 𝑍 𝑂𝐿𝑚𝑖𝑛 = = = 0Ω
𝐼𝑂𝐿𝑚𝑎𝑥 48𝑚𝐴

Impedancia de entrada CD4050B:

5. Fan out:
Impedancia de entrada nivel Alto:
𝑉𝐼𝐻𝑚𝑖𝑛 11 El fan-out es el número máximo de
𝑍 𝐼𝐻𝑚𝑖𝑛 = = = 110𝑀Ω entradas a puertas (de la misma familia
𝐼𝐼𝐻𝑚𝑎𝑥 0.1µ𝐴
que la puerta en cuestión) que es
posible conectar. Si este número se 6. Sensibilidad a la electricidad
supera, podemos salirnos de los estática
niveles lógicos y por tanto, el circuito
no funcionaría. La familia CMOS son sensibles y
Es el número de entradas de la puerta propensas a la electricidad estática por
a la que está conectado. su alta impedancia de entrada, en este
caso en el momento que una pequeña
𝐼𝑂𝐿 carga eléctrica estática circule por el
𝑁𝐿 = | | 𝑒𝑐𝑢𝑎1
𝐼𝐼𝐿 mosfet interno del integrado puede
𝐼𝑂𝐻 generar voltajes altos ocasionando
𝑁𝐻 = | | 𝑒𝑐𝑢𝑎2 daño de este.
𝐼𝐼𝐻

El menor valor entre el Fan-out en nivel 7. Consumo de potencia

alto y bajo, será el valor de fan-out del
circuito. La familia CMOS disipa menos
potencia porque el sistema de
Fan out en tecnología CMOS:
operación de ellos es más rápido, en
forma de switcheo, por lo que abra
El fan out en la tecnología CMOS es
menos disipación de potencia
ilimitado ya por lo que no requiere
solamente en el corto tiempo de
entregar corriente a las siguientes
conmutación se generara disipación, La
compuertas.
disipación de potencia es típicamente
10 nW por puerta en un CMOS, en
Fan out mediante corrientes:
cambio en la familia TTL habrá mayor
disipación ya que el funcionamiento y
De ecua1 y 2
comportamiento de estos es lineal por
16𝑚𝐴 lo que tendremos mayor potencia
𝑁𝐿 = | | = 10 disipada, habrá corriente circulando en
−1.6𝑚𝐴 más tiempo.
0.25𝑚𝐴
𝑁𝐻 = | | = 6.25 = 6 8. Drenador de corriente:
40µ𝐴

Los mosfet de los CMOS ocasionan

El máximo número de puertas de carga que se drene menos corriente en la
que puede tener el TTL SN7405 es de entrada, por la impedancia de alta de
6. entrada ya mencionada.
Fan out mediante impedancias:
En la familia TTl:
Para nivel alto los valores de Vcc se encuentran en 5V
𝑉𝑂𝐻 𝑍𝑖𝑛 5.5𝑉 ∗ 50𝑘
𝑁𝐻 = = = 62.5 con una tolerancia de 0.25
𝑉𝐼𝐻 𝑍𝑜𝑢𝑡 2𝑉 ∗ 2.2𝐾
En la Familia CMOS:
Para nivel bajo.

𝑉𝑂𝐻 𝑍𝑖𝑛 0.4 ∗ 87.5 Los valores de VDD se pueden

𝑁𝐻 = = =7 encontrar desde 3v a 15 v
𝑉𝐼𝐻 𝑍𝑜𝑢𝑡 0.2 ∗ 25
9. Rango de frecuencia

La familia TTL posee alta velocidad de

operación. Pueden trabajar con
frecuencias que van de 18 a 20 MHz y
en algunos casos hasta los 80 MHz
Poseen un tiempo de conmutación
(retardo de propagación), de 10 ns o
menor. El retardo de propagación de
un circuito digital es el tiempo que toma
un cambio lógico en la entrada, para
producir un cambio lógico en la salida.
Los dispositivos de la familia CMOS,
tienen por su parte una baja disipación
de potencia y no solo eso, también
tiene una muy pequeña velocidad de
operación lo cual es de menos de
10MHz.
10. Compuerta de salida de
colector abierto.
La compuerta TTL básica se modifica
para obtener el colector del transistor
interno. Esto se puede apreciar en el
diagrama simplificado de la compuerta
de colector abierto de la siguiente
figura. De la imagen 2 se puede
apreciar que:
- La salida de la compuerta es
directamente uno de los “colectores”
con que está construida la compuerta
- Es necesaria una resistencia de
“carga” a la salida para poder tener una
respuesta de la compuerta
- La compuerta requiere de una fuente
para el correcto funcionamiento de la
compuerta
- El voltaje de salida no depende de la
fuente de alimentación de la compuerta
Las salidas en colector abierto son
útiles para:
• Fijar los valores altos y bajos de
tensión según mis necesidades.
Además esto permite para el
acoplamiento entre compuertas lógicos
con niveles altos distintos.
• Garantizar la corriente de salida
necesaria para conectar varias
compuertas lógicas, a la salida de esta.
• Conexión de varias compuertas
con salida en colector abierto a un
mismo bus de datos. Al compartir la
resistencia externa en el colector se
crea una compuerta “wired” es decir
que la función lógica entre las
compuertas conectadas, se da en el
cable.
Aplicaciones
Una de las principales aplicaciones de
este tipo de compuertas es realizar una
interfaz entre la familia TTL y otro tipo
de familia que funciona con un nivel de
voltaje diferente.
Otra de las aplicaciones de este tipo de
compuertas es el control de pequeñas
cargas como pequeñas lámparas o de
relevadores
O bien para realizar una “compuerta
OR” alambrada, ya que si se conectan
las salidas de varias compuertas TTL
de colector abierto con una sola
resistencia externa, se ejecuta una
lógica AND alambrada. Recuerde que
una función AND de lógica positiva solo
produce un nivel alto si todas las
entradas son altas, de lo contrario la
salida estará en “bajo”. Ya que si se
conectan entre si todas las salidas de
compuertas de colector abierto, la
salida común solo será “alta” cuando
todos los transistores de salida estén
“apagados”. En resumen, si un solo
transistor de salida “conduce”, hace
que la salida pase al estado bajo.
11. TRIESTADO
Las compuertas lógicas tienen dos
estados que son; alto el cual
corresponde a un 1 lógico y bajo que
corresponde a un 0 lógico, sin embargo
algunas salidas pueden adoptar un
tercer estado no lógico pero si eléctrico
el cual es llamado estado de Alta
Impedancia “Hi -Z”; esta salida es como
si no estuviera conectada al circuito,
pero presenta una corriente de fuga,
que se mueve hacia a dentro o afuera
de la salida.
La compuerta tri-estado tiene un
comportamiento lógico muy similar al  Los CMOS son más propensos
de una compuerta NAND, pero el a cargas electrostáticas por
circuito tiene una constitución que hace ende al daño, por su elevada
que la señal se recorte y se encuadre
impedancia una pequeña
siendo así su salida relativamente
cuadrada. corriente provocaría este daño,
La compuerta de tres estados se también por la impedancia alta
presenta en las compuertas de tipo estos no drenan mucha
totémico que permiten la conexión corriente
alambrada de las salidas para formar
un bus común. BIBLIOGRAFIA
CONCLUSIONES
 MALVINO, Albert P. Principios
de Electrónica, Editorial
 En la fabricación de los circuitos McGraw-Hill, 6ª Edición, 2000.
integrados se usan transistores  Christos C. Electrónica
bipolares par el TTL y integrada.
transistores MOSFET para la  Fundamentos de electrónica
tecnología CMOS Digital
Raúl Esteve Bosch.
 Los circuitos integrados CMOS  Nelson, v. p., Nagle h. t., Carroll
b. d., Jrwin j. d. Análisis y diseño
es de menor consumo de
de circuitos lógicos digitales.
potencia que los TTL, gracias a editorial prentice-hall
que están compuestos por internacional, 1996.
MOSFET ya que su voltaje es  Colaboradores de logica digital.
equivalente a cero entre los [en línea] Disponible:
terminales drain y source, por <http://logicadigital04.wikispace
otro lado en los TTL, están s.com/Colector+Abierto,+Dispar
adores+Smith,+Tres+estados>
formados de transistores en
 Colaboradores de electrónica.
donde su corte y saturación [en línea] Disponible:
tendrán tensión y esto generara <http://electronica.ugr.es/~amrol
una disipación de potencia. dan/asignaturas/curso04-
05/ftc/pdf/trab_familia_cmos.pdf
 Los TTL son más rápidos en  Colaboradores de Texas
cuanto a velocidad de instruments [en línea]
Disponible: Datasheet SN7405
operación que los CMOS.
<http://www.ti.com/product/sn74
05>
 Los CMOS tienen una mayor  Colaboradores de Texas
inmunidad al ruido que los TTL instruments [en línea]
gracias a su gran impedancia Disponible: Datasheet CD4050B
de entrada. http://www.ti.com/lit/ds/symlink/c
d4050b.pdf
 Los CMOS presenta un mayor
intervalo de voltaje y un factor
de carga más elevado que los
TTL.