Diseño Combinatorio con LSI

Luis Parraguez
Sección de Sistemas Digitales y Control
Departamento de Electricidad
Ingeniería, Anzoátegui, UDO

AD DE O
SID R
ER

I EN
UNIV

TE *
*

A
V

N
E

E Z U E
Contenido

Introducción
Recuerda la "explosión" combinatoria

Circuitos de Alta Escala de Integración

Memorias de Sólo Lectura (ROM)
Dispositivos Lógicos Programables (PLD)
Lógica de Arreglos Programables (PAL)
Lógica de Arreglos Genéricos (GAL)

Circuito Integrado de Aplicaciones Específicas (ASIC)

Sistemas en un Circuito (SOC)

¿Recuerda la "explosión" combinatoria?
x6 x1x0 y6 y1y0

Sumador

cos6 s2s1s0

Entradas Salidas
x6 ... x0 y6 ... y0 c s6 ... s0
0 0 ... 0 0 ... 0 0 0 ... 0
1 0 ... 0 0 ... 1 0 0 ... 1
... ... ... ... ... ... ... ... ... ... ...
16 383 1 ... 1 1 ... 1 1 1 ... 0
Y ¿Cómo abordamos un caso particular?

11 1 1 1 0 0
1 0 1 1 1 00
+ 1 1 0 1 1 10
11 0 0 1 0 10
xn−1yn−1 x2 y2 x1 y1 x0 y0

Sum Sum Sum Sum ci = 0

co2 co1 co0

co sn−1 s2 s1 s0
Un decodificador gigante y algo más

Dec Plano OR (Programable)

I14 O3FFF
I13 O3FFE
O3FFD
I8 O3FFC
I7
I6
I5
O3
I1 O2
I0 O1
E O0

D0 D1 D2 D3 D4 D5 D6 D7
Detalles del Plano de Salidas y Esquema

Prom 128
A13
A12
A11
A10
A9
A8 D7
A7 D6
A6 D5
A5 D4
A4 D3
A3 D2
A2 D1
A1 D0
A0
E
La alarma con una PROM128
Vcc Plano de Salida
Prom 128 (Mapa de Memoria)
A13 16383
A12
A11 ...
A10 8
A9
A8 D7
7 X
A7 D6 6 X
A6 D5 5 X
A5 D4
A4 D3
4
A3 D2 3
H A2 D1 2
P A1 D0 A
C A0 1
E 0
Pro D7 D6 D5 D0 D0 D0 D0 D0
Clasificación básica de las ROM’s

I ROM: Memoria de Sólo Lectura

I PROM: Memoria de Sólo Lectura Programable
I EPROM: Memoria de Sólo Lectura Programable y
Borrable
I UVEPROM: Memoria de Sólo Lectura
Programable y Borrable con radiación
Ultra-Violeta
I EEPROM: Memoria de Sólo Lectura Programable
y Borrable Electricamente
PLD’s
I Las ROM’s son sólo una sub-familia de los
Dispositivos Lógicos Programables (PLD)
I En general, un PLD consta de dos planos
programables, que pueden ser de tipos diferentes
PLD en forma SDP-And/Or

In-1 I1 I0

P0

P1

Pk-1

Om-1 O1 O0
PLD en forma SDP-NAnd/Nand
In-1 I1 I0

P0

P1

Pk −1

Om-1 O1 O0
PLD en forma SDP-Nor/Nor
In-1 I1 I0

P0

P1

Pk-1

Om-1 O1 O0
PLD en forma PDS-Or/And

In-1 I1 I0

S0

S1

Sk-1

Om-1 O1 O0
PLD en forma PDS-Nand/Nand
In-1 I1 I0

S0

S1

Sk-1

Om-1 O1 O0
PLD en forma PDS-Nor/Nor
In-1 I1 I0

S0

S1

Sk −1

Om-1 O1 O0
PLD con Realimentación y Salida Invertida
In-1 I1 I0

P0

P1

Pk-1

Om-1 O1 O0
Lógica de Arreglos Programables (PAL6L16)
I Constan de un sólo plano programable.

I5

I4

I3

I2

I1

I0

O15 O14 O13 O12 O11 O10 O9 O8 O7 O6 O5 O4 O3 O2 O1 O0

La Alarma con un PAL6L16
A(H,P,V ) = ∑ (5, 6, 7)
= HPV + HPV + HPV PAL6L16


O15
= HPV ∗ HPV ∗ (HPV ) O14
O13
O12
I5 O11
O10
I4 H I5 O9
P I4 O8
I3 V I3 O7
I2 O6
I2 I1 O5
I0 O4
I1 O3 A
O2
I0 O1
O0

O15 O14 O13 O12 O11 O10 O9 O8 O7 O6 O5 O4 O3 O2 O1 O0

Lógica de Arreglos Genéricos (GAL)

I Proporcionan Macros celdas de salida con:

I Funciones booleanas, elementos de E/S, A/D,

D/A, Control, OpAmp, etc.

ASIC’s
I Los PLD’s son sólo una sub-familia de los
Circuitos Integrados de Aplicaciones
Específicas (ASIC).
I El corazón de los ASIC lo forman arreglos de
macro celdas, normalmente entre 2500 y 18000.
I Operan a altas velociades.
I Por ser circuitos grandes y complejos, requieren
de herramientas automatizadas en las fases de
diseño y pruebas (Verilog, VHDL, etc.).
Programación de los ASIC’s
Sistemas en un Circuito (SOC)