UNIVERSIDAD VERACRUZANA

DOCTORADO EN INGENIERÍA
REGION XALAPA

“Caracterizaciónde un modulador
Sigma-Delta en tiempo continuo ΣΔMCT
para aplicaciones Biomédicas de alta
portabilidad”
AVANCE DE TESIS DOCTORAL I

PRESENTA
M.C. Uriel Gabriel Zapata Rodríguez
FOLIO UV PI7127641

ASESOR DE TESIS
Dr. Jaime Martínez Castillo

24 de Noviembre de 2017. Boca del Río, Veracruz.

Contenido
ESTADO DEL ARTE .................................................... 2

INTRODUCCIÓN ............................................... 2
FUNDAMENTOS DEL MODULADOR SD ............................... 4
 CLASIFICACIÓN DE MODULADORES SD ............................ 9
ARQUITECTURAS DE LAZO SIMPLE ............................. 9
MODULADOR SD DE SEGUNDO ORDEN ........................... 10
MODULADORES SD DE ORDEN SUPERIOR ........................ 11
ARQUITECTURAS SD EN CASCADA ............................. 11
ARQUITECTURAS SD MULTI-BIT .............................. 15
JUSTIFICACIÓN ..................................................... 16
HIPÓTESIS ......................................................... 17
OBJETIVO GENERAL .................................................. 17
OBJETIVOS ESPECÍFICOS ............................................. 17
METODOLOGÍA ....................................................... 18
MARCO TEÓRICO ..................................................... 19

Transistor MOSFET. ........................................ 19

RESULTADOS ESPERADOS .............................................. 22
PROPUESTA DE ASESORES ................... ERROR! BOOKMARK NOT DEFINED.
DIRECTOR DE TESIS: .............. Error! Bookmark not defined.
CRONOGRAMA ........................................................ 23
BIBLIOGRAFÍA ...................................................... 25

ESTADO DEL ARTE

INTRODUCCIÓN
El rápido crecimiento de la demanda de electrónica portátil
para aplicaciones de comunicación, informática y consumo,
así como el continuo escalamiento de la tecnología VLSI,
ha comenzado a alterar significativamente las
restricciones bajo las cuales se diseñan muchos circuitos
integrados. En particular, para ahorrar energía en
circuitos digitales y reducir los campos eléctricos
elevados que acompañan al escalado de las dimensiones del
dispositivo [1], es necesario que los circuitos funcionen
a partir de voltajes de alimentación reducidos. Sin el uso
de la regulación de voltaje, la tensión de alimentación
mínima en equipos portátiles es generalmente el voltaje de
batería de fin de vida multiplicado por el número de
células conectadas en serie.
Consideraciones tales como costo, rendimiento y
portabilidad son incentivos poderosos para integrar
funciones circuitales analógicas y de señal mixta, tales
como la conversión de datos en el mismo chip, así como
grandes circuitos digitales de procesamiento de señales y
datos. Sin embargo, incluso los voltajes de alimentación
grandes limitan severamente el rango dinámico disponible
para realizar circuitos Analógicos con el cada vez más
demandado rendimiento en comunicaciones y aplicaciones
multimedia.
Por lo tanto, es una tarea especialmente difícil mantener
los niveles deseados de rendimiento a medida que se baja
la tensión de suministro. Por otra parte, aunque una
reducción en la tensión de alimentación generalmente da
lugar a ahorros significativos de potencia en circuitos
digitales, es probable que la potencia consumida en
circuitos analógicos aumente.
Entre las funciones más críticas, y a menudo limitantes de
rendimiento, en circuitos VLSI de señal mixta se encuentran
las interfaces entre representaciones analógicas y
digitales de información [2]. Como consecuencia, se está
prestando considerable atención al diseño de convertidores
analógico-digitales CMOS que operan a partir de tensiones,
y trabajando a muy baja potencia.
Mucho del trabajo reportado hasta la fecha se centra en la
realización de convertidores de sobremuestreo de baja
potencia y bajo voltaje para aplicaciones telefónica de
banda de voz y el uso de arquitecturas de trayectoria
directa y doblada para implementar convertidores de tasa
de video eficientes en potencia. En el caso de los
convertidores de sobremuestreo, se han explorado
aproximaciones de circuitos integrados CMOS como
capacitores conmutados, circuitos de corriente conmutada y
circuitos de tiempo continuo.
La modulación Sigma-delta [3] [4] Es un medio robusto de
implementar convertidores analógico-digitales de alta
resolución en una tecnología VLSI. Mediante la combinación
de sobremuestreo y retroalimentación para modelar el ruido
y, a continuación, utilizando filtros paso bajo digitales
para atenuar el ruido que ha sido empujado fuera de banda,
es posible alcanzar un rango dinámico de hasta 16 bits o
más a relaciones de sobremuestreo relativamente modestas
[3] [4] [5]. Además, como se muestra en el presente
documento, las arquitecturas de sobremuestreo son
potencialmente un medio de eficiencia energética para
implementar convertidores de alta resolución. En efecto,
un aumento en la velocidad de muestreo se puede usar para
reducir el número y la complejidad de los circuitos
analógicos requeridos en comparación con las arquitecturas
a tasa Nyquist, transfiriendo gran parte del procesamiento
de la señal al dominio digital, donde el consumo de energía
puede reducirse drásticamente mediante escalado La
tecnología y la reducción del voltaje de alimentación.
Resulta fundamental en el procesamiento de información o
sistemas de control la medición de cantidades físicas
mediante el uso de sensores o transductores, estos
transductores generalmente convierten estas cantidades
físicas en señales eléctricas. Las señales eléctricas
contienen información que debe procesarse para ser
almacenada y/o para tomar decisiones. Debido a que el
almacenamiento y el procesamiento se realizan de forma
digital principalmente, resulta conveniente poder
almacenar o procesar una señal eléctrica en una cantidad o
código digital para su posterior uso o tratamiento.

FUNDAMENTOS DEL MODULADOR SD

Un convertidor AD permite interpretar de manera discreta
una señal eléctrica continua x(t) en un conjunto finito de
valores o códigos digitales x(n), donde t es algún instante
de tiempo y n un número entero. En la figura 1 [6] se
muestra el diagrama a bloques de un convertidor AD en el
cual se pueden identificar cuatro bloques consecutivos con
un flujo de la información de izquierda a derecha, en donde
se recibe a la entrada una señal eléctrica analógica x(t)
y se obtiene como resultado un código o palabra digital
x(n). A continuación, se describe brevemente cada elemento
para poder señalar las particularidades de estos bloques
en un convertidor AD ΣΔ.
 Fig. 1. Diagrama a bloques de un convertidor analógico a digital.

En primer lugar, el filtro antialias permite solamente el

paso de frecuencias que pertenezcan al conjunto de
frecuencias de la señal analógica de entrada, la omisión
de este filtro puede originar ruido en el convertidor AD
si la señal de entrada posee componentes de frecuencia
superiores a la mitad de la frecuencia de muestreo, este
filtro es generalmente de tiempo continuo, es decir, se
implementa en forma analógica[7]. El bloque de muestreo
permite tomar muestras de la señal continua de entrada de
forma periódica convirtiendo así una señal continua en
tiempo a discreta en tiempo.
El cuantificador define un rango de valores de entrada
permitidos y asocia la señal muestreada a uno de los rangos
de valores definidos. El codificador interpreta o codifica
de forma única cada rango de valor del cuantificador,
teniendo así una interpretación digital del valor continuo
de entrada. A continuación, se describen los convertidores
de acuerdo a la frecuencia de muestreo, que es una de las
formas más comunes para clasificarlos.
Los convertidores, pueden ser clasificados de forma general
por su frecuencia de muestreo en convertidores de Nyquist
y convertidores de sobremuestreo.
Los convertidores Nyquist son llamados así con relación al
teorema de Nyquist, estos convertidores toman muestras a
una taza FN = 2F, donde F es la máxima frecuencia de la
señal de interés, mientras que los convertidores de
sobremuestreo toman muestras a una frecuencia fs mucho
mayor que la frecuencia máxima F, la relación de
sobremuestreo OSR = fs / FN es típicamente 128, 256 o 512
[8] [9].
Los convertidores de sobremuestreo permiten una resolución
igual o superior en la conversión de señales analógicas
comparado a los convertidores Nyquist, pero con la ventaja
de consumir menos potencia y tener restricciones de diseño
menos precisas en los componentes analógicos que lo
constituyen [10]. Esta característica se debe a que se
utilizan técnicas de procesamiento digital en lugar de
componentes analógicos complejos y precisos [11].
En la figura 2 se muestra el diagrama a bloques de un
convertidor AD de sobremuestreo tipo ΣΔ en su concepción
más simple o de primer orden, donde se asume previamente
un filtro antialiasing, el cual además de proveer de las
características ya citadas, posee la propiedad de reducir
el ruido respecto a la señal de entrada en la banda de
interés [12]. Este convertidor, se encuentra constituido
por dos bloques, el modulador y el decimado que a
continuación se describen.

Fig. 2. Diagrama a de un convertidor AD ΣΔ.

El convertidor AD ΣΔ es un circuito de sobremuestreo cuyas

características ya mencionadas pero aún no detalladas,
son la principal razón por las cuales ha sido ampliamente
usado en sistemas de Microsensores en implementación de
micromódulos o de microsistema [13] [14].
Existen diversas arquitecturas y modos de operación, no
obstante, podemos adelantar que en este trabajo de tesis
se abordara el diseño de los bloques sumador, integrador,
convertidor AD y convertidor DA de un modulador ΣΔ para
una arquitectura de segundo orden.
Para tener una mejor apreciación del desempeño y del campo
de aplicación de los tipos de convertidores flash,
pipeline, SAR y ΣΔ, en la figura 3 se puede observar una
gráfica donde se comparan estos convertidores [de la Rosa].
Para comparar distintos tipos o topologías de convertidores
no basta comparar el número bits contra la rapidez de
conversión[15], es necesario comparar el rango dinámico
contra la taza de muestras por segundo de la salida
digital [16], donde el rango dinámico es la relación que
entre el número efectivo de bits en un convertidor ΣΔ
respecto con el de bits de un convertidor Nyquist, y la
taza de muestras por segundo es medida después de la
decimación en el convertidor ΣΔ.

Fig. 3 Comparativa entre los tipos de convertidores. Taza de

muestras por segundo VS Rango Dinámico.

De la figura 3 se puede concluir que los convertidores ΣΔ,

por su alto desempeño en rango dinámico, se prefieren para
aplicaciones donde se requiere mayor precisión en la
conversión, ya que provee una mayor resolución para
frecuencias de conversión medias o bajas, mientras que para
a tasas de conversión mayores a 100 kHz y resoluciones
menores a 10 bits se prefiere utilizar convertidores tipo
flash, SAR o pipeline. La tendencia observada en los años
recientes es extender las características de los
convertidores sigma delta para finamente incrementar la
tasa de conversión a costa del sacrificio del rango
dinámico debido a la inherente reducción de ruido en la
banda de interés sin grandes exigencias en la exactitud en
los circuitos electrónicos CMOS.
 Fig. 4. Convertidor analógico a digital, a) esquema general, b)
procesado de señal involucrado

La modulación analógico-digital (figura 4) ha demostrado

ser muy provechosa para la implementación de interfaces
analógico-digital A/D en muchos sistemas electrónicos,
cubriendo un gran número de aplicaciones desde
instrumentación hasta telecomunicaciones. Este tipo de
convertidores AD (ADC’s), compuestos de un cuantizador de
baja resolución dentro de un lazo de retroalimentación
negativa, usa sobremuestreo para reducir el error de
cuantización y la Modulación ΣΔ para sacar este ruido de
la banda de la señal. El uso combinado de datos temporales
redundantes (sobremuestreo) y el filtrado (modelado del
ruido), resulta en alta resolución, ADC’s robustos los
cuales tienen baja sensibilidad a los efectos parásitos de
circuito y tolerancias, y son más óptimos para su
implementación en tecnologías CMOS estándar modernas.
CLASIFICACIÓN DE MODULADORES SD

Se pueden agrupar los moduladores ΣΔ reportados en la

literatura atendiendo diferentes criterios:

 La naturaleza de las señales a ser convertidas: paso

bajo vs pasa banda ΣΔM’s
 El tipo de dinámica del filtro de lazo,
históricamente, muchos de los Moduladores ΣΔM
emplearon solo solo filtros de lazo discretos en el
tiempo TD. Sin embargo, los Moduladores ΣΔ de tiempo
continuo también han sido implementados, usando
filtros de lazo de tiempo continuo CT pero con
cuantizadores de tiempo discreto, también moduladores
CT-DT han sido recientemente reportados.
 El número de cuantizadores que se emplean, ΣΔM’s que
emplean solo un cuantizador son llamados estructuras
de lazo simple, aquellos que usan muchos, tienen
diferentes nombres: en cascada, de cuantizador dual,
etc.
 El número de bits en el cuantizador interno,
históricamente ΣΔM’s emplean más cuantizadores de bit
simple porque son inherentemente lineal. Hoy los ΣΔM’s
Multi-bit (que usan cuantizadores Multi-bit) son
ampliamente utilizados
 El tipo de circuitería usado, dispositivos
disponibles en el proceso de fabricación, voltaje de
alimentación, etc. Muchos de las implementaciones DT
usan capacitores conmutados (SC switched capacitors)
con muchas opciones de capacitores de señal mixta de
alta calidad, pero otros emplean capacitores
disponibles en el estándar de tecnología CMOS,
capacitores activos construidos con transistores
MOS[17], circuitos de corriente conmutada (SI,
switched current circuits) etcétera.
ARQUITECTURAS DE LAZO SIMPLE
El modulador SD de primer orden se muestra en la figura 5
para ilustrar la operación de la topología más simple de
un SD. Sin embargo, el rango de su aplicación es muy
limitada en la práctica debido a la alta correlación entre
el error de cuantización y la señal de entrada, la cual
desvía severamente la aproximación al ruido blando y deja
el fenómeno de dinámica no lineal. Existen topologías con
un gran número de integradores y solo un cuantizador,
llamados Moduladores ΣΔM de lazo simple.

Fig. 5. Arquitectura de un SDM: a) esquema Básico, b) Modelo lineal

MODULADOR SD DE SEGUNDO ORDEN

Asumiendo un modelo lineal para un cuantizador de bit
simple (comparador), la salida del modulador en el dominio
z entrega

𝑔1 𝑔2 𝑔𝑞 𝑧 −2 𝑋(𝑧) + (1 − 𝑧 −1 )𝐸(𝑧)
𝑌(𝑧) =
1 + (𝑔2 ′𝑔𝑞 − 2)𝑧 −1 + (1 + 𝑔1 ′𝑔2 𝑔𝑞 − 𝑔2 ′𝑔𝑞 )𝑧 −2

Y las siguientes condiciones deben ser satisfechas por una

NTF (del inglés, noise transfer function) de segundo orden
puro:

𝑔1 ′𝑔2 𝑔𝑞 = 1 𝑔1
} ⇒ 𝑌(𝑧) = 𝑧 −2 𝑋(𝑧) + (1 − 𝑧 −1 )2 𝐸(𝑧)
𝑔2 = 2𝑔1 ′𝑔2 𝑔2

Note que el modulador puede proveer ganancia de señal 𝐺 =

𝑔1 ⁄𝑔2 si diferentes coeficientes son usados en el primer
integrador para las trayectorias de entrada y de
retroalimentación. Sin embargo usualmente 𝑔1 ≡ 𝑔1 ′ y eso
será asumido de aquí en adelante.

Fig. 6. Modulador SD de segundo Orden

En la figura 6 se muestra un diagrama de un modulador de
segundo orden puro, y las condiciones mostradas en el
modelado de segundo orden defina relaciones entre los
coeficientes del integrador, pero no los valores en sí
mismos. En general seleccionar los coeficientes de un ΣΔM
envuelve resolver muchos compromisos (tradeoffs) entre
aspectos de arquitectura, de circuito y tecnológicos;
específicamente los mas significativos para RF son:

 Mantener las salidas del integrador limitadas

eficientemente para asegurar la estabilidad del
modulaor.
 Maximizar el nivel de sobrecarga XOL del ΣΔM para
asegurar un alto pico de SNR

MODULADORES SD DE ORDEN SUPERIOR

La manera más simple de extender un ΣΔM a un L-ésimo Orden
Arbitrariamente consiste en incluir L integradores después
del cuantizador. Extendiendo el SDM de segundo orden en la
figura tal, se puede obtener la figura tal (la que sigue),
a menudo ΣΔM’s de lazo simple de L-ésimo orden con
retroalimentación distribuida. Usando un modelo lineal su
salida sería dada por

𝑌(𝑧) = 𝑧 −𝐿 𝑋(𝑧) + (1 − 𝑧 −1 )𝐿 𝐸(𝑧)

Si un conjunto de relaciones entre los coeficientes es
satisfecho, similares en la Ec. 2 para ΣΔM’s de segundo
orden. En la banda ocupada el error de cuantización para
esta NTF podría idealmente ser dada por 2.12, por
consiguiente, consiguiendo muy bajos PQ para largos L, aún
para bajos OSR’s.

Fig. 7. ΣΔM’s de lazo simple de L-ésimo orden con retroalimentación

distribuida.

ARQUITECTURAS SD EN CASCADA
Como se ha indicado en la sección anterior y se ilustra en
la Fig. 7, excluyendo las inestabilidades en los
moduladores SD de lazo simple de alto orden conduce a
valores de SNR que están lejos de ser ideal.

Una alternativa para evitar las inestabilidades mientras

se obtienen altos SNR’s puede ser encontrada en los
llamados MASH (multi-stage noise-shaping, Modelado de
Ruido Multi-etapas) ΣΔM’s, a menudo referidos como cascada
ΣΔM’s. El esquema genérico de un SDM es mostrado en la
figura siguiente.

Fig. 8. Ilustración de topologías en cascada de 2 etapas: a 3er

orden 2-1 SDM, b 4to orden 2-2 ΣΔM

Consiste en muchos ΣΔM’s o etapas, en la cuales cada etapa

remodula una señal manteniendo el error de cuantización
generado en la etapa previa. Las salidas Yi de los ΣΔM’s
de bajo orden son propiamente procesadas y combinadas en
el dominio digital con el propósito de cancelar la salida
Y en cascada general, pero no la última.

Este error posterior aparece a la salida del modulador

completo, después de la lógica cancelación digital, con un
modelado de ruido igual a la suma de los órdenes de las
etapas en cascada. Adicionalmente, como todos los lazos de
retroalimentación son locales y no hay una
retroalimentación inter-etapas, , un modelador de orden
alto incondicionalmente estable debe ser obtenido del hecho
que solo ΣΔM’s con ordenes 𝐿 ≤ 3 son en cascada. El
desempeño de un MASH ΣΔM es, similar a uno de orden superior
ideal, pero sin problemas de estabilidad.
Para un SDM en cascada de N etapas como el de la figura 8,
por medio de un adecuado procesamiento en el dominio
digital de las etapas de salida, solo la señal de entrada
del modulador X(z) y la última etapa del error de
cuantización EN(z) se mantiene en la salida general del
modulador quedando

𝑌(𝑧) = 𝑆𝑇𝐹(𝑧)𝑋(𝑧) + 𝑁𝑇𝐹𝑁 (𝑧)𝐸𝑁 (𝑧) = 𝑧 −𝐿 𝑋(𝑧) + 𝑑2𝑁−3 (1 − 𝑧 −1 )𝐿 𝐸𝑁 (𝑧)

Donde 𝐿 = 𝐿1 + 𝐿2 + ⋯ + 𝐿𝑁 y 𝑑2𝑁−3 es un factor de escalamiento

relacionado con la transmisión de la señal de una etapa a
otra ( con el propósito de evitar sobrecargar las etapas)
que amplifica el error de cuantización de la última etapa.
En la banda dentro del canal la potencia del error de
cuantización de una cascada de N etapas es por consiguiente
dada por

2
∆2𝑁 𝜋 2𝐿
𝑃𝑄 ≅ 𝑑2𝑁−3 ∙ ∙
12 (2𝐿 + 1)𝑂𝑆𝑅 (2𝐿+1)
 Fig. 9. Ilustración de topologías en cascada de 2 etapas: a 3er
orden 2-1 SDM, b 4to orden 2-2 ΣΔM

Con ∆𝑁 siendo el nivel de espaciado en el cuantizador de

BN-bits del modulador de N etapas. Entonces el desempeño
corresponde al de un ΣΔM de BN-bits de L-ésimo orden,
excepto por el escalar 𝑑2𝑁−3 (figura 9) que causa una
pérdida de desempeño sistemática. Valores comunes para este
factor de amplificación son 2 y 4, los cuales dejan una
pérdida en el sostenible SNR de 6 dB (1bit) y 12 dB (2bit)
respectivamente. Estas pérdidas de desempeño que son
inherentes a los ΣΔM’s en cascada, son considerablemente
más bajas que aquellas resultantes por los lazos simples
de alto orden. Además, en el caso de los MASH ΣΔM’s, son
independientes del OSR.
ARQUITECTURAS SD MULTI-BIT
Como se ha establecido, el rango dinámico de un ΣΔM puede
ser mejorado por medio de incrementar el orden de la
cuantización del modelado de ruido. Sin embargo, el
mejoramiento esperado en el desempeño para moduladores de
alto orden puede desaparecer debido a inestabilidades en
las arquitecturas de lazo simple, debido a las fugas por
ruido en topologías ΣΔM en cascada. De acuerdo con [18]
[19], una alternativa para incrementar el Rango Dinámico
es usando cuantizadores incluidos dentro con una resolución
grande. Las principales ventajas de un modulador multi-bit
son:
La potencia del error de cuantización en la banda de uso
es agresivamente reducida a 6dB por bit adicional en el
cuantizador incluido gracias a el intervalo de cuantización
Delta más pequeño.
Las no linealidades internas son más débiles en los ΣΔM s
Multi-bit que en sus contrapartes de bits simples. La
operación del cuantizador, encaja mejor con la aproximación
de ruido blanco [20 ]y fenómenos causados por la dinámica
no lineal son menos evidentes.
Por un orden dado en el filtro de lazo, las propiedades de
estabilidad por ΣΔM’s multi-bit, son mejores que para las
arquitecturas ΣΔM de bit simple.
Los beneficios mencionados antes sugieren que, para un
desempeño de modulador deseado, la cuantización multi-bit
debe ser intercambiada por modelación del ruido o
sobremuestreo. De hecho los ΣΔM’s Multi-bit son a menudo
empleados para aplicaciones de banda ancha, desde que la
razón de sobremuestreo puede ser mejor que sus contrapartes
de bit simple[21]. Esto ayuda para reducir la frecuencia
de operación y, además la potencia consumida no solo en el
ΣΔM en si mismo sino también por el filtro decimador. Sin
embargo, además del incremento en la complejidad del
circuito cuando se mueve de una cuantización multi-bit,
otros aspectos relacionados con los requerimientos de
linealidad tienen un impacto muy fuerte en la operación
del modulador.
 Fig. 10. Ilustración de topologías en cascada de 2 etapas: a 3er
orden 2-1 SDM, b 4to orden 2-2 ΣΔM

Contrario a los cuantizadores de 1 bit como en la figura

11que son intrínsecamente lineales porque solo dos niveles
son usados en el proceso de cuantización, los cuantizadores
Multi-bit exhiben en la práctica algunas no linealidades
en sus características de transferencia mayormente por el
desacoplo en el dispositivo. Como se ha mencionado, estos
errores tienen una influencia significativa en el desempeño
del modulador y pueden representar un importante obstáculo
a las ventajas que se mencionaron.

Fig. 11. Ilustración de topologías en cascada de 2 etapas: a 3er

orden 2-1 SDM, b 4to orden 2-2 ΣΔM

JUSTIFICACIÓN
En las últimas décadas se han desarrollado circuitos
integrados que gradualmente se han ido optimizando para
garantizar la miniaturización de los dispositivos
portátiles que el usuario demanda cada año para
aplicaciones biomédicas, el rápido crecimiento de la
población y los avances en prediagnóstico médico demandan
cada vez más versátiles equipos para trabajar con el mismo
rango de señales biológicas, típicamente las señales
entregadas requieren de acondicionamiento electrónico,
conversión Analógico –Digital (ADC) y procesamiento para
extraer información que sea útil. Es por esta razón que se
necesita diseñar convertidores ADC que permitan la
conversión de señales analógicas a señales digitales para
su posterior procesamiento. Los convertidores ADΣΔ como ya
se ha discutido, han probado ser los más adecuados para la
mayoría de las aplicaciones por lo que las nuevas demandas
en prediagnóstico médico y dispositivos portátiles
requieren elementos de comunicación y conversión más
rápidos así como eficientes, con un retardo de señal al
mínimo, con cada vez menores consumos de potencia, con
menor tamaños de chip para seguir el camino de la
miniaturización de los dispositivos portátiles y con la
potencialidad de contar con esquemas y arquitecturas de
conversión digital alternativos.

HIPÓTESIS
Es posible la reducción de un bloque de conversión
Analógico a Digital ADC, para dispositivos de aplicación
biomédica portátiles de alta duración, por medio de un
modulador Sigma Delta (ΣΔM), el cual además de reducir el
consumo total del bloque de procesamiento de señal, también
añadirá una nueva topología de circuito integrado en sus
bloques internos, haciendo un bloque de diseño, eficaz,
eficiente, y con alta adaptabilidad a futuras
implementaciones o cambios.

OBJETIVO GENERAL
Diseño, simulación, y caracterización de un ΣΔM con un
diseño debajo de la barrera de los microWatts, y con ancho
de banda de 20MHz, específico para el muestreo y la
digitalización de señales de ECG, MRI, EEG las cuales cuyas
cualidades son entendidas por ser de baja frecuencia <
200Hz, el cual contará con bloques específicos que
reducirán a un máximo de 2mm por 2mm el tamaño total del
chip.

OBJETIVOS ESPECÍFICOS
Analizar la ingeniería del diseño
Diseñar el SD considerando sus siguientes etapas
  Amplificador de ancho de banda (boosting bandwidth
amplifier for glitching controlling)
 Integrador
 Convertidor AD
 Convertidor DA
 Filtro pasa bajas
 Down sampler
 Decimador
 Realizar su patrón geométrico
 Caracterizar la estructura por etapas y de manera
general
 Redacción de artículos y tesis

METODOLOGÍA
1. Recopilación de bibliografía correspondiente al tema.
2. Diseño y simulación de las topologías de ΣΔM’s
reportadas en la bibliografía.
3. Propuesta e innovación hacia nuevas topologías.
4. Diseño, simulación y simulación post-layout individual
de los circuitos propuestos.
4.1. Diseño de banco de pruebas para cada circuito
propuesto
5. Fabricación individual de los circuitos propuestos.
6. Caracterización individual de los circuitos propuestos.
6.1. Redacción de un reporte para cada circuito.
7. Diseño, simulación y simulación post-layout a bloques
7.1. Filtro
7.2. Integrador
7.3. Cuantizador
7.4. Modelado de ruido
8. Diseño, simulación y simulación post-layout del ΣΔM.
9. Diseño de banco de pruebas para el ΣΔM.
10. Envío a fabricación para el ΣΔM.
11. Caracterización para el ΣΔM.
12. Rediseño en caso de no cumplir con las
especificaciones.
13. Redacción de un reporte para el ΣΔM.
14. Redacción de artículos indexados.
15. Redacción del manuscrito de tesis.
MARCO TEÓRICO
Transistor MOSFET.
El transistor MOSFET es el más utilizado en la actualidad,
prácticamente la totalidad de los circuitos comerciales
están basados en esta tecnología. El transistor MOSFET es
un dispositivo de cuatro terminadles, las cuales se
denominan drenaje, fuente, compuerta y cuerpo. Su
funcionamiento se basa en el control del flujo de
electrones o huecos desde el drenaje hacia la fuente
mediante un voltaje aplicado a la compuerta, [15] [23].
Los transistores MOSFET se clasifican en dos tipos: NMOS,
corriente de electrones, y PMOS, corriente de huecos, Fig.
12.

Fig. 12 Constitución física de los transistores NMOS y PMOS.

El transistor MOSFET posee tres regiones de operación

básicas: corte, lineal y saturación. El estado de corte se
da cuando el voltaje en la compuerta es idéntica a la del
substrato, el MOSFET está en estado de no conducción[15]
[24]. Ninguna corriente fluye entre fuente y drenador
aunque se aplique una diferencia de potencial entre ambos,
Fig. 13.

Fig. 13 Transistor en zona de corte.

Al polarizarse la compuerta con voltaje negativo (PMOS) o

positivo (NMOS) con respecto al substrato, el transistor
pasa a un estado de conducción. Entonces, una diferencia
de potencial aplicado entre la fuente y el drenaje dará
lugar a una corriente. El transistor se comporta ahora como
una resistencia controlada por el voltaje de compuerta,
Fig. 14.

Fig. 14 Transistor en zona de lineal.

Cuando el voltaje entre fuente y drenaje supera cierto

límite, el canal de conducción bajo la compuerta sufre un
estrangulamiento cerca del dren y desaparece. La corriente
entre estas terminales no se interrumpe, ya que es debido
al campo eléctrico entre ambos, pero se hace
“independiente” de la diferencia de potencial entre ambas
terminales, Fig. 14. La Fig. 15 presenta las curvas
características de voltaje-corriente del transistor NMOS.

Fig. 15 Transistor en zona de saturación.}

Una de las principales limitantes para el diseño de

circuito para circuitos integrados es el consumo de
potencia. Por tal motivo se recurre al diseño de circuitos
CMOS analógicos de baja potencia [16], los cuales poseen
un voltaje de alimentación mínimo determinado por (9) y
corrientes por rama en el orden de nano-amperes[25].
 𝑉𝑠𝑢𝑝𝑝𝑙𝑦,𝑚𝑖𝑛 = 2(𝑉𝑔𝑠 + 𝑉𝑑𝑠𝑎𝑡 )
(9)

Fig. 15 Curvas características de voltaje-corriente del transistor

NMOS

Condiciones Corriente de drenador

Saturación 𝑉𝐺𝑆 ≥ 𝑉𝑇𝐻 𝜇𝐶
𝐼𝐷 = 2𝑜𝑥
𝑊
(𝑉𝐺𝑆 − 𝑉𝑇𝐻 )2 (1 + 𝜆𝑉𝐷𝑆 )
𝐿
(10a)

𝑉𝐷𝑆
≥ 𝑉𝐺𝑆 − 𝑉𝑇𝐻 𝑊
𝑔𝑚 = 𝜇𝐶𝑜𝑥 (𝑉𝐺𝑆 − 𝑉𝑇𝐻 )(1 + 𝜆𝑉𝐷𝑆 )
𝐿
(10b)

2 𝜇𝐶𝑜𝑥 (𝑊⁄𝐿 )𝐼𝐷

= √ 1+𝜆𝑉𝐷𝑆
(10c)
Inversión 𝑉𝐺𝑆 ≤ 𝑉𝑇𝐻 𝑉𝐺𝑆 −𝑉𝑇𝐻

débil 𝐼𝐷 = 𝐼𝑆 ∙ 𝑒 𝑛∙𝑉𝑡 (11a)

𝑉𝐷𝑆 ≥ (3 𝑎 4)𝑉𝑡 𝑊
𝐼𝑆 = 2 ∙ 𝑛 ∙ 𝜇 ∙ 𝐶𝑂𝑋 ∙ 𝑉𝑡2 ∙ (11b)
𝐿

𝐷 𝐼
𝑔𝑚 = 𝑛∙𝑉 (11c)
𝑡

Tabla 1. Condiciones de operación en saturación e inversión débil

Dónde:

o 𝑉𝐺𝑆 Voltaje compuerta-fuente

o 𝑉𝑇𝐻 Voltaje de umbral
o 𝑉𝐷𝑆 Voltaje drenador-fuente
o 𝑉𝑡 Voltaje térmico
o 𝐼𝐷 Corriente de drenador
o 𝜇 Movilidad del canal
o 𝐶𝑜𝑥 Oxido de compuerta
o 𝑊 Ancho del transistor
o 𝐿 Largo del transistor
o 𝜆 Factor de modulación de canal
o 𝑔𝑚 Transconductancia de drenador-fuente
o 𝑛 Factor de pendiente en inversión débil
De acuerdo con (9), y tomando en cuenta el proceso
tecnológico de 0.5µm CMOS que posee voltajes de umbral de
0.9v, si utilizamos la región saturación para fijar el
punto de operación de nuestros transistores se necesitaría
de un voltaje de alimentación mínimo de 2.6V.
Sin embargo, al polarizar los transistores en inversión
débil se pueden utilizar voltajes menores a 2.6v, como
ejemplo si se tiene un voltaje compuerta-fuente de 0.5v,
por debajo del voltaje de umbral, y un voltaje de drenaje
de 0.2v, solo se necesitaría un voltaje de alimentación de
1.4v.
Por este motivo, se optó por el diseño de los circuitos en
inversión débil o subumbral. La Tabla 1 muestra las
condiciones de operación para los modos de saturación e
inversión débil para los transistores MOS.

RESULTADOS ESPERADOS
Los resultados esperados son los siguientes:

 Amplificador de ancho de banda (boosting bandwidth

amplifier for glitching controlling)
 Integrador
 Convertidor AD
 Convertidor DA
 Filtro pasa bajas
 Down sampler
 Decimador
CRONOGRAMA DE ACTIVIDADES
 Primer Segundo Tercer Cuarto Quinto Sexto Séptimo Octavo
ACTIVIDAD
semestre semestre semestre semestre semestre semestre semestre Semestre
Recopilación de
bibliografía
correspondiente
al tema.
Diseño y
simulación de las
topologías de
ΣΔM’s reportadas
en la
bibliografía
Propuesta e
innovación hacia
nuevas topologías
Diseño,
simulación y
simulación post-
layout individual
de los circuitos
propuestos.
Diseño de banco
de pruebas para
cada circuito
propuesto
Fabricación
individual de los
circuitos
propuestos.
Caracterización
individual de los
circuitos
propuestos.
Redacción de un
reporte para cada
circuito.
Simulación y
caracterización a
bloques
Filtro
Integrador
Cuantizador
Modelado de ruido
Diseño,
simulación y
caracterización
del ΣΔM
Diseño de banco
de pruebas para
el ΣΔM..
Fabricación para
el ΣΔM.
Caracterización
para el ΣΔM.
Rediseño en caso
de no cumplir con
 las
especificaciones.
Redacción de un
reporte para el
ΣΔM.
Redacción de
artículos
indexados.
Redacción del
manuscrito de
tesis.

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