Escolar Documentos
Profissional Documentos
Cultura Documentos
Junho de 2004
Resumo
Este documento apresenta um resumo elementar do funcionamento dos
circuitos digitais integrados CMOS. São apresentados modelos manuais
aplicáveis aos regimes de funcionamento usuais em circuitos digitais1 .
Conteúdo
1. Medidas de desempenho 1
2. Transístores MOS 3
2.1. Princípio de funcionamento, 3.—2.2. Comportamento estático, 4.—2.3.
Comportamento dinâmico, 12.
3. O inversor CMOS estático 16
3.1. Funcionamento qualitatitvo, 16.—3.2. Comportamento estático, 18.—
3.3. Comportamento dinâmico, 20.—3.4. Dimensionamento dos transístores,
21.—3.5. Influência do sinal de entrada, 25.
4. Portas lógicas complexas CMOS 26
4.1. Características estáticas, 26.—4.2. Características dinâmicas, 28.—4.3.
Tempo de propagação em árvores RC, 28.
1 Medidas de desempenho
O atraso de propagação tp de uma porta digital indica a rapidez com que
esta responde a uma mudança nas suas entradas, i.e., representa o atraso
que afecta o sinal quando passa pela porta. O atraso tp é medido entre
o meio da excursão do sinal de entrada e o meio da excursão do sinal de
saída (ver fig. 1); supõe-se naturalmente que o sinal de saída comuta devido
à comutação de entrada. O atraso associado a uma comutação H→L na
saída designa-se por tpHL ; para uma comutação L→H é tpLH . Em geral,
tpHL 6= tpLH . O atraso tp é a média
tpHL + tpLH
tp =
2
1
Este resumo segue principalmente a exposição da matéria feita em [3].
Vin
Entrada
50% 50%
tpLH
tpHL
Vout
Saída
50% 50%
tf tr
T = 2 × tp × N
v0 v1 v2 v3 v4 v5
Figura 3: Malha RC
2 Transístores MOS
A figura 4 representa um transístor MOS do tipo n, i.e., fonte (S) e dreno
(D) estão dopados com átomos dadores. Em circuitos integrados o substrato
de todos os dispositivos do mesmo tipo está ligado a uma tensão fixa: GND
para NMOS e VDD para PMOS. A descrição desta secção é feita em termos
de transístores NMOS, mas o funcionamento de transístores PMOS é em
tudo equivalente.
2.1 Princípio de funcionamento
Numa primeira análise o transístor MOS pode ser considerado como
um interruptor controlado pela tensão presente no terminal designado como
porta (terminal G da figura 4); sempre que esta tensão ultrapassa um dado
valor (a tensão de limiar VT ) estabelece-se um canal condutor entre fonte
e dreno, o que permite o surgimento de uma corrente eléctrica entre estes
terminais (desde que exista também uma diferença de tensão entre fonte e
dreno).
A condutividade do canal é modulada pela tensão da porta: quanto maior
for a diferença de tensão entre porta e fonte, menor é a resistência do canal
S + G
D
VGS
-
n+ n+
substrato p
VSB = 0.
Quando existe uma diferença de tensão entre substrato e fonte, a tensão
a que se inicia a inversão forte aumenta. A este fenómeno chama-se efeito
de corpo. A tensão de limiar, em geral, é dada por
p p
VT = VT 0 + γ( | − 2φF + VSB | − |2φF |)
em que γ é o coeficiente de efeito de corpo e φF é o potencial de Fermi, uma
característica do material. Para transístores NMOS
NA
φF = φT ln( )
ni
e para transístores PMOS
ni
φF = φT ln( )
ND
φT é o potencial térmico
kT
φT = = 26 mV a 300 K.
q
Para substratos típicos do tipo P, φF ≈ 0.3 V. Outros valores
√ típicos
para um processo CMOS 0.25 µm: | − 2φF | = 0.6 V, γ = 0.4 V. A tensão
de limiar é positiva para um dispositivo do tipo n típico e negativa para um
dispositivo do tipo p.
2.2.2 Regime linear
Pressuposto: O canal entre fonte e dreno está completo (ver fig. 5).
Assuma-se inicialmente que VGS > VT e que VDS é uma tensão positiva
pequena.
VGS
S G VDS
D ID
n+ V(x) n+
- +
L x
substrato p
O valor kn = kn′ W
L é o factor de ganho do dispositivo (também é repre-
sentado por β).
Para valores pequenos de VDS , o factor quadrático da fórmula de ID pode
ser desprezado, obtendo-se assim uma relação linear entre ID e VDS . Este
regime (ou zona) de operação é designado por regime resistivo ou linear.
2.2.3 Regime de saturação
À medida que VDS aumenta deixa de ser possível assumir que o canal se
estende da fonte ao dreno, já que do lado do dreno a tensão não é suficiente
para manter o canal aberto: VGD ≤ VT . Esta situação ocorre a partir do
ponto para o qual VGS − V (x) < VT (ver figura 6), deixando de existir canal
junto ao dreno (pinch-off ). Este regime de operação é caracterizado por
VGS − VDS ≤ VT
VGS
S G VDS > VGS- VT
D ID
n+ n+
- VGS-VT +
substrato p
kn′ W
ID = (VGS − VT )2
2 L
com ID a depender quadraticamente de VGS e independente em primeira
análise de VDS .
2.2.4 Modulação do canal
Na realidade variações de VDS têm influência sobre o comprimento efec-
tivo do canal: o aumento de VDS causa o crescimento da zona de depleção
′
ID = ID (1 + λ VDS )
em que ID′ representa a corrente obtida pela fórmula da sub-secção anterior
kn′ (W/L)
kn = ,
1 + θ(VGS − VT )
em mV/década.
Para n = 1 (a melhor situação) S = 60 mV/dec; para uma situação mais
realista, n = 1.5, tem-se S = 90 mV/dec.
O valor de S aumenta com a temperatura. O valor de n depende da
topologia intrínseca do dispositivo e da sua estrutura.
2.2.8 Variação da tensão de limiar
Para um transístor de canal curto (Lxj , ver a figura 7), as aproximações
feitas para calcular ID deixam de ser válidas (porque assumem que a zona de
depleção é apenas causada por VGS ). Na realidade, o valor de VT 0 é menor.
L xdm
xj n+
n+
p (Na)
resultando em
(VT 0 )SCE = VT 0 − (∆VT 0 )SCE .
O valor de xdm (a altura máxima da zona de depleção induzida) é
s
2ǫSi (2|φF |)
xdm = .
qNa
G
ID
S D
B
Figura 8: Modelo equivalente do transístor MOS.
ID = 0 se VGT ≤ 0
2
′W Vmin
ID = k VGT Vmin − (1 + λVDS ) se VGT ≥ 0
L 2
com Vmin = min(VGT , VDS , VDSAT )
VGT = VGS − VT
p p
e VT = VT 0 + γ( | − 2φF + VSB | − |2φF |)
2.2.11 Modelo do transístor como interruptor
Embora o modelo anterior seja aplicável à análise de portas lógicas sim-
ples, o facto de ser não-linear impede a sua utilização manual em situações
mais complexas. Tem assim interesse dispor de um modelo mais simples.
O transístor pode ser modelado como um interruptor com resistência in-
terna (ver fig. 9): se VGS < VT , o interruptor está aberto (ID = 0), senão o
transístor é simplesmente uma resistência Ron .
VGS ≥ VT
Ron
S D
Figura 9: Modelo de transístor como um interruptor.
constante escolhida de forma a que o resultado final seja parecido com o que
seria obtido com Ron . Uma abordagem razoável consiste em usar o valor mé-
dio da resistência na região de operação relevante. Mais simples ainda é usar
o valor médio das resistências nos dois extremos do intervalo de interesse:
1
Req = (Ron (t1 ) + Ron (t2))
2
em que t1 e t2 são os instantes do início e do fim da comutação, respectiva-
mente.
Exemplo 2.2.1
Um cenário comum é constituído pela descarga de um condensador de
VDD para GND através de um transístor NMOS com a porta a VDD , con-
forme se mostra na figura 10.
VDD CL
Variação da resistência
20000
Resistência equivalente de descarga (Ω)
15000
10000
5000
2 4 6 8
Razão W/L
porta
+ +
n p
W
fonte xd xd dreno
Ld
1. CGCS : gate-to-source
2. CGCD : gate-to-drain
3. CGCB : gate-to-bulk
dreno
porta N+A
ND
xj W
LS
Cbottom = Cj W Ls
CGS CGD
S D
B
Figura 14: Modelo capacitivo completo do transístor MOS.
contacto do dreno
porta
LD
W
resistência parasita
dreno
• CGB = CGCB
• CSB = CSdif f
• CDB = CDdif f
LD
RD = R✷ + Rc
W
em que Rc é a resistência de contacto e R✷ é a resistência por quadrado da
difusão, com valores típicos entre 20 e 100 Ω/✷. Uma expressão semelhante
pode ser usada para a resistência parasita da fonte.
As resistências em série causam uma degradação do desempenho, porque
reduzem a corrente de dreno (para uma dada tensão VDS ). Para manter
Rp
Vin Vout Vout Vout
CL
Rn
Vin=VDD Vin = 0
e que
VDSp = Vout − V DD = VDSn − VDD .
NMOS sat
Vin = 0 Vin = 2.5
IDn PMOS res
Vin = 0.5 Vin = 2
NMOS sat
PMOS sat
Vin = 1.5
Vin = 1
NMOS res
Vin = 1 PMOS sat
Vin = 1.5
NMOS res
Vin = 2 Vin = 0.5 PMOS off
Vdd = 2.5
Vout = VDSn
VDD
O Vin
Vout
VOH VDD
VM
VOL
VIL VIH VDD Vin
NM L = VIL
Vdd Vdd
P2
P1 Cdp1 Cdp2
Cw
Cdn1 Cdn2
N1 N2
Cext capacidade de saída extrínseca com origem na pista e portas dos tran-
sístores “atacados” pelo inversor (fan-out).
Cext
= 0.69Req Cint (1 + ) = tp0 (1 + Cext /Cint )
Cint
em que tp0 é designado por atraso intrínseco (sem carga).
Ao aumentar um transístor de um factor S (i.e., ao aumentar a largura W
de ambos os transístores Wp → SWp e Wn → SWn ), a capacidade intrínseca
aumenta proporcionalmente Cint = SCintref , enquanto a resistência diminui
Req = Reqref /S (assumindo que o inversor de referência tem Req = Reqn =
Reqp ). Portanto,
Cext
tp = 0.69(Reqref /S)(SCintref )(1 + Cext /Cintref ) = tp0 1 +
SCintref
Conclusões:
com Cg,N+1 = CL .
O atraso total é:
N N
X X Cg,j+1
tp = tp,j = tp0 1+
γ Cg,j
j=1 j=1
Cg,j+1 Cg,j
= j = 2, 3, ..., N
Cg,j Cg,j-1
ou seja p
Cg,j = Cg,j+1 Cg,j-1 ,
i.e., cada inversor deve ter um tamanho que é a média geométrica dos tama-
nhos dos vizinhos.
Assim, para se ter o menor tempo de propagação, cada inversor deve ter
o mesmo fan-out efectivo f = fj e portanto o mesmo tempo de propagação.
Cada inversor é f vezes maior (mais largo) que o precedente.
Considerando Cg,1 e CL como dados, temos
q √
N
f = N CL /Cg,1 = F .
VDD
In
1. A = B = 0 → 1;
2. A = 1, B = 0 → 1;
3. B = 1, A = 0 → 1.
Vdd
A M3 M4
F
M2
B
int
M1
Vout
(1)
(2)
(3)
Vin
está sujeito a efeito de corpo, o que faz aumentar a sua tensão de limiar;
consequentemente, o transístor M2 comuta para valores superiores da tensão
de entrada (quando comparado com M1), o que faz deslocar a transição da
curva VTC (e o ponto VM ) para a direita em relação à situação 2.
De um ponto de vista prático, é preciso caracterizar as curvas de trans-
ferência para as situações extremas. Para isso é necessário identificar os
padrões dos valores de entrada que as produzem e proceder de maneira se-
melhante ao caso do inversor. A análise pode ser simplificada tendo em
atenção que transístores em paralelo equivalem a um transístor de largura
igual à soma das respectivas larguras (admitindo comprimentos iguais) e que
transístores em série equivalem a um transístor cujo comprimento é a soma
dos comprimentos individuais (admitindo larguras iguais).
RP RP
A B
RN CL
A
RN Cint
Vdd
Vdd
M5 M6 M7 M8 R5 R6 R7 R8
A B C D A B C D
F
R4 CL
A M4
A
B M3 R3 C3
B
C M2
R2 C2
D M1 C
R1 C1
B R6 6 R7 7 C
C6 C7
A R1 1 R2 2 R3 3 R4 4 R5 5
C1 C2 C3 C4 C5
B TBC C
CB
CB=C6+C7
TBC=R6(C6+C7)+R7C7
A R1 R2 R3 R4 R5
C1 C2 C3 C4 C5
Bibliografia
[1] Randall L. Geiger, Phillip E. Allen, and Noel R. Strader. VLSI Design Techni-
ques for Analog and Digital Circuits. McGraw-Hill, 1990.
[2] Sung-Mo Kang and Yusuf Leblebici. CMOS Digital Integrated Circuits.
McGraw-Hill, 2 edition, 1999.
[3] Jan M. Rabaey, Anantha Chandrakasan, and Borivoje Nikolić. Digital Integra-
ted Circuits: A Design Perspective. Prentice Hall, 2 edition, 2003.
[4] John P. Uyemura. Circuit Design for CMOS VLSI. Kluwer Academic Pu-
blishers, 1992.