UNIVERSIDAD NACIONAL DEL CENTRO DEL PERU

Decima Primera
Semana

07/06/2017 1
Son configuraciones lógicas de compuertas dotadas de memoria. En
ellos, el estado de la salida depende no solamente de las
combinaciones de estados de las entradas sino de la secuencia (orden
de tiempo) en el cual ocurren estas combinaciones.
A
A B C F
B 0 0 0 0
F
0 0 1 0
0 1 0 0
C
0 1 1 1
1 0 0 0
Circuito lógico
1 0 1 0
1 1 0 1
1 1 1 1
F= AB+BC
Tabla de verdad
Función lógica
A
A 1
0
B F
B 1
0
f 1
F 0
Circuito lógico
1
f
0

A=0 A=0
F= AB+BF B=1 B=1
F=0 F=1

Función lógica Diagrama de temporización

Un Flip Flop es un circuito electrónico digital, llamado también
multivibrador biestable, que tiene dos estados estables (0, 1). El Flip
Flop es el elemento de memoria mas pequeño y que es capaz de
almacenar un número binario de un solo bit. Puede almacenar solo
un uno (1) o un cero (0) y permanece indefinidamente (estable) en
uno de sus dos estados posibles aunque haya desaparecido la señal
de control que provocó su transición al estado actual.
Debido a su amplia utilización, los Flip Flop se han convertido en un
elemento fundamental dentro de los circuitos secuenciales
También llamados latch, es un dispositivo de almacenamiento
temporal de dos estados (alto y bajo), cuyas entradas principales R y
S, a las que debe el nombre, permiten al ser activadas:
R el borrado (reset), puesta a 0 ó nivel bajo la salida Q.
S el grabado (set), puesta a 1 ó nivel alto la salida Q.
Si no se activa ninguna de las entradas, permanece en el estado que
poseía tras la última operación de borrado o grabado.
Se implementan usando compuertas NAND y NOR, por consiguiente
hay dos tipos: el latch NAND y el latch NOR.
 q
R
Q = S + RQ
Q
S

S 1
0
R 1
0
1
Q 0 *
Diagrama de temporización

Entradas Salidas Salida Entrada

R S Qn+1 Qn Qn+1 S R
0 0 Qn 0 0 0 X
0 1 1 0 1 1 0
1 0 0 1 0 0 1
1 1 * 1 1 X 0
Tabla característica Tabla de excitación
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 1
S 0
Q

Cuando la salida Q es 0 (cero)

Q
R 1
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 0
S 1
Q

Q
R 0
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
S 1
Q

Q
R 0
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
S 1
Q

Cuando la salida Q es 1 (uno)

Q
R 0
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
S 0
Q

Q
R 1
0

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
S 0
Q

Q
R 1
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
S 1
Q

Cuando las entradas S y R son 1 (uno)

Q
R 0
1

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 0
S ?
Q

Q
R ?
0

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 Entradas Salidas
R S Qn+1
No estable 0 0 *
Reset 0 1 0
Set 1 0 1
Memoria 1 1 Qn

Tabla característica

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 0
R 0
Q

Cuando la salida Q es 0 (cero)

Q
S 1
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 0
R 1
Q

Q
S 0
1
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 0
R 1
Q

Q
S 0
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 0
R 1
Q

Cuando la salida Q es 1 (uno)

Q
S 0
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
R 0
Q

Q
S 1
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 0
R 0
Q

Q
S 1
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 0
1
R
Q

Cuando las entradas S y R son 0 (cero)

Q
S 0
0
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 1
?
R
Q

Q
S ?
1
S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
 Entradas Salidas
R S Qn+1
Memoria 0 0 Qn
Set 0 1 1
Reset 1 0 0
No estable 1 1 *

Tabla característica

S 1
0

R 1
0
1
Q 0 *

1
Q *
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
Un flip flop síncrono es un dispositivo que almacena un 1 o un 0 pero
a diferencia del flip flop asíncrono tiene una entrada de reloj para
síncronizar los cambios.
En un flip flop síncrono la entrada asíncrona Preset inicializa la salida
Q en 1 y la entrada asíncrona Clear la inicializa en 0. la información de
entrada recién se transfiere a la salida cuando se aplica un pulso de
entrada al reloj.
Dependiendo del diseño las líneas Preset y Clear pueden ser activas
en alto (1) o bajo (0) y el disparo puede efectuarse por nivel alto,
nivel bajo, flancos de subida o flancos de bajada de la señal del reloj.
 Entrada asíncrona

Preset
Entrada de J Q
datos
K Salidas

Reloj Q
Clear

Entrada asíncrona
 S
S Q

Reloj

R Q
R
Diagrama lógico
S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
 Entradas Salidas
R S C Qn+1
Memoria X X 0 Qn

Tabla característica
S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 Entradas Salidas
R S C Qn+1
Memoria 0 0 1 Qn
Tabla característica
S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 Entradas Salidas
R S C Qn+1
Set 0 1 1 1

Tabla característica
S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 Entradas Salidas
R S C Qn+1
Reset 1 0 1 0
Tabla característica
S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 Entradas Salidas
R S C Qn+1
No estable 1 1 1 *
Tabla característica
S 1
0
R 1
0
1
Reloj
0
1
Q *
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 Entradas Salidas
S R S C Qn+1
S Q
Memoria X X 0 Qn
Reloj Memoria 0 0 1 Qn
Set 0 1 1 1
R Q Reset 1 0 1 0
R No estable 1 1 1 *
Diagrama lógico Tabla característica

S 1
0
R 1
0
1
Reloj
0
1
Q
0
Diagrama de temporización
Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable
 S
Q

Reloj Maestro Esclavo

Q
R

Diagrama lógico
S 1
0
1
R 0
1
Reloj
0
1
Q
0
Diagrama de temporización

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 Entradas Salidas
R S C Qn+1
Memoria 0 0 ↑ Qn

Tabla característica

S 1
0
1
R 0
1
Reloj
0
1
Q
0
Diagrama de temporización

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 Entradas Salidas
R S C Qn+1
Set 0 1 ↑ 1
Tabla característica

S 1
0
1
R 0
1
Reloj
0
1
Q
0
Diagrama de temporización

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 Entradas Salidas
R S C Qn+1
Reset 1 0 ↑ 0
Tabla característica

S 1
0
1
R 0
1
Reloj
0
1
Q
0
Diagrama de temporización

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 Entradas Salidas
R S C Qn+1
No estable 1 1 ↑ *

Tabla característica

S 1
0
1
R 0
1
Reloj
0
1
Q
0
Diagrama de temporización

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 S
Q

Reloj Maestro Esclavo

Q
R

Diagrama lógico
S 1
0 Entradas Salidas
1 R S C Qn+1
R 0
Memoria 0 0 ↑ Qn
1 Set 0 1 ↑ 1
Reloj
0 Reset 1 0 ↑ 0
1
Q No estable 1 1 ↑ *
0
Diagrama de temporización Tabla característica

Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable

 S
Q Q
Clock Flip Flop Clock Flip Flop
M/S T

Q Q
R

Símbolo lógico

Reloj 1
0

1
S, Q 0
1
R, Q 0
Diagrama de temporización
D S Entradas Salidas
Q D Q
Flip Flop
D Clk Q Q
Flip Flop Clock
M/S D X 0 Qn Qn
Q Q 0 1 0 1
R
1 1 1 0
Clock
Símbolo lógico Tabla de verdad

1
D
0

Reloj 1
0

1
Q
0
Diagrama de temporización
 Entradas Salidas
J S J
Q Q J K Clk Q Q
Flip Flop
M/S
Clock Flip Flop
J-K
0 0 ↓ Qn Qn
0 1 ↓ 0 1
K R Q K Q 1 0 ↓ 1 0
1 1 ↓ Qn Qn
Símbolo lógico Tabla de verdad
1
J
0
1
K
0

Reloj 1
0
1
Q
0
Diagrama de temporización
Las tablas características especifican el estado siguiente cuando se
conocen las entradas y el estado presente.
Por lo general, durante el diseño de un circuito secuencial, se conoce
la transición requerida del estado presente al siguiente estado y
requeriremos encontrar las condiciones de entrada del flip-flop que
causen esa transición, para esto se usan las tablas de excitación.
 Flip-Flop SR Flip-Flop D
Q(n) Q(n+1) S R Q(t) Q(n+1) D
0 0 0 x 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 0
1 1 x 0 1 1 1

Flip-Flop JK Flip-Flop T
Q(n) Q(n+1) J K Q(n) Q(n+1) T
0 0 0 x 0 0 0
0 1 1 x 0 1 1
1 0 x 1 1 0 1
1 1 x 0 1 1 0