ESCUELA SUPERIOR POLITÉCNICA DEL LITORAL

FACULTAD DE INGENIERÍA EN ELECTRICIDAD Y COMPUTACIÓN

SISTEMAS DIGITALES I
TERCERA EVALUACIÓN
TERMINO II AÑO 2016 - 2017
NOMBRE PARALELO

INSTRUCCIONES: Recordar el código de ética y los reglamentos de ESPOL. Tener a mano una
identificación y apagar el celular. Guardar todas sus pertenencias en su mochila y colocarla al frente del
aula.

PROBLEMA # 1 (30%)

Diseñe un circuito digital que le permita a un estudiante determinar si aprobó o no un curso y

además calcule cual fue su promedio final.

El circuito recibe como entradas las señales Pri.H, Seg.H y Ter.H de 4 bits cada una, que en
binario presentan sobre 10 las calificaciones de la primera, segunda y tercera evaluación
respectivamente. Mediante esta información el circuito debe determinar cual es el promedio final
sobre 10 de la materia, considerando que de las tres calificaciones solo se consideran las dos de
mayor valor. Este promedio se presenta en la salida binaria de 4 bits Pro.H sin considerar
decimales y redondeando al entero inferior. (Ej: Si la primera nota es 3, la segunda es 7 y la tercera
es 10, solo se consideran la segunda y tercera con un promedio redondeado de 8).

Si la nota promedio es mayor o igual a 6 se debe activar la salida Aprobado.H (Aprobado.H =

H). Adicionalmente el circuito debe activar una de las salidas El1, El2 o El3 indicando cual de
las tres calificaciones fue eliminada (no considerada). Si la menor nota es la misma en dos
evaluaciones, se puede dar por eliminada a cualquiera de ellas.

Para el diseño puede utilizar Sumadores, Comparadores, Multiplexores, Decodificadores y

puertas adicionales.

Presente:
a) Diagrama de Bloques del diseño (10%).
b) Diseño de cada bloque detallando cada cable de conexión (20%).
PROBLEMA # 2 (30%)

Dada la descripción VHDL mostrada a continuación de un Flip-Flop MN, realice lo siguiente:

a) Determine la tabla característica y la de excitación del Flip-Flop MN. (10%);
b) Implemente el circuito del Flip-Flop MN, utilizando una celda binaria de puertas
NAND. (7%);
c) Haga la conversión del Flip-Flop MN a uno tipo D que se active con flanco positivo de
reloj. Para este literal, presente la tabla de verdad de la conversión. (7%);
d) Implemente el circuito, utilizando solo puertas NOR de dos entradas cada una para la
lógica de conversión. (6%).

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY FlipFlopMN IS
PORT (CLR, CLK, M, N: IN std_logic;
Q: BUFFER std_logic);

END FlipFlopMN;

ARCHITECTURE Operation OF FlipFlopMN IS

Signal MN: std_logic_vector (1 Downto 0);
BEGIN
MN <= M&N;
PROCESS (CLR, CLK)
BEGIN
IF CLR = '0' THEN Q <= '0';
ELSIF CLK'EVENT AND CLK = '1' THEN
CASE MN IS
WHEN “00” THEN Q <= Q;
WHEN “01” THEN Q <= not Q;
WHEN OTHERS THEN Q <= '1';
END CASE;
ENDIF;
END PROCESS;
END Operation;
PROBLEMA # 3 (20%)

El circuito digital mostrado a continuación utiliza un registro universal de 4 bits (C.I. 74194).
Para este circuito, realice lo siguiente:
a) Encuentre las expresiones lógicas para las entradas, L, R, S1, S0, A, B, C, y D. (10%);
b) Determine la secuencia de códigos que se generan en las salidas QA, QB y QC, QD.
Asuma que el registro universal parte con un estado 0000 (esto es QA= 0, QB= 0, QC= 0,
y QD= 0). (10%).

Modos de operación del

Registro Universal

PROBLEMA # 4 (20%)

Se da el siguiente diagrama de bloques de un Circuito Manejador de Teclado el cual recibe 10

entradas provenientes de un teclado decimal. Tiene además una entrada habilitadora EN.L y la
señal de borrado CLEAR.L. La salida final del circuito Dígito se encuentra almacenada para su
posterior uso.

Teclado
1 2 3
4 5 6 4
Circuito
7 8 9
Manejador
0 10 de Teclado Dígito
EN.L

CLEAR.L

Considere que el circuito Manejador de Teclado está constituido por los siguientes bloques. El
Codificador para Teclado recibe 10 señales provenientes de un teclado Decimal (desde 0 hasta 9)
y entrega su valor correspondiente transformado a binario en la señal Bin, la cual es almacenada
en el registro, el cual la presenta como salida en Dígito.

El bloque COD se encarga de transformar la entrada Decimal a Binario cuando la señal EN se

encuentra activada, ya que en caso contrario presenta todas las salidas en alto. La señal Tecla se
presenta cuando alguno de los botones del teclado ha sido presionado, y esta señal hace las veces
de reloj del registro. Cuando la señal Tecla se presenta el registro almacena el dato de Bin y lo
presenta en la salida Dígito. El registro además tiene la señal CLEAR que cuando se activa,
borra lo que se encuentra almacenado. Asuma que el Registro ya está descrito en VHDL y se
encuentra guardado con el nombre Registro.vhd, como un componente. Además, la puerta OR se
encuentra descrita en VHDL como un componente, cuyo nombre es OR2.vhd

COD Registro
1 2 3 10 – 4 74175
Dec 10 Bin
4 5 6
7 8 9 ID 4
0 Y D Q

4 Dígito
CLK
10
EN.L RESET

OR2

Tecla.H CLEAR.L
Realice lo siguiente:
a) Presentar el código VHDL, del bloque COD utilizando la descripción RTL, para luego
utilizarlo como un componente en el literal b). (13%);
b) Declare un paquete en VHDL, llamado digito_paq, para empaquetar los componentes
indicados en el diagrama de bloques anterior. (7%).