AD9364_Reference_Manual_UG-673

RESETB

RESETB es una señal de entrada que permite restablecer el hardware asíncrono del AD9364. Un
mínimo lógico aplicado a este pin reinicia el dispositivo (todos los registros SPI se restablecen a la
configuración predeterminada y el dispositivo se coloca en modo SLEEP). La línea RESETB debe
mantenerse baja durante al menos 1 μs, y el dispositivo no debe programarse por lo menos 1 μs
después de que la línea RESETB haya sido recuperada.

INICIALIZACIÓN Y CALIBRACIÓN

VISIÓN DE CONJUNTO

El AD9364 se enciende en un estado de suspensión para un consumo de energía mínimo. Antes de

que el AD9364 esté operativo, sus relojes deben estar habilitados y las calibraciones iniciales deben
completarse. El propósito de esta sección es describir en detalle el funcionamiento de las diferentes
calibraciones de inicialización.

La Tabla 1 enumera las calibraciones de inicialización documentadas en esta sección.

CALIBRACIONES DE INITALIZACIÓN

Las calibraciones de inicialización son calibraciones que deben ejecutarse cada vez que el dispositivo
AD9364 se enciende o reinicia mediante el pin RESETB. Varias de las calibraciones solo necesitan
ejecutarse una vez durante la inicialización y no vuelven a ejecutarse durante la operación. Otros
dependen de la frecuencia de la portadora, la temperatura u otros parámetros y deben ejecutarse
inicialmente y cuando ocurren ciertos eventos (como cambiar la frecuencia de la portadora a más
de 100 MHz). Siempre que se aplique potencia al dispositivo AD9364, los resultados de la calibración
se almacenan, incluso mientras está en estado SLEEP.

Las seis calibraciones en el control de calibración son parte de una máquina de estado de secuencia
de calibración. Una vez que se completa una calibración, el bit que se configuró para inicializar la
calibración se borrará automáticamente. Si se habilita más de una calibración en una sola escritura
de registro, las calibraciones progresarán en un orden establecido controlado por una máquina de
estado en el AD9364. La Tabla 2 muestra la secuencia de calibraciones. Cuando el estado de la
secuencia de calibración tiene un valor de 0x1, las calibraciones están completas. Algunas
calibraciones dependen de los resultados de las calibraciones ejecutadas previamente. El filtro de
banda base Rx y las calibraciones del filtro de banda base Tx no son parte de la máquina de estado
de la secuencia de calibración, y deben ejecutarse solo cuando no se estén ejecutando todas las
demás calibraciones.
ENSM
Habilitar máquina de estados Esta máquina de estado en chip mueve el AD9364 a través de sus
estados y también controla otras funciones dentro del AD9364. Consulte la sección Habilitar guía de
máquina de estado para obtener más información.

HABILITAR LA GUÍA DE LA MÁQUINA ESTATAL

VISIÓN DE CONJUNTO

El transceptor AD9364 incluye una máquina de estados habilitados (ENSM), que permite el control
en tiempo real del estado actual del dispositivo. El ENSM tiene dos posibles métodos de control:
control SPI y control de pin. El ENSM se controla asincrónicamente al escribir registros SPI para
avanzar el estado actual al siguiente estado. Los pines ENABLE y TXNRX permiten el control en
tiempo real del estado actual. El ENSM también permite la operación TDD o FDD. La función de
ajuste ad9361 en modo máquina estado configura el ENSM.

Los estados grises que se muestran en la Figura 9 no requieren control por parte del usuario y
pasarán al siguiente estado después de un tiempo establecido. La señal TO_ALERT es una
configuración en el registro ENSM Config 1. Para pasar al estado WAIT, borre el bit TO_ALERT
mientras esté en los estados Rx o Tx. En esa configuración cuando se mueve fuera de los estados Rx,
Tx o FDD, el ENSM pasará al estado de ESPERA. Si el bit está configurado, el ENSM pasará al estado
de ALERTA. El estado SLEEP es el estado de ESPERA con los relojes AD9364 desactivados. Para
ingresar al estado de suspensión, cambie al estado de ESPERA, luego desactive los relojes de AD9364
en el registro de BPLL.
DEFINICIONES DE ESTADO ENSM

La máquina de estados de habilitación contiene los estados que se muestran en la Tabla 16.

Tabla 16. Valores de estado de ENSM

Nombre del estado ENSM ENSM (decimal) Descripción

Estado SLEEP 0 WAIT con AD9364 relojes / BBPLL deshabilitado
WAIT1 0 Sintetizadores desactivados (modo de ahorro de energía)
CALIBRACIÓN 1, 2, 3 Esperar a ALERTA retraso 4 Retardo fijo
establecido por Registro 0x024 y Registro 0x025
ALERT1 5 Sintetizadores habilitados.
Cadena de señal Tx1 6 Tx habilitada
Tx FLUSH 7 Tiempo para permitir que los filtros
digitales y la ruta de la señal se vayan
Rx1 8 cadena de señal Rx habilitada
Rx FLUSH 9 Tiempo para permitir que los filtros
digitales y la ruta de la señal se vayan
FDD1 10 cadenas de señal Tx y Rx habilitadas
FDD FLUSH 11 Tiempo para permitir que los filtros
digitales y la ruta de la señal se vayan

MODOS DE OPERACION

El ENSM puede controlarse mediante escrituras SPI o los pines ENABLE / TXNRX. El control SPI se
considera asincrónico con DATA_CLK porque SPI_CLK puede derivarse de una referencia de reloj
diferente y aún funcionar correctamente. Se recomienda el método ENSM de control SPI cuando no
es necesario el control en tiempo real de los sintetizadores. El control SPI se puede usar para el
control en tiempo real, siempre que el BBP tenga la capacidad de realizar escrituras SPI con
precisión. Se recomienda el método de control ENABLE / TXNRX pin si el BBP tiene salidas de control
adicionales que se pueden controlar en tiempo real, lo que permite una interfaz simple de dos hilos
para controlar el estado del dispositivo AD9364. La clavija ENABLE puede ser impulsada por un pulso
(flanco detectado interno a la AD9364) o un nivel para avanzar el estado actual de la ENSM al
siguiente estado. Si se utiliza un pulso en el pin ENABLE, debe tener un ancho de pulso mínimo de
un ciclo FB_CLK. En el modo de nivel, los pines ENABLE y TXNRX también se detectan en el borde en
el AD9364, y deben cumplir los mismos requisitos mínimos de ancho de pulso de un ciclo FB_CLK.

Control SPI

El control SPI está deshabilitado por defecto y puede habilitarse en el registro ENSM Config 1. Una
vez en el estado de ALERTA, el AD9364 habilita sus sintetizadores de RF para el transmisor y el
receptor. Si por alguna razón los sintetizadores no se calibraron correctamente, el ENSM no podrá
hacer la transición a los estados Rx o Tx. Esta característica protege al AD9364 de la transmisión o
recepción de datos cuando los sintetizadores no están calibrados adecuadamente, protegiendo el
espectro inalámbrico. Una vez en el estado ALERTA, con los RFPLL correctamente calibrados, el
ENSM está listo para pasar al estado Rx, Tx o FDD. Para pasar de ALERT a Rx, configure el bit Force
Rx On. Para regresar a ALERT o WAIT, borre el bit. Para pasar de ALERT a Tx o FDD, configure el bit
Force Tx On. Para regresar a ALERT o WAIT despeje el bit. En el modo FDD, el bit Force Rx On se
ignora. Mientras está en TDD, el ENSM debe pasar al estado ALERT entre los estados Rx y Tx. El
ENSM no puede pasar de Rx directamente a Tx o Tx directamente a Rx.
Después de enviar el bit de Estado de Alerta de Fuerza desde el estado de ESPERA, permita que el
tiempo de ENSM pase a través del Estado 4 de ENSM antes de enviar otro comando. El tiempo para
completar el Estado 4 depende del ajuste de la hora escrito en los registros Rx y Tx Load Synth Delay.
Este retraso es de 2 μs.

Después de enviar la escritura SPI para salir de los estados Rx o Tx, permita seis ADC_CLK / 64
ciclos de reloj de tiempo de lavado antes de enviar otro comando ENSM SPI. Si un SPI
comando se recibe durante un estado ENSM intermedio, el comando se ignorará.

ENABLE / TXNRX Pin Control

El modo ENABLE / TXNRX Pin Control está habilitado por defecto. El pin ENABLE puede operar con
un pulso o un nivel para pasar el estado ENSM al siguiente estado. En modo de pulso, un pulso con
un ancho mínimo de un ciclo FB_CLK es necesario para avanzar el estado ENSM actual. El BBP envía
un pulso ENABLE para moverse a Rx o Tx, y luego otro pulso cuando es hora de regresar al estado
ALERT o WAIT. En TDD, el estado del pin TXNRX controla si el AD9364 pasará de ALERT a Rx o de
ALERT a Tx. Si TXNRX es alto, el dispositivo pasará al estado Tx. Si TXNRX está bajo, el dispositivo se
moverá al estado Rx. El nivel de pin TXNRX debe establecerse durante el estado de ALERTA. El nivel
lógico de TXNRX no debe cambiar durante los estados Rx, Tx o FDD.

En el modo de nivel, el nivel de pin ENABLE controla el estado ENSM. El borde descendente del pin
ENABLE mueve el dispositivo AD9364 al estado ALERT. TXNRX debe configurarse o borrarse mientras
está en el estado ALERTA. El borde ascendente del pin ENABLE mueve el AD9364 al estado Rx si
TXNRX está bajo, o el estado Tx si el TXNRX está alto. En FDD, el nivel lógico de TXNRX se ignora. El
ENSM saldrá de los estados Rx, Tx o FDD cuando el pin ENABLE se retraiga a un valor lógico bajo. Si
el bit To Alert está despejado, el dispositivo pasará de Rx, Tx o FDD al estado de ESPERA. Para pasar
de WAIT a ALERT en modo de nivel, el BBP puede controlar un pulso en el pin ENABLE o realizar una
escritura SPI en el bit State de Force Alert. Si se utiliza un impulso ENABLE, debe tener un ancho de
pulso mayor que un ciclo de FB_CLK. El borde ascendente del impulso ENABLE avanza el estado
ENSM de WAIT a ALERT. El borde descendente del pulso ENABLE se ignora en ALERT. Consulte la
Figura 10, la Figura 11, la Figura 12 y la Figura 13 para obtener referencias gráficas simplificadas.

Al pasar de WAIT a ALERT, se debe permitir que el estado 4 se complete antes de enviar otro pulso
ENABLE. El tiempo requerido para esperar depende del Rx y Tx Load Synth Delay. Además, después
de los estados Rx, Tx y FDD, permita que se completen seis ciclos de reloj ADC_CLK / 64 para cada
estado FLUSH correspondiente.
 INTERFAZ PERIFÉRICA SERIE (SPI)
El bus SPI proporciona el mecanismo para todo el control digital del AD9364.
Cada registro SPI tiene un ancho de 8 bits, y cada registro contiene bits de control, monitores de
estado u otras configuraciones que controlan todas las funciones del dispositivo. Las siguientes
secciones explican los detalles de esta interfaz..

Capa funcional SPI

El bus SPI se puede configurar estableciendo los valores de bit en el registro de Configuración SPI.
Este registro es simétrico; es decir, D6 es equivalente a D1, y D5 es equivalente a D2 (D4 y D3 no se
utilizan). El dispositivo se enciende en su modo predeterminado (direccionamiento MSB-first), pero
puede aceptar una escritura primero en LSB en el registro de Configuración SPI debido a esta
simetría. Los bits simétricos se agrupan en OR, por lo que la configuración de un bit se establece en
el par. El orden de bits es MSB-first cuando D5 y D2 se dejan libres, mientras que el orden de bits se
intercambia a LSB-first cuando se establecen estos bits. Una vez configurado correctamente, todas
las escrituras subsiguientes de registro deben seguir el formato seleccionado.

El bus está configurado como una interfaz de 4 hilos por defecto. Si se configuran el Bit D6 y el Bit
D1, el bus SPI se configura como una interfaz de 3 hilos. El bit D7 y el bit D0 reinician
asincrónicamente todos los registros a sus valores predeterminados cuando se configuran, y estos
bits deben borrarse antes de que se puedan cambiar otros registros.

El bus está configurado como una interfaz de 4 hilos por defecto. Si el bit D6 y el bit D1 son
establecer, el bus SPI está configurado como una interfaz de 3 hilos. Bit D7 y Bit D0 reiniciar
asincrónicamente todos los registros a sus valores predeterminados cuando se establece, y estos
los bits deben borrarse antes de que se puedan cambiar otros registros.

Cada señal de bus SPI se describe en las siguientes secciones.

SPI_ENB

SPI_ENB es la señal de habilitación de bus impulsada desde el BBP al AD9364. SPI_ENB baja antes
del primer flanco ascendente SPI_CLK y normalmente vuelve a elevarse después del último flanco
descendente SPI_CLK. El AD9364 ignora las señales de reloj y datos mientras SPI_ENB está alto. Si el
AD9364 es el único dispositivo en el bus SPI, SPI_ENB puede estar ligado bajo.
Los pines SPI_DO y SPI_DI pasan a un estado de alta impedancia cuando esta entrada es alta. Si se
conduce alto durante cualquier ciclo de comunicaciones, ese ciclo se suspende hasta que SPI_ENB
se reactive bajo.
SPI_CLK

SPI_CLK es el reloj de referencia de interfaz impulsado por el BBP al AD9364. Solo está activo
mientras SPI_ENB está bajo. La frecuencia máxima de SPI_CLK es de 50 MHz. SPI_DI, SPI_DO y
SPI_DIO Cuando se configura como un bus de 4 hilos, el SPI utiliza dos señales de datos: SPI_DI y
SPI_DO. SPI_DI es la línea de entrada de datos impulsada desde el BBP al AD9364 y SPI_DO es la
salida de datos del AD9364 al BBP en esta configuración.
Cuando se configura como un bus de 3 hilos, SP_DI se utiliza como una señal de datos bidireccionales
que recibe y transmite datos en serie. En la configuración de 3 hilos, esta señal se conoce como
SP_DIO en esta sección para distinguir entre las dos configuraciones.

Las señales de datos se lanzan en el borde ascendente de SPI_CLK y se toman muestras en el borde
descendente de SPI_CLK tanto por BBP como por AD9364. SPI_DI (o SPI_DIO) lleva el campo de
control de BBP al AD9364 durante todas las transacciones y los campos de escritura de datos
durante una transacción de escritura. SPI_DO (o SPI_DIO) transporta los campos de datos de lectura
de retorno desde AD9364 a BBP durante una transacción de lectura.

El AD9364 no proporciona ningún pull-ups débil o pull-downs en estos pines. Cuando SPI_DO está
inactivo, se flota en un estado de alta impedancia. Si se requiere un estado lógico válido en SPI_DO
en todo momento, se debe agregar un pull-up / pull-down débil externo en la PCB.

Protocolo de transferencia de datos SPI

El AD9364 SPI es un bus de comunicación en serie síncrono flexible que permite la interconexión sin
problemas con muchos microcontroladores y microprocesadores estándar de la industria. La E / S
en serie es compatible con la mayoría de los formatos de transferencia síncrona, incluidos los
protocolos Motorola SPI e Intel® SSR. El ancho del campo de control para el AD9364 está limitado a
solo 16 bits, y se permite la operación IO multibyte. El AD9364 no se puede usar para controlar otros
dispositivos en el bus, solo funciona como esclavo.

Hay dos fases para un ciclo de comunicación. La fase 1 es el ciclo de control, que es la escritura de
una palabra de control en el AD9364. La palabra de control proporciona al controlador del puerto
serie AD9364 información con respecto al ciclo de transferencia del campo de datos, que es la Fase
2 del ciclo de comunicación. El campo de control de Fase 1 define si la próxima transferencia de
datos es de lectura o escritura. También define la dirección de registro a la que se accede.

Formato de instrucción de la Fase 1

El campo de control de 16 bits contiene la siguiente información:

W / Rb-Bit 15 de la palabra de instrucciones determina si se produce una transferencia de datos de
lectura o escritura después de la escritura de bytes de instrucciones. La lógica alta indica una
operación de escritura; cero lógico indica una operación de lectura.

NB2, NB1, NB0-Bits [14:12] de la palabra de instrucciones especifica el número de bytes transferidos
durante la Fase 2 de la operación IO. La Tabla 55 detalla el número de bytes transferidos durante la
Fase 2 para cada combinación NB [2: 0].

Ejemplo: transferencia multibyte de MSB-First

Para completar una escritura de 4 bytes, comenzando en el Registro 0x02A en el primer formato
MSB, aplique una palabra de instrucción de 1_011_000000101010 (binario). Esta instrucción ordena
al controlador AD9364 SPI realizar una transferencia de escritura de cuatro bytes con la dirección
de byte inicial de 0x02A. Después de escribir el primer byte de datos, la lógica de generación de la
dirección de byte interno disminuye a 0x029, que es el destino del segundo byte. Después de escribir
el segundo byte, la lógica de generación de dirección de byte interno disminuye a 0x028, que es el
destino del tercer byte. Después de escribir el tercer byte, la lógica de generación de dirección de
byte interno disminuye a 0x027, que es el destino del último byte. Después de escribir el cuarto
byte, el ciclo de comunicación IO está completo y los siguientes 16 ciclos de reloj descendentes en
SPI_CLK se utilizan para marcar la siguiente palabra de instrucción. Si no se necesita más
comunicación, las señales de datos vuelven a sus estados inactivos, SPI_CLK baja y la señal SPI_ENB
aumenta para finalizar la sesión de comunicación.
Ejemplo: transferencia multibyte de LSB-First

Para completar una escritura de 4 bytes, comenzando en el registro 0x02A en el primer formato
LSB, aplique una palabra de instrucción de 010101000000_110_1 (binario). Esta instrucción ordena
al controlador AD9364 SPI realizar una transferencia de escritura de cuatro bytes con la dirección
de byte inicial de 0x02A. Después de escribir el primer byte de datos, la lógica de generación de la
dirección de byte interno se incrementa a 0x02B, que es el destino del segundo byte. Después de
escribir el segundo byte, la lógica de generación de la dirección de byte interno se incrementa a
0x02C, que es el destino del tercer byte. Después de escribir el tercer byte, la lógica de generación
de la dirección de byte interno se incrementa a 0x02D, que es el destino del último byte. Después
de escribir el cuarto byte, el ciclo de comunicación IO está completo y los siguientes 16 ciclos de
reloj descendentes en SPI_CLK se utilizan para marcar la siguiente palabra de instrucción. Si no se
necesita más comunicación, las señales de datos vuelven a sus estados inactivos, SPI_CLK baja y la
señal SPI_ENB aumenta para finalizar la sesión de comunicación.

Diagramas de tiempo

Los siguientes diagramas en la Figura 78 y la Figura 79 detallan las formas de onda del bus SPI para
una operación de escritura de registro único y una operación de lectura de registro único,
respectivamente. En la primera figura, el valor 0x55 se escribe en Registrar 0x15A. En el segundo
valor, se lee 0x15A Register y el valor devuelto por el dispositivo es 0x55. Si se realizaran las mismas
operaciones con un bus de 3 hilos, se eliminaría la línea SPI_DO en la Figura 78, y las líneas SPI_DI y
SPI_DO en la Figura 79 se combinarían en la línea SPI_DI.
La Tabla 56 enumera las especificaciones de tiempo para el bus SPI. La relación entre estos
parámetros se muestra en la Figura 80. Este diagrama muestra un diagrama de temporización del
bus SPI de 3 hilos con estos parámetros marcados. Tenga en cuenta que se trata de una operación
de lectura única, por lo que el parámetro listo para el bus después de que los datos se conducen
desde el AD9364 no se muestra en el diagrama.

SEÑALES DE INTERFAZ ADICIONALES

CLOCK_OUT

CLOCK_OUT es una señal de salida diseñada para ser utilizada como fuente de reloj principal para
BBP. Esta salida se puede programar para que sea una versión en búfer del reloj de entrada o un
múltiplo del reloj ADC de ruta de datos Rx. Tenga en cuenta que la frecuencia del reloj siempre debe
ser inferior a 61,44 MHz.

CTRL_IN [3: 0]

Los pines CTRL_IN son cuatro señales de entrada programables que se usan para controlar en
tiempo real las configuraciones de ganancia Rx, tal como se describe en la sección Control de
ganancia.

CTRL_IN2 también se puede usar para proporcionar control de hardware en el modo híbrido AGC
del receptor. En este modo, los cambios de ganancia ocurren cuando el BBP tira del pin CTRL_IN2
alto. Esto le permite al BBP controlar directamente el tiempo que cambia la configuración de
ganancia.

CTRL_OUT [7: 0]
Los pines CTRL_OUT son ocho señales de salida digital programables utilizadas para el
procesamiento en tiempo real. Estas salidas incluyen funciones generadas internamente y bits de
estado como bloqueo PLL, calibración completa y funciones AGC.

EN_AGC

EN_AGC es una señal de entrada que proporciona control en tiempo real cuando el AGC está activo.
Cuando se tira alto, el pin EN_AGC obliga al AGC a desbloquearse para que se puedan hacer ajustes
a la configuración de ganancia. Si no se utiliza el pin EN_AGC, entonces el bit de retardo de bloqueo
de ganancia debe configurarse en alto.

GPO [3: 0]

Los pines GPO son salidas digitales que pueden configurarse para monitorear el estado del ENSM o
servir como salidas lógicas de propósito general. Estos pines son especialmente útiles para desviar
un amplificador de potencia conectado o controlar los conmutadores frontales utilizados en los
sistemas TDD. Vea la sección Control de salida de propósito general para más detalles.

RESETB

RESETB es una señal de entrada que permite restablecer el hardware asíncrono del AD9364. Un
mínimo lógico aplicado a este pin reinicia el dispositivo (todos los registros SPI se restablecen a la
configuración predeterminada y el dispositivo se coloca en modo SLEEP). La línea RESETB debe
mantenerse baja durante al menos 1 μs, y el dispositivo no debe programarse por lo menos 1 μs
después de que la línea RESETB haya sido recuperada.

SYNC_IN

SYNC_IN es una entrada lógica que se puede usar para proporcionar sincronización entre los puertos
de datos de múltiples dispositivos AD9364. Consulte la sección Sincronización de banda base para
más detalles.

ESPECIFICACIÓN DE INTERFAZ DIGITAL

VISIÓN DE CONJUNTO

Esta sección define los puertos de datos paralelos y la interfaz de periféricos seriales (SPI) que
permiten la transferencia de datos y la información de control / estado entre el AD9364 y un BBP.
La Figura 59 ilustra estas interfaces y también proporciona una vista de alto nivel de cómo se usan
AD9364 y BBP en un sistema inalámbrico de banda ancha. La interfaz de datos funciona en uno de
dos modos: modo compatible con CMOS estándar o modo compatible con señal diferencial de bajo
voltaje (LVDS). Cada interfaz posee características únicas que se describen en las siguientes
secciones.
Cuando se usa el modo CMOS:

• Se mantiene la compatibilidad lógica de un solo extremo CMOS.

• Se puede utilizar uno o ambos puertos de datos. El uso de dos puertos permite una mayor
rendimiento de datos.

• Funcionamiento dúplex por división de frecuencia (FDD) y dúplex por división de tiempo
(TDD) son compatibles con un puerto de datos o dos.

Cuando se usa el modo LVDS:

• La señalización del puerto de datos es LVDS diferencial, lo que permite PCB de hasta 12 pulgadas
interconexiones de rastreos / conectores entre AD9364 y BBP.

• Solo el puerto de datos (incluido el reloj y otras señales de sincronización asociadas) es LVDS
compatible.

• Tanto la operación FDD como TDD son compatibles.