USP -ESCOLA POLITÉCNICA

PCS - DEPARTAMENTO DE ENGENHARIA DE COMPUTAÇÃO

E SISTEMAS DIGITAIS Prof. Spina

PCS - 3115 Sistemas Digitais I

Exercício em sala de aula – 1º Semestre de 2.016

Não precisa entregar – não vale para a nota

1 - Implemente a função dada pela tabela de acordo com o pedido em cada

item.

+sig A 0 0 0 0 1 1 1 1
- B 0 0 1 1 0 0 1 1
-sig C 0 1 0 1 0 1 0 1
saída Z 0 1 0 0 1 1 0 1

a – Implemente utilizando o DEC

b – implemente utilizando o MUX

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2 - Implemente a função dada pela tabela de acordo com o pedido em cada

item.

D C B A S1 S2 S3 a – escreva as equações na primeira

0 0 0 0 0 1 0 forma canônica:
0 0 0 1 1 1 0
0 0 1 0 1 0 0
S1=
0 0 1 1 0 1 1
0 1 0 0 1 0 0
0 1 0 1 0 1 1
0 1 1 0 1 0 1 S2=
0 1 1 1 1 1 1
1 0 0 0 0 0 0
1 0 0 1 1 1 1
1 0 1 0 0 0 0 S3=
1 0 1 1 1 0 1
1 1 0 0 1 0 1
1 1 0 1 1 1 0
1 1 1 0 0 0 1
1 1 1 1 1 0 0

b – escreva as equações na segunda forma canônica:

S1=

S2=

S3=
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c – Complete a figura de forma a implementar a função com um mínimo de

portas adicionais

d – Complete a figura de forma a implementar a função com um mínimo de

portas adicionais
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e – Complete a figura de forma a implementar a função com um mínimo de

portas adicionais

f – Complete a figura de forma a implementar a função com um mínimo de

portas adicionais
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3 - Na falta do decodificador – driver de displays 9368, foi necessário pensar em alternativas

com melhores preços. Uma solução real foi a utilização de circuitos próprios nessa função.
Considerando o mapa de endereçamento abaixo, faça o projeto da solução.

+X4 X3 X2 X1- a b c d e f g
0
1
2
3
4
5
6
7
8
9
A
b
C
d
E
F

Considere que o display é de anodo comum, significando que é ativo baixo (se acende com
um zero no segmento dado). Pede-se:
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a - As equações na primeira forma canônica de cada um dos segmentos:

b – As equações na segunda forma canônica de cada um dos segmentos

c – Uma implementação utilizando os decodificadores dados e o mínimo de portas lógicas

adicionais.
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d – Uma implementação com o mux dado para o segmento a.

e – Uma implementação com o mux dado para o segmento c.

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4 - Como implementar um Subtrator completo de quatro bits com representação de números

em Complemento de 2 a partir do somador abaixo? Implemente!

5 – Mostre uma estrutura de somador binário de 4 bits que permita a seleção de duas
diferentes somas A + B ou C + D selecionáveis por um sinal ativo alto.

SEL
A
B
S
C
D
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6 – Qual o circuito equivalente ou a função, conforme o caso, do Sistema Digital descrito em

VHDL?

a.

b.
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c.

d.
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e.

f.
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g.

h.
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7 - (0,3 ponto) Considere as seguintes afirmações sobre Linguagens de Descrição de Hardware (HDLs), e
assinale aquelas que são verdadeiras.

[ ] –HDLs são semelhantes a linguagens de programação de software: são programas cujas instruções são
executadas sequencialmente por um tipo de processador especial chamado de “sintetizador”.

[ ] – As HDLs foram concebidas não apenas para permitir a documentação do hardware, mas também para que
o mesmo possa ser testado antes de ser construído, por meio de ferramentas de simulação.

[ ] – HDLs permitem a construção de módulos menores que podem ser interligados, facilitando o projetos de
circuitos digitais complexos.

(2,2 pontos) Considere os códigos VHDL denominados code1 e code2, bem como o circuito combinatório
mostrado na Figura 1. Assinale as afirmativas verdadeiras com relação a eles:

[ ] – Tanto em code1 como em code2, as linhas 1 e 2 são necessárias para poder usar o comando “xor”. Portanto,
essas linhas podem ser omitidas em code2.

[ ] – Para construir um AND de 4 entradas em VHDL, poderia ser utilizada a região do “entity” do code1 e
alterar-se apenas a região do “architecture”.

[ ] – Para construir um Multiplexador 7x1 em VHDL, poderia ser utilizada a região do “entity” do code2 e
alterar-se apenas a região do “architecture”.

[ ] – O circuito correspondente a code2 é aquele mostrado na Figura 1, com “saida1 = S” e “saida2 = nS”

[ ] – O funcionamento de code2 se manteria inalterado caso sua linha 14 fosse modificada para “U3: vnxor3
port map (nS, S, I(4), Y2, Y1);”.

[ ] – O funcionamento de code2 se manteria inalterado caso sua linha 4 fosse modificada para “port (I: in
std_logic_vector (1 downto 7);”.

[ ] – O circuito correspondente a code2 pode atuar como um gerador de paridade para entradas de 7 bits, com S
indicando um número par de bits 1 na entrada

[ ] – O circuito correspondente a code2 pode atuar como um verificador de paridade par para entradas de 7 bits,
com S indicando que a paridade está correta.

[ ] – Se fixarmos I(4) em ‘0’, o circuito correspondente a code2 pode atuar como um comparador entre duas
entradas de 3 bits, a primeira sendo I(1) a I(3) e a segunda sendo I(5) a I(7). Neste caso, a saída “S = 0” indica que
essas duas entradas são iguais.
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[ ] – Se fixarmos B em ‘0’, o circuito correspondente a code1 pode atuar como um comparador entre duas
entradas de 1 bit, a primeira sendo A e a segunda sendo C. Neste caso, a saída “X=0” indica que essas duas
entradas são iguais.

[ ] – Em code2, como os sinais intermediários nY1 e nY2 não são conectados à saída, as linhas 12 e 13 poderiam
ser reescritas como “U1: vnxor3 port map (I(1), I(2), I(3), Y1 , Y1);” e “U2:
vnxor3 port map (I(5), I(6), I(7), Y2 , Y2);” (ou seja, substituindo-se nY1 por Y1 e nY2
por Y2), que o comportamento de code2 se manteria inalterado.

1. library IEEE;
2. use IEEE.std_logic_1164.all;

3. entity vnxor3 is
4. port (A, B, C: in std_logic;
5. X, nX : out std_logic);
6. end vnxor3;

7. architecture bhv of vnxor3 is

8. begin
9. X <= A xor B xor C;
10. nX <= not(A xor B xor C);
11. end bhv;
Código VHDL 1 (code1)

1. library IEEE;
2. use IEEE.std_logic_1164.all;

3. entity myentity is
4. port (I: in std_logic_vector (1 to 7);
5. S, nS : out std_logic);
6. end myentity;

7. architecture struct of myentity is

8. component vnxor3 port (A,B,C: in std_logic; X,nX: out std_logic);
9. end component;
10. signal Y1,Y2, nY1,nY2: std_logic;
11. begin
12. U1: vnxor3 port map (I(1), I(2), I(3), Y1 , nY1);
13. U2: vnxor3 port map (I(5), I(6), I(7), Y2 , nY2);
14. U3: vnxor3 port map (Y1 , Y2 , I(4), S, nS);
15. end struct;
Código VHDL 2 (code2)
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I(1)
I(2)
I(3)
saida1
I(4)

I(5) saida2
I(6)
I(7)

Figura 1

8 - (2,5 ponto) Considere as seguintes afirmações e assinale aquelas que são verdadeiras.

a) [ ] – O método tabular que se utiliza do algoritmo Quine-McCluskey primeiramente define os

implicantes primos e depois extrai todos os demais implicantes exaustivamente chegando a uma
função mínima.

b) [ ] – O Mapa de Karnaugh contem exatamente as mesmas informações que a tabela verdade

c) [ ] – Não é possível minimizar uma função de 5 variáveis através de Mapas de Karnaugh

d) [ ] – Pode-se utilizar um mapa de Karnaugh para detectar corrida crítica estática em um circuito de
dois niveis tipo soma de produtos.

e) [ ] – Métodos computacionais se utilizam sempre de algoritmos exatos para minimizar os produtos de

funções lógicas com qualquer número de variáveis.

f) [ ] – Pode-se implementar a comparação entre dois bits quaisquer utilizando-se apenas portas XOR
ou XNOR.

g) [ ] – Comparadores se prestam apenas a sequencias de bits e não a valores numéricos representados

em base 2.

h) [ ] – Circuitos iterativos de comparação são extremamente rápidos, pois podem operar os seus
módulos em paralelo.

i) [ ] – Pode-se expandir livremente comparadores de Magnitude MSI, como o 74x85, para operação
paralela mantendo o tempo de propagação constante.

j) [ ] – Podem ocorrer múltiplas transições espúrias na saída de um circuito combinatorio se houver

múltiplos caminhos com diferentes atrasos entre a entrada que foi alterada e a saída que se está
analisando.

k) [ ] – Não se pode utilizar um mesmo pino físico para entrada e saida de um circuito integrado.
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l) [ ] – Um Buffer Tri-state serve apenas para aumentar a capacidade de corrente que uma saída pode
fornecer ao circuito seguinte.

m) [ ] – O uso de Buffers Tri-State permite o uso de apenas uma conexão física para a transmissão de
sinais provenientes de diversos circuitos.

n) [ ] – Quando uma porta está com a saída em alta impedância está em nível lógico alto.

o) [ ] – O uso de palavras (conjuntos de bits) em circuitos MSI não permite o uso de saídas de alta
impedância.

p) [ ] – O uso de saídas em alta impedância dificulta muito o modelamento da lógica em HDL.

q) [ ] – Componentes Tri-State permitem a utilização de um mesmo meio físico compartilhado para a

propagação de sinais diferentes ao mesmo tempo.

r) [ ] – Hi-Z (alta impedância) é uma característica comumente utilizada nos sinais de saída de buffers.

s) [ ] – Pode-se calcular a paridade de uma sequencia de bits por comparações sucessivas bit a bit.

t) [ ] – Em um XOR ou em um XNOR pode-se inverter os dois sinais de entradas ou uma das entradas e
a saida sem a alteração da função.

u) [ ] – XOR e XNOR são funções primárias de lógica de chaveamento e podem não ser facilmente
implementadas em algumas tecnologias.

v) [ ] – Na figura a seguir, Q= ~A.~B + A.B;

w) [ ] – Pode-se utilizar paridade para verificação da preservação dos dados arquivados em uma
memória.

x) [ ] – Pastilhas de memória que mantem também a paridade do valor armazenado permitem a

verificação de erros no momento da leitura.

y) [ ] – O processo de geração e verificação do Codigo de Hamming utiliza circuitos de verificação de

paridade.
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9 - Considere as seguintes afirmações e assinale aquelas que são verdadeiras.

a) [ ] – Um Decodificador (Dec) é a versão digital de uma chave seletora, com 2 n entradas de

sinais, posicionada de acordo com a indicação de um conjunto de n entradas de seleção.

b) [ ] – Um Multiplexador (Mux) pode ser entendido como um elemento de endereçamento,

onde a saída ativada corresponde àquela cujo índice corresponde ao valor da palavra
binária de entrada.

c)[ ] – 3 X 8 é uma denominação normalmente utilizada para um DEC com 3 entradas de

seleção e 8 saídas selecionáveis.

d) [ ] – O sinal “enable” inativo indica que uma única saída de um DEC está ativa

e) [ ] – Saídas active low em um DEC indicam que apenas uma saída é ativada em HIGH

f) [ ] – As saídas ativadas com sinal em “low” são os maxitermos da função associada

g) [ ] – Um Decodificador BCD é um decodificador Hexadecimal com dez saídas

h) [ ] – A função representada na primeira forma canônica “F(d,c,b,a) = Σ(0,1,5,9,12)” pode ser

sintetizada em um Decodificador 4x16 e uma porta OU de três entradas.

i) [ ] – Um Codificador de prioridade indica qual das suas entradas está selecionada e escolhe
uma determinada entrada, em detrimento de outras também acionadas, de acordo com uma
regra pre-definida no seu projeto.

j) [ ] – A expressão [ Z = S1’.S0’.I0 + S1’.S0.I1 + S1.S0’.I2 + S1.S0.I3 ] pode representar um MUX de

quatro entradas e uma saída (4X1).

k)[ ] – É sempre possivel implementar uma função qualquer com quatro variáveis de entrada
(DCBA) e uma saída (S) em um MUX 8x1 sem utilizar quaisquer portas adicionais.

l) [ ] – Um subtrator pode ser diretamente implementado pelo bloco combinatório do somador

apenas ajustando-se e interpretando-se suas entradas e saídas.

m) [ ] – O gerador de paridade é um bloco lógico que pode ser utilizado sem quaisquer
alterações nas duas funções distintas, a geração e a verificação de paridade.

n) [ ] – Um somador binário completo de um bit é um circuito combinatório com três entradas

e duas saídas.

o) [ ] – Um Demultiplexador pode ser facilmente implementado a partir de um Decodificador

com entrada de Enable.
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p) [ ] – Um bloco lógico de adiantamento de vai um (carry lookahead) gera novos atrasos no

processo de soma por ser uma aplicação de circuitos comparadores iterativos.

q) [ ] – A ULA é um bloco lógico funcional com repertório básico e limitado de operações

iterativas de soma e subtração.

r) [ ] – A expressão [Mi Minus Si = Mi Plus<Complemento2(Si)] representa uma subtração em

complemento de dois

s)[ ] – Um bloco multiplicador combinatório de duas palavras de 4 bits pode ser representado
diretamente através de uma tabela verdade de 128 linhas com 6 saídas. F(Y 3Y2Y1Y0,
X3X2X1X0) = P5P4P3P2P1P0