LAB # 6 APLICACIÓN DE SISTEMAS SECUENCIALES SISTEMAS DIGITALES I

b.1) Diseñe un autómata de Mealy con dos entradas X, Y y una salida cuyo funcionamiento sea el
siguiente:

Si XY = 00 entonces Z=0.

Si XY = 11, después de que la entrada hayan sido durante dos ciclos de reloj XY = 01, entonces Z=1.

El resto de los casos se mantiene la salida.

Sol.

1.- Diagrama de estados por autómata de MEALY:

2.- Tabla de faces:

xy
00 01 11 10
EI
A A,0 B,0 A,0 A,0
B A,0 C,0 A,0 A,0
C A,0 C,0 D,1 A,0
D A,0 D,1 D,1 D,1

3.- Reducción de la tabla de faces:

B C,B SISTEMA IREDUCIBLE

C X X
D X X X
A B C

4.- Codificación de los estados:

A = 00
B = 01
C = 11
D = 10

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5.- Tabla de faces reducida y codificada:

xy
00 01 11 10
q1q2
00 00,0 01,0 00,0 00,0
01 00,0 11,0 00,0 00,0
11 00,0 11,0 10,1 00,0
10 00,0 10,1 10,1 10,1

6.- Diagrama de Karnaugh:

Se realizara la síntesis con FF JK:

J K Qn+1 J K Qn Qn+1
0 0 𝑄𝑛 0 0 0 0
0 1 0 0 0 1 1
1 0 1 0 1 0 0
1 1 ̅̅̅̅
𝑄𝑛 0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Donde:

𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲
0 0
0 0 0 X
0 1
1 0
0 1 1 X
1 1
0 1
1 0 X 1
1 1
0 0
1 1 X 0
1 0
Donde:

# 𝐸𝐼 ≤ 2𝑁 ; 𝐷𝑜𝑛𝑑𝑒 𝑁 𝑒𝑠 𝑒𝑙 # 𝑑𝑒 𝐹𝐹 ′ 𝑠 𝑎 𝑢𝑠𝑎𝑟

# 𝐸𝐼 = 4 → 4 ≤ 22 → # 𝑑𝑒 𝐹𝐹 ′ 𝑠 𝑎 𝑢𝑠𝑎𝑟 = 2 𝐹𝐹′𝑠
Siendo:

00 01 11 10
J1 K1 J2 K2 J1 K1 J2 K2 J1 K1 J2 K2 J1 K1 J2 K2
0 X 0 X 0 X 1 X 0 X 0 X 0 X 0 X
0 X X 1 1 X X 0 0 X X 1 0 X X 1
X 1 X 1 X 0 X 0 X 0 X 1 X 1 X 1
X 1 0 X X 0 0 X X 0 0 X X 0 0 X

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Armando los mapas de Karnaugh para cada caso:

Para J1:

xy
00 01 11 10
q1q2
00 0 0 0 0
01 0 1 0 0
11 X X X X
10 X X X X

𝐽1 = 𝑞2 𝑥̅ 𝑦
Para K1:

xy
00 01 11 10
q1q2
00 X X X X
01 X X X X
11 1 0 0 1
10 1 0 0 0

𝐾1 = 𝑥̅ 𝑦̅ + 𝑞2 𝑦̅
Para J2:

xy
00 01 11 10
q1q2
00 0 1 0 0
01 X X X X
11 X X X X
10 0 0 0 0

𝐽2 = ̅̅̅𝑥̅
𝑞1 𝑦
Para K2:

xy
00 01 11 10
q1q2
00 X X X X
01 1 0 1 1
11 1 0 1 1
10 X X X X

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𝐾2 = 𝑦̅ + 𝑥
Para Z:

xy
00 01 11 10
q1q2
00 0 0 0 0
01 0 0 0 0
11 0 0 1 0
10 0 1 1 1

𝑍 = 𝑞1 ̅̅̅(𝑦
𝑞2 + 𝑥) + 𝑞1 𝑥𝑦

Simulación en proteus:

1
Q2 S
2 12
NX
13
7

Y
9 11 9
S

J Q Q1 X
8 9
6 10 10 8
CLOCK CLK Y Q1
1 7476 11
NY NQ2
3 12 10 12
K Q NQ1
R

1 2 11
NY
3 13 1
8

2 1
Q2 Q1
2 12
R X
13
Y
S
3
NQ1
4 6
2

NX
5
Y
4 15 1 2
S

J Q Q2 NY
1 7476
X
4
CLOCK CLK Y 1 Y
6 16 14 3 4
K Q NQ2 NX
R

5
NY
X 1 X
3

R
5 6
CLOCK 0 CLOCK

S 1 S

R 1 R

CODIGO VHDL EN QUARTUS:

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DIAGRAMA DE ESTADOS:

DIAGRAMA DE TIEMPOS:

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CODIGO VHDL EN ISE:

TESTBENCH:

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DIAGRAMA DE TIEMPOS:

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