MARCO TEÓRICO

 Decodificadores binarios:

Un decodificador es un circuito lógico cuya función es indicar la presencia de cierto código en sus
líneas de entrada con un nivel predeterminado a la salida. El procedimiento consiste en interpretar
el código de n líneas de entrada con el fin de activar un máximo de 2n líneas a la salida. Si el código
de entrada tiene combinaciones no usadas o de no importa, la salida tendrá menos de 2n salidas.
La característica predominante en los decodificadores es un mayor número de salidas con
respecto al número de entradas. El diagrama de bloques se muestra en la figura

Diagrama de bloques de un Decodificador n a 2n.

 Decodificador de 2 a 4 líneas (2 bits):

El Decodificador de 2 a 4 líneas tiene 2 líneas de entrada y 4 líneas de salida. En la tabla 3.1.1., las
entradas del decodificador son I0 e I1 y representan un entero de 0 a 3 en código decimal. G es la
entrada de habilitación y determina la activación del circuito de acuerdo a su valor lógico ("1"
circuito activo, "0" circuito no activo). Según el valor binario presente en las 2 entradas se activa
una de las 4 salidas al valor lógico 1. Por ejemplo, con el valor 1 en I0 y el valor 0 en I1 se activará la
salida Y1.

Diagrama lógico del decodificador 2 x 4 con entrada de habilitación y su respectiva tabla de

verdad.
  Decodificador de 3 a 8 líneas (3 bits):

El decodificador de 3 a 8 líneas activa una sola de las 8 líneas de salida de acuerdo con el código
binario presente en las 3 líneas de entrada. Las salidas son mutuamente exclusivas ya que
solamente una de las salidas es igual a 1 en cualquier momento.

Diagrama lógico de un Decodificador 3 x 8.

 Decodificadores BCD a 7 segmentos:

El decodificador requiere de una entrada en código decimal binario BCD y siete salidas conectadas
a cada segmento del display. La figura representa en un diagrama de bloques el decodificador
de BCD a 7 segmentos con un display de cátodo común.

Diagrama de bloques de un decodificador BCD a siete segmentos

Suponiendo que el visualizador es un display de cátodo común, se obtiene una tabla cuyas
entradas en código BCD corresponden a A, B, C y D y unas salidas correspondientes a los leds que
se encenderían en cada caso para indicar el dígito decimal.

Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan como
condiciones de no importa.

El decodificador de BCD a siete segmentos es un circuito combinacional que permite un

código BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dígito
decimal.

 El display de siete segmentos:

El display está formado por un conjunto de 7 leds conectados en un punto común en su salida.
Cuando la salida es común en los ánodos, el display es llamado de ánodo común y por el contrario,
sí la salida es común en los cátodos, llamamos al display de cátodo común. En la siguiente figura,
se muestran ambos tipos de dispositivos. En el display de cátodo común, una señal alta encenderá
el segmento excitado por la señal. La alimentación de cierta combinación de leds, dará una imagen
visual de un dígito de 0 a 9.

Display de ánodo común y cátodo común

 Codificadores:

Un codificador tiene 2n o menos líneas de entrada y n líneas de salida. Por ejemplo, en una de las
entradas se puede ingresar un dígito decimal u octal y generarse un código de salida en BCD o
binario. La función de los codificadores es inversa a la de los decodificadores. Los codificadores se
utilizan también para codificar símbolos diferentes y caracteres alfabéticos.

 Codificador Binario

El codificador binario tiene 2n entradas y n salidas. Sólo, una sola de las entradas puede estar
activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de
decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, estudiados antes.
  Codificador de 8 a 3

El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dígitos y 3 salidas que
conforman el número binario equivalente (A0 a A2). La siguiente figura muestra el diagrama de
bloques del decodificador.

Codificador de 8 a 3

 Codificador sin prioridad

Los circuitos codificadores pueden ser diseñados con prioridad o sin ella. En los codificadores sin
prioridad con entradas activas altas, la activación de más de una entrada simultáneamente con
valor1, genera un código erróneo en la salida, de acuerdo al número de entradas excitadas con el
respectivo valor. La solución de este conveniente se logra empleando codificadores de prioridad.

 Codificador de prioridad

Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan

varias entradas activas simultáneamente.

 Multiplexores (MUX)
Un multiplexor es un circuito combinacional que selecciona una de n líneas de entrada y transmite
su información binaria a la salida. La selección de la entrada es controlada por un conjunto de
líneas de selección. La relación de líneas de entrada y líneas de selección está dada por la
expresión 2n, donde n corresponde al número de líneas de selección y 2n al número de líneas de
entrada.

 Multiplexor de 2 entradas

El multiplexor se caracteriza por tener dos líneas de entrada, una línea de selección y una de
salida.

En el multiplexor, las entradas son I0 e I1 y la selección viene dada por el valor de la entrada S. El
valor de la salida Y depende de los valores lógicos ingresados en los cuadros de texto para las
variables I0, I1 y S. Por ejemplo, sí I0=0, I1=1 y S=0, entonces Y=I0=0. La tabla de verdad se muestra
en la tabla

Multiplexor 2 a 1

 Multiplexor de 4 entradas

El multiplexor de 4 entradas es un multiplexor de 4 líneas a 1. Las entradas son I0, I1, I2 e I3 y la

selección viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lógicos
presentes en las entradas de datos y la selección.

Multiplexor 4 a 1
El problema consiste en definir un conjunto de expresiones para construir el circuito lógico. La
ecuación en cada fila, se obtiene a partir del dato de entrada y la entrada de selección de datos:

La salida es Y= I0, sí S1=0 y S0=0. Entonces Y = I0·S1’·S0’.

La salida es Y= I1, sí S1=0 y S0=1. Entonces Y = I1·S1’·S0.

La salida es Y= I2, sí S1=1 y S0=0. Entonces Y = I2·S1·S0’.

La salida es Y= I3, sí S1=1 y S0=1. Entonces Y = I3·S1·S0.

Sumando lógicamente las ecuaciones anteriores:

Y = I0·S1’·S0’ + I1·S1’·S0 + I2·S1·S0’ + I3·S1·S0

 Demultiplexores (Distribuidores de datos)

Un demultiplexor es un circuito combinacional que recibe información en una sola línea y la

transmite a una de 2n líneas posibles de salida. La selección de una línea de salida específica se
controla por medio de los valores de los bits de n líneas de selección. La operación es contraria al
multiplexor. La siguiente figura muestra el diagrama de bloques del demultiplexor.

Diagrama de Bloques del Demultiplexor.

 CUESTIONARIO

1. Diseñe e implemente un circuito que sume dos números decimales de un digito cada uno y
que permita visualizar en dos displays de 7 segmentos el resultado.

Solución:

R8 R1 R9 R2 R3 R4 R7 R5 R6
330 330 330 330 330 330 330 330 330

DSW1 U7 U9:A
OFF ON
18 1 11 1 2
1
17 2 12 U9:B
2
16 3 13
3 7404
15 4 1 9 3 4 11
4 Q0
14 5 2 7 U9:C
5 Q1
13 6 3 6 12
6 Q2 7404 U1 U11 U5 330
12 7 4 14 5 6
7 Q3
11 8 5 U9:D 10 9 5 4 7 13 13
8 A1 S1 A0 S0 A QA 330
10 9 10 8 6 3 1 1 12
9 7404 A2 S2 A1 S1 B QB
13 12 3 2 14 13 2 11 15
A3 S3 A2 S2 C QC 330
DIPSW_9 74147 1 15 12 10 6 10
A4 S4 A3 S3 D QD
4 9 16
7404 BI/RBO QE 330
U9:E 11 6 5 15
DSW2 U8 B1 B0 RBI QF
7 2 3 14 17
OFF ON B2 B1 LT QG 330
18 1 11 11 10 4 15
1 B3 B2
17 2 12 U9:F 16 11 7447 18
2 B4 B3 330
16 3 13
3 7404
15 4 1 9 9 8 13 14 7 9
4 Q0 C0 C4 C0 C4 330
14 5 2
5 Q1
7 U10:A
13 6 3 6 74LS83 74283
6 Q2 7404
12 7 4 14 1 2 1
7 Q3
11 8 5
8 U10:B
10 9 10 2
330
9 7404 U6
3 4
DIPSW_9 74147 7 13 3
330
A QA
A B C D E F G H I 7404
1
B QB
12
330 330 330 330 330 330 330 330 330 2 11 4
330
C QC
6 10
D QD
4 9 5330
BI/RBO QE
5 15
RBI QF
3 14 6330
U3 LT QG
10 7447 7
330
A0
12
A1
13 330
A2
15
A3
9
B0 U4:A
11
B1
14 1
B2
1 3
B3
2 7 2
A<B QA<B
3 6
A=B QA=B
4 5 74LS32
A>B QA>B
74LS85

2. Diseñe una unidad aritmética decimal, con dos variables de selección V1 y V2 y dos dígitos
BCD, A y B. La unidad debe tener cuatro operaciones aritméticas que dependen de los valores de
las variables de selección de manera que verifique la siguiente tabla.
 V1 V2 Función de salida

0 0 A + complemento a 9 de B

0 1 A+B

1 0 A + complemento a 10 de B

1 1 A +1

En el diseño utilice bloques MSI, y diseñe el complementador a 9 a nivel de compuertas.

Solución:

Tabla de verdad del circuito que complementa a 9:

A B C D W X Y Z

0 0 0 0 1 0 0 1

0 0 0 1 1 0 0 0

0 0 1 0 0 1 1 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 0 1

0 1 0 1 0 1 0 0

0 1 1 0 0 0 1 1

0 1 1 1 0 0 1 0

1 0 0 0 0 0 0 1

1 0 0 1 0 0 0 0
3. Diseñar e implementar los siguientes conversones de código, empleando decodificadores y
codificadores, visualizando las salidas en LED’S.

a) Exceso 3 gray a 84-2-1:

Numero decimal CODIGO 84-2-1

que representaría
CODIGO GREY
en binario el
EXCESO 3
código grey exceso F1 F2 F3 F4
3

2 0010 0 0 0 0

6 0110 0 1 1 1

7 0111 0 1 1 0

5 0101 0 1 0 1

4 0100 0 1 0 0

12 1100 1 0 1 1

13 1101 1 0 1 0

15 1111 1 0 0 1

14 1110 1 0 0 0

10 1010 1 1 1 1
 En función de los minterminos:

F1=∑ 𝑚(10,12,13,14,15)

F2=∑ 𝑚(4,5,6,7,10)

F3=∑ 𝑚(6,7,10,12,13)

F4=∑ 𝑚(5,6,10,12,15)

U3 U4:D
10 9 11
0 A0
R6 R8 R7 R5 11
1 A1
7 13
330 330 330 330 12 6 12
2 A2
13
DSW1 U1 3
1 14 7401
OFF ON 4 GS
8 1 23 1 2
A 0 5
7 2 22 2 3
B 1 6 U4:A
6 3 21 3 4
C 2 7
5 4 20 4 2
D 3
5 5 15 Q 1
4 EI EO
DIPSW_4 18 6 3
E1 5
19 7 74148
E2 6 U2
8 7401
7
9 10 9
8 0 A0 U4:B
10 11 7
9 1 A1
11 12 6 5
10 2 A2
13 13 4
11 3
14 1 14 6
12 4 GS
15 2
13 5
16 3 7401
14 6
17 4
15 7 U4:C
74154 Q 5 15 8
EI EO
10
74148 9

7401 R4 R2 R3 R1
330 330 330 330

D1 D2 D3 D4
LED-GREEN
LED-GREENLED-GREENLED-GREEN
 b) BCD 2421 a BCD natural:

BCD natural
BCD 2421
F1 F2 F3 F4

0 0000 0 0 0 0

1 0001 0 0 0 1

2 0010 0 0 1 0

3 0011 0 0 1 1

4 0100 0 1 0 0

11 1011 0 1 0 1

12 1100 0 1 1 0

13 1101 0 1 1 1

14 1110 1 0 0 0

15 1111 1 0 0 1

De los minterminos:

F1=∑ 𝑚(14,15)

F2=∑ 𝑚(4,11,12,13)

F3=∑ 𝑚(2,3,12,13)

F4=∑ 𝑚(1,3,11,13,15)
 U2
10 9
0 A0
R6 R8 R7 R5 11
1 A1
7
330 330 330 330 12 6
2 A2
13
DSW1 U1 3
1 14
OFF ON 4 GS
8 1 23 1 2
A 0 5
7 2 22 2 3
B 1 6
6 3 21 3 4
C 2 7 U4:A
5 4 20 4
D 3
5 5 15 2
4 EI EO
DIPSW_4 18 6 1

Q
E1 5
19 7 74148 3
E2 6
8
7
9 7401
8 U3
10
9 U4:B
11 10 9
10 0 A0
13 11 7 5
11 1 A1
14 12 6 4
12 2 A2
15 13 6
13 3
16 1 14
14 4 GS
17 2 7401
15 5
3
6 U4:C
74154 4
7
8
Q 5 15 10
EI EO
9
74148
7401

U4:D
11
13
12

7401 R4 R3 R1 R2
330 330 330 330

D1 D2 D3 D4
LED-GREEN LED-GREEN LED-GREEN LED-GREEN

4. Diseñe e implemente un circuito conversor de código, que permita visualizar en un display de

siete segmentos el valor de la tecla que se presiona en un teclado hexadecimal.

Solución:
 TABLA DE VALORES DE SALIDA DEL DECODER 7447
A B C D a b c d e f g

0 0 0 0 0 0 0 0 0 0 0 1

1 0 0 0 1 1 0 0 1 1 1 1

2 0 0 1 0 0 0 1 0 0 1 0

3 0 0 1 1 0 0 0 0 1 1 0

4 0 1 0 0 1 0 0 1 1 0 0

5 0 1 0 1 0 1 0 0 1 0 0

6 0 1 1 0 1 1 0 0 0 0 0

7 0 1 1 1 0 0 0 1 1 1 1

8 1 0 0 0 0 0 0 0 0 0 0

9 1 0 0 1 0 0 0 1 1 0 0

10 1 0 1 0 1 1 1 0 0 1 0

11 1 0 1 1 1 1 0 0 1 1 0

12 1 1 0 0 1 0 1 1 1 0 0

13 1 1 0 1 0 1 1 0 1 0 0

14 1 1 1 0 1 1 1 0 0 0 0

15 1 1 1 1 1 1 1 1 1 1 1
Representación en el display de los números introducidos:

Tabla de funcionamiento

A B C D W D
0 0 0 0 X0 0
0 0 0 1 X1 1
0 0 1 0 X2 2
0 0 1 1 X3 3
0 1 0 0 X4 4
0 1 0 1 X5 5
0 1 1 0 X6 6
0 1 1 1 X7 7
1 0 0 0 X8 8
1 0 0 1 X9 9
1 0 1 0 X10 X
1 0 1 1 X11 X
1 1 0 0 X12 X
1 1 0 1 X13 X
1 1 1 0 X14 X
1 1 1 1 X15 X
5. Diseñe e implemente un circuito decodificador, que codifique un número binario de 4 bits (16
combinaciones) al sistema de letras que serán visualizadas en un display de 7 segmentos, donde:

0000 A 1000 I

0001 b 1001 J

0010 C 1010 L

0011 d 1011 n

0100 E 1100 O

0101 F 1101 P

0110 G 1110 q

0111 H 1111 r

6. Empleando un multiplexor de 4 a 1 y compuertas externa mínimas, implementar la siguiente

función de Boole:

̅ + 𝑩𝑫 + 𝑪𝑫 + 𝑩
𝒇(𝑨, 𝑩, 𝑪, 𝑫) = 𝑨𝑩 ̅𝑫̅

Usar las variables A y B como variables de control del MUX, además indicar la especificación
decimal de la función, teniendo en cuenta que B debe estar conectado a S0.

Solución:

Ubicando los mintérminos en la tabla de Karnaugh.

CD|AB 00 01 11 10

00 1 0 0 1 M0

01 0 0 1 1 M1

11 1 1 1 1 M3

10 1 0 0 1 M2

I0 I1 I3 I2
 𝐼0 = 𝑀1

𝐼1 = 𝑀0 𝑀1 𝑀2

𝐼2 = 1

𝐼3 = 𝑀0 𝑀2

La tabla de verdad es la siguiente:

 A B C D f

0 0 0 0 1

0 0 0 1 0

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 1

1 0 0 0 1

1 0 0 1 1

1 0 1 0 1

1 0 1 1 1

1 1 0 0 0

1 1 0 1 1

1 1 1 0 0

1 1 1 1 1

7. Diseñe e implemente un comparador de magnitud de 2 números de tres bits cada uno, para
obtener en la salida A>B, A<B, A=B. Visualizar la salida en LED’s.

Solución:

Para 2 números de 1 bit:

Para 2 números de 2 bits:

Para números de 3 bits se toma la salida de la comparación de 2 bits y se repite el paso.

8. Diseñe e implemente un circuito (bus de 4 bits) que transmita datos en forma bidireccional,
mostrar en display de 7 segmentos el dato transmitido. Emplee el C.I. 74125 o 74126
(compuertas de tres estados).