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Circuitos Sequenciais

"O comportamento de um circuito sequencial depende não só das entradas no instante presente, mas também do seu

comportamento anterior.

Pode-se dizer que um circuito sequencial possui memória.

Nos circuitos sequenciais a variável tempo assume, então, um papel preponderante .

Daí que recorramos, com muita frequência, aos chamados diagramas temporais para explicar o funcionamento desses

circuitos.

Nos circuitos combinatórios os diagramas temporais não eram muito úteis.

A característica fundamental de um circuito sequencial é a existência de realimentações, i.e., de ligações entre as saídas

e as entradas.

O que não quer dizer que todos os circuitos com realimentação são necessariamente sequenciais

"Podem ser combinatórios, embora esta não seja a regra.


O circuito da figura consiste num par de inversores acoplados; É a estrutura básica de um circuito lógico chamado LATCH
estático.

Os níveis lógicos Q e 𝑄 são complementares. Sem intervenção externa, o LATCH permanece indefinidamente em uma
das situações possíveis chamadas estados.
Supondo Q=0 a saída do outro inversor será 𝑄 =1, e, assim permanecerá.
Sem intervenção externa, o LATCH permanece indefinidamente em uma de duas situações possíveis chamadas
ESTADOS. Um LATCH pode ser usado para estabelecer e manter um nível lógico sem qualquer interferência externa.

LATCH SR - Com portas NOR


As duas entradas S e R estão normalmente no nível lógico zero (0), transitando uma delas para o nível lógico um (1)
quando houver necessidade de alterar o estado da saída.
Inicialmente, suponha que S=1 e R=0 – nesta situação o valor da saída 𝑄 vai ser inevitavelmente ‘0’, independente do
valor lógico na outra entrada da porta NOR (de baixo). Como R=0 e 𝑄 =0 então a saída Q assumirá o valor lógico 1.
Suponha que depois se coloca a ‘0’ o valor lógico de S – nada se irá alterar no circuito: Q=1 e 𝑄 =0.

O funcionamento do
LATCH RS pode ser
representado através
de um diagrama
temporal.
Subindo depois o valor de R para ‘1’, a saída Q irá consequentemente a ‘0’, fazendo depois com 𝑄 suba para o nível
lógico ‘1’. Baixando novamente R para ‘0’, nada se altera no circuito: Q=0 e 𝑄 =1.

S R Q 𝑸
1 0 1 0 Tabela de verdade do LATCH
0 1 0 1 RS
Qn corresponde ao estado
0 0 Qn 𝑄𝑛 actual.
1 1 Não usada Não usada

Se R=1 e S=1 levaria a um estado da saída indeterminado, por isso não deve ser utilizado.

Representar a evolução temporal da saída Q, considerando os sinais aplicados às entradas R e S.


LATCH SR - Com portas NAND
As entradas são mantidas normalmente no nível lógico alto , sendo que uma delas pulsará para o nível lógico baixo,
quando houver necessidade de alterar o estado da saída.
As entradas são activas baixas sendo portanto denominadas por 𝑆 e𝑅 e não por S e R.

LATCH SR Controlado ( Com Enable)


O LATCH RS controlado é uma melhoria do LATCH RS. É construído a partir do latch RS, pela colocação de um par de
portas AND nas entradas R e S, conforme mostra a figura. A entrada C tem o objectivo de habilitar ou desabilitar o latch
RS: caso C=0, o latch mantém o estado, pois R1=0 e S1=0; caso C=1, o latch funciona normalmente.
Se C=0, o latch mantém seu estado, independente dos valores de R e S (os X indicam essa independência). Repare
também que há ainda outra situação em que o latch mantém o estado, qual seja, quando C=1, mas R=0 e S=0.
O funcionamento do LATCH RS pode ser representado através de um diagrama de estados. Apenas as condições para
troca ou manutenção de estado são diferentes: no caso do latch RS controlado, as condições são compostas. Por
exemplo, para que o latch RS controlado se mantenha num mesmo estado é necessário que C=0 ou que C=1 e R=0 e
S=0.
Set significa que a saída Q=1; Reset significa que a saída Q=0.
símbolo do latch RS controlado

Desenhar as formas de onda para as saídas do latch RS abaixo, a partir das formas de onda fornecidas para as
entradas C, R e S.
O Latch D
A necessidade de evitar a ocorrência do estado proibido é um detalhe que dificulta o projecto de circuitos sequenciais
com latches RS. O latch D é construído a partir do latch RS, de maneira tal que, pela colocação de um inversor entre as
entradas S e R, fica assegurado que nunca ocorrerá a situação de entradas R=1 e S=1, responsáveis pelo surgimento do
estado proibido. Desta forma, a tabela de transição do latch D pode ser derivada da tabela do latch RS controlado, onde
as entradas R e S passam a ser a entrada D (com D=S).
Duas combinações de entradas desaparecem: uma que resultava na manutenção do estado e outra que resultava no
estado proibido. A tabela de transição do latch D é mostrada na tabela.

Símbolo
Desenhar as formas de onda para as saídas do latch D a partir das formas de onda
fornecidas para as entradas C, e D.
Circuitos sequenciais assíncronos – o estado das saídas pode mudar em qualquer instante como resposta às mudanças
nas entradas. Um LATCH é um circuito sequencial assíncrono com operação em modo fundamental, onde não deve
ocorrer uma mudança simultânea das entradas.
Circuitos sequenciais síncronos – as mudanças de estado da saída realizam-se em instantes bem determinados por uma
entrada de sincronismo (CLOCK) em resposta às mudanças das entradas.
Um sistema síncrono pode reagir apenas aos flancos do sinal de relógio (p. ex. ao flanco ascendente ou flanco
descendente) ou pode ser sensível ao nível do sinal de relógio.

Sinal de relógio típico (para um sistema activo ao flanco ascendente):

Período T : intervalo de repetição

Frequência F : F = 1/T (Unidade: Hz = 1/s)

T = tH +tL

Sinal de relógio típico (para um sistema activo ao


flanco descendente):
Sinal de relógio típico (para um sistema activo por nível):
tempo de setup: período de tempo, anterior ao flanco activo do sinal de relógio, em que a entrada de um elemento de
memória deve permanecer inalterada [preparação].

tempo de hold: período de tempo, posterior ao flanco activo do sinal de relógio, em que a entrada de um elemento de
memória deve permanecer inalterada [permanência].

tempo de propagação tpm: tempo (máximo) que o elemento de memória demora a reagir ao flanco activo do relógio.

tempo de propagação tpc: tempo (máximo) que a saída do circuito combinatório leva a atingir o valor final.
FLIP-FLOPS
Os elementos de memória usados nos circuitos sequenciais são chamados flip-flops. Cada flip-flop tem capacidade de
armazenar um bit de informação. O sinal de relógio sincroniza os momentos em que ocorrerão estas modificações nas
saídas dos flip-flops (mudanças de estado). Os flip-flops são circuitos derivados dos latches, porém activados pela
transição do sinal de controle. Os flip-flops são adequados para a construção de circuitos sequenciais síncronos. Nestes
circuitos qualquer troca de estado deve ocorrer de maneira sincronizada com o sinal de controle (geralmente é
utilizado o sinal de relógio – clock – como este sinal de controle). Dependendo da condição, um flip-flop pode ser
activado pela borda de subida ou borda de descida do sinal de controle.
FLIP-FLOP D mestre-escravo
O flip-flop D mestre-escravo é composto por dois latches D conectados em cascata. Transfere a entrada D para a saída Q
no instante da transição descendente de clock, mantendo-a memorizada até que ocorra outra transição descendente de
clock.
O flip-flop D transfere para a saída Q o valor lógico presenta na
entrada D, aquando da transição de clock.

Flip-flop JK
No instante da transição de clock toma em consideração os valores presentes nas entradas J e K, tal que se estiver
no estado Q=1 só K=1 poderá levá-lo a Q=0. Se Q=0 só J=1 poderá levar a saída a Q=1. Quando J=K=1, inverte o
estado da saída a cada transição de clock.
Considere o flip-flop da figura, traçar as formas de onda para as saídas do flip-flop JK que segue, a partir das
formas de onda fornecidas.

Nos circuitos sequenciais complexos, muitas vezes é necessário que se possa colocar todos os flip-flops num estado
conhecido, o qual pode ser o estado Reset (Q=0) ou o estado Set (Q=1). Entretanto, todos os flip-flops de um circuito
sequencial síncrono estão sujeitos ao mesmo sinal de controle, que normalmente é o sinal de relógio, de modo que
qualquer mudança de estado somente pode ocorrer após uma transição de relógio.
A fim de permitir que seja possível "Reset" ou "Set" um flip-flop a qualquer tempo, os flip-flops podem ser construídos
de modo a possuir um pino de "Reset" assíncrono e/ou um pino de "Set" assíncrono. A denominação "assíncrono"
refere-se ao facto de que a acção deste pino ser independente do sinal de controle. Tais pinos são denominados clear
(ou Reset) e preset (Set).
Então, para um flip-flop que tenha o pino de (reset), enquanto este pino estiver activado, a saída Q do flip-flop estará
estável com o valor 0, independente dos valores das demais entradas (incluindo a de controle). De modo similar, para
um flip-flop que tenha o pino (set), enquanto este pino estiver activado, a saída Q do flip-flop
estará estável com o valor 1, independente dos valores das demais entradas (incluindo a de controle
Flip-flop T (toggle)
Sempre que a entrada T=1 inverte o estado da saída a cada transição de CLOCK. Se T=0 mantem o estado anterior.

Registo
Um registo é um circuito sequencial síncrono que permite memorizar um conjunto de bits
O registo permite tratar esse conjunto de bits como um todo e não apenas bit a bit
Assim sendo, torna-se possível manipular e guardar a informação constituída por um determinado número (fixo) de
bits, pelo que se pode passar a falar de uma palavra como uma unidade básica de informação
É constituído por conjunto de flip-flops e lógica adicional que permite armazenamento de informação
Exemplos:
Armazenamento temporário das parcelas A e B de uma adição
Armazenamento temporário do resultado de uma operação aritmética
Flip-flops – guardam a informação
Lógica adicional – permite operações sobre os dados
Inicializar os valores do registo a zero – CLEAR
Carregar o registo com novos dados (ou manter os dados anteriores) – LOAD
Deslocar os dados dentro do registo – SHIFT
Shift left 0010 -> 0100
Shift right 0010 -> 0001
Registo de 4 bits com entrada de CLEAR

Símbolo

Entrada paralela saída paralelo PIPO


Os dados apresentados às entradas dos flip-flop estão
disponíveis nas saídas em simultâneo depois de decorrido
um período de clock.
Entrada série saída série SISO
O primeiro bit presente na entrada série só chega à saída do dispositivo decorridos quatro períodos de clock.
Exemplo de um registo de deslocamento para a direita com 4 andares.

Símbolo IEC do registo de deslocamento anterior

Shift Register com 4 andares

A cada flanco ascendente há o deslocamento de uma


posição para a direita No símbolo, para a direita significa de
cima para baixo
Entrada paralela saída série PISO
O computador antes de enviar a informação para o exterior faz a conversão paralelo para série. A informação é
introduzida no registo de oito bits em oito clock, com a entrada «load» activa baixa durante unicamente um clock,
estando o restante tempo activo alto de modo a permitir o deslocamento.
Registo Universal -O CI 74195 é um registo de 4 bits denominado registo universal por ser bidireccional e realizar
qualquer dos tipos estudados dispondo para isso de duas entradas de comando S1 e S0 e duas entradas de
deslocamento série SL e SR

A entrada PE ( Parallel Enable) selecciona a entrada do multiplexer (de duas entradas para uma saída) existente na
entrada D de cada FF, de modo que se PE=0 as ANDs com a estão abertas e as b estão bloqueadas, fazendo aparecer na
entrada D de cada FF a valor lógico que estivar na respectiva entrada paralela. Quando ocorrer a próxima transição de
clock os valores lógicos presentes nas entradas aparecem nas saídas dos FF (Q0; Q1;Q2;Q3).
Se PE=1 as portas a estão inactivas e as b activas, e, portanto na entrada D de cada FF vai aparecer o valor que estiver
presente na saída do FF à sua esquerda, fazendo com que na próxima transição de clock os valores existentes no registo
de deslocamento sejam deslocados de um FF para a direita.
Contador
Circuito sequencial que segue uma transição de estados pré-programada.
Um contador que segue a sequência dos números binários designa-se Contador binário
Podem ser de 2 tipos:
Contador ripple – a saída de cada flip-flop é utilizada como sinal de relógio para accionar outro flip-
flop
Contador síncrono – o sinal de relógio é aplicado directamente a todos os flip-flops

Contador ripple (4 bits)

Por cada 2 impulsos na entrada C de um flip-flop, ocorre um impulso


na entrada C do flip-flop seguinte.
Os flip-flops não reagem no mesmo instante de tempo .

Num circuito com n flip-flop a saída do último tem uma frequência


que é 1/2n da entrada, ou seja obtém-se um divisor por 2n .

Se interpretarmos o circuito como um contador cujas saídas são


Q3Q2Q1Q0, define-se estado do contador como a combinação de
valores das suas saídas, pelo que este contador terá oito estados, pois
são essas as combinações possíveis de valores das três variáveis
Q3Q2Q1Q0 , tendo cada estado do contador um período (T) de relógio
durante o qual as saídas se mantêm inalteradas. O contador percorre
todas as 16 possíveis combinações dos valores das saídas segundo
uma sequência natural binária.
Define-se módulo de um contador como sendo o número de estados possíveis desse contador.
Um contador com n flip-flop terá um máximo de 2n estados, permitindo efectuar contagens de zero a ( 2n - 1).

O facto de as entradas de clock dos sucessivos flip-flops estarem ligadas às saídas dos flip-flops anteriores, implica
assincronismo de transições. Numa eventual mudança de estado, estas não serão simultâneas mas serão desfasadas de
um tempo de transito cumulativo ao longo deles. Este facto, traz nalguns casos graves inconvenientes, pelo que a
técnica assíncrona é pouco utilizada apesar de mais económica em componentes.

Síntese de circuitos síncronos

Começa-se por construir a tabela de transições de estados, que consiste em escrever à frente de cada estado
presente o próximo estado, que é o estado para o qual se pretende que o circuito transite.

Para que cada flip-flop transite de estado correctamente, tem que ter nas suas entradas síncronas ( JK ou D) os
valores lógicos convenientes de acordo com a tabela de funcionamento a usar. Para tal constrói-se a tabela de excitação
do flip-flop que nos dá explicitamente quais os valores que devem ter as entradas, no instante presente para que se
efectue uma determinada transição do estado presente para o próximo estado.

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