III.

Utilizando flip-flops J-K o tipo D, diseñar un contador sincrónico descendente,

módulo especificado en la tabla correspondiente a la parte práctica. Incluya el circuito
de visualización en displays de ánodo común y el circuito de borrado manual que permita
empezar en cero en cualquier momento, en este ítem se debe presentar el siguiente
análisis:
• Diagrama de estados.
• Tabla de Estados.
• Asignación de estados.
• Tabla de comportamiento de la red secuencias sincrónica (utilizando FF-JK)

Diagrama de estados.

A
B S
C R

D Q

E P

F O

G N

H M
I L
J K

Tabla de estados.
Estado Actual Estado Próximo
A S
B A
C B
D C
E D
F E
G F
H G
I H
J I
K J
L K
M L
N M
O N
P O
Q P
R Q
S R
 Asignación de estados.
Nombre de estado Representación
A 0 0 0 0 0
B 0 0 0 0 1
C 0 0 0 1 0
D 0 0 0 1 1
E 0 0 1 0 0
F 0 0 1 0 1
G 0 0 1 1 0
H 0 0 1 1 1
I 0 1 0 0 0
J 0 1 0 0 1
K 0 1 0 1 0
L 0 1 0 1 1
M 0 1 1 0 0
N 0 1 1 0 1
O 0 1 1 1 0
P 0 1 1 1 1
Q 1 0 0 0 0
R 1 0 0 0 1
S 1 0 0 1 0

Tabla de comportamiento de la red secuencias sincrónicas (utilizando FF-JK)

Estado Actual Estado próximo Entrada actual
Q4 Q3 Q2 Q1 Q0 Q4 Q3 Q2 Q1 Q0 J4 K4 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 1 0 0 1 0 1 x 0 x 0 x 1 x 0 x
0 0 0 0 1 0 0 0 0 0 0 x 0 x 0 x 0 x x 1
0 0 0 1 0 0 0 0 0 1 0 x 0 x 0 x x 1 1 x
0 0 0 1 1 0 0 0 1 0 0 x 0 x 0 x x 0 x 1
0 0 1 0 0 0 0 0 1 1 0 x 0 x x 1 1 x 1 x
0 0 1 0 1 0 0 1 0 0 0 x 0 x x 0 0 x x 1
0 0 1 1 0 0 0 1 0 1 0 x 0 x x 0 x 1 1 x
0 0 1 1 1 0 0 1 1 0 0 x 0 x x 0 x 0 x 1
0 1 0 0 0 0 0 1 1 1 0 x x 1 1 x 1 x 1 x
0 1 0 0 1 0 1 0 0 0 0 x x 0 0 x 0 x x 1
0 1 0 1 0 0 1 0 0 1 0 x x 0 0 x x 1 1 x
0 1 0 1 1 0 1 0 1 0 0 x x 0 0 x x 0 x 1
0 1 1 0 0 0 1 0 1 1 0 x x 0 x 1 1 x 1 x
0 1 1 0 1 0 1 1 0 0 0 x x 0 x 0 0 x x 1
0 1 1 1 0 0 1 1 0 1 0 x x 0 x 0 x 1 1 x
0 1 1 1 1 0 1 1 1 0 0 x x 0 x 0 x 0 x 1
1 0 0 0 0 0 1 1 1 1 x 1 1 x 1 x 1 x 1 x
1 0 0 0 1 1 0 0 0 0 x 0 0 x 0 x 0 x x 1
1 0 0 1 0 1 0 0 0 1 x 0 0 x 0 x x 1 1 x

𝐽0 = 𝑄1 + 𝑄1′ 𝑄2 + 𝑄1′ 𝑄3 + 𝑄4
 𝐾0 = 1
𝐽1 = 𝑄0′
𝐾1 = 𝑄0′
𝐽2 = 𝑄0′ 𝑄1′ 𝑄3 + 𝑄0′ 𝑄1′𝑄4
𝐾2 = 𝑄0′ 𝑄1′
𝐽3 = 𝑄3 + 𝑄0′ 𝑄1′ 𝑄4
𝐾3 = 𝑄0′ 𝑄1′ 𝑄2′
𝐽4 = 𝑄0′𝑄1′𝑄2′𝑄3′
𝐾4 = 𝑄0′ 𝑄1′ 𝑄4
Diseño implementado en Anexo

IV. Consultar en que consiste y como se realiza el barrido de display en VHDL.

El barrido de display mediante VHDL consiste en no mostrar ningún símbolo en el
display bajo ciertas condiciones que puedan ameritar este hecho, así por ejemplo, con 5
bits se pueden controlar 32 caracteres, pero si se está trabajando con 6 bits, siendo posibles
64 combinaciones, es preciso dejar de mostrar caracteres después de la combinación 32.
Utilizando lenguaje de programación establecido por IEEE, VHDL, es completamente
posible y válido el barrido de un display al estar acompañado con una compuerta
programable GAL o PAL.
Básicamente lo que se realiza es un código que deshabilita la operación de la compuerta
programable, asegurando de cierta manera la no transición de información hacia los
displays. Existe una manera más adecuada para hacerlo, codificando una función de
visualización que implique todos los estados de entrada necesarios por el usuario. El
código que puede ser considerado como canónico es el siguiente:
library IEEE
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity barrido_display is
PORT (
entrada: IN STD_LOGIC;
salida: OUT STD_LOGIC
);
end barrido_display;

architecture Behavioral of barrido_display is

begin
visualizador: process (entrada) begin
case entrada is
when “condición_1” => salida <= “operación_1”;
 when “condición_2” => salida <= “operación_2”;
when “condición_n” => salida <= “operación_n”;
when others => salida <= “operación_barrido_reset”;
end case;
end process;
end Behavioral;

Referencias:
[1] PALACIOS, Enrique; REMIRO, Fernando; LÓPEZ, Lucas (2004).
“Microcontroladores” PIC16F84 México, Desarrollo de Proyectos.
ANEXO