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Concepção de Circuitos Integrados 1

3 Portas Lógicas
Lógica de Chaves
Transistores podem ser vistos como uma chave controlada pelo sinal da
grade
Uma chave NMOS fecha quando o sinal de controle for VCC (1 lógico)

A B

E F F=E se A e B
A

E F F=E se A ou B
B
OBS: o transistor NMOS passa
um 0 forte e um 1 fraco

Concepção de Circuitos Integrados - 3 Ricardo Reis


Lógica de Chaves
Uma chave PMOS fecha quando o sinal de controle for VSS (0 lógico)

A B

E F F=E se A e B = A ou B = A + B
A

E F F=E se A ou B = A e .
B =A B
B

OBS: o transistor PMOS passa


um 0 fraco e um 1 forte

Concepção de Circuitos Integrados - 3 Ricardo Reis


Portas Lógicas
INVERSOR NMOS

Equação: Esquema Elétrico NMOS


S=E
Vcc
Esquema Lógico Transistor N
de depleção

E S S 10
0
E saída E 1
0 1 Transistor N
1 0 ΔV
Terra

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Portas Lógicas
Porta NAND NMOS

Equação Lógica: Esquema Elétrico:

S=A.B Vcc

Esquema Lógico:
A
S
S
B
A
A B saída B
0 0 1
0 1 1 Terra
1 0 1
1 1 0

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Portas Lógicas
Porta NOR NMOS

Esquema Elétrico NMOS


Equação:

S=A+B VCC

Esquema Lógico:

A S
B S
A B
A B saída
0 0 1
0 1 0 terra
1 0 0
1 1 0

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Portas Lógicas
Circuitos CMOS Estáticos
Exceto durante o período de transição, a saída de uma porta CMOS
estática está ligada a VDD ou VSS(Massa) através de um caminho
com baixa resistividade.
OBS: Isto faz com que uma porta CMOS estática consuma muito
menos que uma porta NMOS.

A saída de uma porta CMOS assume sempre o valor da função


booleana implementada pelo circuito (ignorando novamente os
efeitos de transição durante o período de chaveamento).

O colocado acima difere da classe de circuitos dinâmicos, que baseia-


se no armazenamento temporário de valores de sinais em
capacitâncias de nodos do circuito com alta impedância.

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Portas Lógicas
Circuitos CMOS Estáticos

VDD
De Morgan: A + B = A . B

E1
E2 pull up Somente PMOS
E3

S = f (E1,E2,E3)

E1 =
E2 pull down Somente NMOS
E3
AND = NAND + INV
VSS

As redes PUP (pull up) e PDN (pull down) são duais.

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Portas Lógicas
INVERSOR CMOS

Equação:
Esquema Elétrico CMOS
S=E
Vcc
Esquema Lógico
ΔV Transistor P

E S S 10
0
E 1
Transistor N
ΔV
Terra

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Portas Lógicas
INVERSOR CMOS
Fonte
VCC canal P canal N

massa
P P N N
poço P

Substrato N

“Difusão P” “Difusão N”

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Portas Lógicas
Porta NAND CMOS

Esquema Elétrico:
Equação Lógica:
Vcc
S=A.B

Esquema Lógico :
S

A A
S
B B

Terra

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Portas Lógicas
Porta NOR CMOS

Equação:
Esquema Elétrico CMOS
S=A+B VCC

Esquema Lógico:

A S A
B
S

terra

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Portas Lógicas LAYOUT
INVERSOR

C M O S
contato
Vcc
Vcc
Difusão P
S metal
E
Saida

Polisilicio
S=E Difusão N

Terra

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LAYOUT INVERSOR C M O S LAYOUT NAND C M O S

Difusão P
contato

Vcc

metal

Difusão N
Polisilicio

Terra

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Portas Lógicas
A
Disposição estruturada
de
portas lógicas B

Saída = A+B+D

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Portas Lógicas
Portas CMOS Complexas
SCCG (Static CMOS Complex Gate) VCC

Exemplo:
C

A B D
C S
D
B A

S
S = A + ( B .(C+D)) A B

C D
A lógica da porta é definida pelos
transistores de pull down.
terra

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Portas Lógicas A
Porta NAND CMOS B S
C
D Esquema Lógico

VDD VDD

A B C D

S
A

S B

D
terra Esquema Elétrico
A B C D terra
Leiaute

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Portas Lógicas

Portas com até 2 transistores em série

Concepção de Circuitos Integrados - 3 Ricardo Reis


Example
A
B S S = A + (( B + C)+D)
C
D

B
S

D
14 Transistors
Use of SCCG

S = A + (( B + C)+D) S = A + (( B +C).D)
B
D
C

A A
S
B S D
C A
D B C

8 Transistors
Use of SCCG

S = A + (( B + C)+D) S = A + (( B +C).D)

A A
B S
B S
C C
D D

14 Transistors 8 Transistors
Motorola 6809 NMOs
22
Z8000 NMOs
Portas Lógicas
Lógica com chaves NMOS
A B

E1 E1
E2 Rede A’ G
A de G F
F
B chaves E2
C NMOS B’
D

Transistores N
Sem consumo estático
Vg alto varia em função da lógica
O buffer regenera o sinal

24
Portas Lógicas
Lógica com chaves NMOS

C=5v C=5v
M2
E=5v F E=5v F i
Mn
CL CL M1

VF não consegue atingir 5V, mas 5V -VTn


~ 3,5 V devido ao efeito de corpo (body effect)
VF =
Tensão na entrada do inversor não é suficiente para desligar o transistor PMOS
“Perda de tensão” causa consumo estático de potência e diminui margem de ruído

25
Portas Lógicas
Lógica com chaves NMOS

Símbolos:
Transistor de passagem C
C=5V
E F
F C
E
CL E F

C
C=0V

OBS: o transistor PMOS passa um 0 fraco e um 1 forte


o transistor NMOS passa um 0 forte e um 1 fraco

Desvantagem: temos que ter C e C

26
Portas Lógicas
Lógica com chaves NMOS

Multiplexador de 2 entradas
S S
S
VDD VDD

A
M2
F
S F

B M1

S S
S
A B

27
Portas Lógicas
Lógica com chaves NMOS

Multiplexador de 2 entradas
S
VDD

A
M2
S F
1 A S F=A
0 B M1
B

28
Portas Lógicas
Lógica com chaves NMOS

Multiplexador de 2 entradas
S
VDD

A
M2
S F
1 A S F=B
0 B M1
B

29
Portas Lógicas
Lógica com chaves NMOS
XNOR

XNOR realizado com portas lógicas


A B Z
0 0 1 A
B
0 1 0
Z
1 0 0
1 1 1

30
Portas Lógicas
Lógica com chaves NMOS
XOR

XOR realizado com transistores de passagem

Z
B

A B Z
B
0 0 0 M2
0 1 1
A M3 A
1 0 1
1 1 0 M1 M4

B
B

31
Portas Lógicas
Lógica com chaves NMOS
XOR

XOR realizado com transistores de passagem

Z
B

A B Z
B
0 0 0 M2
0 1 1
A M3 A
1 0 1
1 1 0 M1 M4

B
B

32
Portas Lógicas
Lógica com chaves NMOS
XOR

XOR realizado com transistores de passagem

Z
B

A B Z
B
0 0 0 M2
0 1 1
A M3 A
1 0 1
1 1 0 M1 M4

B
B

33
Portas Lógicas
Lógica com chaves NMOS
XOR

XOR realizado com transistores de passagem

Z
B

A B Z
B
0 0 0 M2
0 1 1
A M3 A
1 0 1
1 1 0 M1 M4

B
B

34
Portas Lógicas
Lógica com chaves NMOS
XOR

XOR realizado com transistores de passagem

Z
B

A B Z
B
0 0 0 M2
0 1 1
A M3 A
1 0 1
1 1 0 M1 M4

B
B

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Portas Lógicas
Lógica CMOS

Restruturação lógica para redução do fan-in

redução do atraso da porta

36
Portas Lógicas
Lógica CMOS

37
Portas Lógicas
Lógica CMOS

38
Portas Lógicas
Lógica CMOS

39
Portas Lógicas
Lógica CMOS

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Concepção de Circuitos Integrados 1

3 Portas Lógicas