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Introdução tutorial

OBJETIVO:
• Este tutorial descreve os vários componentes e funções da Unidade de Sistema Único de Integração (USIU).

OBJETIVOS:
• Descreva a configuração do sistema e como configurar o sistema de reinicialização.

• Identificar as principais características do USIU.

• Descrever como configurar o relógio do sistema.


• Descrever os recursos relacionados ao poder, incluindo controle de energia e os requisitos de alimentação MPC555.

• Identificar as características e funções dos recursos de proteção do sistema e temporizadores.

• Identificar as características e funções da interface externa Bus, o controlador de memória eo controlador de


interrupção.

CONTEÚDO:

• 38 páginas
• 8 perguntas

Aprender Tempo:
• 50 minutos

Neste tutorial, vamos examinar os vários componentes e funções da unidade de interface Sistema Único ou USIU. O foco desta
apresentação é na inicialização do sistema e configurar o sistema de reinicialização.

Vamos começar com uma discussão sobre as principais características e o registro de configuração USIU. Em seguida, vamos discutir como selecionar e
- -
configurar o relógio do sistema, e discutir controle de energia do sistema. Então, vamos identificar as funções dos vários recursos de proteção do sistema e
temporizadores. Finalmente, vamos discutir a interface externa Bus e os dois módulos do controlador: o controlador de memória eo controlador de
interrupção.

Por favor note que você pode acessar uma visão detalhada dos diagramas MPC500 e bloquear MPC565 usando os botões de referência
no topo da página do curso.
Características USIU Key
• Proteção do sistema:
• monitor de ônibus

• Software Watchdog timer


256K 192K
• Periódica Temporizador de Interrupção FLASH FLASH

• Decrementor
• PowerPC Time Base
INTERFACE
• Relógio de tempo real EXPLOSÃO

• 24 e 32 de endereço barramentos de dados

E-BUS
• No chip único modo, endereços e de dados autocarros pode ser usada como

objectivo geral de I / O (GPI / S)


Power PC 16K 10K USIU
• suportes mestre Bus Testemunho
RAM RAM
+
• de transação de 4-beat, 2-relógio ciclo de bus mínimo FP

• Controlador de memória de quatro banco L - BUS


L2U
• Unidades de proteção de memória flexíveis que suportam 4 regiões de
memória

• tamanhos de banco de 32 K a 4 Gbytes suportado


• Use com SRAM, EPROM, Flash e periféricos

• 4 bytes de gravação permite

• descodificação de endereço de 32 bits com máscara

• operação global de chip-select


• On-board Phase Locked Loop
• Controlador de interrupção

• Até 8 externo e 8 interrupções internas

"Os registros de controle USIU conter bits de configuração e controle de função para os seguintes recursos de proteção do

sistema: monitor de ônibus, software watchdog timer, temporizador de interrupção periódica, decrementer, base de tempo e

relógio de tempo real."

--dd
-
Há um controlador de memória de quatro banco para uso com SRAM, EPROM e periféricos de Flash. O controlador de
memória inclui unidades de proteção de memória flexíveis que suportam até quatro regiões de memória. tamanhos de
banco de 32 Kbytes a 4 Gbytes são suportados.

O USIU também inclui um loop de bordo Phase Locked e um controlador de interrupção. O controlador de interrupção
pode lidar com até 8 externo e 8 interrupções internos.
USIU registros do sistema
SIUMCR - SIU CONFIGURAÇÃO DO MÓDULO REGISTRO
0 1234567 8 9 10 11 12 13 14 15

EARB EARP RESERVADO DSHW DBGC BPDC ATWC GPC DLK

RST: ID0 0 0 0 0 0 0 0 0 ID [09:10] ID11 ID12 0 0 0

16 17 18 19 20 21 22 0 ................................................. ............................. 31

R SC RCTX MLRC MTSC RESERVADO

0 ID 0 0 0 0 0 0 ................................................. .............................. 0
[17:18]

EARB - Arbitragem Externa Função Pin


0 = Ativar Arbitragem interna 1 = Ativar externa
GPC FRZ / PTR / SGPIOC6 IRQOUT / LWP0 / SGPIOC7
Arbitragem EARP [0: 2] - Pedido de Prioridade de 00 FRZ IRQ_OUT
01 PTR LWP0
Arbitragem Externa 10 FRZ LWP0
Este bit só é válida quando EARB é 0 11 SGPIOC6 SGPIOC7

DSHW - Os dados mostram ciclos DLK - Debug Register Bloqueio


0 ciclos show = Desativar para todos os ciclos de dados internas 1 = mostrar dados e 1 = SIUMCR está bloqueado 0 SC =
endereço para todos os ciclos de dados internos
SIUMCR não está bloqueado - Single Chip

Configuração Select
00 = multi-chip de porta de 32 bits = 01 multi-chip de 16 bits porta 10
DBGC IWP [0: 1] / VFLS [0: 1] BI / STS BG / vf0 / LWP1 BR / VF1 / IWP2 BB / VF2 / IWP3 = chip único com mostra ciclos de depuração (11) = chip único
(Dados & endereço de bus = GPIO)
00 IWP [0: 1] BI BG BR BB
01 IWP [0: 1] STS BG BR BB
10 VFLS [0: 1] STS vf0 VF1 VF2
11 IWP [0: 1] STS LWP1 LPW2 LPW3 * RCTX - Reset Configuration / Temporizador expirado
0 funções = RSTCONF / Texp como RSTCONF 1 =
RSTCONF / Texp funciona como Texp

BPDC
3] /- AT
Configuração Pincomo
[0: 3] função porta de
ATdepuração
[0: 3] DBGC - Depuração pins

BPDC TCK / DSCK TDI / DSDI TDO / DSDO * MLRC [0: 1] - Multi Nível de Controle de reserva
MLRC IRQ0 / S IRQ1 / RSV IRQ2 / CR / IRQ3 / KR / IRQ4 / AT2 / IRQ5 / MODCK1
SGPIOC0 SGPIOC1 SGPIOC2 RETRY / SGPIOC3 SGPIOC4 SGPIOC5
0 DSCK DSDI DSDO
00 IRQ0 IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 / MODCK1
1 TCK TDI TDO
01 IRQ0 RSV CR KR / RETRY AT2 IRQ5 / MODCK1
10 SGPIOC0 SGPIOC1 SGPIOC2 SGPIOC3 SGPIOC4 SGPIOC5 / MODCK1
11 IRQ0 IRQ1 SGPIOC2 KR / RETRY AT2 SGPIOC5 / MODCK1

* ATWE - Tipo de endereço Ativar configuração MTSC - Master Select Transfer Control
0 = WE [0: 3] / AT [0: 3] função como WE [0: 3] 1 = WE [0: 0 = IRQ2 / CR / SGPIOC2 / MTS funciona como MTS 1 funções = IRQ2 / CR / SGPIOC2 / MTS
de acordo com a configuração MRLC

O registo USIU configuração do módulo permite a configuração global do sistema. Algumas das opções são descritos aqui. Consulte o Manual do Usuário do dispositivo para
uma descrição detalhada.

Você configurar arbitragem externa ou interna utilizando os campos EARB e Earp. A família MPC500 é optimizada para um único mestre externo. Se mais do que um
mestre é necessário externamente, em seguida, irá ser necessário um árbitro externo.

Há opções para configurar o ciclo de data show, que é usado para depurar a aplicação. Além disso, você pode configurar os depuração Pinos e Debug Porto

- -
Pins para Debug ou modos JTAG.

O campo SC selecciona o modo de chip de reinicialização. Dois single-chip e dois modos de múltiplos chips estão disponíveis. Outras opções de configurar os pinos USIU
para fins gerais I / O ou funções alternativas, e configurar pinos para tipo de endereço e escrever activar funções.

Note que o valor de reset por alguns dos campos é designado como IDx. Isto significa que o campo será inicializado usando um valor na palavra de configuração de
reset. Vamos discutir a palavra de configuração de reset no final do tutorial. É importante notar aqui que a reset, esses bits tem um valor atribuído que pode ser
mudado.
USIU Clocks e Controle de Energia

• As opções de temporização de referência principal são (escolha uma):

• Um cristal com uma frequência de 4 MHz ou 20 MHz

• Um provedor externo com uma frequência de até 40 MHZ


• relógio do sistema é gerado utilizando a referência de temporização principal, on-chip
sistema Phase Lock Loop (SPLL), e os valores de multiplicador de frequência / divisor.

Vamos discutir as funções USIU em mais detalhes, começando com configuração de clock. O projectista do sistema deve fornecer quer um cristal de 4 ou 20
MHz ou um oscilador externo de até 40 MHz. Quando um cristal é usado, o software de inicialização pode multiplicar-se esta frequência de referência a uma taxa
de relógio do sistema pretendido por meio da programação os bits de controlo SPLL apropriados.
- -
Relógio do sistema Diagrama de Blocos
MODCK [1: 3]

XFC VDDSYN

VSSSYN
EXTCLK
4MHZ OU 2: 1
SYSCLK
MUX
VCOOUT
2: 1
SPLL
MUX
OSCM, TB, a DEC, e PIT são alimentados a partir
KAPWR

KAPWR

Controle de
3: 1 MUX (/ Low divisor GCLK1 / GCLK2
Baixa
4 e / ou 16) de potência
Potência
(1 / 2N)
sistema
Relógio
PITCLK FREQUENTE: GCLK1C / GCLK2C
Divisor

SE = EXTAL 4MHZ, PITCLK =

1MHZ SE EXTAL = 20MHZ,

PITCLK = 5 MHZ. Assumindo CLKOUT


Drivers
DIV / 4 e é usado Não DIV / ENGCLK
256 3: 1 MUX
Perda Back_Up
relógio oscilador
/ ou 4/256
Detector 7
Drivers
-12 MHz para TMBCLK
TMBCLK

ExtalMain Relógio
RTC / PIT
4MHZ ou Relógio e
Cristal OSCM
20MHZ Drivers Para PIT / RTCLK

Xtal

Este diagrama de blocos mostra as diferentes opções de seleção relógio. Três fontes de relógio possíveis são fornecidos para dar o máximo de flexibilidade para os

projetistas de sistemas. Você deve analisar cuidadosamente o diagrama de blocos, a fim de compreender plenamente as diferentes opções disponíveis.

Observe que a família MPC500 fornece um relógio interno chamado o relógio Backup. Este relógio pode ser usado se o relógio de referência principal falhar. O cristal,

Tempo Base, tempo Relógio real, e periódica interrupção do timer são alimentados a partir do fornecimento de energia Manter vivo. Isto significa que quando a

- -
alimentação principal é desligado, estes temporizadores continuará a funcionar. Os temporizadores são abordados com mais detalhes mais adiante neste tutorial.
Configuração da Fonte de relógios do sistema

Valores padrão @ PORESET MF +1 OPÇÕES SPLL


MODCK1: 3 LME
PITR DIV TMBCLK
Reservados para o funcionamento normal do modo de teste,
000 - - - -
PLL activado principal referência de temporização é freq ( OSCM) = 4MHZ

operação normal, PLL activado principal referência de temporização


010 1 5 256 4
é freq ( OSCM) = 20MHZ operação normal, PLL activado principal
001 0 1 256 16 referência de temporização é freq ( EXTCLK) = 4MHZ operação normal,

PLL Habilitado 1: 1 freq Mode ( CLKOUT (max) = FRQ EXTCLK)


110 0 5 256 4

100 0 1 256 16

Operação normal, PLL ativado principal referência de tempo


011 1 1 256 16
é freq ( OSCM) = 20MHZ operação normal, PLL Habilitado 1: 1

101 0 1 256 16 freq Mode ( CLKOUT (max) = FRQ EXTCLK)

111 1 1 256 16 Operação normal, PLL Habilitado 1: 1 freq Mode ( CLKOUT


(max) = FRQ EXTCLK)

Esta tabela descreve os diferentes métodos para a seleção relógio. A seleção fonte de relógio é feito por dirigir os pinos MODCLK 1-3 de power-up. Além
disso, o usuário pode ativar o modo de limp. O modo flácido fornece o relógio de backup interno no caso relógio de referência principal é perdido por
algum motivo.
- -
Phase Locked Loop (PLL)

OSCCLK
XFC

DIVF
Cima VCO OUT
[0: 4] comparador de CARREGAR
fase
baixo VCO a Low Power
BOMBA

Divider
VDDSN / VSSSN

RELÓGIO
MF [00:11]
ATRASO

NOTA: campo de bits MF deve estar definido para fornecer uma frequência de pelo menos 15MHz saída do VCO.

Aqui, vemos o diagrama de blocos SPLL. Fora de reset, o SPLL começa a oscilar em alguma freqüência e estará fora de bloqueio. Uma vez que o SPLL entra na
fechadura, a MCU será executado pelo relógio de 20 MHz. Ao configurar o campo Fator de Multiplicação (MF) no registo PLPCR, você pode multiplicar o relógio
SPLL por múltiplos de 4. Para selecionar relógio do sistema 40MHZ, o usuário precisa para escrever o valor 9 para o campo Fator de Multiplicação no registo
PLPCR. - -

Note-se que quando o campo MF for alterado, o SPLL vai sair do bloqueio. O usuário pode alterar a freqüência do sistema para reduzir o consumo de
energia sem ter a SPLL sair do bloqueio. Isso é feito usando o divisor de potência baixa, descrito na página seguinte.
Divisor de Baixa Potência

VCO / 2 (por exemplo, 40MHZ)


DNFH Operação normal
DNFH Divisor
A comutação entre DNFH e DNFL é controlado
por bits PRQEN em SCCR.

Geral do relógio do sistema

DNFL Baixo de energia em operação


DNFL Divisor

DFNL - DIVISÃO factor de frequência LOW


DFNH - DIVISÃO DE FACTOR DE ALTA FREQUÊNCIA = 000/001 = 1/2 =

000 = / 2 = 001/4 = 010/4 = 011/8 = 100/16 101 = / 32 = 110/64 111 = Reservados


010/8 = 011/16 100 = /
32 = 101/64 110 =
Reservados 111 = / 256

O menor poder divisor inclui dois divisores, DNFH e DNFL. Esta função é seleccionado usando o bit PRQEN no registo SCCR. O conceito
básico e os fatores de divisão são descritos aqui.

- -
Tipicamente, a saída DNFH é o relógio do sistema a funcionar à velocidade máxima de relógio, por exemplo, 40 MHz. Você pode relógio do sistema do baixo divisor de potência
através da saída DNFL. Isso permite que o sistema para correr a uma velocidade menor quando o aplicativo está ocioso. Além disso, quando uma interrupção é recebida, a MCU
irá mudar para a saída de relógio DNFH, a fim de processar a interrupção com a velocidade máxima de relógio.
PLL Baixa Potência e Controle Redefinir
PLPRCR - PLL, LOW POWER & repor o controlo REG
0 ................................................. ...................... 11 12 13 14 15

Factor de multiplicação (MF) MFPDL LOCS LOCSS SPLS

POR: 0 OR4 0 ........................................... 0

16 17 18 19 20 21 22 23 24 25 26 27 31 ...............

SPLSS TEXPS LPLM TMIST 0 CSRC LPM CSR LORLE 0 DIVF

MF - fator de multiplicação
$ 000 = DIV / 1 0 1 0 ................................................. .................................................. ........ 0
-
LPML - BLOQUEIO LPM
-
0 = LPM & CSRC Bits são graváveis ​1 = LPM &
-
$ FFF = DIV / 4096 CSRC Bits são bloqueados TMIST - TIMERS Status de

Interrupção
0 = Sem Event Timer Expirado foi detectado 1 = um
MFPDL - MF e DIVF BLOQUEIO
temporizador expirou Evento foi detectado CSRC - fonte relógio
0 = MF e DIVF Campos são graváveis ​1 LOCS =

MF e DIVF campo estão bloqueados - PERDA DE 0 = Geral do relógio do sistema é determinado pela DNFH Valor 1 = Geral do
relógio do sistema é determinado pela DNFL Valor
RELÓGIO STATUS
0 = Sem perda de oscilador é detectado 1 = Perda
LPM - BAIXA POTÊNCIA MODE SELECT
de oscilador é detectado LOCSS - perda de stickey Modo de energia LPM [1: 0] CRV TEXPS
RELÓGIO STATUS
normal alta 00 0 X
0 = Sem perda de oscilador é detectada 1 SPLS =
Normal Baixo engrenagem 00 1 X
Perda de oscilador é detectado - Sistema PLL Doze alta 01 0 X
Doze baixo 01 1 X
BLOQUEIO STATUS
Dormir 10 X X
0 = SPLL está Atualmente desbloqueado 1
Sono profundo 11 X 1
SPLSS = SPLL está Fechado - SPLL BLOQUEIO Desligue 11 X 0

STATUS stickey
CSR - APAGAR CHECKSTOP
0 = SPLL ficou preso 1 = SPLL saiu de bloqueio pelo
0 = Sem reset ocorrerá quando Checkstop é afirmado 1 = reset ocorrerá
menos uma vez TEXPS - tempo já decorrido STATUS quando Checkstop é afirmado LORLE - PERDA DE RELÓGIO

HABILITAÇÃO
0 = Texp é negado no Modo de suspensão profunda 1 = Texp Pin Continua 0 = Perda de Relógio não causa HRESET afirmação 1 = Perda de
afirmado Sempre Texp Pin Afirma por um dos seguintes eventos: 1-PIT é
Relógio provoca HRESET DIVF - SPLL PREDIVIDER BITS
expirada 2-RTC alarme é definido de alarme 3-TBS é Set 4-DEC de
interrupção
00000 = DIV / 1
-
-
11111 = DIV / 32

O registo PLPRCR inclui campos que configuram o PLL, os modos de baixa potência, e redefinir controle.

- -
O campo de multiplicação factor é usado como um multiplicador para a frequência de PLL. Como observado anteriormente, quando o campo MF está escrito, o PLL vai sair
do bloqueio. Você deve verificar o bit SPLS para garantir que a PLL tem bloqueado antes da inicialização e ativação das seções de E / S.

A frequência de relógio do sistema é a vezes de frequência de referência MF + 1. Para conseguir uma frequência de relógio do sistema de 40 MHz, o MF deve ser ajustado para 9

assumindo um cristal de 4 MHz.

O campo DIVF deve ser ajustado para 5, quando a frequência do cristal é de 20 MHz, uma vez que a PLL é optimizado para a frequência de referência de 4 MHz.

O campo LPM configura o MCU para entrar modos de baixa potência. Os modos de baixa potência são descritos na página seguinte.

Por favor note que você pode acessar uma descrição detalhada de todos os campos de registro utilizando o botão referência PLPRCR campos na parte superior da página do curso.
Modos de baixa potência

Modo de operação SPLL Testemunho Memória


Controlador TB, RTC,
PIT, dezembro Despertar Método de despertar Tempo
normal alta Ativo Em Em Em

normal baixo Ativo Em Em Em SW ou interromper 3-4 sys clks

Doze alta Ativo Em Em Interromper 3-4 sys clks

Doze baixo Ativo Em Em Interromper 3-4 sys clks

Dormir Ativo Em Interromper 3-4 sys clks

Sono profundo Não ativo Em Interromper <500 clks OSC

baixo poder (manter viva) Não ativo Em Interromper <500 OSC. Clks + fonte de
alimentação
acorde

A MCU pode ser colocado em um dos modos de baixa potência mostrados aqui. Como observado na discussão sobre o divisor de potência baixa,
existem dois modos normais. No modo de alta normal, todo o sistema está activo e relógio do sistema é a saída do DNFH. No modo normal baixo, todo
o sistema está activo e o relógio de sistema é a saída de DNFL.

- -

No modo de alta doze, a CPU é desligado, mas o resto do MCU está ativo. Neste modo, o relógio do sistema é emitido a partir DNFH. No modo de baixa
doze, o sistema está no mesmo estado, exceto que o relógio do sistema é emitido a partir DNFL.

No modo de repouso, a MCU é inactiva com a excepção do PLL, TB, RTC, DEC e PIT. No modo de sono profundo, o MCU e PLL estão fora,
mas a TB, RTC, a DEC, e PIT estão ativos.

No modo de desligar, o MCU é desligado, uma vez que a alimentação está desligada. No entanto, a TB, RTC, a DEC, e PIT ainda estão em execução, uma vez que

estes temporizadores são alimentados a partir do fornecimento de energia Manter vivo. A MCU irá acordar os vários modos de baixo consumo de energia quando um

pedido de interrupção é gerado. O tempo de acordar de cada um dos modos de baixa potência é fornecida na tabela.
Estrutura Chip de Energia

I/O

VDDL

SRAM INSTANTÂNEO

Texp
lógica Oscilador, PIT, RTC,
interna TB e dezembro

KAPWR

Controle de

PLL relógio

VDDH

Fontes MPC555 de energia

VDDSRAM VDDL VDDSYN O circuito Fonte de energia

CLKOUT, SPLL (Digital) VDDL


SYS_Low de controle de energia, (3,3 V)
VDDF VPP
lógica interna, motorista relógio

Fornecimento de programação Flash VPP (5V)

Fornecimento de flash VDDF & VSSF (3.3V)


SPLL (analógico) VDDSYN (3,3 V)

Principal oscilador SCCR,


PLLRCR, RSR KAPWR
RTC, PIT, e dezembro (3,3 V)

SRAM VDDSRAM
detector VDDSRM (3,3 V)
VSRMCR

O diagrama de blocos que descreve as exigências de distribuição de energia MCU. Por favor note que você pode acessar os valores de

energia MPC555 abastecimento usando o botão de referência no topo da página do curso.

A manter viva fonte de alimentação é aplicada ao oscilador, bem como todos os temporizadores USIU. Isso permite que os temporizadores USIU para

continuar funcionando mesmo quando a alimentação principal é desligado. Desligar a alimentação principal é útil para salvar a vida da bateria, mas um

wake-up a partir desta baixo poder baixo modo pode ser essencial para algumas aplicações.
- -

Os dispositivos da família MPC500 ter um mecanismo interno para permitir o despertar do modo de desligamento. Isso é conseguido com a
implementação de temporizadores USIU eo temporizador expirar Pin, Texp. Quando um dos USIU temporizadores expira, o Texp é afirmado
e pode ser usado externamente para mudar de alimentação principal.

Por exemplo, considere aplicações automotivas. Quando as teclas motorista desligar a ignição, a principal potência ao veículo é desligado,
mas a fonte de alimentação keep-alive é mantido para manter os temporizadores USIU execução. Este recurso de acordar o
microcontrolador permite verificações de ambiente periódicas, como atualizar o relógio em tempo real e monitoramento de segurança do
sistema e outros parâmetros específicos de aplicação.
Questão

Qual das seguintes são referências válidas tempo USIU? Selecione todas as opções válidas e clique em
Feito.

20 MHz cristal 32 MHz fonte


externa fonte externa 40 MHz

40 MHz de clock de backup

Feito

Vamos rever o que temos discutido até agora com algumas perguntas. Considere esta pergunta sobre a referência de tempo USIU.

referências de tempo válidos incluem um cristal de 20 MHz e uma fonte externa até a 40 MHz. Também note que você também pode usar um cristal

de 4 MHz.

- -
Questão

Qual campo PLPRC permite alterar a freqüência do sistema sem a PLL


sair do bloqueio? Clique na sua escolha.

a) LORLE
b) LPM
c) MF
d) SPLS

Considere esta pergunta sobre operações PLL.

O campo Modo de baixo consumo, LPM, permite alterar a freqüência do sistema sem a PLL sair do bloqueio.

- -
A Perda de Relógio campo, LORLE Enable, é usado para configurar um HRESET quando uma perda de relógio ocorre. O campo de multiplicação Factor,

MF, é usado como um multiplicador para a frequência de PLL O campo de estado do sistema PLL bloqueio, SPLS, é usado para indicar se o SPLL está

num estado bloqueado ou desbloqueado.


Questão

Que menor modo de energia tem as seguintes características? Clique na sua escolha.

PLL é activo. Core é


inativo.
TB, RTC, dezembro, e PIT activo.

a) normal baixo

b) Suspensão

c) O sono profundo

d) Desligue

Aqui está outra pergunta para você.

No modo de repouso, o PLL, TB, RTC, dezembro, e PIT são activa, e o núcleo está inactivo.

- -
No modo normal baixo, todos os componentes estão activos.

No modo de sono profundo, o PLL e núcleo são ambos inativos. Os outros componentes (TB, RTC, DEC, e PIT) são activos.

No modo de desligamento, o PLL e núcleo são ambos inativos. Os outros componentes (TB, RTC, DEC, e PIT) estão activos, uma vez que estes temporizadores são

alimentados a partir da fonte de alimentação Manter vivo.


Fontes Redefinir MPC555 sistema

• Power-on Reset
• External Hard Reset Pin HRESET
• SRESET Soft Reset externo
• Software Watchdog Redefinir

• Redefinir Checkstop

• Debug Porto Hard Reset


• Debug Porto REINÍCIO SUAVE

• JTAG Redefinir

• On-chip Mudar Relógio

Vamos continuar com a discussão de reinicialização do sistema. Os dispositivos MPC500 têm muitas fontes de reposição. Alguns destes resets são

gerados quando a energia é aplicada ao sistema. Outros redefine incluem redefinições externos e redefinições internos. Os repõe externos são

usualmente gerados externamente com base nas condições especificadas pelo utilizador. resets internos são gerados pelo microcontrolador quando

ocorre um erro, como um tempo limite watchdog, Perda de bloqueio PLL, e outras condições de erro.

- -
As fontes reinicialização do sistema estão listados aqui. O usuário deve consultar o estado Repor Registre-se para determinar a causa da
reinicialização para que a ação apropriada seja tomada. Apenas uma fonte de rearme deve ser indicado no Registo Estado Reset. Todas as
fontes de reposição são alimentados no controlador Reset. A lógica de controle determina a causa do reset, sincroniza-lo se necessário, e
redefine os módulos lógicos apropriados dependendo da fonte de reinicialização.

Note-se que o controlador de memória, lógica de proteção do sistema, interrupção Controller, e paralela I / O pins são inicializados
somente em Hard Reset. Um Soft Reset externo inicializa lógica interna, mantendo a configuração do sistema.
Repor Operação e Configuração

PORESET BUS DE DADOS

HRESET MPC555

MODCK [1: 3]
SRESET

RSTCONF

Redefinir as opções de configuração

RSTCONF NVM válida Palavra Configuração interna

0 X Dados [0:31] pins

1 0 NVM memória Flash EEPROM Register

1 1 Internal Data do Word padrão $ 00000000

Há três sinais de reset. Power On Reset é assegurada quando a manter viva a fonte de alimentação é aplicada. O sinal PORESET
afirma HRESET e SRESET. Após PORESET anula, a MCU impulsiona HRESET e SRESET baixo activo para 512 ciclos de relógio do
sistema para garantir a sequência de reposição adequada para dispositivos que são externamente ligados ao microcontrolador.

Quando HRESET nega, o MCU lê a redefinir a configuração Word, ou RCW, de uma das três fontes, como mostrado na
- -
tabela. Os três RCW possíveis fontes são:
• A palavra de configuração padrão, que é 32-bits tudo definido para 0,
• O barramento de dados via pull-ups e pull-downs, ou
• O registo NVM em flash interno, o qual pode ser programado para a configuração específica da aplicação.
Configuração do Sistema e Proteção

Configuração

do módulo

monitor
TEA Signal
de ônibus

periódica Int
Interromper
Cronômetro

Watchdog
Interromper ou
software
reinicialização do sistema

PPC
Relógio Decrementer Exceção
Decrementer

PPC Time
Interromper
Base

Tempo real
Interromper
Relógio

Aqui, vemos as funções de configuração e de proteção do sistema. Estes componentes controlar a configuração geral do
sistema e fornecer monitores e vários temporizadores, incluindo o Monitor de Ônibus, Software Watchdog Timer, periódica
- - do timer, PowerPC Decrementer, base de tempo e relógio de tempo real. Os registros de controle USIU inclui todos
interrupção
os campos necessários para configurar o sistema em cima de reset.

Vamos examinar os diferentes componentes, começando com a Monitor de Bus.


monitor de ônibus
barramento de dados

MPC500

Bus endereço CS

N/C

CS
TS

TEA ÔNIBUS
PARA
TA
GERADOR Nota: Na maioria das aplicações, TA é gerado internamente
TA pelo Controlador Lógico memória Chip Select

SYPCR - Sistema de Proteção Controle Register


16 ................................................. ......................... 23 24 25 26 27 28 29 30 31

BMT BME RESERVADO

RST: 1 ............................................... ............................. 1 0 0 0 0 0 1 1 1

BME = Bus Monitor de Ativar O sincronismo BMT = Bus monitor

= 0 Desativar Bus monitor = 1 Define o período de tempo limite (em 8 Sistema resolução Clock)

Ativar o Monitor Bus

O Monitor de barramento do sistema é usado em tempos de acessos à memória e I Õ dispositivos / periféricos. O Monitor de autocarro

- - definindo o campo BME. O Monitor de autocarro gera um erro de transferência Reconhecer, ou TEA, que faz com que o
está habilitado
MCU para tomar Machine Check Exception. Machine Check é considerada como uma condição de erro e deve ser corrigida pelo
sistema operacional antes de retornar a execução normal do programa.

Esta condição é gerado pelo Monitor de autocarro para um dos seguintes motivos:

• Acesso à memória não-existente e dispositivos de I / O,


• Escrevendo para a memória protegida gravação ou I / O,

• A tentativa de acessar recursos supervisor do modo de usuário, e

• A tentativa de acesso a um local reservado dentro do mapa de memória interna MCU.

O campo de temporização do monitor Bus, BMT, define o período de tempo limite. Fora de reset, BME está desativado, mas o campo de tempo

limite é definido para todos 1 de proporcionar mais tempo para o sistema para realizar a configuração.
Software Watchdog timer

SWSR

Logic
SWE serviço SWTC

Relógio do sistema Divide em


DISABLE
2048 recarregar
RELÓGIO 16 bits

SWR / DECREMENTER Redefinir ou NMI


Capotamento = 0

CONGELAR
Tempo esgotado

SWP

SWTC = $ 0001, Timeout é 51.2us @ frequência de 40MHZ o relógio externo


$ FFFF Timeout é 3.355Sec @ frequência de 40MHZ o relógio externo

O Software Watchdog (SWT) impede o bloqueio do sistema, no caso do software torna-se preso num ciclo
sem uma saída controlada. O SWT é habilitado após a reinicialização do sistema. O temporizador requer
-uma
- seqüência serviço especial para ser executado em uma base periódica. Se não ocorrer essa ação
periódica manutenção, o temporizador irá expirar e emitir um reset ou uma interrupção não-maskable (NMI),
dependendo da configuração.
SWT Registros

SYPCR - Proteção do Sistema de Controle Register (Write Once)


0 ................................................. .................................................. .................................................. .............. 15
Para atender SWT:
SWTC 1. Escrever $ 556C
2. Escrever $ AA39
RST: 1 ............................................... .................................................. .................................................. ................. 1

16 ................................................. ................ 23 24 25 26 27 28 29 30 31

BMT BME RESERVADO SWF SWE SWRI SWP

RST: 1 ............................................... ................... 1 0 0 0 0 0 1 1 1

16 ................................................. .................................................. .................................................. ...... 31

SWSR 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

RST: 0 ............................................... .................................................. .................................................. ........... 0

SWSR Bits [0:15] - Reservado

SWF- Software Watchdog Congelar SWE -

Watchdog Software Ativar SWRI - Software

Watchdog Repor / Int SWP - Software Prescaler

Ativar

Aqui, vemos os registros SWT. Estes registos são utilizados para configurar e reparar o SWT.

- -
O SWT é servida usando o Software Serviço Register, SWSR. Os dois passos para servir o
SWT são os seguintes.

Primeiro, escreva 0x556C ao Serviço Register Software (SWSR). Em seguida,

escreva 0xAA39 ao SWSR.

Quando os tempos SWT para fora, ele gera tanto um reset ou NMI, dependendo do valor do bit
SWRI na SYPCR.
A SWT pode ser desativado desmarcando a Watchdog Software Habilitar bit, SWE, na SYPCR. Uma vez
que o SYPCR é escrito por software, o estado do bit SWE não pode ser alterado.
Periódica Temporizador de Interrupção

PTE PITC

Disable

PITRTCLK PIT
Relógio módulo PS interrupção
Contador

TORTA

CONGELAR

PISCR - Periódica de controlo de interrupção / registo de estado

16 ................................................. ........... 23 24 25 .................... 28 29 30 31


PIRQ PS RESERVADO PIE PITF PTE PISCR Bits [00:15] Reservado

PIRQ - Periodic nível de interrupção PITF - periódica de interrupção Congelar

PS - Periodic Estado de interrupção (escrever um '1' para limpar) PTE - Periodic Temporizador Activar

PIE - periódica de interrupção Ativar

PITC - Periódica de interrupção Contagem Register


0 ................................................. .............. 15 16 ................................................. ............... 31

PITC (PITC - Periodic Conde de interrupção) RESERVADO

PITC = $ 0000, Timeout é 64us @ frequência de 4MHZ relógio externo


$ FFFF Timeout é 4.19Sec @ frequência de 4MHZ o relógio externo (Nota: O tempo limite

é baseada em um fator de divisão de 256)

O periódico interrupção do timer é usado para gerar eventos de interrupção para efeitos de agendamento de tarefas,
exibir refrescante, e aquisição de dados e de conversão. Os principais blocos e registros são mostrados aqui.

A-entrada
- de relógio para este contador é o PITRTCLK, o qual é derivado a partir do relógio de cristal prescaled discutido
anteriormente neste tutorial.

O Periódica interrupção do temporizador consiste de um contador de módulo que é carregado a partir da interrupção periódica

campo Contagem de Registo (PITC) com cada tempo de espera.

Quando ocorre um tempo limite, o bit de estado Periódica (PS) é definida e uma interrupção é pedida para a CPU a um
nível definido pela interrupção periódica Controlo / Estado campo de registo de PIRQ. Este campo pode ser definido pelo
usuário para um valor entre Hex 80 e Hex 01 a gerar um nível de interrupção entre zero e sete, respectivamente. O
usuário deve limpar o pedido de interrupção na rotina de serviço de interrupção por escrever o campo PS com uma lógica
'1'.
base de tempo
TBU - Time Base superior Register
0 ................................................. .................................................. .................................................. ................. 31

TBU

TBL - Time Base Lower Register


0 ................................................. .................................................. .................................................. ................. 31

TBL

TBREFF 0 - Time Base de Referência Register 0

0 ................................................. .................................................. .................................................. ................. 31

Quando TBL = TBREFF0, um


TBREFF 0
IRQ é gerado

TBREFF 1- Time Base de Referência Register 1


0 ................................................. .................................................. .................................................. ................. 31
Quando TBL = TBREFF1, um
TBREFF 1 IRQ é gerado

TBSCR - Tempo Controlo Base de dados e registador de estado


0 ................................................. ......................... 7 8 9 10 11 12 13 14 15

TBIRQ REFA RefB reservados REFAE REFBE TBE TBF

RST: 0 ............................................... .................................................. .................................................. ..................... 0

TBIRQ - Time Base Solicitação de interrupção (Time Base Interrupção Nível de prioridade) REFA & RefB - Referência interrupção Status (Ajuste quando uma

correspondência ocorrer entre TB e Registradores de referência)


(Escrever '1' para limpar Solicitação de interrupção)

REFAE & REFBE - Interrupção Referência Ativar (Enable pedidos TB de interrupção) TBF - Time Base

Freeze (Se Set, TB e dezembro irá parar quando Congelar é afirmado) TBE - Time Base Ativar (Enable

Time Base Counter)

Em seguida, vamos discutir a base de tempo. O relógio Time Base é o relógio de cristal dividido por 4 ou
16, dependendo da configuração do bit TBS Relógio Controle na SCCR.

A base de tempo pode ser usado para gerar duas interrupções periódicas adicionais utilizando os valores nos registos da Base Tempo
- -
de referência de 0 e 1. Estes valores são comparados com o valor do Tempo de base inferior Register, TBL. Quando TBL = TBREFF 0,
uma interrupção é solicitada, e quando TBL = TBREFF 1, uma segunda interrupção é solicitada.

Vamos considerar um exemplo específico. Para gerar um pedido de interrupção maskable uma vez a cada 100 e 150 microssegundos,

assumindo o relógio de entrada Time Base é 1Mhz, use as seguintes etapas.

1. Escreva o nível de interrupção no campo TBIRQ e permitir interrupções, definindo REFAE e REFBE bits TBSCR.

2. Adicione base de tempo de referência de 0 e base de tempo de referência 1 com registos 100 e 150, respectivamente.

3. Defina o bit máscara correspondente no registo SIMASK.

Para limpar o pedido de interrupção na rotina de serviço de interrupção, escrever uma lógica 1 para os bits REFA e RefB.
Relógio de tempo real
SEGUNDOS IRQ

PITRTCLK 1RYD RTC


relógio Divide por
Disable 15625 MUX IRQ ALARME
=

Divide por 1RYD

CONGELAR 78125 ALARME

4M / 20M cristal
RTCSC - Real Time Clock Controle / Registo Estado
0 ............................................ 15 16 ... .................................................. .23 24 25 26 27 28 29 30 31

Reservado RTCIRQ SEC ALR RES'D 4M SIE ALE RTF RTE

RST: 0 0 0 ............................................. .................................................. ........ 0 0 0 0 0 0 0 0 0

RTCIRQ - Real Time Clock nível de interrupção ALE - Alarme Habilitar Interrupção

SEC - uma vez por segundo de interrupção (write '1' para limpar) RTF - Real Time Clock Congelar

ALR - Alarme de interrupção (write '1' para limpar) RTE - Real Time Clock Ativar

SIE - Segunda interrupção Ativar 4M -

4MHZ Relógio

RTC - Contagem Real Time Clock Register


0 ................................................. .................................................. .................................................. ..31

RTC

RTCAL - Tempo real Despertador Register


0 ................................................. .................................................. .................................................. ... 31

ALARME

Quando o alarme = RTC Valor, A Maskable interrupção será gerada

O Real Time Clock, ou RTC, é um contador de 32-bit e pré-divisor que fornece uma indicação de tempo-de-dia
para o sistema operacional e software aplicativo.

Ele é cronometrado pelo relógio PITRTCLK, que é gerado a partir do oscilador de cristal descrito anteriormente neste
- -
tutorial. Para gerar um pedido de interrupção uma vez por segundo, o relógio de cristal deve ser prescaled por 256 a fim de
atingir 15625 ou 78125 entrada Hertz para o circuito de relógio de tempo real. O PITRTCLK aqui é dividido por um ou outro
15625 ou 78125 ao utilizar 4 MH cristal ou 20 MH, respectivamente. O contador não é afetado pela redefinição e opera em
todos os modos de baixa potência.

O RTC pode ser programado para gerar uma interrupção maskable quando o valor de tempo corresponde ao valor programado no

seu registo de alarme associado. Ele também pode ser programado para gerar uma interrupção, uma vez por segundo. Um

registro de controle e status é usado para habilitar ou desabilitar as diferentes funções e denunciar a fonte de interrupção. Para

limpar o pedido de interrupção na rotina de serviço de interrupção, escrever uma lógica “1” para a SEC e pedaços ALR.
Questão

Qual dos seguintes ocorre durante uma redefinição ao ligar? Selecione todas as opções válidas e clique em
Feito.

HRESET é SRESET
afirmado é afirmado
A MCU lê o RCW padrão (todos os zeros) A MCU lê o RCW usando
os pinos do barramento de dados
HRESET e SRESET são movidos baixo por um período de tempo

Feito

Vamos rever proteção e controle do sistema com um par de perguntas.

Quando o PORESET é afirmado, HRESET e SRESET são afirmados. Quando PORESET nega, HRESET e SRESET são
conduzida baixa por um período adicional de tempo.

- -
Questão

É a seguinte declaração Verdadeiro ou Falso? Quando Power-on reset é declarado, o microcontrolador


sempre usa o registo NVM para a inicialização do sistema parcial. Clique na sua escolha.

um verdadeiro

b) Falso

Aqui está outra pergunta para você.

Durante reset, o MCU lê a redefinir a configuração Word, ou RCW, de uma das três fontes:
• A palavra de configuração padrão, que é um 32-bits tudo definido para 0,
• O barramento de dados via pull-ups e pull-downs, ou
- -
• O registo NVM em flash interno, o qual pode ser programado para a configuração específica da aplicação.

Portanto, a afirmação é falsa.


Sinais externos interface de barramento (2) 1of

EM [0: 3] ADDR [A8-A31] TSIZ

STS TA [0: 1] TS RD / WR

TEA MPC555 DADOS [00:31]

AT [0: 3] - ENDEREÇO ​atributos.

TS - Iniciar a transferência. Indica o início do ciclo de bus, DEFENDIDOS com a fase ENDEREÇO.

Tsize [0: 1] - INDICAR Nuber de bytes a transferência no ciclo de bus.

RD / WR - LER ESCREVER. DEFENDIDOS = WRITE, negada = Read.

TA - TRANSFERÊNCIA reconhecer. QUANDO afirmado, INDICA ESCRAVO recebeu os dados


Durante um ciclo WRITE ou devolvidos dados durante um ciclo de leitura.

CHÁ - TRANSFERÊNCIA ERRO reconhecer. QUANDO afirmado, INDICA escravo não é


RESPONDER AOS BUS TRANSAÇÃO. A afirmação da CHÁ CAUSAS Machine Check Exception.

STS - MOSTRA DE CICLO DE TRANSFERÊNCIA ARRANQUE - dirigido somente pela MCU PARA INDICAR COMEÇO DA MOSTRA
CICLO transação no barramento externo.

Em seguida, vamos discutir os sinais de transação ônibus da Interface Bus externo.

No modo multi-chip, o endereço e dados ônibus são usados ​para tratar e transferir dados dentro e fora do MCU de memória externa e dispositivos I / O. Note que apenas as
significativas linhas 24 endereço menos estão presos fora, o que permite que o MCU para acessar até 16 Mbyte de espaço de memória externa.

O sinal de TS indica que o MCU tem endereço válido no ônibus. Este sinal afirma para apenas um ciclo de relógio do sistema. O sinal de leitura / escrita de
- -
dados indica a direcção, e TSIZ indica o número de bytes associados com a transferência.

O tipo de endereço (AT 0: 3) sinais podem ser usados ​durante o desenvolvimento para indicar o tipo de ciclo de rede que está sendo executado. No modo multi-chips, esses sinais podem

ser programados como Escrever Ativar (WE 0: 3).

A transferência Reconhecer sinal indica uma transferência de dados com sucesso, enquanto que a afirmação de erro de transferência Acknowledge indica uma transferência de dados

sem êxito.

O sinal Mostrar Iniciar transferência (STS) é usado para fins de desenvolvimento. Este sinal faz interno acessos visível no barramento externo sem seleccionar
falsamente dispositivos externos.
Sinais externos interface de barramento (2 de 2)

BR BG BB

RSV KR CR
BURST

PTR
MPC555 BDIP BI

TENTATIVAS

BR - PEDIDO BUS. Este sinal é emitido de um mestre. QUANDO declarado, o POTENCIAL


Bus Master precisa do BUS principal para os dados TRANSAÇÃO.

BG - BUS GRANT. Este sinal é ENTRADA AO COMANDANTE DA árbitro de barramento. QUANDO afirmou:
O ônibus é CONCEDIDA AO COMANDANTE.

BB - BUS BUSY. QUANDO DEFENDIDOS, indica a BUS mestre / escravo tem a propriedade do
O ÔNIBUS PARA ESTA OPERAÇÃO.

BURST - Impulsionada pelo MESTRE PARA INICIAR DATA BURST OPERAÇÃO.

BDIP - ASSETED PELO COMANDANTE Para indicar dados BURST em andamento.

BI - INHIBIT EXPLOSÃO - afirmado pelos ESCRAVO PARA INDICAR ESTOURANDO não é suportado.

RSV - TRANSFERÊNCIA DE RESERVAS

CR - CANCELAR RESERVA

KR - MATANÇA DE RESERVAS

PTR - TRACE PROGRAMA

RETRY - USADO POR master / slave para tentar novamente no ciclo de bus PARA EVITAR BUS CONTENTION

Estes outros sinais de bus externo são utilizadas para multi-mestre ou multi-MCU ambiente e controlo de memória rebentar.

Reserva (RSV) é necessária em um sistema com vários MCUs, assim como Cancelar reserva e Mate reserva.
- -

Pedido Bus, Bus Grant, e Bus Busy são utilizados para fins de ônibus arbitragem quando o sistema emprega um
barramento mestre múltiplo.

Burst, rajada de dados em andamento, e Explosão Inibição são utilizados como sinais de controlo para dispositivos de memória Burstable.

O sinal de programa de rastreio (PTR) é utilizado durante o desenvolvimento para permitir ao utilizador localizar o programa.

RETRY é usado principalmente para resolver contenção de barramento em um ambiente multi-mestre.


Controlador de memória

Características Memory Controller Principal

• 3 Chip Select Plus Chip Select Bota (CSBOOT)

• apoio de proteção de memória


BR3 OR3

BR2 OR2

BR1 OR1

• Estados de espera para acessos à memória simples ou estourar BR0 OR0 Registros opção

DMBR DMOR

Registros de endereço base


• indicação de Inibição da explosão

• atributos suporte várias tempo para atender os


requisitos de memória
Atributos
• portos de suporte 8, 16 e 32 bits
• 2-relógio acessos a dispositivos externos CS [0: 3]
Espere Estado Expirado Uso Geral
• Chip Selects permitir 0 - 30 estados de espera Contador
Chip
Select nós [0: 3]

• tamanho do bloco de memória de 32 KB para 4 GB


OE
• 4 Byte Escrever Ativar sinais (nós) Carga

• Ativar saída de sinal (OE)


• Suporta acessos externos mestre
• mapa dupla direcionado para um Chip Select

O controlador de memória gera sinais de interface para suportar uma interface sem cola à memória externa e os dispositivos

periféricos. Estes sinais incluem quatro selecciona de chip, quatro gravação permite, e uma saída de activar pino. Ele suporta quatro

regiões, cada uma com seus próprios atributos programados. As quatro regiões são refletidas em quatro pinos de chip-select. Ler e
- ddafbsasdfasdfasdfasdfasd
- dd strobes também são fornecidos.
escrever

- - ddd

O controlador de memória opera em paralelo com a Interface de barramento externo para suportar ciclos externos. Quando um

acesso a uma das regiões de memória é iniciado, o controlador de memória toma posse dos sinais externos e controla o acesso

até o seu término. O controlador de memória pode ser programado com atributos para atender a certos requisitos de sistema, tais

como proteção contra gravação de memória, explosão ativação e desativação, bem como o controle de tempo de saída do sinal.
Chip Select sincronismo

RELÓGIO

ENDEREÇO
ADDR

TS

CS
ACS = '11' CSNT = '1' TRLX = '0'

DADOS DADOS 1

dados
TA bloqueados

RD / WR

ACS [0: 1] = '11', as causas CS REIVINDICAR 1/2 RELÓGIO ATÉ ENDEREÇO. CSNT = '1', as causas CS /

WE Para negar 1/4 RELÓGIO EARLY

Aqui, vemos o chip selecione sinais básicos de temporização impulsionado pelo controlador de memória. A MCU impulsiona os sinais de ônibus e de

controle de endereço para acessos externos. O sinal TS qualifica o bus de endereços, enquanto que o sinal TA indica que os dados são conduzidos

no barramento. Os dados são trancados no bordo ascendente do relógio quando as amostras do sinal de afirmação MCU TA.

- -
Exemplo Explosão de temporização (ciclo de leitura)
1 2 3 1 1 1
RELÓGIO

BR

BG

BB

TS

BURST

BI TSIZ [0:

TAMANHO '00'
1]

NOTA: endereço não


[08:31] ENDEREÇO
envolver em torno.

*
BDIP ADDR NORMAL TARDE

DADOS DADOS 1 DADOS 2 DATA 3 DADOS 4

TA

dados DADOS TRANCOU DADOS dados


bloqueados TRANCOU bloqueados

• Dispositivos de memória burstable ACEITAR um endereço e fornecer palavras de dados múltipla.

* BDIP nega AQUI PARA indicar a transferência de dados seguinte é a última na transação BURST.

dispositivos de memória burstable pode fornecer o MCU com até quatro palavras de 32 bits de espaço de programa
flash externo em um único ciclo de ônibus. Os dispositivos da família MPC500 solicitar um fluxo explosão instrução
sempre que a informação não está disponível na memória do chip on-. Isto é indicado pela asserção de um sinal de
pedido de explosão, ou BURST.
- -

Se o dispositivo de memória é burstable, o sinal de inibição Explosão é negada pela lógica interface de memória. Isso permite

que o microcontrolador para estourar até quatro instruções em uma única transação explosão. O grupo de dados em

andamento, BDIP, é um sinal de saída permitindo 4 consecutivo lê a partir de dispositivos de memória Burstable.
Sistema Glueless interface Exemplo

ADDR_BUS
Endereço

CS0
Instantâneo
dados
DATA_BUS

OE

MPC555
OE

CE Dadosde
Endereço

CS1 dados CE

SRAM
Endereço

WE3

OE WE1 WE2

WE3 WE2 WE1 WE0 WE0

O controlador de memória gera sinais de interface para suportar uma interface sem cola à memória externa e os dispositivos periféricos. A

funcionalidade controlador de memória permite que sistemas baseados MPC500 a ser construído com pouca ou nenhuma lógica cola. Um sistema

utilizando o mínimo nenhuma lógica cola é mostrada aqui.

Neste exemplo, CS0 é usada para a memória flash de 32 bits e CS1 é usado para a SRAM de 32 bits. O Write Enable, ou nós, os

sinais são usados ​para permitir acesso de gravação para vários bytes na RAM. A ativação de saída, ou OE, o sinal é usado para
- -
ler tanto RAM e memória Flash.
interrupções

• 100 fontes de interrupção possíveis

• Compartilhar uma entrada para o núcleo da CPU

• Compartilhar endereço vector uma exceção

• USIU Controlador de interrupção Input / Output

• Uma saída para o núcleo da CPU

• 16 entradas

• 8 de interrupção pinos de entrada ou IRQs

• 8 níveis de interrupção

• atribuição de nível de interrupção

• Periféricos são atribuídos níveis de interrupção por software.

• Quando mais do que um periférico é atribuído a um nível, são necessárias mais de descodificação.

• periféricos UISU pode usar 8 níveis (0: 7).

• periféricos IMB pode usar 32 níveis (0:31).

• O UIMB interrupção sincronizador mapeia os níveis de 0: 7 a USIU Controlador de Interrupção 0: 7;


níveis 8:31 são mapeados para o nível 7.

O último tópico vamos discutir é interrupções. Existem 100 possíveis fontes de interrupções internas e externas. Como mencionado anteriormente,

todas as interrupções compartilhar um vector exceção. O USIU interrupção controlador gere estes, fornecendo 16 entradas e uma saída para o

núcleo, o que provoca a interrupção de excepção. O controlador de interrupção tem oito entradas utilizadas como pinos de entrada de interrupção, e

mais oito entradas utilizadas para os níveis de interrupção.

- -
Níveis de interrupção são atribuídos por pedidos de software e mapa de interrupção a uma das entradas de interrupção do controlador. Embora o

controlador de interrupção tem entradas para 8 níveis, nível de 0 a 7, periféricos no barramento IMB pode ter níveis de 0 a 31. Todos os níveis 7 e

acima são mapeadas para a entrada de interrupção controlador de nível 7. Isto significa que os níveis de 7 ou superior vai exigir ainda mais de

decodificação por software. Este mapeamento é tratado pelo UIMB interrupção sincronizador.
Controlador de interrupção

SWT
NMI
IRQ0 GEN
pinos externos IRQ [0: 7] Borda /
Nível NMI
dezembro dezembro

32 IRQ das TB PIT


I
PPC
2-TPU DA IRQ0 RTC
NT NÚCLEO
-
Change Of
-
CNT IRQ
2-QADC DO Nível
Nível 3
4
- Nível
Nível 5
6
trancar Nível 2
Nível 7
RL
2-tucanos -
IMB3 Nível 1
- 8
R
interrupções Nível 0
MIOS -
- DEPURAR DEPURAR

- Sistema Universal Unit Interface (USIU)


QSMCM IRQ31

USIU Controlador de Interrupção:

• Afirma IRQ para a CPU quando receber uma interrupção em qualquer um dos seus 16 entradas

• As entradas do controlador 16 de interrupção são mascarável (em registo SIMASK)

• 16 entradas consistem em:


8 pinos de interrupção IRQ externos [0: 7] 8
fontes internas chamado níveis

Este diagrama de blocos que descreve como as interrupções são tratadas.

Você pode ver os 16 interrupções para o controlador de interrupção: pinos de entrada de oito IRQ e oito níveis, que são atribuídas para cada periférico. Nível 0

é a prioridade mais alta, e interromper pinos de entrada têm prioridades mais elevadas em relação aos níveis do mesmo número. Por exemplo, IRQ1 tem uma

prioridade maior do que o nível de 1, e IRQ2 tem uma prioridade maior do que o nível 2. Os periféricos podem usar níveis acima de 7. Todos os níveis acima de
- -
7 são com OR ao nível 7 do controlador de interrupção.

O controlador de interrupção afirma IRQ da CPU quando recebe uma interrupção de qualquer um dos seus 16 entradas.

pino de entrada IRQ0 é um caso especial. IRQ0 é uma interrupção não mascarável, que ignora o controlador de interrupção e gera uma reposição utilizando o

vector de excepção de reset. Note-se que, neste caso, os registradores do processador não se redefinir.
Questão

Que sinais externos de interface Bus identifica a direção e tamanho de uma transferência de dados? Clique em
sua escolha.

a) NO e DATA
b) TSIZ e TS
c) RD / WR e DATA
d) RD / WR e TSIZ

Vamos concluir este tutorial com um par de perguntas. Considere esta

pergunta sobre a interface de barramento externo.

O sinal RD / WR indica a direcção, e o sinal TSIZ indica o tamanho da transferência.

- -
Questão

Qual das seguintes são verdadeiras declarações sobre USIU Controlador de interrupção? Selecione tudo que se aplica
e, em seguida, clique em Concluído.

8 interromper pinos de entrada

32 de interrupção de entrada de nível pinos Todas

as interrupções são Maskable 50 fontes de

interrupção possíveis

Um vector exceção compartilhado

Duas saídas compartilhados para a CPU

Feito

Aqui está uma pergunta para você sobre o controlador de interrupção.

O controlador de interrupção tem 8 pinos de entrada de interrupção. Todos interromper fontes compartilham o mesmo vector exceção.

- -
Note-se que existem 8 nível de interrupção pinos, embora alguns periféricos têm até 32 níveis de interrupção definidos. Há 100 (não 50) fontes de

interrupção possíveis. O controlador de interrupção tem uma saída (não duas saídas) para o núcleo da CPU compartilhada por todas as interrupções.
Conclusão tutorial

• configuração do sistema e inicialização


• reinicialização do sistema

• configuração do relógio do sistema

• fontes de relógio

• operações de PLL

• Controle de poder

• Configuração
• modos de baixa potência

• requisitos de alimentação MPC555


• recursos de proteção do sistema e temporizadores

• monitor de ônibus

• Software Watchdog timer


• Periódica Temporizador de Interrupção

• base de tempo

• Relógio de tempo real

• Interfaces e controladores
• Interface de barramento externo

• Controlador de memória

• Controlador de interrupção

Isto conclui o nosso tutorial sobre o USIU. Neste tutorial, examinou-se os vários componentes e funções, incluindo a inicialização do sistema e
a configuração do sistema de reinicialização.

Começamos com uma discussão sobre as principais características e o registro de configuração USIU. Em seguida, discutimos como selecionar e configurar o

relógio do sistema, e questões relacionadas com a energia do sistema, incluindo os diferentes modos de baixa potência. Então, nós olhamos para os vários

recursos de proteção do sistema e temporizadores: O monitor Bus, o Software watchdog timer, o periódico interrupção do timer, a base de tempo, eo relógio de
- -
tempo real.

Nós também examinou o Interface de barramento externo eo controlador de memória. Concluímos com uma discussão sobre as interrupções USIU e
controlador de interrupção.