UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS INGENIERÍA ELECTRICA

FLIP FLOP – MULTIVIBRADOR ASTABLE

INFORME N° 6

I. OBJETIVOS

- Comprobar el funcionamiento de los circuitos LATCH R-S.

- Verificar el funcionamiento de Flip Flops J-K y D.
- Implementar un Multividrador estable

II. MATERIALES

- 01 Fuente de alimentación regulada +5 VDC

- CiS.:
 01 74ls02 (NOR)
 01 74LS74 (FLIP-FLOP D)
 01 74LS76 (FLIP-FLOP J-K)
 01 Time 555
- 04 Resistencias de 330 Ohms. ¼ W.
- 01 Resistencia de 10 Kohms. ¼ W.
- 01 Resistencia de 100Kohms. ¼ W.
- 01 Condensador de 1µF.
- 01 Condensador de 10µF.
- 03 Diodos LED.
- 01 Protoboard.

III. FUNDAMENTO TEORICO

Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en uno

de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones. Esta característica es ampliamente utilizada en electrónica digital
para memorizar información. El paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

 Asíncronos: sólo tienen entradas de control. El más empleado es el

biestable RS.

 Síncronos: además de las entradas de control posee una entrada de

sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo
general, las entradas de control asíncronas prevalecen sobre las síncronas.

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La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables síncronos activados
por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos
JK, T y D.

Los biestables se crearon para eliminar las deficiencias de los latches.

Biestable RS

Descripción

Cronograma del biestable RS.

Dispositivo de almacenamiento no temporal de 14 estados (alto y bajo), cuyas

entradas principales permiten al ser activadas:

 R: el borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

 S: el grabado (set en inglés), puesta a 1 ó nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que poseía

tras la última operación de borrado o grabado. En ningún caso deberían activarse ambas
entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden
con el mismo valor: a bajo, si el flip-flop está construido con puertas NOR, o a alto, si
está construido con puertas NAND. El problema de que ambas salidas queden al mismo
estado está en que al desactivar ambas entradas no se podrá determinar el estado en el
que quedaría la salida. Por eso, en las tablas de verdad, la activación de ambas
entradas se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) asíncrono

Sólo posee las entradas R y S. Se compone internamente de dos puertas lógicas NAND
o NOR, según se muestra en la siguiente figura:

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Biestables RS con puertas NOR (a), NAND (c) y sus símbolos normalizados respectivos (b) y (d).

Tabla de verdad biestable RS

R S Q (NOR) Q' (NAND)
0 0 q N. D.
0 1 1 0
1 0 0 1
1 1 N. D. q
N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) síncrono

Circuito Biestable RS síncrono a) y esquema normalizado b).

Además de las entradas R y S, posee una entrada C de sincronismo cuya misión es la

de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un
ejemplo de un biestable síncrono a partir de una asíncrona, junto con su esquema
normalizado:

Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C R S Q (NOR)
0 X X q
1 0 0 q
1 0 1 1
1 1 0 0
1 1 1 N. D.
X=no importa

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Biestable D (Delay)

Símbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de bajada.

El flip-flop D resulta útil cuando se necesita almacenar un único bit de datos (1 o 0). Si se
añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El funcionamiento
de un dispositivo activado por el flanco negativo es, por supuesto, idéntico, excepto que
el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue
a D en cada flanco del impulso de reloj.

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo),

cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En función del modo de activación de dicha entrada de sincronismo,
existen dos tipos:

 Activo por nivel (alto o bajo), también denominado registro o cerrojo (latch en
inglés).

 Activo por flanco (de subida o de bajada).

La ecuación característica del biestable D que describe su comportamiento es:

y su tabla de verdad:

D Q Qsiguiente
0 X 0
1 X 1
X=no importa

Esta báscula puede verse como una primitiva línea de retardo o una retención de orden
cero (zero order hold en inglés), ya que los datos que se introducen, se obtienen en la
salida un ciclo de reloj después. Esta característica es aprovechada para sintetizar
funciones de procesamiento digital de señales (DSP en inglés) mediante la transformada
Z.

Ejemplo: 74LS74

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Biestable T (Toggle)

Símbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T

cambia de estado ("toggle" en inglés) cada vez que la entrada de sincronismo o de reloj
se dispara mientras la entrada T está a nivel alto. Si la entrada T está a nivel bajo, el
biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un
biestable JK, unión que se corresponde a la entrada T.

La ecuación característica del biestable T que describe su comportamiento es:

y la tabla de verdad:

T Q Qsiguiente
0 0 0
0 1 1
1 0 1
1 1 0

Biestable JK (Jump Keep)

Es versátil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idéntico al

del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La
diferencia está en que el flip-flop J-K no tiene condiciones no validas como ocurre en el
S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y

bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

 J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida.

 K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que poseía

tras la última operación de borrado o grabado. A diferencia del biestable RS, en el caso
de activarse ambas entradas a la vez, la salida adquirirá el estado contrario al que tenía.

La ecuación característica del biestable JK que describe su comportamiento es:

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Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa

Una forma más compacta de la tabla de verdad es (Q representa el estado siguiente de

la salida en el próximo flanco de reloj y q el estado actual):

J K Q
0 0 q
0 1 0
1 0 1
1 1

El biestable se denomina así por Jack Kilby, el inventor de los circuitos integrados en
1958, por lo cual se le concedió el Premio Nobel en física de 2000.

Biestable JK activo por flanco

Símbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misión
es la de permitir el cambio de estado del biestable cuando se produce un flanco de
subida o de bajada, según sea su diseño. Su denominación en inglés es J-K Flip-Flop
Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K están a
nivel lógico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia
de estado. A este modo de funcionamiento se le denomina modo de basculación (toggle
en inglés).

Ejemplo: 74LS73

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Biestable JK Maestro-Esclavo

Símbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo

Aunque aún puede encontrarse en algunos equipos, este tipo de biestable, denominado
en inglés J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado
por el tipo anterior.

Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los
valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la
salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada

tabla de excitación:

q Q J K

0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Siendo q el estado presente y Q el estado siguiente.

La ecuación característica del flip flop jk es: Q(t+1)=JQ´+K´Q la cual se obtiene de la

tabla característica del flip flop.

Latch:

Dispositivo lógico biestable o multivibrador.

Las principales características de los Latches son:

a) Dispositivo de almacenamiento temporal de dos estados (biestable).

b) Se diferencian de los flips—flops en el método empleado para cambiar de estado.
c) Realimentación regenerativa común a ambos.
d) Son circuitos que almacenan datos.
e) Funcionan de acuerdo a los niveles de señales de entrada.
f) Los latches básicos son construidos con circuitos NAND y NOR.
g) El concepto clave es la realimentación.
h) Los latches funcionan gracias a que las puertas lógicas tienen retardos en la
propagación de las señales.

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El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados, que se

suele agrupar en una categoría diferente a la de los flips-flops.

Básicamente, los latches son similares a los flip-flops, ya que también son dispositivos
de dos estados que pueden permanecer en cualquiera de sus dos estados gracias a su
capacidad de retroalimentación, lo que consiste en conectar cada una de sus salidas a la
entrada opuesta.

La diferencia principal entre ambos tipos de dispositivos está en el método empleado

para cambiar de estado.

El latch S-R

Un latch es un tipo de multivibrador biestable. Un latch S-R (Set-Reset) con entrada

activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la
figura 1; un latch S-R con entrada activa a nivel bajo está formado por dos puertas
NAND conectadas.

Observe que la salida de cada compuerta se conecta a la entrada de la puerta opuesta.

Esto origina la realimentación (feedback) regenerativa característica de todos los

multivibradores.

Latch SR con entrada activa a nivel ALTO

Símbolo lógico

Latch S-R con entrada activa a nivel BAJO

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Símbolo lógico

Para un entendimiento más apropiado se verán algunos diagramas que tratan de explicar de
forma más sencilla los cambios ocurridos durante las diferentes fases del Latch S-R

Estado inicial del latch: SET (Q = 0)

Operación SET

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Estado inicial del latch: SET (Q = 1)

Operación RESET

Estado inicial del latch: SET (Q = 1)

Operación RESET

No se producen variaciones por que el latch está ya en estado de RESET.

Estado inicial del latch: SET (Q = 0)

Condición de no cambio

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Condición no válida

En el caso del Latch S R activo en nivel alto, tendremos las siguientes condiciones:

S = 0 y R = 0 Hold (sostenimiento)

S = 1 y R = 0 Set (puesta en uno)

S = 0 y R = 1 Reset (puesta en cero)

S = 1 y R = 1 Condición Prohibida

Tabla de operaciones (Flip-Flop con compuertas NAND)

Simplificando las tablas de verdad tenemos la siguiente ecuación:

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IV. PROCEDIMIENTO

PARTE A : LATCH R-S

1) Armar el circuito de la figura 1. Conectar la salida Q a un diodo LED y Q a

otro. Las entradas R y S a “0”.

VCC
5V

R3 R4 LED1
1kΩ 1kΩ U2A
R1

220Ω
74LS02D

J1 J2
LED2
U1A
R2

220Ω
74LS02D

2) Aplicar las combinaciones de entrada en la secuencia propuesta para S y R

anotando el valor de la salida para cada caso.

 Para S=0; R=0

VCC
U3
5V + -
0.000 V

CA 10MOhm
R3 R4 LED1
1kΩ 1kΩ U2A
R1

220Ω
74LS02D

J1 J2
LED2
U1A
R2

220Ω
74LS02D
U4
+ -
0.000 V

CA 10MOhm

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 Para S=0, R=1

VCC
U3
5V + -
5.000 V

CA 10MOhm
R3 R4 LED1
1kΩ 1kΩ U2A
R1

220Ω
74LS02D

J1 J2
LED2
U1A
R2

220Ω
74LS02D
U4
+ -
0.000 V

CA 10MOhm
 Para S=1, R=0
VCC
U3
5V + -
0.000 V

CA 10MOhm
R3 R4 LED1
1kΩ 1kΩ U2A
R1

220Ω
74LS02D

J1 J2
LED2
U1A
R2

220Ω
74LS02D
U4
+ -
5.000 V

CA 10MOhm

 Para S=1, R=1

VCC
U3
5V + -
2.500 V

CA 10MOhm
R3 R4 LED1
1kΩ 1kΩ U2A
R1

220Ω
74LS02D

J1 J2
LED2
U1A
R2

220Ω
74LS02D
U4
+ -
2.500 V

CA 10MOhm

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S R Q 𝐐
0 0 0 0
0 1 1 0
0 0 0 0
1 0 0 1
0 0 0 0
1 0 1 0
0 0 1 0
0 1 0 1
1 1 0 1

3) Analice los resultados obtenidos y plasme su conclusión para indicar el

comportamiento del circuito. Asegúrese de poder explicar el
funcionamiento a partir de la tabla obtenida.

PARTE C: FLIP FLOP J – K

1) Conectar uno de los flip flop J-K del 74LS76 tal como se indica en la figura 3.

2) Ingresar “0”, “0” en J, K y aplicar un pulso al reloj. ¿Qué ocurre con la salida?.
Se enciende el led (led rojo) de la salida Q.
Repetir la acción para los demás valores indicados en la tabla 3 anotando la
respuesta obtenida en la salida Q para cada caso después de aplicar el pulso al
reloj:

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Para J=0 , K=0 y CK=1 (pulso en el reloj)

Para J=0 , K=1 y CK=1 (pulso en el reloj)

Rellenando la tabla: para el caso de reloj con pulso

J K Q
0 0 1
0 1 1
1 0 1
1 1 1

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PARTE D: GENERADOR DE PULSOS DEL RELOJ

1) Construimos el circuito de la figura 4. Encendemos el circuito y observamos en

la salida: que se generan pulsos en forma de onda cuadrada.

El led del circuito en enciende y se apaga en un lapso de tiempo

En el osciloscopio se observa lo siguiente:

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2) ¿Cómo que circuito se está comportando? Se comporta como un circuito

oscilador de ondas cuadradas.
3) Utilizando un condensador de 1uf:
Se observa que empieza a pulsar más rápido

4) Y si cambiamos la resistencia a una de menor valor, empieza a pulsar más

rápidamente
5) Y el elemento que se puede utilizar para ajustar la frecuencia de las pulsaciones
seria el potenciómetro, este sería el más idóneo.

V. CONCLUSIONES:

A través de esta práctica aprendimos acerca de los flip flop que son celdas
binarias que son capaces de almacenar 1 bit de información, los cuales están
conformados por las entradas del mismo, las cuales se marcan como J y K y sus
salidas marcadas como Q y Q´, además están integrados por una entrada de
reloj, así como por el clear y preset. Retroalimentamos el conocimiento acerca
del circuito integrado 555 y fuimos capaces de sincronizarlo con el flip flop
gracias a la entrada de reloj.

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