Fabricação de CI - Unicamp PDF

“Oficina de Microfabricação:
Projeto e Construção de CI´s MOS”
Livro Texto e Laboratório
CCS e FEEC
UNICAMP
Fevereiro de 2006
Coordenador: Prof. Jacobus W. Swart

Aluno:
Sumário
1. Evolução de Microeletrônica a Microssistemas

2. Conceitos Básicos para Semicondutores
3. Semicondutores
4. Junções em Semicondutores
5. Capacitor MOS
6. Transistor MOSFET
7. Escalamento e Limites dos Dispositivos MOS
8. Integração de Processos: CMOS em Si
9. Estruturas de Dispositivos Semicondutores
10.Plasma Etching
11.Deposição de Filmes Finos
12.Conceitos de Vácuo.
13.Projeto de Processos e Dispositivos
14.Microssistemas: Fabricação e Aplicações
15.Introdução à Tecnologia LIGA
16.Projeto de CI´s MOS.
17.Descrição do Processo MOS do CCS
18.Descrição do Chip Didático CCS2
19.Descrição das Medidas dos Dispositivos
20.Elaboração de Relatório.
21.Enquête de Opinião.
Nota: Os capítulos 1 a 16 encontram-se gravados em CD e apenas os

capítulos 17 a 21 encontram-se impressos neste caderno.
PREFÁCIO
O curso “Oficina de Microfabricação: Projeto e Construção de CI’s MOS” foi

oferecido pela primeira vez em janeiro de 1999, como uma disciplina do Curso de
Extensão da UNICAMP, por um esforço conjunto do Centro de Componentes
Semicondutores, CCS, e da Faculdade de Engenharia Elétrica e de Computação.
Desde então, o curso vem sendo repetido periodicamente em nível de disciplina de
extensão (FEE107), bem como, em nível de disciplina de graduação (EE941) e de pós-
graduação (IE326). Trata-se de disciplina com 2/3 de atividades práticas em laboratório
e 1/3 de atividades em sala de aula. Ao todo, o curso é oferecido três vezes ao ano,
atendendo assim até 45 alunos ao ano.
Gostaríamos de expor em primeiro lugar os motivos que nos levaram a realizar
este trabalho, e/ou os resultados que dele esperamos.
A eletrônica tornou-se a área econômica mundial mais volumosa, com um
mercado global acima de US$ 1 trilhão. Boa parte deste mercado é de componentes
semicondutores, com um mercado da ordem de US$ 200 bilhões (no ano 2000). A área
tem crescido a taxas anuais médias de 16% ao longo das últimas 4 décadas, fenômeno
este inigualável em qualquer outra área. Toda esta evolução e crescimento econômico
são baseados na tecnologia de fabricação de circuitos integrados, ou seja, dos chips.
Um relatório da associação americana de indústrias de semicondutores, SIA, apresenta
os seguintes dados marcantes em seu relatório de 1997:
• O valor agregado de produtos semicondutores é de 59%, versus 21% para a
indústria automobilística.
• Indústria de semicondutores emprega 1,5 milhões de pessoas no USA, com
soma de salários de US$ 50 bilhões e pagamento de impostos de US$ 18
bilhões.
• A taxa de crescimento de emprego na indústria de semicondutores cresceu
em média 4,3 % no período entre 1992 a 1996, versus 0,5 % na média das
outras indústrias de manufatura.
Atualmente temos chips incorporados em um enorme número de produtos,
incluindo todos os sistemas eletrônicos de telecomunicações e de informática, satélites,
impressoras, controle de processos industriais, robótica, automóveis, aviões e outros
meios de transporte, utensílios domésticos, entretenimento, educação, agricultura,
medicina, etc. Produtos com inovação e competitivos devem incorporar uma certa
“inteligência”, ou seja, circuitos integrados. Desta forma, um país moderno e competitivo
no século 21, não pode prescindir de fabricar bens de eletrônica e de microeletrônica
em particular.
A tecnologia de fabricação de circuitos integrados é baseada em técnicas de
microfabricação, que foram desenvolvidas para este fim. Atualmente estas mesmas
técnicas vêm sendo usadas para um número grande de outras aplicações, tais como
dispositivos e circuitos tipo:
a) optoeletrônicos,
b) fotônicos,
c) microssensores,
d) microatuadores,
e) micromecânicos,
f) estruturas para biologia e medicina,
g) montagem de placas de circuitos impressos modernos.
Vários destes tipos de dispositivos e circuitos, constituem os microssistemas ou
MEMS/MOEMS (Micro-Opto-Electro-Mechanical-Systems) e são responsáveis pela
nova revolução emergente, chamada de revolução da automatização total (produção
automatizada, casas inteligentes, carros inteligentes, etc....).
Dada a importância econômica dos circuitos integrados e as novas aplicações
para as mesmas técnicas de microfabricação, é fundamental o ensino das mesmas em
grande escala. Quanto mais pessoas conhecerem o tema, resultarão os seguintes
benefícios:
a) Aumento da probabilidade de iniciativas industriais de produtos especiais ou novos
produtos em nichos de mercados. Estes nichos podem ser ocupados por empresas
menores, inclusive de origem local.
b) Complemento ao nível de projetistas de circuitos integrados, o que é fundamental
para o desenvolvimento de novos produtos, com maior valor agregado. O
conhecimento profundo dos processos construtivos de CI’s não é uma condição
necessária para um projetista, porém ajuda. O entendimento do processo de
fabricação, das origens das regras de projeto, da física e dos modelos dos
dispositivos, permitirá o projetista “criar” mais.
c) Constitui uma das condições e incentivos para a vinda de empresas multinacionais
de produção de chips em larga escala.
d) Permite ocupar oportunidades não atendidas pelos países do primeiro mundo, por
falta de mão de obra em nível de engenharia eletrônica e de computação. Segundo
estimativa da SEMI, existe uma demanda mundial anual de 200 mil novos
engenheiros em microeletrônica, enquanto que as universidades formam da ordem
de 100 mil engenheiros anualmente. Contatos pessoais na Europa e USA
confirmam a grande falta de engenheiros e pesquisadores para atender a demanda
de desenvolvimento nestes países.
Todo desenvolvimento de tecnologia de ponta só é possível com a disponibilidade
de recursos humanos de qualidade e em grande quantidade. Muitos países,
conscientes deste fato, têm organizado programas de ensino para suprir esta demanda
para áreas específicas e prioritárias. Só para mencionar um país, citamos o programa
da França. A França possui um programa de ensino de microeletrônica, financiado
pelos ministérios de educação e de indústria, com a participação aberta a todas as
universidades do país. Por meio deste programa, as instalações dos laboratórios mais
avançados, disponíveis em algumas poucas universidades ficam disponibilizadas para
serem usadas no oferecimento de disciplinas de microeletrônica para alunos das outras
universidades. Este programa treina mais de 1000 alunos anualmente, durante a
década de 90.
Baseado na importância do ensino de microeletrônica, no modelo acima da França
e no fato que poucas universidades no país possuem instalações completas para
oferecimento de disciplinas práticas de microfabricação, o CCS, junto com a FEEC da
UNICAMP vem oferecendo o curso “Oficina de Microfabricação: Projeto e Construção
de CI´s MOS”, em nível de extensão (aberto a alunos de outras universidades), bem
como em nível de graduação e pós-graduação (aberto a alunos da UNICAMP).
A Quem se Destina:
• Alunos de graduação de 3o a 5o ano de cursos de engenharia, física, química e
tecnologia.
• Alunos de pós-graduação de cursos de engenharia, física, química e biologia
• Professores universitários, de ensino técnico e até de 2o grau.
Carga Horária:
• FEE107- de extensão: duas semanas em período integral, com total de 80h aula,
oferecido nos períodos de férias escolares de janeiro, ou de acordo com
solicitações.
• EE941 – de graduação, 75 h, com 5 h semanais ao longo do 2o semestre do ano
letivo.
• IE316 – de pós-graduação, 60 h, com 4 h semanais ao longo do 1o semestre do ano
letivo.
Ementa Resumida:
Revisão de teoria de semicondutores e de dispositivos MOS; descrição dos
processos de fabricação, projeto de dispositivos e blocos básicos de CI´s MOS,
fabricação de um chip teste contendo dispositivos isolados e um circuito básico,
medidas de caracterização de materiais, processos, dispositivos e do circuito fabricado.
Adaptações à ementa do curso podem ser feitas para grupos específicos de alunos,
dependendo da sua formação e interesse. Durante as aulas de laboratório de
microfabricação, os alunos participam efetivamente da fabricação de lâminas de Si
contendo um chip com estruturas, dispositivos e blocos de circuitos de teste. As aulas
são divididas da seguinte forma nas seguintes atividades, como pode ser observado no
calendário de horários:
Atividade Tempo total
Seminários 27 h
Laboratório de microfabricação 24 h
Laboratório de medidas de dispositivos 17 h
Laboratório de simulações e CAD 6h
Visitas a laboratórios: (LPD/IFGW e 6h
Itaucom)
Número de alunos por turma e freqüência dos cursos:

• Máximo 15 alunos por turma (limitação dos equipamentos de laboratório)
• Freqüência de cursos: 3 vezes ao ano.
Agradecimentos:
Agradecemos em primeiro lugar a todos os colegas, pesquisadores e funcionários
do CCS, FEEC e LPD/IFGW, que tornaram o oferecimento do curso possível.
Agradecemos aos palestrantes convidados. Somos gratos a todos que contribuíram
para a realização do curso, em especial, aos alunos participantes, pelo interesse e
entusiasmo. São estes que nos motivam e nos fazem acreditar nas perspectivas de uso
deste conhecimento, em benefício da sociedade, que nos financia. Somos gratos à
FINEP, CAPES/PADCT, CNPq e FAPESP, pelos auxílios financeiros recebidos.
Jacobus W. Swart
Coordenador
Campinas, 03 de fevereiro de 2006.
Oficina de Microfabricação: Projeto e Construção de CI´s MOS
Planejamento – Janeiro 2004
CCS/UNICAMP
1a Semana – 2ª feira 19/01/04.
Hora Local Atividade Instrutores
8:30 Sem. Apresentação Jacobus, Diniz, Beny.
9:00 Lab. Limpeza de Lâminas Diniz, Regina
10:00 Café
10:15 Lab. Oxidação de campo Diniz, Godoy
10:30 Sem. Revisão de Semicondutores Jacobus
12:00 Almoço
13:30 Sem. Integr. de Proc. MOS-CCS + Teoria Cap. MOS Jacobus
14:30 Lab. a) Visita ao Lab. Diniz, Stanislav
b) Medidas lâmina: espessura, tipo, resistivid. Beny, Mara, Paula.
16:30 Sem. Modelo de oxidação e Fotogravação Jacobus
1a Semana – 3ª feira
8:30 Sem. Integração processos: nMOS Si-poly e CMOS. Jacobus
10:00 Café
10:15 Lab. a) Fotogravação, fonte e dreno + etch. Godoy, Mara, Diniz, Regina
b) Medida espessura de óxido Beny, Paula
c) Medidas de chip didático Diniz, Beny, Glaudson
Nota: as 3 atividades de lab. são realizadas em rodízio, até final do dia.
1a Semana - 4ª feira
8:30 Sem. Difusão e implantação de íons Jacobus.
10:00 Café
10:15 Lab. Implantação de íons de S/D Eudoxio
11:00 Sem. Etching úmido e seco Stanislav
12:00 Almoço
13:00 Sem. Caracterização camadas dopadas + Simul. Jacobus, Lacerda
SUPREM e PISCES
14:00 Lab. a) Medidas chip didático Diniz, Beny, Glaudson.
PC´s b) Medida de perfilômetro Ricardo, Paula.
c) Simulação de processos Emílio, Lacerda
Nota: as 2 atividades de lab. ás 14h são realizadas em rodízio, até final do dia.
8:30 Sem. Processos CVD Doi
9:30 Café
9:45 Lab. Recozimento e oxidação Diniz, Godoy
10:45 PC´s a) Simulações SUPREM/PISCES. Lacerda, Leandro
b) Layout do chip CC2 – Programa Magic Emilio
12:00 Almoço
13:00 Lab. a) Medidas: tox., xJ, Rs Mara, Paula.
Lab. b) Medidas chip didático Diniz, Beny, Glaudson.
PC´s c) Simulações SUPREM/PISCES Emílio, Lacerda.
Nota: as atividades de lab. às 9:45 e às 13h são realizadas em rodízio, até final do dia.
8:30 Lab. a) Fotogravação porta + etching Godoy, Mara, Regina, Diniz
LPD b) Visita ao LPD/IFGW Stanislav, Beny, Newton.
13:00 Almoço
14:00 Sem. Introdução a Optoeletrônica Newton Frateschi
15:40 Café
16:00 Sem. Evolução da Microeletrônica, Regras de Jacobus
Escalamento e Limites.
Nota: as 3 atividades às 8:30 h são realizadas em rodízio, até final do almoço.
2a Semana - 2ª feira – 26/01/04
8:30 Sem. Cargas no sistema SiO2/Si Diniz
10:00 Café
10:15 Lab. Oxidação de porta Diniz, Godoy, Regina
11:00 Sem. Conceitos de vácuo e metalização Doi
12:00 Almoço
13:00 Lab. Medidas: tox., Rs, xJ Beny, Ricardo
Fotogravação de contatos + etching Godoy, Mara, Regina
Medidas chip didático Diniz, Beny, Glaudson.
Nota: as 3 atividades de lab. às 13h são realizadas em rodízio, até final do dia.
8:30 Sem. Modelos MOSFET. Jacobus.
10:00 Café
10:10 Lab. Carregar lâminas na evaporadora Doi, Diniz, Godoy
10:30 Sem. Introdução a projeto de CI’s digitais Saulo Finco
12:00 Almoço
13:00 Lab. Evaporação de Al Doi, Diniz, Godoy
14:00 Lab. a) Fotogravação de interconexões Godoy, Mara, Regina, Diniz
b) Etching de Si para Microestruturas MEMS Márcia, Roberto, Diniz
c) Metrologia MEMS Clovis
8:00 CenPRA Visita: Fabricação de máscaras, Jacobus.
encapsulamento, testes, mostradores
12:00 Almoço
13:00 Lab. Evaporação de Al / costas das lâminas Diniz, Godoy.
Recozimento de sinterização
14:00 Lab. a) Medidas dos dispositivos fabricados Diniz, Beny, Glaudson.
PC´s b) Exercício de projeto de CI’s. Luiz Carlos Moreira.
2a Semana – 5ª feira
8:30 Sem Introdução a projeto de CI’s analógicos Carlos Reis.
10:00 Café
10:30 Sem Introdução a projeto de MMIC’s e HBT Everson Martins.
12:00 Almoço
13:00 Lab. Medidas dos dispositivos fabricados Diniz, Beny, Glaudson.
PC’s Relatório
2a Semana – 6a Feira
8:30 Sem. Introdução a MEMS e Micro-usinagem. Jacobus.
9:30 Sem Microssensores em Si Fabiano Fruett
10:50 Café
11:10 Sem. Processo LIGA e Micromecânica Luiz Otávio / Julio César.
12:30 Almoço
14:00 Sem Atividades do CCS Jacobus
15:00 Sem Discussão e avaliação Jacobus, Doi, Diniz.
Resumo (horas / tipo de atividade):

Ativ.\Dia 1o 2o 3o 4o 5o 6o 7o 8o 9o 10 o Total %
Seminar. 4,0 1,5 3,5 1,0 3,5 2,5 3,0 - 3,5 5,0 27,5 34
CAD - - 1,5 3,0 - - - 1,5 - - 6,0 8
Lab/Fabr 4,0 4,0 1,5 1,5 4,5 4,0 5,0 5,0 - - 29,5 37
Lab/Med - 2,5 1,5 2,5 - 1,5 - 1,5 4,5 3,0 17,0 21
Evolução de Microeletrônica a Micro-Sistemas
Jacobus W. Swart
CCS e FEEC - UNICAMP
1 Introdução:
A microeletrônica apresenta uma história longa num período muito curto. Como fatos históricos mais
marcantes temos o descobrimento do efeito transistor em 1947 na Bell Labs e o desenvolvimento do
processo planar para a fabricação de CI´s (circuitos integrados) em 1959 na Fairchild, resultando nos
primeiros CI´s comerciais em 1962. Assim, a idade do CI´s é de apenas aproximadamente 40 anos
(2000). Podemos afirmar que nenhum outro tipo de produto assistiu a evoluções a níveis similares ao do
CI. Uma lâmpada de hoje ainda é similar ao de 100 anos atrás. Um automóvel de hoje é razoavelmente
evoluído se comparado ao de 100 anos atrás, porém esta evolução é totalmente desprezível ao da
evolução do CI. Na verdade, os carros e as lâmpadas mais modernos tem suas características mais
atraentes graças à incorporação de microeletrônica. Além desta rápida evolução da tecnologia, a história
da microeletrônica apresenta outros fatores incomparáveis em outras áreas:
• Apresentou um crescimento de mercado de aproximadamente 16% anuais em média durante as
suas 4 décadas de vida. Este alto crescimento, inigualável em qualquer outra área econômica, fez
com que a eletrônica se tronasse hoje o maior mercado mundial, de valor total anual de
aproximadamente 1 trilhão de dólares (maior que o da automobilística e de petróleo por exemplo).
• Ela produziu uma nova revolução na história humana, alterando profundamente todas as atividades
humanas. A importância da área é tamanha, que podemos chamar a nossa era como a “idade do
silício”, dado ser o silício o material básico para a fabricação dos “chips” e outros dispositivos. Isto
em alusão à prática comum histórica de classificar as sociedades pela sua habilidade em manipular
e usar predominantemente um dado material (idade da pedra, do bronze, etc.)
A tecnologia de microfabricação foi desenvolvida inicialmente visando aplicações de microeletrônica
(dispositivos discretos e circuitos integrados). Além da imensa evolução havida na tecnologia de
microfabricação, chegando-se mesmo à tecnologia de nanofabricação, hoje ela extrapola sua área de
aplicações, incluindo a seguinte lista:
• Dispositivos e circuitos integrados eletrônicos
• Dispositivos e circuitos integrados optoeletrônicos
• Estruturas e circuitos fotônicos
• Dispositivos tipo microssensores e microatuadores
• Estruturas e dispositivos de micromecânica
• Estruturas para biologia.
• Fabricação e montagem de placas de circuitos impressos
Neste trabalho apresentaremos inicialmente, item 2, uma revisão da evolução da microeletrônica e
das técnicas de microfabricação. Uma revisão da história da microeletrônica no país será apresentada
em seqüência, no item 3. No item 4 será apresentada uma introdução aos microssensores, que fazem
uso das mesmas técnicas de microeletrônica.
1-5
2. Evolução da Microeletrônica
No século 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos feito com
estes materiais. Houve, no entanto, alguns trabalhos empíricos. É o caso da invenção do retificador a
estado sólido, apresentado por F. Braun, em 1874. Este retificador foi feito com cristal de PbS, soldado
com um fio metálico (diodo de ponta de contato). Este diodo apresentava característica muito instável e
foi abandonado temporariamente, até uma época em que os diodos a válvula não atendiam à demanda
de uso de freqüências mais altas.
O início do século 20 por sua vez foi fundamental para o desenvolvimento da microeletrônica, pois
houve um enorme progresso na teoria física, com o desenvolvimento da mecânica quântica, por Bohr,
de Broglie, Heisenberg, Schrödinger e outros, notadamente durante os anos 20. Em paralelo a este fato,
foi proposto um primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado
sólido. Em 1928, Lilienfeld, um homem muito à frente do seu tempo, patenteou a idéia de modular a
condutividade de um semicondutor por meio de um campo elétrico, chamado como dispositivo de efeito
de campo. Lilienfeld, no entanto, não teve sucesso na realização prática da sua proposta. Na década
seguinte, dos anos 30, houve um forte crescimento no desenvolvimento de teorias quânticas em sólidos,
ou seja, a aplicação da mecânica quântica em sólidos, com os conceitos de bandas de energias, banda
proibida, mecânica estatística, portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott,
Franck e vários outros (a maioria da Inglaterra). Estes conceitos teóricos permitiram entender os
semicondutores e motivar a pesquisa por dispositivos semicondutores.
1
No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para estudar e
desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de campo. Um
outro grupo bastante ativo nesta área e que contribuiu significativamente com o trabalho na Bell Labs era
o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si
tipo p e tipo n. No mesmo ano, J. Scaff e H. Theuerer mostram que o nível e o tipo de condutividade do
Si é devido à presença de traços de impurezas. Durante os anos seguintes da II Guerra mundial, as
pesquisas nesta área são suspensas na Bell Labs, devido a outras prioridades.
Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrônica era baseado nos
seguintes dispositivos básicos:
• Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis, caras e alto
consumo de potência.
• Relés elétro-mecânicos, que por sua vez eram de comutação muito lenta.
Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento de novos
dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em estado sólido,
agora sob liderança de William Shockley, concentrando esforços na pesquisa dos semicondutores Ge e
Si e de transistores de efeito de campo. Nesta época, um dos pesquisadores do grupo, Bardeen, sugere
uma explicação pelo insucesso na obtenção do transistor FET baseado na alta densidade de estados de
superfície dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa da invenção do
FET, Bardeen e Brattain descobrem por acaso o efeito de transistor bipolar, em final de 1947, mais
precisamente em 16 de dezembro. Este transistor e esquema elétrico são mostrados na Fig. 1. O
transistor era constituído por uma base de Ge tipo n (contato de base pelas costas da amostra) e duas
junções de contato tipo p na superfície, sendo um de emissor e outro o coletor, feitos um próximo ao
outro. Após os cuidados necessários para patentear o invento e convencer o exército americano, que
queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O descobrimento
do efeito transistor bipolar é sem dúvida atribuído aos pesquisadores Bardeen e Brattain, mas quem
desenvolveu a teoria e explicação sobre o funcionamento do transistor bipolar foi o chefe deles, W.
Shockley, em janeiro de 1948. A teoria de Shockley, de injeção de portadores minoritários pela junção
emissor-base, foi comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J.
Shive. Esta teoria torna-se amplamente acessível com o lançamento do livro “Electrons and Holes in
Semiconductors” por W. Shockley em 1950. Mais tarde, em 1956, Shockley, Brattain e Bardeen são
condecorados com o prêmio Nobel de física pelas contribuições referentes ao transistor bipolar. A
pesquisa pela obtenção do transistor de efeito de campo foi mantida, apesar do descobrimento do
transistor bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET.
Neste caso, a porta é constituída por uma junção pn, que controla a passagem de corrente pelo canal.
Desta forma, contornou-se o problema de estados de superfície, que ainda não tinha sido resolvido até
então.
Um fato histórico que contribuiu muito com o desenvolvimento da microeletrônica foi o fato da Bell
Labs licenciar seu invento a outras empresas. Por um preço de US$ 25.000,00, empresas como Texas
Instruments e Sony (na época com outro nome), compraram a licença para aprender e usar a tecnologia
de fabricação de transistores. A tecnologia foi transferida através de um workshop realizado na Bell Labs
em abril de 1952. Sony foi a primeira empresa a fabricar um radio totalmente transistorizado e
comercializá-lo em escala, criando assim o mercado de consumo para transistores.
Em 1955, Shockley deixa a Bell Labs e funda sua própria empresa, Shockley Semiconductors, que
marca a origem do Vale do Silício, no estado de Califórnia. A sua empresa em si não foi marcante,
porém ela começou com pesquisadores e empreendedores de alto nível, que depois criaram a Fairchild
(1957) e Intel (1968), entre muitos outros. Entre estes pesquisadores destacam-se Gordon Moore,
Robert Noyce e Andrew Grove.
Uma vez dominados alguns processos de fabricação de transistores, nasceu a idéia de se fazer um
circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas Instruments, no ano de
1958. Kilby demonstrou sua idéia com um circuito fabricado sobre um único bloco de Si, contendo um
transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes dispositivos eram, no entanto,
interconectados por meio de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito
integrado rudimentar é mostrado na Fig. 2. Em paralelo, um grupo da Fairchild desenvolve um processo
superior para fabricar transistores (J. Hoerni) e chamado de processo planar. Este mesmo processo é
adaptado logo em seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos
integrados. Este processo foi fundamental para o progresso da microeletrônica, já que seu princípio
básico, acrescida de várias inovações e evoluções, vem sendo usado até hoje na fabricação dos
modernos CI´s. O início da comercialização de CI´s inicia-se a partir do ano de 1962, não parando mais
de crescer em termos de volume e de densidade de transistores por chip. A Fig. 3 mostra a fotografia do
primeiro CI fabricado pelo processo planar. Marcos precursores e fundamentais para a invenção do
processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre difusão de dopantes
2
doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as
áreas de difusão; c) em 1955, Andrus e Bond desenvolvem materiais tipo fotorresiste para a litografia e
gravação de padrões em filmes de SiO2.
O estudo e desenvolvimento de processos de oxidação de Si permitiram finalmente o
desenvolvimento do tão sonhado transistor de efeito de campo com porta isolada, ou seja, o transistor
MOSFET ou simplesmente MOS. Em 1960, um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o
transistor MOS. A interface SiO2/Si é uma interface de muito boa qualidade, com baixa densidade de
estados de superfície. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre,
causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste problema era a
falta de controle de contaminação de impurezas. Mais especificamente,
Fig. 1 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por
pesquisadores da Bell Labs, b) esquema elétrico correspondente.
Fig. 2 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.
3
Fig. 3 Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild em 1961.
impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta e que causa um
desvio na tensão de limiar dos transistores (altera a densidade de portadores induzidos no canal). A
combinação de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass a
propor a tecnologia CMOS em 1963. Outros marcos históricos que contribuíram enormemente para o
avanço das tecnologias MOS foram, a) o uso de filme de silício policristalino dopado como material de
porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para o ajuste da
tensão de limiar do transistores, pela dopagem da região de canal com muita precisão.
Além dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio século de
vida da era dos dispositivos semicondutores. K. K. Ng apresenta uma revisão ampla destes dispositivos
(“A Survei of Semiconductor Devices”, IEEE Trans. Electr. Dev., vol.43, no. 10, p.1760, Oct. 1996). Ele
classifica como sendo 67 dispositivos distintos, com mais aproximadamente 110 outros dispositivos
relacionados, com pequenas variações em relação aos primeiros, como parcialmente ilustrado na Fig. 4.
Uma relação resumida destes dispositivos é apresentada na tabela 1, com os mesmos organizados em
grupos, baseado em suas funções e/ou estruturas.
O estudo e entendimento destes diversos dispositivos requerem basicamente os seguintes
conhecimentos:
a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos construtivos para os
dispositivos, como representados na Fig. 5:
• Interface metal-semicondutor
• Interface de dopagem de homojunção, ou seja, junção p-n
• Heterojunção
• Interface semicondutor-isolante
• Interface isolante-metal
b) Conhecimento dos mecanismos de transporte. A seguir relacionamos estes mecanismos juntamente
com exemplos de dispositivos onde os mesmos se aplicam:
• Deriva resistores, transistores FET
• Difusão junções p-n, transistores bipolares
• Emissão termiônica / barreiras Schottky, diodos PDB
• Tunelamento diodo túnel, contato ôhmico
• Recombinação LED, Laser, diodo p-i-n
• Geração célula solar, fotodetetor
• Avalanche diodo IMPATT, diodo Zener, diodo APD.
4
Tabela 1 Grupos de dispositivos semicondutores, organizados por função e/ou estrutura.
Grupo Sub-grupo Dispositivos
Diodos Retificadores Diodo p-n
Diodo p-i-n
Diodo Schottky
Diodo de barreira dopada panar - PDB
Diodo de heterojunção
Resistência negativa Diodo túnel
Diodo de transferência de elétrons
Diodo túnel ressonante
Diodo RST
Diodo IMPATT
Diodo BARITT
Resistivos Resistor
Contato ôhmico
Capacitivos Capacitor MOS
CCD´s (Charge-coupled devices)
Chaves de 2 MISS (Metal-Insulator-Semicond. Switch)
terminais PDB (Planar-Doped-Barrier Switch
Transistores Efeito de Campo MOSFET
JFET
MESFET
MODFET
PBT
Efeito de Potencial BJT – Bipolar Junction Transistor
HBT – Heterojunction Bipolar Trans.
MBT – Metal Base Transistor
RTBT – Resonant-Tunneling Bipolar
Memórias não FAMOS
voláteis MNOS
Tiristores SCR – Silicon-Controlled Rectifier
IGBT – Insulated-Gate Bipolar Trans.
Transistor unijunção
SIThy – Static-Induction Thyristor
Fontes de Luz LED
Laser
VCSEL – Vertical-cavity surface emitting laser
Fotodetetores Fotocondutor
Fotodiodo p-i-n
Fotodiodo de barreira Schottky
CCIS – Charge-coupled image sensor
APD – Avalanche Photodiode
Fototransistor
MSM – metal-semicondutor-metal
Dispositivos Ópticos Biestáveis SEED – Self-eloctrooptic-effect device
Etalon bi-estável
Outros Dispositivos Fotônicos Célula solar
Modulador eletro-óptico
Sensores Termistor
Sensor Hall
Strain Gauge (piezoelétrico)
Transdutor Interdigital, tipo SAW
ISFET – Ion-sensitive FET
5
Fig. 4 Parte da árvore de dispositivos semicondutores
Fig. 5 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos construtivos básicos de
dispositivos.
Este número grande de tipos dispositivos justifica-se pelas necessidades específicas nas diversas
aplicações. Dentro dos circuitos integrados, no entanto, os dispositivos e tecnologias predominantes são
as tecnologias MOSFET e BJT, como mostram os dados da Fig. 6. Estes dados são restritos ao período
de 1974 a 1986. Desde aquela época, a mesma tendência de redução relativa da participação da
tecnologia BJT e do aumento do uso da tecnologia MOSFET, em particular a CMOS, continuou.
Atualmente, na virada do século 20 ao 21, mais de 85% do mercado de semicondutores corresponde à
tecnologia CMOS.
A evolução da microeletrônica não se restringe ao desenvolvimento de novos dispositivos,
apresentados acima, mas apresenta também outros aspectos tão importantes quanto. Estes outros
aspectos incluem os seguintes:
• Uma redução contínua das dimensões mínimas, como indicado na Fig. 7. Esta evolução
corresponde a uma redução com fator 2 a cada 6 anos. Esta evolução foi possível graças a avanços
tecnológicos nos processos de fabricação em geral e em especial, nos processos de fotolitografia.
• Uma evolução na área máxima dos chips, como mostra a Fig. 8. Esta evolução corresponde a um
aumento de fator 2 na área do chip a cada 4 anos. A área máxima dos chips está relacionada com a
densidade de defeitos por unidade de área, que garanta um rendimento aceitável de produção. A
evolução na qualidade dos processos de fabricação resulta numa redução gradual da densidade de
defeitos e como conseqüência permite este aumento gradual da área dos chips.
• Uma evolução na eficiência de empacotamento, ou seja, do número de dispositivos por área de
dimensão mínima da tecnologia. Esta evolução está quantificada na Fig. 9 e está relacionada a
otimização do layout empregado e do uso de novas estruturas físicas dos dispositivos, isolação e
interconexões. No início, havia muito espaço de melhoria, resultando numa média de aumento de 21
6
vezes por década. Após os anos 70, houve uma redução na taxa de aumento da eficiência de
empacotamento para 2.1 vezes por década.
• A combinação das 3 evoluções citadas acima, de redução nas dimensões mínimas, aumento da área
dos chips e aumento na eficiência de empacotamento, levou a um aumento assombroso no número
de dispositivos por chip, como mostra a Fig. 10. Associado a cada faixa de número de dispositivos
por chip convencionou-se chamar o nível de integração pelas siglas: SSI (Small Scale Integration),
MSI (Medium Scale Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration),
ULSI (Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada do século,
estamos entrando na era do GSI. O crescimento contínuo do número de dispositivos por chip é de
aproximadamente um fator 2 a cada 18 meses, ao longo das últimas 3 a 4 décadas. Este
crescimento é conhecido como a lei de Moore.
• Uma evolução contínua na redução do custo por transistor ou por bit de informação é mostrada na
Fig. 11a. Esta redução de custo tem levado a um enorme crescimento do uso de eletrônica, com um
crescimento médio anual de 16% no mercado de semicondutores ao longo das últimas décadas.
Ressaltamos que nenhum outro setor econômico teve tal crescimento na história da humanidade. A
Fig. 11b mostra o aumento contínuo do número de bits de DRAM produzidos.
Fig. 6 Evolução da participação das diversas tecnologias do mercado de semicondutores, no período de

1974 a 1986.
7
Fig. 7 Evolução nas dimensões mínimas empregadas nas estruturas em CI´s.
8
Fig. 8 Evolução da área máxima de chips.
Fig. 9 Evolução na eficiência de empacotamento
9
Fig. 10 Evolução do número de dispositivos por chip (nível de integração).
Fig. 11 a) Evolução na redução do custo de bit de memória (DRAM) e b) evolução da quantidade de bits
de memória (DRAM) produzidos por ano.
É relativamente difícil imaginar o significado das dimensões mínimas e números apresentados

acima. Para melhor compreendê-los, considere as seguintes comparações:
a) Na Fig. 12 mostramos uma fotografia de microscópio eletrônico de um fio de cabelo sobre uma
estrutura de memória DRAM de 4 Mbit, correspondente a uma tecnologia (já ultrapassada) de 1986,
com dimensões mínimas de aproximadamente 1 µm.
b) Ao invés de fabricar estruturas de dispositivos, poderíamos usar a mesma tecnologia para desenhar
um mapa. Logicamente ninguém consegue fazer um negócio rentável com tal produto, já que não é
nada prático usar tal mapa, seria necessário o uso de microscópio, e atualmente, microscópio
eletrônico. Na Fig. 13 apresentamos uma seqüência de mapas que poderiam ser desenhados em
chips com as diversas fases tecnológicas. Ou seja, atualmente (~2000) poderíamos desenhar um
mapa da América do Sul num chip, contendo todas a ruas, rios e estradas, em escala.
10
17
c) Atualmente (~2000), o número de transistores produzidos anualmente no mundo é da ordem de 10 .
Este número corresponde a aproximadamente o número de formigas existente no mundo e a 10
vezes o número de grãos de cereais produzidos no mundo por ano.
Fig. 12 Fotografia tirada por microscópio eletrônico de um fio de cabelo sobre um chip de memória
DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas gravadas de largura de 2 µm.
Fig. 13 Ilustração de mapas desenhados, contendo detalhes de todas as ruas, em áreas de chips
nas diversas fases tecnológicas.
Os números e analogias apresentados mostram que a microeletrônica cresceu

desproporcionalmente em relação a outras áreas tecnológicas, representando uma área fascinante de
engenharia. Mais e mais caminhamos para sistemas completos em um único chip. Isto significa que o
projeto em eletrônica resumir-se-á ao projeto do chip. Uma pergunta natural seria, quais são as forças
propulsoras para tão rápido avanço tecnológico, ou ainda, para que complicar tanto? A força propulsora
fundamental é o capital, ou seja, o mercado. Mas o desenvolvimento não agrada apenas o dono do
capital, mas também os engenheiros e cientistas que trabalham nos desafios de conseguir sempre um
produto melhor ou uma nova invenção. Portanto, a evolução tem procurado soluções que resultem em
produtos melhores e mais baratos ou mais rentáveis. No caso, a evolução da microeletrônica como
apresentada inclui os seguintes aspectos:
• Maior densidade de integração. Considerando uma mesma função, isto resulta em maior número de
chips por lâmina e aumento do rendimento (supondo uma densidade fixa de defeitos). Portanto, isto
resulta em ganho econômico.
• Maior velocidade de operação. Com dimensões menores têm-se menores capacitâncias, o que
resulta em menores tempos de chaveamento das portas, melhorando, portanto, o desempenho do
CI. Os dados de tempos de atrasos por porta e por linha de interconexão estão mostrados na Fig.
14, simulados para interconexões de linhas de Al e linhas de Cu, envoltos por filmes dielétricos de
SiO2 e de material de baixa constante dielétrica, respectivamente.
11
• Menor consumo de potência. Novamente, devido às menores dimensões e menores capacitâncias,
bem como devido à menor tensão de alimentação, a energia associada na mudança da tensão em
cada nó do circuito será menor, e como conseqüência, teremos um menor consumo de potência.
• Menor número de chips por sistema. Considerando agora chips mais complexos, com mais funções
integradas, poderemos fabricar sistemas com menor número de chips, e no limite, com um único
chip. Este fato traz como vantagem, menor número de conexões entre chips. Isto por sua vez resulta
em aumento da confiabilidade do sistema, uma redução do seu tamanho e uma redução do custo de
montagem do mesmo.
Fig. 14 Tempos de atrasos de propagação de sinal através de portas e de linhas de interconexões,

considerando linhas de Al e de Cu e dois tipos de dielétricos (SiO2 e outro de baixa constante dielétrico).
A evolução obtida até este ponto, bem como a que está por vir, é resultado de um esforço muito
grande de muitas pessoas, empresas e instituições de ensino e pesquisa. Nenhuma empresa sozinha,
nenhum país sozinho, poderia ter trilhado tão rapidamente este caminho. Os países avançados e suas
empresas têm consciência deste fato, que se torna mais necessário ainda para o futuro. Os avanços
futuros necessitam de recursos mais volumosos ainda e portanto de ações conjuntas de pesquisa e
desenvolvimento. Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor
Industry Association) do USA, elabora um relatório trienal, onde ela propõe um mapa de estrada para o
futuro (The National Technology Roadmap for Semiconductors). Na tabela 2 apresentamos alguns dados
23
do relatório publicado em 1997 . Assim, prevê-se uma evolução gradual até pelo menos dimensões
mínimas de 50 nm (ano 2012). Dados mais recentes encontram-se nas referências 24 e 25, indicando a
11
previsão de dimensão mínima de 35 nm e nível de integração acima de 10 dispositivos por chip em
2014. A partir deste ponto, provavelmente as várias limitações, físicas e tecnológicas, impedem a
realização de transistores com comprimento de canal muito menor que 25 nm. Portanto, novos conceitos
físicos devem ser usados para inventar dispositivos alternativos aos dos tradicionais MOSFET e
bipolares. Entre estes já existem os dispositivos de bloqueio Coulombiano, entre outros dispositivos de
um único elétron. São propostos também os dispositivos quânticos, onde se controla o estado do elétron
de um átomo (hidrogênio, por exemplo). Estruturas de nano-tubos de carbono é outra idéia proposta.
São tubos de 1.4 nm de diâmetro e de 10 µm de comprimento que constituem canais de corrente e que
permitem realizar circuitos tipo moleculares. Chaveamento a freqüência de 10 THz é previsto.
Certamente não chegamos no final do túnel da evolução.
12
Tabela 2 Dados de previsão de evolução extraídos do relatório da SIA de 1997.
Dado\Ano 1997 1999 2001 2003 2006 2009 2012
LMIN.(nm) 250 180 150 130 100 70 50
DRAM (bits) 256M 1G - 4G 16G 64G 256G
2
Área chip DRAM (mm ) 280 400 480 560 790 1120 1580
Diâmetro / lâmina (mm) 200 300 300 300 300 450 450
Níveis de metal (lógica) 6 6-7 7 7 7-8 8-9 9
Compr. metal (lógica) (m) 820 1480 2160 2840 5140 10000 24000
VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 0.6
FMAX de relógio (MHz) 750 1250 1500 2100 3500 6000 10000
Número máscaras 22 23 23 24 25 26 28
-2 1
Defeitos (m ) 2080 1455 1310 1040 735 520 370
Custo/bit DRAM inicial (µc) 120 60 30 15 5.3 1.9 0.66
1
Nota: para rendimento inicial de 60% e memória DRAM.
3. História da Microeletrônica no Brasil
Desde a década de 50, as universidades brasileiras (ITA a partir de 1953, IFUSP a partir do início
6
dos anos 60, seguido por muitos outros) tiveram atividades de pesquisa em semicondutores e
dispositivos, ou seja, sempre acompanhamos de perto o desenvolvimento da área e inclusive, o país
contribuiu de alguma forma com o desenvolvimento da mesma.
Já bem no início da história dos dispositivos semicondutores, em meados dos anos 60, a Philco
instala fábrica de diodos e transistores em São Paulo. Ou seja, apenas 10 anos após a liberação e
disseminação da tecnologia pela Bell Labs, o Brasil iniciou atividades industriais de microeletrônica. Esta
atividade contribuiu com a motivação para se montar um laboratório de microeletrônica, LME, na Escola
Politécnica da Universidade de São Paulo, por iniciativa de um grupo de professores (J. A. Zuffo, C. I. Z.
Mammana, R. Marconato, A. Ferreira), em 1968, estando operacional em 1970. A coordenação do
laboratório ficou a cargo do Prof. Carlos Américo Morato, e não podemos omitir a grande colaboração do
professor visitante, Dr. R. Anderson, do USA. Este laboratório pioneiro foi responsável pelo
desenvolvimento de várias tecnologias de microeletrônica, pela formação de um número considerável de
profissionais na área e por várias iniciativas tipo “spin-off”, algumas industriais e outras acadêmicas.
Marcos de desenvolvimento tecnológico ocorridos no LME incluem entre outros:
• Desenvolvimento de tecnologia de diodos e transistores bipolares, com transferência desta
tecnologia para a empresa Transit, em Montes Claros, MG, em1974.
• Desenvolvimento do primeiro circuito integrado no país, em 1971, com lógica ECL (Dr. J. A. Zuffo).
• Desenvolvimento de tecnologia de transistores nMOS em 1973, incluindo o projeto e construção do
7
primeiro CI com tecnologia MOS na América Latina (Dr. Edgar Charry Rodriguez) .
• Projeto e fabricação de memórias tipo ROM com a tecnologia nMOS com capacidade de 512 e 2k
bits em 1975 e 1978 respectivamente (Fig. 15). Estes circuitos podem ser considerados os primeiros
circuitos integrados em nível MSI (Medium Scale Integration) e LSI (Large Scale Integration)
respectivamente, no país. A primeira memória SRAM também foi realizada com a mesma tecnologia
8
em 1978 .
• Desenvolvimento de um implantador de íons (Dr. Joel Pereira de Souza) .
9
• Desenvolvimento de tecnologias nMOS com carga tipo depleção e porta metálica e porta de si-poli,
10,11
em 1978 e 1987 respectivamente .
• Desenvolvimento de tecnologias CMOS com porta metálica e porta de si-poli em duas versões, em
12-14
1979, 1987 e 1988 respectivamente .
• Desenvolvimento de tecnologia CCD com canal enterrado e portas de si-poli, em 1981 (Fig. 16).
15
• Desenvolvimento de tecnologia de circuitos híbridos de filme fino para aplicações de microondas,

sob coordenação do Prof. J. K. Pinto.
13
Fig. 15 Fotografia ampliada do chip de memória ROM de 2k bit, desenvolvido no LME/EPUSP em
1978 (E. Charry R, J. P. de Souza e J. W. Swart).
Fig. 16 Fotografia ampliada do dispositivo CCD desenvolvido no LME/EPUSP em 1981 (J. W. Swart).
Em 1974, o Prof. Carlos I. Z. Mammana deixa o LME da EPUSP e dá início à montagem de um novo
laboratório de microeletrônica, chamado LED (Laboratório de Eletrônica e Dispositivos) na Faculdade de
Engenharia da Universidade Estadual de Campinas, UNICAMP. Vale lembrar a grande contribuição dada
pelo Prof. Yukio à montagem do LED. Este laboratório teve como ênfase inicial o desenvolvimento de
equipamentos de microeletrônica, incluindo: fornos térmicos, sistemas CVD, sistema de corrosão por
plasma, implantador de íons, fotorepetidora, entre outros. Além dos equipamentos, este laboratório
também procurou desenvolver tecnologias nMOS e bipolares (lógica I2L). O LED também teve uma
atividade de desenvolvimento de tecnologia de fabricação de diodos para transferência industrial, no
caso para empresa Ober, no período de final dos anos 80. Este laboratório passou por algumas re-
estruturações, sendo atualmente transformado no Centro de Componentes Semicondutores, diretamente
ligado à reitoria da universidade, ou seja, administrativamente independente de unidade de ensino. Suas
atividades atuais concentram-se em pesquisas relacionadas a tecnologias CMOS e microssensores,
além de oferecer cursos de laboratório de microfabricação.
Em 1975, o Prof. João Antônio Zuffo criou um novo laboratório na EPUSP, chamado LSI (Laboratório
de Sistemas Integrados). Este laboratório, com espectro de atuação mais amplo que apenas
microeletrônica, deu ênfase inicialmente à pesquisa em etapas de processos de microeletrônica, tendo
como um dos gestores, o incansável e grande entusiasta, o Prof. Armando A. M. Laganã. O grupo
realizou pesquisa de alto nível nas atividades de obtenção e caracterização de silicetos, processos de
plasma para deposição de filmes finos e de corrosão, processos de limpeza e de oxidação de Si. Em
seguida, o grupo concentrou esforços no desenvolvimento de micro-sensores de Si.
Em 1981, o Prof. Joel Pereira de Souza deixou o LME da EPUSP e iniciou a construção de um
Laboratório de Microeletrônica no Instituto de Física da Universidade Federal de Rio Grande do Sul. Este
14
laboratório adquiriu alguns e construiu outros equipamentos básicos de microeletrônica. Este laboratório
prima por suas atividades em pesquisa na técnica e aplicações de implantação de íons, tendo dado
grandes contribuições em publicações, patentes e formação de recursos humanos neste tema.
Adicionalmente, o grupo recentemente resgatou conhecimentos anteriores e re-implantou a tecnologia
nMOS porta metálica carga tipo depleção no seu laboratório, demonstrando a fabricação de um circuito
integrado tipo matriz de chaveamento de 4 entradas x 4 saídas.
Em meados dos anos 80, um novo laboratório foi implantado no Instituto de Física da Universidade
Federal de Pernambuco, sob responsabilidade do Prof. Eronides da Silva. Este laboratório também
possui os equipamentos básicos para microeletrônica e tem sua ênfase de pesquisa centrada em
pesquisa de dielétricos de porta MOS.
Os 5 grupos acima constituem os grupos universitários com instalações completas de
microeletrônica de Si. Além destes, existem grupos que atuam em temas específicos associados a
processos de microeletrônica. Como exemplo temos o grupo de Engenharia Elétrica da UnB, Brasília,
Prof. José Camargo, e o grupo do Departamento de Física do ITA, Prof. Homero Maciel, com atividades
em processos de plasma.
Embora o Si seja o semicondutor mais usado comercialmente, ocupando da ordem de 98% do
mercado de semicondutores, semicondutores compostos tipo III-V são necessários para nichos de
aplicações. Pesquisas sobre estes semicondutores vem sendo feitas essencialmente em institutos de
física de diversas universidades, vários dos quais equipados com modernas e caras máquinas de
crescimento epitaxial de camadas, tipo MBE, CBE ou OMVPE. Entre estes grupos citamos:
• LPD do IFGW da UNICAMP, em Campinas.
• IF da USP em São Paulo.
• IFQ da USP em São Carlos
• IF da PUC-RJ em Rio de Janeiro.
• IF da UFMG em Belo Horizonte.
Entre estes 5 grupos, o LPD apresenta maior tradição no desenvolvimento de dispositivos
semicondutores, incluindo Lasers e transistores (MESFET, HEMT e HBT). Este grupo, inicialmente sob
liderança do Prof. J. E. Ripper, introduziu e desenvolveu tecnologia de fabricação de Laser
16
semicondutor, já a partir do início da década de 70 . Esta tecnologia foi posteriormente transferida para
o CPqD da Telebrás.
Além dos grupos universitários, temos um número menor de institutos de pesquisa, que no entanto
receberam investimentos mais volumosos para instalação de laboratórios avançados. Entre estes
citamos o CPqD, ITI, LNLS e INPE.
O CPqD foi criado em meados dos anos 70, com objetivos de P&D bem amplos em
telecomunicações. Na área de microeletrônica ele nunca se dedicou à tecnologia de fabricação de CI´s
de Si, concentrando-se nas seguintes áreas:
• Tecnologias de filmes espessos para CI´s híbridos
• Tecnologias de filmes finos para CI´s híbridos
• Tecnologia tipo SAW
• Tecnologias de Lasers semicondutores.
• Projeto de CI´s de Si e de GaAs.
Estas atividades foram, no entanto, todas descontinuadas, sobretudo após a privatização do sistema
Telebrás, ao final dos anos 90. Esta descontinuidade de atividades de microeletrônica e optoeletrônica
no CPqD representa uma grande perda do investimento, sobretudo em pessoal, feito ao logo de duas
décadas, dado que o pessoal foi todo redirecionado para outras atividades.
O ITI foi criado no início dos anos 80, com o intuito de realizar atividades de P&D em tecnologias de
CI´s de Si, entre outras atividades. Este objetivo inicial não foi completamente concretizado ao longo de
sua trajetória, tendo suas atividades de microeletrônica sido restritas a:
• Linha piloto de encapsulamento de CI´s
• Linha de testes, confiabilidade e análise de falhas.
• Linha de fabricação de máscaras.
• Linha de prototipagem rápida de interconexão para circuitos tipo “gate array”.
• Projeto de CI´s de Si.
• Tecnologia tipo SAW
O LNLS foi criado em janeiro de 1987, sob coordenação do Prof. Cylon Gonçalves da Silva, em
Campinas. Este laboratório projetou e construiu um sistema de anel de elétrons para produzir feixes de
luz síncrotron, ou seja, radiação eletromagnética com freqüência variando desde infravermelho até raios
X moles. Esta fonte de luz vem sendo utilizada, essencialmente para a análise de materiais, bem como
para a fabricação de microestruturas por litografia profunda de raio X, para microssensores e
15
micromecânica. O LNLS inclusive oferece um serviço de prototipagem de microestruturas por programa
tipo PMU, chamado de programa MUSA.
INPE de São José dos Campos é o centro mais antigo dos citados aqui. Ele foi criado já em 1961. O
INPE realiza atividades amplas na área de ciências espaciais, o que inclui algumas atividades de
microeletrônica, tais como P&D em células solares e sensores. O INPE possui algumas das instalações
necessárias para estas atividades, inclusive um sistema MBE para crescimento de semicondutores do
tipo IV-VI, e vem interagindo com os outros grupos para complementar as instalações que lhe faltam.
Até aqui descrevemos as iniciativas acadêmicas e de desenvolvimento na área de tecnologias de
fabricação de microeletrônica. Estas atividades não fazem muito sentido, se não forem acompanhadas
por uma correspondente aplicação industrial. As duas áreas, acadêmica e industrial devem andar
concomitantemente, já que as duas são mutuamente dependentes, com demandas complementares.
17-18
Analisaremos abaixo os vários empreendimentos industriais de microeletrônica no país .
Como já citamos acima, a Philco iniciou uma fábrica de diodos e transistores em São Paulo, SP, em
1966. Mais tarde, em meados dos anos 70, esta fábrica foi transferida para Contagem, MG, agora em
parceria com a RCA. A fábrica, modernizada e ampliada, implantou também processos de fabricação de
CI´s lineares com tecnologia bipolar e dimensões mínimas de aproximadamente 6 µm. No entanto, no
ano 84 aproximadamente, a fábrica foi fechada e colocada a venda. O grupo SID/Sharp, com
participação do banco Bradesco, interessou-se pela aquisição da mesma e assim criou a SID
Microeletrônica, que até hoje é dona dela. Porém, em meados de 1996 ela decidiu por descontinuar as
operações de difusão de componentes semicondutores, mantendo apenas as atividades de montagem e
encapsulamento, sendo esta também descontinuada em 2000.
Uma Segunda iniciativa industrial foi o caso da Transit. Esta empresa foi criada a partir de 1974 e
montou sua fábrica em Montes Claros, MG. Ela iniciou a produção de diodos e transistores bipolares em
1976, baseado em tecnologia desenvolvida no LME da EPUSP e visando o mercado de entretenimento.
Em 1978 ela adquiriu uma tecnologia da SGS-Ates, da Itália, para a fabricação de componentes para o
mercado profissional. Devido a vários erros ocorridos na implementação desta fábrica, ela não conseguiu
sobreviver por muitos anos, tendo sido fechada ainda no final dos anos 70.
Tivemos duas empresas internacionais, a Icotron, do grupo Siemens, com fábrica em Gravataí, RS,
e a Semicron, com fábrica em Cotia, SP, que tinham uma linha completa de difusão de diodos e tiristores
de potência. Atualmente a Semicron continua com sua linha completa de fabricação destes dispositivos.
A Icotron doou seus equipamentos de difusão para a UFRGS em 1998. Uma terceira empresa, também
atuando na produção destes componentes é a AEGIS, que foi criado em 1982 por dois ex-pesquisadores
do LME da EPUSP e do LED da UNICAMP. Um deles, Wanderley Marzano, continua dirigindo esta
empresa, que heroicamente se manteve, sobrevivendo a todas as crises políticas e econômicas que o
país atravessou nestes últimos 20 anos. Esta empresa é um exemplo vivo da existência de
oportunidades de microeletrônica em nichos de mercados, mesmo para empresas de pequeno e médio
porte.
A Itautec possui uma fábrica de encapsulamento de circuitos integrados, sobretudo tipo memórias,
em Jundiaí, SP.
Outras empresas tiveram fábricas de montagem e encapsulamento de componentes semicondutores
no país. Entre estas citamos a Texas Instruments, Fairchild, Philips, Sanyo e Rhom. Estas empresas no
entanto fecharam suas operações de produção de componentes semicondutores no início da década de
90 com a ampla e súbita abertura do nosso mercado.
Duas empresas atuaram na área de componentes optoeletrônicos. A ASA Microeletrônica realizava
montagem e encapsulamento de diodos tipo LED, com fábrica em São Paulo, SP. Esta fábrica foi
fechada recentemente (meados dos anos 90). A outra empresa é a ASGA Microeletrônica, que monta
receptores ópticos e emissores a Laser, para a área de comunicações ópticas, com fábrica localizada em
Paulínia, SP, inaugurada no início dos anos 90.
Por fim temos a empresa Heliodinâmica, com fábrica em Vargem Grande Paulista, SP, que produz
tarugos de Si monocristalínos de até 8” de diâmetro, lâminas de Si monocristalíno e/ou semicristalino,
além de células solares fotovoltáicas de Si, módulos e sistemas fotovoltáicos para diversas aplicações .
Heliodinâmica foi criada em 1980 e atende o mercado local bem como internacional.
Observamos dos dados acima, que tivemos atividades de microeletrônica desde a década de 60 e
ª
que havia um bom estágio de desenvolvimento tecnológico na 2 metade dos anos 70. Inclusive,
podemos afirmar que na época, este estágio era superior aos dos países hoje chamados de Tigres
Asiáticos. Durante as duas décadas de 80 e 90, a área passou por um estágio de estagnação,
constituindo um paradoxo para a retórica da política de reserva de mercado de informática. Investiu-se
recursos volumosos numa fábrica de máscaras enquanto que as indústrias clientes não se instalaram,
como havia sido planejado. Hoje o país apresenta um déficit comercial superior a vários bilhões de
dólares anuais em componentes eletrônicos (relatório setorial no. 1, 1999, do BNDES). Instalação de
16
uma ou mais fábricas de CI´s é uma necessidade real para equilibrar a balança comercial e promover o
desenvolvimento econômico do país.
Um requisito necessário para a instalação de uma fábrica de CI´s e para o desenvolvimento de
novos produtos inteligentes para as diversas aplicações, é a capacidade de projetar os CI´s. A atividade
de projeto de CI´s requer um investimento muito menor em instalações, porém requer um grande número
de profissionais com experiência no tema. Vários grupos no país atuam nesta área. A seguir
apresentamos uma lista (não completa) de grupos universitários, institutos e empresas com atuação na
área.
a) Universidades: • DCC/UFMG, Belo Horizonte, MG
• UFRGS, Porto Alegre, RS • DEE/EFEI, Itajubá, MG
• UFSC, Florianópolis, SC • DEE/UnB, Brasília, DF
• LAC/COPEL, Curitiba, PR • UFPB, Campina Grande, PB
• FEEC/UNICAMP, Campinas, SP b) Centros de P&D:
• EPUSP, São Paulo, SP • CTI, Campinas, SP
• EESC/USP, São Carlos, SP c) Empresas:
• FEG/UNESP, Guaratinguetá, SP • Motorola, Campinas, SP
• UFRJ, Rio de Janeiro, RJ • Idea, Campinas, SP
Comparado à área de tecnologias de fabricação, o país teve um desenvolvimento mais intenso na
área de projeto de CI´s durante estas duas últimas décadas. Esta atividade foi estimulada pela
disponibilidade de programas internacionais de fabricação de protótipos tipo MPC (Multi Project Chip) ou
PMU (Projeto Multi Usuário). Durante os últimos 15 anos o CTI organizou um programa similar brasileiro
e durante os 6 últimos anos, a FAPESP financiou a fabricação de 80 chips no exterior, para grupos do
estado de São Paulo, para usarem diretamente os programas internacionais (CMP da França,
Europractice da UEE, Iberchip da Espanha, MOSIS do USA). O desenvolvimento geral da eletrônica
requer o uso de CI´s de aplicação específica em grande escala. Assim, necessitamos ampliar ainda
muito mais esta atividade e estimular as empresas a conhecer e adotar esta solução.
Para o desenvolvimento de Microssistemas completos necessita-se tanto da disponibilidade das
técnicas de microfabricação como da capacitação em projeto de CI´s, já que os microssistemas são
compostos por chips contento o sensor ou atuador, co-integrados com o circuito de controle e/ou
processamento do sinal.
Nota: esta revisão da história da microeletrônica no país certamente não está completa, poderá ter
alguns erros e deverá ser revisada para novas edições. Ficaremos muito gratos em receber informações
com dados históricas e/ou sugestões.
19-22, 26
4. Introdução a Microssistemas .
Microssistemas, também chamado de IMEMS (Integrated MicroElectroMechanical Systems) refere-

se ao universo de sistemas microeletrônicos com interface ao mundo não eletrônico. Ou seja, ela inclui
circuitos integrados com microssensores e microatuadores, possivelmente, no mesmo chip. Outros
nomes comuns são MEMS e MOEMS (MicroElectroMechanical Systems e
MicroOpticalElectroMechanical Systems, respectivamente). Estes dois nomes, no entanto, apresentam
uma limitação por não incluírem o efeito químico presente em alguns dispositivos. Desta forma, o nome
microssistema teria um significado mais amplo, embora todos os nomes sejam usados como sinônimos
indistintamente. Os microssistemas apresentam uma importância crescente em diversas aplicações em
várias áreas, entre os quais temos: saúde, transporte, indústria de manufatura automatizada,
monitoramento ambiental, agricultura, defesa e consumo. O desenvolvimento de microssistemas gera
novas aplicações para CI’s, resultando num crescimento adicional deste enorme mercado.
O sensor é um dispositivo que converte um estímulo físico–químico num outro sinal, normalmente
elétrico. O atuador executa a função inversa. O sensor e atuador também são chamados de
transdutores. O estímulo ou a energia físico-química pode ser do tipo: calor, luz, som, pressão,
magnetismo, movimento mecânico, potencial químico, pH, entre outros. Sensores e atuadores não são
novos e inicialmente eram feitos por outras técnicas que não eram de microfabricação. Com a
disponibilidade do processo planar para microfabricação, desenvolvido para microeletrônica, o passo
natural foi empregar os mesmos conceitos tecnológicos para a fabricação de microssensores e
microatuadores. A grande motivação para este procedimento é o baixo custo para produzi-los,
comparado às técnicas anteriores. Numa mesma lâmina de Si pode se produzir centenas ou mesmo
milhares de microssensores. A dimensão de microssensores pode variar de fração de µm até da ordem
de mm, como é ilustrado na Fig. 17.
17
Fig. 17 Escala comparativa das dimensões de microssensores.
Os sensores e atuadores convertem os seguintes tipos de sinais ou energias:
1. Químico 4. Mecânico
2. Elétrico 5. Radiante
3. Magnético 6. Térmico
A Fig. 18 ilustra um sistema genérico. O sensor realiza a primeira conversão de sinal para um sinal
elétrico. Este é processado, condicionado ou modificado por um circuito eletrônico, para em seguida
eventualmente ser re-convertido em outra forma de energia pelo atuador. Os processos de conversão de
energia são classificados como:
1. Biológicos: • Elastoelétrico
• Transformação bioquímica • Termomagnético
• Transformação física • Termoóptico
• Efeitos sobre organismos de teste • Fotoelástico
• Espectroscopia • Outros
• Outros 3. Químicos:
2. Físicos: • Transformação química
• Termoelétrico • Transformação física
• Fotoelétrico • Processo eletroquímico
• Fotomagnético • Espectroscopia
• Magnetoelétrico • Outros
• Elastomagnético
• Termoelástico
Fig. 18 Representação esquemática de um microssistema genérico.
Os sensores e atuadores devem ser projetados e caracterizados quanto aos seguintes aspectos
gerais, que se aplicam aos mais diversos tipos de dispositivos:
18
• Condições ambientais permitidos: as condições ambientais podem afetar o desempenho do
sensor. Deve-se conhecer a faixa de condições em que o sensor funcione dentro da sua faixa de
tolerância.
• Escala total do sinal de saída: refere-se á máxima variação do sinal de saída.
• Histerese: refere-se à variação do sinal de saída para um mesmo sinal de entrada, dependendo
do sentido da variação do sinal de entrada.
• Linearidade: é quão próxima a curva de transferência se aproxima de uma linha reta.
• Faixa de medida: representa a faixa de variação do sinal de entrada que o sensor consegue
medir.
• “Offset”: refere-se ao sinal na saída, na temperatura ambiente, sem aplicação de sinal na
entrada.
• Tempo de vida de operação: representa o tempo de vida média do sensor, durante o qual ele
mantém suas características de funcionamento dentro das margens de tolerâncias
especificadas.
• Formato de saída: a saída é normalmente um sinal elétrico variável com o sinal de entrada. O
sinal de saída pode vir em várias formas: digital, analógico ou de freqüência.
• Característica de sobrecarga: refere-se ao máximo sinal na entrada do sensor que não altere as
características de funcionamento do mesmo além da sua faixa de tolerância especificada.
• Repetibilidade: é a habilidade de produzir o mesmo sinal de saída em medidas repetidas e
iguais.
• Resolução: representa a mínima variação de entrada necessária para produzir uma variação
detectável na saída.
• Seletividade: é a habilidade do sensor identificar e medir um sinal de entrada (ex. um elemento
químico) na presença concomitante de varias entradas.
• Sensibilidade: é a razão da variação da saída pela variação na entrada, ou seja, é a derivada da
curva de transferência do sensor:
dy
S (xa ) =
dx x = xa
• Velocidade de resposta: é o tempo que demora para o sinal de saída alcançar 63% (1/e) do seu
valor final, em resposta a uma variação brusca na entrada (função degrau).
• Estabilidade: representa o tempo durante o qual o sensor mantém suas características de
funcionamento dentro do seu limite de tolerância especificada.
Microssistemas vem apresentando um crescimento vertiginoso e hoje representa um mercado de

aproximadamente US$ 13 bilhões (prevê-se US$ 34 bilhões no ano 2002). Este mercado apresente uma
taxa de crescimento anual variando entre 16 e 35 % Apresentamos a seguir uma lista de exemplos de
microssensores e suas aplicações (existem muitos outros exemplos):
• Acelerômetros para disparo do sistema “airbag” de automóveis e outras aplicações.
• Sensor de pressão para área médica, automóveis e industrial.
• Microválvulas para injetor de tinta de impressoras, para liberação controlada de medicamento
em pacientes e outras aplicações.
• ISFET para medir pH, para medicina, alimentos, agricultura, etc
• Medida de variação de condutividade de filmes sensíveis a produtos químicos, para indústria,
automóveis, medicina, alimentos, agricultura, etc
• Sensor Hall para medidas magnéticas, medidores de corrente elétrica, medidores de posição,
etc.
• Micromotores, microválvulas, microbombas, microfiltros, canais e misturadores, necessários para
a área de microfluídica, para medicina, análise clínica, etc
• Espelhos e matrizes de espelhos (DMD – Digital Mirror Device) para aplicações ópticas (chaves
ópticas para redes de fibras ópticas) e projeção de imagens (para canhão de imagens para
conferência, cinema e até para TV doméstico).
• Chaves de RF para comunicações sem fio.
• Anemômetros (mede perda de calor) para medida de fluxo de gases e líquidos, para medicina,
automóveis, ambiente, controle de processo, etc.
• Mostradores de imagens (microplasma e micropontas)
• Sensores de Infra-vermelho para visão noturna para transporte.
• Microponteiras para microscopia de força atômica, AFM, ou de tunelamento atômico, ATM.
19
• Sistema de microponteiras para armazenamento de informação, movendo átomos e depois
2
detectando-os (prevê-se da ordem de 30 Gb/cm )
Questões críticas para o desenvolvimento dos transdutores e microssistemas são: a) processos de
fabricação, b) encapsulamento, c) testes, d) Infraestrutura de CAD.
A microeletrônica constitui o embrião do desenvolvimento de microssistemas, tendo em vista que
emprega boa parte dos materiais, processos, conceitos e dispositivos da microeletrônica. No entanto ele
também requer um número grande de outros materiais e processos específicos, como ilustra a Fig. 19.
Muitos dispositivos sensores e atuadores podem ser incorporamos em tecnologia CMOS, por etapas de
processos de pós-processamento, realizadas após a conclusão da fabricação do circuito eletrônico. Os
processos podem ser classificados como de superfície (surface micromachining) e como de corpo (bulk).
No primeiro, os componentes não eletrônicos são fabricados em camadas específicas (muitas vezes de
Si-policristalino), removendo uma camada sacrificial, de sustentação durante sua deposição. Nos
processos de micro-usinagem de corpo, estes podem ser feitos pela frente ou pela costa da lâmina, por
micro-usinagem do Si, por processo úmido ou seco (por plasma). Como os processos usados em
microssistemas usam normalmente regras de projeto de aproximadamente duas gerações anteriores da
microeletrônica, muitas fábricas destas últimas podem ser convertidas em fábricas de microssistemas. O
uso de lâminas de 150 mm vem ser tornando comum na produção em massa de microssistemas,
enquanto que fábricas estado da arte de microeletrônica já usam lâminas de 300 mm. Além das várias
fábricas para produção própria (Analog Devices, Texas Instruments, Motorola, Lucent Technologies,
Silicon Microstructures Inc., Honeywell, Agilent, outros), existem também várias fábricas ou programas
que oferecem serviços de fabricação de microssistemas. Entre estas temos: LNLS em Campinas, Br;
CMP e Tronics Microssystems na França; Surface Technology Systems na Grã Bretanha; Sensonor na
Noruega; Institute of Microelectronics em Singapura; CSEM na Suíça; BFGoodrich Advanced
MicroMachines (Ohio), Cronos Integrated Microsystems (NC), IntelliSense (Massachusetts), ISSYS
(Michigan), Kionix (N.Y.), MEMX (Albuquerque) no USA.
Encapsulamento e teste de microssistemas é bem mais complexo que de microeletrônica. Em
MEMS podemos ter partes móveis, interface com sinal óptico, interface com meio ambiente (pressão,
temperatura, meio químico ou biológico, etc). Estas condições impõem requisitos específicos e
complexos para o empacotamento. Os testes também tornam se complexos por dois motivos:
necessidade de manipular mais formas de energia, além da eletrônica; impossibilidade de realizar as
medidas na lâmina, antes do encapsulamento. Como conseqüência, encapsulamento e testes de MEMS
é bem mais caro que no caso de microeletrônica.
Na área de CAD, começou-se usando pacotes de software de microeletrônica (Tanner Tools) e de
mecânica (ANSYS). Mais recentemente, pacotes específicos vem sendo disponibilizados, com inclusão
de efeitos eletrônicos, mecânicos, térmicos e alguns outros efeitos físicos (CFD Research Corp.,
Coventor, IntelliSense Corp., Integrated Systems Engineering, MEMScaP).
Fig. 19 Ilustração do número de materiais e processos usados em MEMS comparativamente à

microeletrônica.
Como ilustração de microssistemas, apresentamos nas figuras 20 e 21, dois exemplos de

dispositivos de maior utilização. A Fig. 20 mostra a fotografia de um microssistema de controle de
“airbag” e a Fig. 21 mostra a fotografia de matriz de espelhos para sistemas de projeção de imagens. A
parte central do chip da Fig. 20 refere-se à estrutura do acelerômetro. Os micro-espelhos do chip da Fig.
21 são apropriadamente posicionados eletrostaticamente, conforme cor da luz do pixel desejado. Um
circuito CMOS sob os espelhos chaveia os eletrodos eletrostáticos.
20
Fig. 20 Microfotografia de microssistema de controle de disparo de “airbag”.
Fig. 21 Microfotografia de matriz de espelhos para sistema de projeção de imagens.

21
5. Conclusões:
Mostramos que a história da evolução da microeletrônica e microssistemas é muito longa, porém

ocorreu num tempo muito curto, menor que 50 anos. A área e mercado de microeletrônica e
microssistemas cresceram enormemente, participando direta ou indiretamente em todas as atividades
humanas. Adicionalmente, é graças a ela que todas as outras áreas do conhecimento humano
conseguem avançar. A área é também extremamente multidisciplinar, envolvendo conhecimentos e
profissionais das seguintes áreas: engenharia eletrônica, engenharia e ciência de materiais, física,
química, biologia, medicina e ciências da computação. Ciências humanas, tais como economia,
sociologia, história e educação, também têm muito a ver com a área, tendo em vista as enormes
conseqüências destas tecnologias sobre a economia, defesa, segurança, empregos, vida social,
educação, saúde, etc. Estes fatos todos nos levam a dois importantes proposições:
• É inconcebível que, um país de tamanho continental como o Brasil, que pretende ser um país
forte economicamente e socialmente, não participe ativamente da atividade produtiva e do
mercado da área de microeletrônica e de microssistemas. É urgente o país estabelecer uma
Política tecnológica séria e executá-la também.
• A complexidade e multidisciplinaridade da área tornam proibitivo a formação de ilhas. É
primordial que haja uma forte colaboração entre os diversos grupos e setores e das diversas
áreas no país, bem como uma forte interação com instituições e empresas do exterior. Uma boa
Política pode dirigir e promover esta colaboração.
Referências:
1. W. Brinkman et. al. “A History of the Invention of the Transistor and Where It Will Lead Us”, IEEE J.
Solid-St. Circ. Vol. 32, no. 12, pp. 1858-1865 (1997).
th
2. Vários artigos do número especial sobre “50 Aniversary of the Transistor!”, Proceedings of the
IEEE, vol. 86, no.1, pp.1-308 (1998).
3. Vários artigos do número especial sobre “Solid-State Century – The Past, Present and Future of the
Transistor”, Scientific American, Special Issue 1997.
4. K. Ng, “A Survei of Semiconductor Devices”, IEEE, Trans. Electr. Dev., vol. 43, no. 10, pp. 1760-1765
(1996).
5. L. Geppert, Technology 1998 Analysis & Forcast – Solid State”, IEEE Spectrum, vol. 35, no. 1, pp.23-
28 (1998).
6. J. R. Leite, Brazil Builts on Its Semiconductor Heritage”, III-Vs Review, vol. 11, no. 5, pp.40-44
(1998).
7. E. Charry R., “Desenvolvimento e Aplicações de uma Tecnologia MOS Canal n de Porta Metálica”,
Tese de Doutorado, EPUSP, São Paulo, 1974.
8 W. A. M. Van Noije, “Uma Contribuição ao Estudo Teórico e Experimental de uma Memória RAM
Estática Monolítica com Dispositivos nMOS”, Dissertação de Mestrado, EPSUP, 1978.
9 J. P. de Souza, “Produção de Íons Positivos para Implantação em Semicondutores”, Dissertação de
mestrado, EPUSP, 1973.
10 J. P. de Souza, “Uma Tecnologia Simples para Circuitos Digitais MOS Canal n com Carga em
Depleção de Alta Velocidade”, Tese de doutorado, EPUSP, 1978.
11 L. S. Zasnicoff, "Desenvolvimento de um processo NMOS de alto desempenho: Análise,
caracterização e extração de parâmetros elétricos e tecnológicos", Tese de doutorado, EPUSP,
1987.
12 A M. Kuniyoshi, “Desenvolvimento Básico de uma Tecnologia CMOS Porta Metálica”, Dissertação
de mestrado, EPUSP, 1979.
13 L. C. M. Torres, “Projeto e Desenvolvimento de uma Tecnologia CMOS com Porta de Silício
Policristalino e Geometria Fechada”; Tese de doutorado, EPUSP, 1987.
14 “João Antonio Martino, "Um Processo CMOS de Cavidade Dupla para Comprimento de Porta de
2um", Tese de doutorado, EPUSP, 1988.
15 J. W. Swart, “O BCCD: Estudo Teórico-Experimental e desenvolvimento de um Processo de
fabricação”, Tese de doutorado, EPUSP, 1981.
16 J. E. Ripper e R. C. C. Leite, "Physics in a developing country.", Proc. International Conference on
Physics in Industry, Dublin, 221-223 (1976).
17 J. Martinez, “Os Componentes Estratégicos da Independência Tecnológica”, Dados e Idéias, Vol. 1,
no. 5, pp.43-45 (1976).
18 J. Martinez, “Semicondutores: Um Mercado em Idade de Crescimento”, Dados e Idéias, vol. 3, no. 5,
pp.34-37 (1978).
22
19 S. M. Sze, editor, “Semiconductor Sensors”, L. Wiley & Sons, Inc., 1994.
20 A. Rasmussen, M. E. Zaghloul, “In the Flow with MEMS”, IEEE Circuits & Devices, vol. 14, no. 4,
pp.12-25 (1998).
21 Vários artigos no número especial sobre “Integrated Sensors, Microactuators, & Microsystems
(MEMS)”, Proceedings of the IEEE, vo. 86, no. 8, pp. 1529-1812 (1998)
22 Vários artigos no número especial sobre “Sensors Into the Next Century”, The Electrochemical Soc.
Interface, vol. 7, no. 4, pp. 18-38 (1998).
23 Semiconductor Industry Association, “National Technology Roadmap for Semiconductors”, San
Jose, CA,: SIA, 1997.
24 Semiconductor Industry Association, “International Technology Roadmap for Semiconductors”, San
Jose, CA: SIA, 1999.
25 J. D. Plummer, P. B. Griffin, “Material and Process Limits in Silicon VLSI Technology”, Proceedings
of The IEEE, vol. 89, no. 3, pp. 240-258 (2001).
26 D. J. Nagel, M. E. Zaghloul, “MEMS: Micro Technology, Mega Impact”, IEEE Circuits & Devices, vol.
17, no. 3, pp 14-25 (2001).
23
Conceitos Básicos para Semicondutores
Jacobus W. Swart
O modelo do elétrons livre em metais explica várias propriedades dos metais,

porém falha completamente na explicação das propriedades de isolantes e de
semicondutores. Isto já é esperado, tendo em vista que nos isolantes e semicondutores,
os elétrons em geral não estão livres mas sim presos nas ligações covalentes entre os
átomos. É por este motivo que eles apresentam baixíssima condutividade elétrica. Isto
significa que necessitamos de um modelo alternativo, sendo que um modelo útil deve
satisfazer aos seguintes requisitos:
• ser compreensível para que possa servir de base para a intuição sobre os problemas
em estudo
• explicar as observações experimentais com razoável precisão
• ser válido em uma larga faixa de condições
O modelo de bandas de energia em sólidos é a resposta do modelo alternativo

requerido, que atende aos requisitos acima. O desenvolvimento da teoria de bandas não é
tarefa simples e inclui muitos conceitos novos e importantes para o aluno. A utilidade
prática do modelo também pode não parecer óbvia no início. No entanto, a familiarização
com ela é essencial pois, só assim sua utilidade tornar-se-á clara e simples. Sua utilização
é essencial para o entendimento, projeto, fabricação, caracterização e uso de um enorme
número de dispositivos eletrônicos, optoeletrônicos e sensores de todo tipo (temperatura,
pressão, fluxo, pH, gases, elementos químicos, campos, radiação, etc.)
1 Modelo de Feynmann
No caso de 2 átomos de hidrogênio se aproximando, ocorre uma acoplamento entre

os estados quânticos de cada átomo, resultando numa divisão em 2 novos estados, dados
por E0-A e E0+A. Um efeito similar acontece ao aproximarmos N átomos de qualquer
elemento. Os níveis discretos dos vários átomos, agora próximos, sofrem acoplamentos,
resultando em faixas ou bandas de energias de estados permitidos, como ilustrado na
Fig. 1 Cada banda formada apresenta um número muito grande de estados permitidos.
Uma banda pode estar separada da próxima banda por uma faixa de energia proibida, ou
seja, sem estados permitidos. A largura desta banda proibida pode variar bastante,
dependendo do elemento químico constituinte do sólido, podendo inclusive ser negativo,
ou seja, com a sobreposição de duas bandas consecutivas. A Fig. 2 ilustra a
transformação dos estados discretos de átomos de Na em bandas de energia, com
dependência da distância interatômica. Estas bandas de energia correspondem às
soluções possíveis da equação de Schrödinger para diferentes distâncias entre os átomos.
Observa-se dos dados da Fig. 2, que o nível 2p continua discreto mesmo para distância de
3.67Å, enquanto que os níveis de energia maior como 3s, 3p e 4s transformam-se em
bandas de estados permitidos. Os átomos de Na possuem estados ocupados até o nível
3s, com 1 elétron ocupando esta orbital. Calculando-se a energia média dos elétrons para
cada distância interatômica, obtém-se uma energia mínima para a distância de 3.67Å.
Desta forma, esta é a distância adotada pelo sólido, por ser a situação mais estável. A
figura mostra também que as bandas correspondentes aos orbitais 3s, 3p e 4s
1
apresentam uma sobreposição na distância interatômica natural. Como temos apenas um
elétron por átomo, a banda formada apresentará muitos estados desocupados. Isto é
coerente com o modelo do elétron livre.
Fig. 1 Ilustração da transformação de níveis discretos de átomos isolados em bandas de

energia em sólido formado pela aproximação de n átomos, resultando em n estados em
cada banda.
De forma similar, aproximando-se N átomos de Si, teremos que seus orbitais da

última camada ocupada, 3s e 3p, com um total de 8 estados para cada átomo, sofrerão
um acoplamento. Este acoplamento resulta na formação de duas bandas com um total de
4N estados em cada banda. O número total de estados é conservado, como no caso dos
átomos da molécula de H2, onde tínhamos 2 estados com energia E0-A e 2 estados com
energia E0+A. A Fig. 3 ilustra a formação das duas bandas de energia, sendo que no caso
do Si elas estão separadas por uma banda de energia proibida (1.12 eV). Como cada
átomo de Si apresenta 4 elétrons na camada 3 (3s2 + 3p2), estes irão preferencialmente
ocupar os estados da banda inferior, chamada de banda de valência, deixando a banda
superior, chamada de banda de condução, preferencialmente vazia.
2
Fig. 2 Níveis de energias de estados quânticos de um sólido de sódio, variando-se a
distância interatômica de 0 a 15 A, juntamente com as bandas ou níveis discretos de
energias obtidas para 3 distâncias: 3.67 A, 10 A e .
Fig. 3 Ilustração dos níveis discretos de energia dos orbitais de átomos de Si e da

formação das bandas de valência e de condução de cristal de Si.
3
2 Metais, Semicondutores e Isolantes
Realizando medidas de condutividade elétrica à temperatura próxima de 0 K,

observa-se que alguns materiais apresentam-se como bons condutores enquanto que,
outros materiais como excelentes isolantes. Até as primeiras décadas do século 20, não
havia uma explicação plausível para esta observação. Obtém-se uma explicação baseada
no que foi exposto no presente capítulo. Vejamos a explicação baseada no modelo
desenvolvido para o cristal unidimensional. Obtivemos que cada banda de energia contém
um total de 2NaL estados quânticos. Se cada átomo do cristal contribuir com um único
elétron para uma dada banda, esta banda ficará preenchida até a sua metade (NaL
elétrons no total), ou seja, metade dos estados da banda estarão ocupados. Como na
metade da altura da banda, a derivada da relação E x k é máxima (Fig. 4 e 5), este
material, com uma banda ocupada pela metade, terá alta condutividade .
Fig. 4 Curvas de relação E x k , para k > 0, como soluções válidas da equação de

Schrödinger do modelo de Kronig e Penney.
4
Fig. 5 (a) Relação E x k da primeira banda permitida de cristal unidimensional de estados
e (b) a variação da velocidade de grupo e (c) da massa efetiva com k.
Analogamente, um material em que cada átomo contribui com dois elétrons para
preencher uma banda, resulta em uma banda completamente preenchida. Vimos que, a
relação E x k apresenta derivada nula (Fig. 4) para os estados do topo da banda e que
como conseqüência o número efetivo de elétrons de condução desta banda é nulo . Este
material será então um isolante, como já foi discutido no item 7.5. Analogamente, um
material com átomos com número impar de elétrons será um condutor, enquanto que
materiais com átomos com número par de elétrons será um isolante.
A regra acima funciona apenas para cristais unidimensionais. Para cristais

tridimensionais e reais a regra funciona apenas parcialmente, porém continua sendo
válida, de forma geral, a regra que, se a última banda estiver parcialmente cheia teremos
um condutor e se a banda estiver totalmente cheia teremos um isolante. Esta regra geral
no entanto também pode falhar em alguns casos, quando houver sobreposição parcial de
5
bandas consecutivas (largura da banda proibida negativa). Analisemos agora diagramas
de energia simplificados de alguns materiais condutores, isolantes e semicondutores.
a) Condutores: são materiais caracterizados por sua última banda não totalmente
preenchida (como Na, Al), ou ainda por apresentar sua última banda totalmente
preenchida, mas com uma sobreposição com a banda seguinte (caso Mg). A Fig. 6 mostra
os diagramas de banda esquemáticos dos metais Na, Mg e Al. O Na apresenta metade da
banda 3s ocupada (1 elétron de cada átomo de Na). No caso de Mg, a banda 3s está
totalmente preenchida, porém há uma sobreposição entre as bandas 3s e 3p, resultando
numa banda maior e não totalmente preenchida. No caso do Al, a banda 3s está
totalmente preenchida e a banda 3p parcialmente preenchida.
(a) (b) (c)
Fig. 6 Diagramas de bandas de energia de alguns metais: (a) Na, (b) Mg e (c) Al.
b) Isolantes: são materiais que tem sua última banda, chamada de valência, totalmente
preenchida, sem sobreposição com a banda de energia seguinte e além disto, uma banda
proibida de valor considerável. Uma banda proibida larga é necessária para que seja
improvável um elétron da banda de valência adquirir energia e passar para a banda
seguinte de condução. A Fig. 7 ilustra a diferença básica entre os diagramas de bandas de
materiais condutores e isolantes.
6
(a) (b)
Fig. 7 Diagramas de banda de energia típicos: (a) de metais e (b) de isolantes
c) Semicondutores: Semicondutores são um caso particular de materiais isolantes, sendo

a única diferença a magnitude da banda proibida de energia do seu diagrama de bandas
(Fig. 7 b). Se for menor ou até da ordem de 3 eV podemos classificá-lo como
semicondutor, enquanto que se for maior que este valor o classificamos como isolante. À
temperatura de 0 K, tanto o semicondutor como o próprio isolante serão ambos isolantes.
Eles não poderão conduzir corrente elétrica, pois em ambos os casos, as bandas de
valência encontram-se totalmente preenchidas. Aumentando-se a temperatura, acima de 0
K, de um material semicondutor, com largura da banda proibida reduzida, alguns poucos
elétrons da banda de valência adquirem energia térmica da rede e poderão pular dos seus
estados da banda de valência para estados vazios da banda de condução. Desta forma,
passamos a uma condição em que os elétrons, tanto da banda de valência (banda não
mais totalmente preenchida) como da banda de condução (apenas parcialmente
preenchida), podem conduzir corrente elétrica. A condutividade será no entanto bem
reduzida, tendo em vista o número reduzido de elétrons na banda de condução, bem
como uma banda de valência ainda quase preenchida. Esta situação no entanto não
ocorre em materiais isolantes que tenham largura da banda proibida de valor grande o
suficiente, a não ser que elevemos muito a temperatura. A Tabela 7.1 apresenta alguns
materiais com a largura da sua banda proibida e a sua correspondente classificação como
isolante ou semicondutor.
Tabela 7.1 Exemplos de materiais com sua respectiva largura da banda proibida (EG) e
classificação como isolante ou semicondutor.
Material EG [eV] a 300 K Classificação
Ge 0.66 Semicondutor
Si 1.12 Semicondutor
GaAs 1.42 Semicondutor
C (diamante) 5.47 Isolante
SiO2 9.0 Isolante
Si3O4 5.0 Isolante
7
3 Lacunas
Lacunas referem-se a estados da banda de valência vazios, não preenchidos por

elétrons. Elas são também chamadas por buracos ou holes em Inglês. Veremos que a
lacuna pode ser tratada como uma partícula de carga positiva, e que esta sua
característica deve-se ao comportamento estranho dos demais elétrons da banda de
valência onde se encontra a lacuna. Na realidade a lacuna não existe como partícula ou
como entidade isolada, mas ela é uma conseqüência do movimento de elétrons num
potencial periódico. Assim, a lacuna livre não existe. Não é possível criar um canhão de
lacunas como existe para elétrons. Lacunas resultam de um artifício matemático que
mostraremos a seguir.
Define-se a massa efetiva pela seguinte relação:

−1
 ∂2E 
m =
* 2
 2  (1)
 ∂k 
Temos pela substituição correspondente do termo de massa efetiva
dI 1
= q∈∑ * (2)
dt mi
onde a somatória representa a somatória do inverso das massas efetivas correspondentes

a todos os estados ocupados. Baseado nesta relação, analisemos os seguintes casos:
a) supondo uma banda que tenha um único estado ocupado. Neste caso teremos:
dI e q 2 ∈
= * (3)
dt m
b) supondo agora o caso de uma banda totalmente cheia, teremos que a corrente deve ser
nula:
dI 1
= q2 ∈ ∑ * = 0 (4)
dt i mi
c) tendo uma banda totalmente cheia com exceção de um único estado no topo da banda,
ou seja, caso de uma banda com uma única lacuna. Neste caso teremos:
dI h 1
= q2 ∈ ∑ * (5)
dt i ,i ≠ j mi
8
mas temos da relação 4 que:
 1 1 
q2 ∈  ∑ * + =0 (6)
 i ,i ≠ j m m 
 i j 
Das relações 5 e 6 resulta que:
dI h 1
= −q 2 ∈ * (7)
dt mj
Devemos lembrar da Fig. 4 que, na parte inferior da banda os estados apresentam massa
efetiva positiva, enquanto que os estados da metade superior da banda apresentam
massa efetiva negativa. As lacunas correspondem normalmente a estados desocupados
na parte superior da banda (minimização da energia dos elétrons) e portanto apresentam
massa efetiva negativa. Assim podemos considerar o módulo da massa efetiva da lacuna
e inverter o sinal da relação 7, resultando:
dI h 1
= q2 ∈ * (8)
dt mj
A troca do sinal da massa e da expressão da corrente equivale a tratar a lacuna como

sendo uma partícula de massa efetiva e carga q, de sinais positivos.
Pelo exposto acima, podemos concluir que a condução através dos elétrons, de
uma banda de valência quase cheia de um cristal, é equivalente à condução através de
partículas fictícias, correspondendo aos estados desocupados e de massa efetiva
negativa, chamadas lacunas, as quais se comportam como se fossem partículas de carga
e massa de sinais positivos. Uma analogia à corrente elétrica por lacunas é o caso de uma
bolha caminhando na água. A bolha é uma ausência de água, sendo que seu
deslocamento corresponde na verdade ao movimento de água em sentido oposto. Embora
seja a lacuna uma partícula fictícia que não existe na realidade, um engenheiro pode
adotá-la como sendo uma partícula real para efeitos práticos, de uso na análise de
dispositivos.
Lembremos que um semicondutor a uma temperatura superior a 0 K, apresenta um

certo número de elétrons na banda de condução, criados concomitantemente com os
estados vazios ou lacunas na banda de valência. Desta forma, o semicondutor terá uma
corrente elétrica, se for aplicado um campo elétrico, dada pela soma da condução dos
elétrons na banda de condução e das lacunas na banda de valência. Por este motivo
chamaremos daqui para frente os elétrons e as lacunas de portadores. Isto significa que
temos 2 tipos de portadores, elétrons na banda de condução, com carga -q e lacunas na
banda de valência, com carga +q. A massa efetiva de cada portador depende da particular
curvatura da relação E x k, do respectivo diagrama de banda. Assim, a massa efetiva pode
diferir para elétron e lacuna e para materiais diferentes, como veremos no item seguinte.
9
4 Diagramas de Bandas de Semicondutores Reais
Até este ponto do capítulo, desenvolvemos nosso modelo considerando um cristal

hipotético unidimensional. Isto foi motivado pela maior facilidade do tratamento
matemático e por ser suficiente para a apresentação dos conceitos importantes
introduzidos. No caso de um cristal real tridimensional, os cálculos são bem mais
complexos e a sua apresentação está fora do escopo deste texto. Mas de forma geral
todos os conceitos discutidos nos itens anteriores são similares e válidos para os cristais
reais. A Fig. 8 apresenta diagramas de bandas reais correspondentes a 3 cristais
semicondutores de interesse prático. As curvas representam os estados permitidos
determinados pela solução da equação de Schrödinger independente do tempo, tendo
como potencial eletrostático o potencial periódico do cristal (no caso da soluções da Fig. 8,
em 2 direções). Nos gráficos considerou-se como energia de referência a energia do topo
das bandas de valência dos materiais. As curvas obtidas apresentam detalhes e valores
que foram confirmados por diferentes medidas elétricas, magnéticas e ópticas, realizadas
por diversos grupos de pesquisa e reportados na literatura científica internacional.
(a) Ge (b) Si (c) GaAs
Fig. 8 Estruturas de diagramas de bandas reais de semicondutores comuns, (a) Ge,

(b) Si e (c) GaAs. EG representa a largura da banda proibida. Os sinais + no topo das
bandas de valência e – no vale inferior da banda de condução representam
respectivamente lacunas e elétrons nestes estados.
10
Analisando os diagramas de bandas dos semicondutores da Fig. 8 temos as
seguintes questões:
• o mínimo da banda de condução do diagrama de bandas do GaAs corresponde ao
mesmo valor de vetor de onda do estado do máximo da banda de valência. Isto
significa que, para um elétron “pular” da banda de valência para a banda de condução,
ou vice-versa, basta ele receber ou emitir um quantum de energia, dado por EG
correspondente, sem necessitar mudar o valor do seu vetor de onda, associado ao
momentum do elétron. Este tipo de caso é chamado de diagrama de bandas tipo direto.
A transição de um elétron de um estado com apenas troca de energia, sem troca de
momentum, é mais fácil ou provável de ocorrer comparado ao caso onde há
necessidade de troca das duas grandezas ao mesmo tempo. Como conseqüência, este
tipo de diagrama de banda do tipo direto é requerido para que o material tenha boas
propriedades optoeletrônicas (necessário para Laser, LED, outros).
• no caso dos semicondutores de Ge e Si temos o caso de diagrama de bandas do tipo
indireto. Isto está associado ao fato do máximo da banda de valência não coincidir no
mesmo ponto do valor do vetor de onda k do estado do mínimo da banda de condução.
Neste caso, a transição de um elétron entre a banda de valência e a banda de
condução requer não apenas uma troca de energia mas sim ao mesmo tempo uma
troca de momentum do elétron. Para o elétron trocar de momentum, ele deve interagir
com uma outra partícula, como por exemplo um fónon (vibração de átomo da rede),
para trocar momentum, e ao mesmo tempo com um fóton para receber ou emitir
energia. Por esta razão, a transição do elétron entre as duas bandas é mais difícil de
ocorrer em materiais com estrutura de bandas do tipo indireto, sendo estes materiais
não apropriados para a fabricação de dispositivos optoeletrônicos.
• lembrando que a massa efetiva associada aos estados é dada pelo inverso da derivada
segunda das curvas E x k, conclui-se que, quanto mais fechada a curvatura, menor a
massa efetiva. Comparando as curvas nas regiões dos mínimos das bandas de
condução dos 3 materiais da Fig. 8, observa-se que a massa efetiva do elétron no
GaAs deve ser menor que as massas efetivas dos elétrons no Ge e do Si. Analisando
as curvaturas nas regiões dos máximos das curvas de valência, observa-se que
existem duas ou três curvas para cada material e com curvaturas diferentes,
correspondendo a lacunas de massas distintas, uma mais leve e a outra mais pesada.
• No diagrama de bandas do GaAs observa-se que o mínimo da banda de condução
ocorre em torno do vetor de onda k = 0. Porém, a curva apresenta um segundo mínimo
em outro valor de k, com uma energia de 0.31 eV acima do mínimo principal. Se por
algum mecanismo, um elétron ocupando um estado no mínimo principal, receber
energia e assim passar a um estado do segundo mínimo, ele sofrerá uma alteração
(aumento) significativa da sua massa efetiva. Isto pode significar uma redução na
condutividade do material (resistência negativa).
Da análise acima podemos concluir que várias das propriedades dos
semicondutores podem ser extraídas dos respectivos diagramas de bandas. Daí a
importância do conhecimento dos conceitos apresentados neste capítulo. Em algumas
análises das propriedades dos semicondutores não necessitamos de todas as
informações disponíveis nos diagramas completos como apresentados na Fig. 8. Em
alguns casos basta considerar apenas a diferença entre os níveis de energia do máximo
11
da banda de valência e o mínimo da banda de condução, sem preocupar-se com o valor
do vetor de onda correspondente. Neste caso, basta representar o diagrama de bandas na
sua forma simplificada como mostrado na Fig. 9. No capítulo seguinte faremos uso
freqüente desta representação.
Fig. 9 Diagrama de bandas simplificado de semicondutores.
5 Distribuição de Portadores em Temperatura Finita
No caso de temperatura de 0 K, temos que a matéria ocupa os estados de mais

baixa energia possível. Todos os elétrons irão ocupar os estados quânticos de mais baixa
energia. No caso de semicondutores temos a banda de valência totalmente preenchida
por elétrons e a banda de condução totalmente vazia com todos os estados desocupados.
A pergunta que segue este comportamento é como fica a situação de ocupação dos
estados, nos materiais em geral, quando aumentamos a temperatura do mesmo? A
resposta pode ser obtida se considerarmos a função estatística de probabilidade de
ocupação dos estados, de Fermi-Dirac. Esta função mostra que, quando aumentamos a
temperatura, sua variação deixa de ser abrupta em E = EF (energia de Fermi), de forma
que nem todos os estados com energia abaixo de E F permanecem ocupados e nem todos
os estados com energia acima de E F ficam desocupados, como era a situação para T = 0
K. Analisaremos o efeito desta alteração da probabilidade com a temperatura em metais,
isolantes e semicondutores:
a) Em metais: estes apresentam um efeito relativamente reduzido com a variação da

temperatura. Teremos uma redistribuição dos elétrons nos estados da sua banda de
valência, sendo que o mesmo continuará apresentando características de boa
condutividade elétrica e térmica, além de permanecer um material opaco. Teremos sim,
variação do calor específico e efeitos termiônicos.
b) Em isolantes: estes apresentam um efeito relativo menor ainda. Aumentando-se a

temperatura, o número de portadores, lacunas na banda de valência e elétrons na banda
de condução, continuará sendo nulo. Isto significa que o material permanece sendo
isolante mesmo aumentando-se a temperatura.
c) Em semicondutores: estes apresentarão relativamente a maior variação no seu

comportamento ao aumentarmos sua temperatura acima de T = 0 K. No caso de T = 0 K,
temos a função de Fermi-Dirac e o diagrama de banda simplificado do material como
mostrado na Fig. 10 a, com a função de Fermi-Dirac variando abruptamente entre 1 e 0
para E = EF, localizado entre os níveis de valência e de condução; número nulo de
12
elétrons na banda de condução e também um número nulo de lacunas na banda de
valência. Esta situação modifica-se ao aumentarmos a temperatura, como mostra a
Fig. 10 b. Nesta situação teremos que a função de Fermi-Dirac torna-se mais gradual e
como conseqüência, ela deixa de ser 0 para energia acima de Ec (mínimo da banda de
condução) e deixará de ser 1 para energia abaixo de EV (máximo da banda de valência).
Isto significa que teremos alguns poucos elétrons na banda de condução e umas poucas
lacunas na banda de valência. Esta situação já havia sido discutida no item 7.7, porém
sem o emprego da função estatística de ocupação dos estados. Concluímos assim
novamente que, um material tipo semicondutor comporta-se como um isolante à
temperatura T = 0 K e passa a comportar-se como um semicondutor apenas com
temperatura acima de 0 K. É fácil imaginar pela Fig. 9 b, que quanto menor o valor de E G,
maior será a concentração de elétrons na banda de condução e de lacunas na banda de
valência.
Fig. 10 Função de Fermi-Dirac e diagrama de bandas de um semicondutor : (a) à

temperatura de 0 K, sem portadores nas bandas de valência e de condução e (b) a uma
temperatura bem maior que 0 K, com igual número de elétrons na banda de condução e
de lacunas na banda de valência.
13
6. Funções Estatísticas de Ocupação dos Estados Quânticos:
A determinação da densidade de estados em função da energia é uma parte da

solução do nosso problema. A segunda parte refere-se a determinar quantos e quais
destes estados estarão ocupados por elétrons numa dada temperatura. Esta questão é
tratada pela mecânica estatística. A probabilidade de ocupação de estados quânticos
segue a função chamada de “função de distribuição de Fermi-Dirac”, que foi desenvolvida
considerando as seguintes condições, que se aplicam no caso dos elétrons:
• o princípio de exclusão de Pauli
• as partículas são todas idênticas
• o número total de partículas é conservada
• a energia total do sistema é conservada
A função estatística obtida com estas condições é dada como:
1
f (E ) = ( E − E F ) kT (9)
1+ e
onde: EF é uma energia de referência, chamado de nível de Fermi,

k = constante de Boltzmann = 1.38 x 10-23 J/K = 8.62 x 10-5 eV/K
Observa-se facilmente a seguinte propriedade desta função:
f (E F ) =
1
(10)
2
Desta propriedade podemos também afirmar que o nível de referência, ou de Fermi, é o

nível de energia onde a probabilidade de ocupação é 0.5. A Fig. 11 mostra curvas
correspondentes à função de Fermi-Dirac para 3 temperaturas, 0 K, 600 K e 6000 K.
Observa-se que a função varia de 1 a 0, aumentando-se a energia. No caso da
temperatura de 0 K, a função é abrupta em E = EF. Quanto maior a temperatura, mais
gradual torna-se a variação da função. Este comportamento da função está de acordo com
as observações físicas. A 0 K todos os elétrons buscam ocupar os estados de mínima
energia, ou seja, os elétrons ocuparão todos os estados até um certo nível de energia, no
caso EF. Assim, o número total de estados com energia menor que este nível deve ser
igual ao total de elétrons no sistema e a probabilidade de ocupação destes estados é um.
Todos os estados com energia acima do nível EF estarão desocupados e portanto com
probabilidade de ocupação zero. Ao aumentarmos a temperatura do material, alguns dos
elétrons receberão energia térmica, a partir da vibração da rede de átomos. Desta forma,
estes elétrons irão ocupar estados de energia quântica maior, deixando o seu estado
original desocupado. Isto explica porque a função de Fermi-Dirac torna-se mais gradual
pelo aumento da temperatura.
A Fig. 11 (b) mostra uma outra função estatística, chamado de Maxwell-Boltzmann,

que se aplica a casos de sistemas diluídos (muitos estados e poucas partículas) onde:
• as partículas são consideradas distintas
• o número total de partículas é conservado
• a energia total do sistema é conservada
14
Fig. 11 (a) A função de probabilidade de Fermi-Dirac para temperaturas de 0 k, 600 k e
6000 k ; (b) A função de probabilidade clássica de Maxwell-Boltzmann para as mesmas
temperaturas.
A função estatística desenvolvida para este caso de sistema é:
f ( E ) = e −(E − EF ) kT (11)
Estritamente, nunca poderíamos usar a estatística de Maxwell-Boltzmann para descrever

a probabilidade de ocupação de estados quânticos por elétrons, dado que esta estatística
não obedece ao princípio de exclusão de Pauli. Porém, quando a energia dos estados
considerados for bem maior que o nível de Fermi, a probabilidade de ocupação torna-se
próximo a zero. Nesta situação, o princípio de exclusão de Pauli deixa de ser uma
restrição, dado que temos muitos estados e baixa probabilidade de ocupação. A
probabilidade é tão baixa que não haverá competição entre elétrons para ocuparem um
mesmo estado, correspondendo portanto a um sistema diluído. É fácil verificar que
matematicamente, a função de Fermi-Dirac (9) pode ser aproximada à função Maxwell-
Boltzmann (11) quando E - EF >> kT. A Fig. 11 apresenta as curvas das funções de Fermi-
Dirac e Maxwell-Boltzmann, mostrando que ambas se aproximam para altas energias, ou
seja, para E - EF >> kT. A título de informação, a Fig. 12 apresenta também a curva da
função estatística de Bose-Einstein. Esta função nunca se aplica a sistema de elétrons,
mas sim ao caso em que valem as mesmas hipóteses da estatística de Fermi-Dirac, com
partículas idênticas, com exceção da hipótese do princípio de exclusão de Pauli. Estas
hipóteses aplicam-se a um sistema de partículas como fótons.
15
Fig. 12 Comparação entre as curvas das funções de probabilidades de Fermi-Dirac,
Maxwell-Boltzmann e Bose-Einstein.
É importante frisar que as funções estatísticas correspondem às descrições das

distribuições mais prováveis das partículas nos estados quando o sistema está em
equilíbrio. Estas funções não se aplicam a casos de sistemas fora do equilíbrio.
No caso de estados com energias altas, ou seja, E-E F >> kT, poderemos usar a estatística
de Maxwell-Boltzmann, como já foi detalhado acima.
c) No caso de estados com energias baixas tal que EF-E >> kT podemos aproximar a
função de Fermi-Dirac (9) como sendo:
f ( E ) ≅ 1 − e (E − EF ) kT (12)
Aqui a probabilidade de ocupação do estado é próximo a 1. Nesta situação é conveniente

definir a probabilidade do estado estar desocupado como sendo (a partir de 12):
1 − f ( E ) ≅ e (E − EF ) kT (13)
Esta função de probalidade de desocupação do estado, para EF-E >> kT, apresenta-se
também na forma da função de distribuição de Maxwell-Boltzmann (11).
16
Nos casos em que os níveis de energia dos estados não forem distantes suficiente do
nível de Fermi, não poderemos usar as aproximações dos casos acima, e teremos que
obrigatoriamente usar a função de Fermi-Dirac como a função de probabilidade de
ocupação dos estados. Podemos calcular por exemplo, em que faixa de energia a função
de Fermi-Dirac varia entre 0.9 e 0.1. Fazendo este cálculo pela relação 9, obtemos ∆E =
4.4 kT. Nesta faixa com certeza não poderíamos usar a aproximação descrita. Se
quisermos ser mais restritos ainda, poderíamos tomar como intervalo de 6.0 kT, o intervalo
no qual não aceitamos a aproximação da função de Fermi-Dirac para a função de
Maxwell-Boltzmann. Neste limites teremos a função de Fermi-Dirac variando entre 0.95 e
0.05.
17
Capítulo 3
Semicondutores
Semicondutores já foram definidos no capítulo anterior, como sendo materiais

com suas bandas de valência e de condução separados por uma faixa proibida de
energia de valor não muito elevado (da ordem fração ou alguns eV), sendo que à
temperatura de 0 K, todos os estados da banda de valência estão ocupados e todos
os estados da banda de condução estão desocupados. Tal material terá uma
condutividade elétrica bastante reduzida em temperaturas normais de operação (bem
maiores que 0 K), de valor intermediário entre as condutividades de isolantes e de
condutores. Veremos neste capítulo diversas propriedades de semicondutores, bem
como a alteração destas pela adição de pequena quantidade de impurezas. Na
verdade, o sucesso dos semicondutores deve-se aos seguintes três fatores principais:
• Existência de técnicas de sintetização de materiais semicondutores de alta pureza,
com nível de impurezas bem menor que partes por bilhão, ppb. Os semicondutores
constituem os materiais de maior pureza usada em aplicações. Nenhuma outra
aplicação requer tamanho nível de pureza, exceto talvez, alguns materiais
nucleares.
• Existência de técnicas de cristalização de materiais semicondutores com alto nível
de perfeição cristalina.
• Disponibilidade de técnicas de dopagem (adição de pequena quantidade de
impurezas específicas) controlada, em nível e local no semicondutor, permite
assim alterar localmente as propriedades do semicondutor. Isto por sua vez
permite o desenvolvimento de inúmeros dispositivos, eletrônicos, ópticos e
sensores.
Existe um grande número de materiais semicondutores. A tabela 8.1 lista uma

série delas. Já foi mencionado na capítulo 5 que o semicondutor mais usado é o silício
e explicado o porquê, baseado nas várias boas propriedades deste. Aplicações
específicas, no entanto, podem requerer semicondutores diferentes ao do Si, como é
o caso de dispositivos ópticos, detetores, dispositivos de alta freqüência e outros.
Cada semicondutor tem a sua estrutura de banda específica, com parâmetros
específicos de banda proibida, EG, massa efetiva, estrutura direta ou indireta e outros.
Também o parâmetro de rede de cada cristal semicondutor é especifico, onde
lembramos que parâmetro de rede é o valor da dimensão do lado da célula unitária da
sua rede cristalina. Os gráficos da Fig. 8.1 apresentam valores de EG e de parâmetros
de rede de vários semicondutores. As linhas representam ligas formadas pela mistura
dos materiais dos semicondutores dos extremos das mesmas. Observa-se que tanto a
banda proibida como o parâmetro de rede varia gradualmente entre os valores dos
dois semicondutores, dependendo diretamente da fração dos dois componentes na
liga. A importância do parâmetro de rede está relacionada com a compatibilidade de
fabricar estruturas de semicondutores compostas por camadas de diferentes
materiais. É relativamente simples crescer uma camada cristalina de material
semicondutor que tenha parâmetro de rede bem próximo ao do substrato, enquanto
que o oposto ocorre se os dois materiais apresentarem parâmetros de rede distintos.
As linha cheias e os pontos cheios da Fig. 8.1a indicam semicondutores de estrutura
Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.1

de bandas do tipo direta, enquanto que linhas tracejadas e pontos não preenchidos
indicam semicondutores de estrutura de bandas do tipo indireta. A Fig. 8.1b refere-se
a semicondutores em desenvolvimento mais recente e de grande interesse para
aplicações ópticas de emissão no azul (alto EG, ou baixo comprimento de onda).
Fig. 8.1 Valores de banda proibida e de parâmetros de rede de vários semicondutores

e de suas ligas, representados pelas linhas de ligação entre semicondutores, a)
semicondutores tradicionais e b) semicondutores mais recentes.
Tabela 8.1 Materiais semicondutores

Classificação Exemplos
Elementares Si, Ge
Compostos III-V Binários GaAs, InP, GaSb, AlP, AlAs, AlSb, GaN,
GaP, InAs, InSb
Ternários AlXGa1-XAs, InXGa1-XP, GaAsXP1-X,
Quaternários InXGa1-XAsYP1-Y
Compostos II-VI Binários ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe,
CdTe, HgS
Ternários HgXCd1-XTe
Nota: Os índices X e Y representam frações estequiométricas variando de 0 a 1. Por exemplo, o
composto Al0.3Ga0.7As significa que para cada 10 átomos de As tem-se 3 átomos de Al e 7 átomos de
Ga.
8.1 Revisão de Modelos para Semicondutores
Podemos representar o semicondutor pelo modelo de bandas como mostrado nas

figuras 7.3 e 7.13, ou ainda alternativamente por modelo de ligações químicas como
mostrado na Fig. 8.2. Este modelo é uma representação idealizada bidimensional.
Sabemos que na verdade cada átomo apresenta ligações covalentes com 4 átomos
vizinhos, como representados na Fig. 8.2, porém em configuração tridimensional,
como ilustrado na Fig. 8.3. O modelo como apresentado na Fig. 8.2 é no entanto uma

simplificação e tem também a sua utilidade, como ilustrado na Fig. 8.4. A Fig. 8.4a
utiliza o modelo de ligações para representar uma vacância (falta de um átomo) no
cristal, enquanto a Fig. 8.4b ilustra o rompimento de uma ligação covalente entre dois
átomos vizinhos, criando um ligação incompleta (lacuna) e um elétron livre (elétron na
banda de condução). A Fig. 8.5 detalha a equivalência entre os modelos de ligações
químicas e de bandas, nos casos de material a) sem portadores (por exemplo,
semicondutor a 0 K), b) com elétrons livre na banda de condução criados pelo
rompimento de ligações químicas e c) com o deslocamento de uma lacuna pela
transferência de uma ligação incompleta para uma posição vizinha. Lembramos que a
geração de um par elétron-lacuna se dá pela passagem de elétrons da banda de
valência para um estado da banda de condução, através de recebimento de energia
por alguma forma (por exemplo por temperatura ou vibração da rede do cristal). Este
fenômeno é equivalente ao do rompimento da ligação química covalente entre dois
átomos vizinhos. Ambos os modelos, de bandas de energia e de ligações químicas
podem ser usados indistintamente, dependendo apenas da conveniência. Sem
dúvida, o modelo de bandas de energia é usado com maior freqüência.
Fig. 8.2 Modelo de ligações químicas de semicondutores
Fig. 8.3 a) Ilustração da célula unitária de cristal de Si (ou similar) com a

representação das ligações químicas entre os átomos vizinhos em arranjo
tridimensional; b) Detalhe das ligações químicas de um átomo com seus 4 vizinhos.

Fig. 8.4 Uso do modelo de ligações para representar a) uma vacância (falta de um
átomo no cristal) e b) rompimento de uma ligação com liberação do elétron (geração
do par elétrons-lacuna).
Fig. 8.5 Visualização de portadores usando o modelo de ligações (esquerda) e de

bandas de energia (direita) nos casos a) sem portadores, b) elétron livre e c) lacuna.

8.2 Propriedades dos Portadores
Apresentaremos neste item duas propriedades básicas de semicondutores, ou

seja, a concentração intrínseca de portadores (elétrons e lacunas) e a massa efetiva
dos mesmos.
Lembramos do capítulo 7 que, um semicondutor a 0 K apresenta todos os

estados da banda de valência ocupados e nenhum elétron ocupando estados da
banda de condução, ou seja, todas as ligações covalentes entre átomos vizinhos
estão completas. Ao aquecermos o material semicondutor, os átomos da rede
começam a vibrar e podem eventualmente transferir energia a elétrons da banda de
valência, os quais irão então ocupar estados da banda de condução. Este processo é
chamado de geração térmica de portadores e é ilustrado na Fig. 8.6. Em semicondutor
puro, sem impurezas, chamado de semicondutor intrínseco, o número de elétrons e
de lacunas sempre será igual, já que os dois são gerados (termicamente) aos pares.
Definimos n como o número de elétrons/cm3 e p como o número de lacunas/cm3.
Definimos ainda o número ni como sendo a concentração de portadores de um
material intrínseco, sendo que neste caso teremos ni = n = p. É intuitivo assumir que o
número destes portadores cresce com a temperatura do material e que, quanto menor
a banda proibida maior este número (maior número de elétrons da banda de valência
receberá energia suficiente para alcançar um estado na banda de condução). Desta
forma podemos afirmar que a taxa de geração de portadores é uma função da
temperatura de da largura da banda proibida, como indicado na relação:
G = f (T , EG ) (8.1)
Fig 8.6 Ilustração da geração do par elétron-lacuna, pelo modelo de bandas de

energia.
Concomitantemente com a geração térmica de portadores teremos também o

processo de recombinação de portadores. Também por intuição podemos dizer que a
taxa de recombinação deve ser dada por:
R = α .n. p (8.2)
O processo de recombinação depende da probabilidade de um par elétron e lacuna se

encontrarem e o elétron decair para o estado da lacuna. Esta probabilidade aumenta
linearmente com o aumento de ambas as concentrações, e portanto é dada como
proporcional ao produto das mesmas. Após o semicondutor permanecer numa dada
temperatura, as concentrações de elétrons e lacunas tendem a um valor de equilíbrio,
dado pela condição em que as taxas de geração e de recombinação se igualam.
Desta forma teremos:

R = α .n. p = G = f (T , EG ) (8.3)
n = p = ni = f (T , EG ) (8.4)
A tabela 8.2 apresenta valores de concentração intrínseca de portadores em

diferentes semicondutores à temperatura ambiente. Observa-se que o valor de ni é
maior quanto menor o EG do semicondutor. Avaliando os valores da tabela, observa-
se que os mesmos são relativamente muito baixos. Tomemos por exemplo o Si e
comparemos o valor de ni com o número total de ligações covalentes. Si apresenta
uma densidade atômica de 5 x 1022 cm-3 e portanto uma densidade de ligações
covalentes 4 vezes maior, ou seja, 2 x 1023 cm-3. Isto significa que o número de
ligações químicas rompidas (geração de pares elétron-lacuna) é dado por ni/(2 x 1023),
ou aproximadamente 10-13. No caso de GaAs este número é de aproximadamente 10-
17
. Portanto, o número de ligações químicas rompidas à temperatura ambiente é
relativamente muito pequeno.
Tabela 8.2 Valores de concentração intrínseca de portadores e da massa efetiva de

elétron (m*n) e de lacuna (m*p) normalizadas pela massa em repouso do elétron (m0),
para diferentes semicondutores à temperatura de 300 K.
Semicondutor EG[eV] ni[cm-3] m*n/m0 m*p/m0
13
Ge 0.66 2.4 x 10 0.55 0.37
Si 1.12 1.18 x 1010 1.18 0.81
GaAs 1.42 1.76 x 106 0.065 0.52
No item 7.4 foi apresentado o conceito de massa efetiva de portadores. Foi

mostrado que a massa efetiva do portador é uma massa que permite usar a lei de
Newton da física clássica. Portanto, a massa efetiva engloba os efeitos quânticos do
potencial interno da rede cristalina, sobre o portador. A definição da massa efetiva
como apresentada, permite tratar os portadores como sendo partículas clássicas de
massa igual à sua massa efetiva. A tabela 8.2 apresenta os valores médios das
massas efetivas de elétrons e lacunas normalizadas com a massa de repouso de
elétrons. Observa-se destes valores que a massa efetiva dos elétrons é bem pequena
no caso de GaAs e maior no caso de Si. A massa efetiva de lacunas não varia muito
entre os 3 semicondutores listados.
8.3 Semicondutores Extrínsecos
No item anterior apresentamos propriedades de semicondutores considerados

intrínsecos, ou seja, semicondutores puros sem adição de impurezas que alterem a
concentração dos portadores. Semicondutores dopados, pela adição de impurezas
que alterem a concentração dos portadores, são chamados de semicondutores
extrínsecos. Impurezas de elementos químicos das colunas IIIA e VA da tabela
periódica constituem dopantes para semicondutores elementares como Si e Ge. No
caso de semicondutores compostos como GaAs e similares, a dopagem, com
alteração da concentração de portadores, pode ser obtida por elementos das colunas
II, IV e VI da tabela periódica. Na prática, não existem semicondutores com nível de
pureza que os tornem intrínsecos. Como já apresentamos anteriormente (Capítulo 5),
os materiais sintetizados podem chegar a nível de pureza de ppb, o que representa
uma concentração de impurezas da ordem de 1013 átomos/cm3. Veremos agora, como

impurezas no semicondutor alteram as concentrações de seus portadores (elétrons e
lacunas).
Adicionando pequenas concentrações de elemento da coluna VA da tabela

periódica à rede cristalina de Si, com estes elementos tornando-se substitucionais
(ocupando posição da rede cristalina, com ligação química com os 4 átomos vizinhos
de Si), teremos uma situação como ilustrado na Fig. 8.7a. Observa-se da Fig.8.7a que
o átomo substitucional de valência 5, terá um elétron em excesso que não tem como
formar um par de ligação covalente. Este quinto elétron, sem formar par de ligação
química, ficará fracamente ligado ao seu átomo, sendo facilmente liberado pelo
mesmo, tornando-se um elétron livre do cristal. Em outras palavras, com pouca
energia (térmica por exemplo), este elétron passa para a banda de condução do
cristal, aumentando a concentração n de elétrons. Considerando agora a relação
(8.2), conclui-se que, pelo aumento da concentração n, resulta um aumento na taxa
de recombinação dos portadores e conseqüentemente, uma redução na concentração
das lacunas. Isto significa que, pela adição de elementos da coluna VA ao cristal de
Si, teremos um incremento na concentração n e uma redução na concentração p.
Nesta situação, os elétrons serão portadores majoritários e as lacunas, portadores
minoritários. Como a condução elétrica deste material será feita predominantemente
por cargas negativas (elétrons), o mesmo será chamado de material tipo n (de
negativo). A impureza da coluna VA, que liberou o seu quinto elétron, é chamado de
doadora, por ter “doado” um elétron. Como dopantes doadoras para Si tem-se os
seguintes elementos: P, As e Sb. Os outros elementos da mesma coluna, N e Bi,
apresentam características não desejadas que os tornam não práticos para serem
usados. O átomo doador, após doar seu quinto elétron, transforma-se num íon de
carga +q. A criação destes íons positivos é concomitante com a geração equivalente
de elétrons de carga negativa na banda de condução, de forma que a neutralidade de
cargas do material é preservada.
Fig 8.7 Ilustração da dopagem de cristal de Si por átomos a) tipo doadores (elementos
da coluna VA) e b) tipo aceitador (elemento da coluna IIIA), em posições
substitucionais.
Adicionando agora pequenas concentrações de elemento da coluna IIIA da

tabela periódica à rede cristalina de Si, de forma também substitucional, teremos uma
situação como ilustrada na Fig. 8.7b. Observa-se da Fig.8.7b, que o átomo
substitucional de valência 3 apresenta a falta de um elétron, deixando a ligação
covalente incompleta com um dos 4 átomos vizinhos de Si. Esta ligação química com
“orbital” incompleto, pode facilmente receber um elétron de uma ligação química
vizinha, formando-se assim uma lacuna. Em outras palavras, com pouca energia

(térmica por exemplo), um elétron da banda de valência do cristal passa para o estado
vazio associado a átomo da coluna IIIA, aumentando assim a concentração p de
lacunas. Considerando agora a relação (8.2), conclui-se que, pelo aumento da
concentração p, resulta um aumento na taxa de recombinação dos portadores e
conseqüentemente, uma redução na concentração dos elétrons. Isto significa que,
pela adição de elementos da coluna IIIA ao cristal de Si, teremos um incremento na
concentração p e uma redução na concentração n. Nesta situação, as lacunas serão
portadores majoritários e os elétrons, portadores minoritários. Como a condução
elétrica deste material será feita predominantemente por cargas positivas (lacunas), o
mesmo será chamado de material tipo p (de positivo). A impureza da coluna IIIA, que
recebeu o elétron proveniente da banda de valência, é chamada de aceitadora, por ter
“aceito” um elétron. Como dopantes aceitadoras para Si tem-se os seguintes
elementos: B, Al, Ga e In. Dentre estes, o B é o dopante aceitador mais usado, tendo
em vista que apresenta maior solubilidade sólida (ver Fig. 4.18) e outras
considerações técnicas. O átomo aceitador, após receber seu quarto elétron
transforma-se num íon de carga -q. A criação destes íons negativos é concomitante
com a geração equivalente de lacunas de carga positiva na banda de valência, de
forma que a neutralidade de cargas do material é preservada.
Pelo exposto acima, temos que um semicondutor tipo n apresenta alta

concentração n e baixa concentração p e vice-versa para o semicondutor tipo p. No
item 8.6 será demonstrado que, independente do nível de dopagem, o produto n.p é
constante e dado pela relação (8.5), desde que o material esteja em equilíbrio térmico.
Por equilíbrio térmico entende-se que o material está em temperatura uniforme e que
não há outra forma de energia sendo fornecida ao material. A relação (8.5) é coerente
com os argumentos usados acima, pelos quais, pelo aumento artificial de um dos
portadores reduz-se concomitantemente a concentração do portador complementar. É
imediato observar que a relação (8.5) vale também para o caso particular do
semicondutor intrínseco (a partir da relação 8.4).
n. p = ni2 (8.5)
Associado aos átomos doadores e aceitadores devemos ter níveis de energia

não previstos no cristal perfeito. No cristal perfeito temos a banda proibida totalmente
livre de estados, como visto no capítulo anterior. Um defeito cristalino, tipo átomo de
impureza substitucional e outros, causa uma perturbação no potencial periódico da
rede. Esta perturbação altera a solução local da equação de Schrödinger, podendo
resultar inclusive num estado permitido dentro da banda proibida do cristal. Isto
realmente acontece no caso dos dopantes doadores e aceitadores. No caso dos
dopantes doadores, é introduzido um estado próximo e logo abaixo do mínimo da
banda de condução. Uma interpretação e cálculo aproximado da posição do nível da
energia deste estado é apresentado como segue. O quinto elétron do átomo doador
não forma par de ligação química e fica orbitando em torno do seu átomo com baixa
energia de ligação e raio bem grande, como ilustrado na Fig. 8.8. Este sistema pode
ser visto como um par íon positivo (de fósforo na Figura) e um elétron, similar ao
átomo de hidrogênio. Assim, em primeira aproximação, pode-se usar os resultados
dos cálculos da energia de ligação do elétron ao núcleo de hidrogênio (relação 2.20),
substituindo agora a constante dielétrica do vácuo pela constante dielétrica do Si e a
massa do elétron pela massa efetiva do elétron no Si. Desta forma, obtém-se:

m∗q 4 m∗ 1 m∗ 1
EB = − = . .E H = . (− 13.6 ) ≅ −0.1eV (8.6)
2(4π . K S ε o . )2 m K S2 m K S2
Fig 8.8 Ilustração dos estados introduzidos pelos átomos de fósforo em cristal de Si.
Os traços indicam a natureza localizada dos estados.
Portanto, os átomos doadores introduzem um estado em nível de energia de

aproximadamente 0.1 eV abaixo do mínimo da banda de condução. Por cálculos mais
precisos e por medidas experimentais obtém-se os valores apresentados na Tabela
8.3, para átomos doadores e aceitadores. No caso dos átomos aceitadores, a energia
refere-se à distância do nível em relação ao topo da banda de valência do Si e acima
desta. A Fig. 8.8i é uma ilustração dos níveis dos átomos de fósforo introduzidos no
cristal de Si. Nota-se que os estados são representados por linhas tracejadas. Isto se
deve ao fato dos átomos dopantes estarem em concentrações bem menores que a
densidade dos átomos de Si, ou seja, tem-se átomos dopantes distantes entres si de
várias dezenas a milhares de distâncias atômicas do cristal. Os dopantes não formam
um contínuo de átomos mas sim uma distribuição discreta de átomos localizados.
Tabela 8.3 Energias dos níveis introduzidos por dopantes doadores (abaixo do nível
EC) e aceitadores (acima no nível EV) em cristal de Si.
Doador EC-ED [eV] Aceitador EA-EV [eV]
Sb 0.039 B 0.045
P 0.045 Al 0.067
As 0.054 Ga 0.072
In 0.16
Um outro aspecto a ser considerado é a influência da temperatura do material

sobre a ocupação por elétrons dos estados introduzidos. Este comportamento é
ilustrado na Fig. 8.8ii para material tipo n (a) e para material tipo p (b). No caso de
temperatura de 0 K, todos os elétrons irão ocupar os estados de mais baixa energia
possível. Desta forma, temos que no material tipo n, os elétrons doados pelos átomos
dopantes retornam a seus níveis originais, ou seja, voltam a se ligar aos átomos
doadores, ocupando os estados ED logo abaixo de EC. No caso do material tipo p, os
íons aceitadores liberam os elétrons que estavam ocupando os estados EA
introduzidos, com estes elétrons retornando ao seu nível original na banda de
valência. Aquecendo novamente o material, temos inicialmente os elétrons dos
estados de nível ED do material tipo n adquirindo energia e indo para estados dentro
da banda de condução. À temperatura ambiente podemos considerar que todos os
átomos doadores estejam ionizados, ou seja, com seus elétrons dos estados ED
mudados para a banda de condução. No caso do material tipo p, com aumento da
temperatura, temos inicialmente alguns elétrons da banda de valência indo ocupar os
estados associados aos átomos aceitadores, criando assim lacunas. À temperatura

ambiente, podemos considerar que todos os átomos aceitadores estejam ionizados,
ou seja, com os estados em nível EA todos ocupados. Veremos nos próximos itens
que, à temperatura ambiente, podemos aproximar a concentração de elétrons em
material tipo n à concentração de impurezas doadoras e a concentração de lacunas
em material tipo p à concentração de dopantes aceitadores.
Fig 8.8ii Visualização do efeito dos dopantes, à temperatura de O K, a baixa

temperatura e à temperatura ambiente, usando diagramas de banda para material a)
tipo n e b) tipo p.
Neste momento, o autor recomenda que o aluno faça uma revisão dos
seguintes conceitos e termos apresentados no item: semicondutor intrínseco,
semicondutor extrínseco, dopantes, doadores, aceitadores, material tipo n, material
tipo p, portadores majoritários e portadores minoritários.
8.4 Distribuição de Estados e Portadores nas Bandas
A distribuição da densidade de estados nas bandas de valência e de condução

é obtida a partir das soluções da equação de Schrödinger no potencial periódico do
cristal, como apresentado no capítulo 7. Mostra-se que as densidades de estados na
parte inferior da banda de condução e na parte superior da banda de valência podem
ser aproximadas respectivamente por:
mn∗ 2mn∗ (E − EC ) para E ≥ EC

g C (E ) = (8.8)
π2 3
m ∗p 2m ∗p (EV − E ) para E ≤ EV
gV ( E ) = (8.7)
π2 3

A Fig. 8.9 apresenta as curvas de densidade de estados nas duas bandas de energia.
Nota-se das expressões 8.8 e 8.9 que o formato das duas curvas são as mesmas,
porém ambas apresentam constantes distintas, dada a diferença das massas efetivas
dos elétrons de condução e de valência (lacunas). Lembramos também o fato já

discutido no capítulo 7, que o número total de estados na banda de condução e na
banda de valência é dado por 4 vezes N, onde N é a densidade de átomos de Si. Em
razão disto, o número total de estados é conservado quando aproximamos os átomos
de Si (cada átomo de Si apresenta 8 estados disponíveis na sua última camada, os
quais são transformados nas bandas de valência e de condução do cristal).
Fig 8.9 Representação das distribuições de densidade de estados nas bandas de

condução e de valência.
Conhecida a densidade de estados, a próxima questão é saber quais estados

estarão ocupados por elétrons. Para responder a esta questão devemos novamente
tomar os resultados dados pela mecânica estatística, como apresentado no capítulo 6
e válida apenas em condições de equilíbrio térmico do material. A função estatística
válida para descrever a distribuição mais provável de elétrons em estados quânticos é
a função de Fermi-Dirac e dado por:
1
f (E ) = ( E − E F ) kT (8.9)
1+ e
onde: EF é a energia de referência de Fermi ou nível de Fermi, k é a constante de

Boltzmann (8.62 x 10-5 eV/K) e T é a temperatura absoluta (K).
A Fig. 8.10 mostra curvas da função de Fermi-Dirac para a) temperatura de 0 K e b)

temperatura maior que 0 K. A 0 K observa-se que a função é abrupta em E=EF,
enquanto que para temperatura maior a função torna se mais gradual em torno de
E=EF, onde ela sempre vale 0.5.
A função de Fermi-Dirac pode ser aproximada para funções mais simples nos
casos da energia ser bem maior ou bem menor que o nível EF. No caso de termos E >
EF + 3 kT, podemos usar a seguinte aproximação:
f ( E ) ≅ e −( E − EF ) kT (8.10)

Fig 8.10 Curvas da função de Fermi-Dirac para a) T = 0 K e b) T > 0 K
A função dada em (8.10) corresponde à função estatística de Maxwell-Boltzmann

(usada em sistemas como gases, onde não há a restrição do princípio de exclusão de
Pauli). Agora, no caso de termos E < EF - 3 kT, podemos usar a seguinte
aproximação:
f ( E ) ≅ 1 − e ( E − EF ) kT (8.11)
Ao invés de calcular a probabilidade de ocupação do estado, podemos calcular seu

complemento, ou seja, a probabilidade do estado estar desocupado. Para os estados
da banda de valência, isto corresponde à probabilidade de termos uma lacuna. Assim
definimos esta função como sendo fL(E). A partir da relação (8.11) obtemos:
f L = 1 − f ( E ) ≅ e ( E − EF ) kT (8.12)
Desta forma, podemos novamente usar a função estatística de Maxwell-Boltzmann

para descrever a probabilidade de ter-se lacunas na banda de valência, desde que
satisfeita a desigualdade E < EV < EF - 3 kT.
De forma geral não devemos usar a função estatística de Boltzmann mas sim a
função de Fermi-Dirac. Inicialmente iremos considerar o caso genérico para
determinar a distribuição de elétrons e de lacunas nas bandas de condução e de
valência respectivamente. Nesta situação a definição da função fL(E) é a mesma,
porém sua expressão é como segue:
1 1
f L = 1 − f (E) = 1 − ( E − EF ) kT
= (EF − E ) (8.13)
1+ e 1+ e kT
A distribuição de elétrons na banda de condução é obtida pela multiplicação da

função densidade de estados, (8.7), pela função probabilidade de ocupação dos
estados, (8.9). Similarmente, a distribuição de lacunas na banda de valência é obtida
pela multiplicação da função densidade de estados, (8.8), pela função probabilidade
de desocupação dos estados, (8.13). Estas operações são ilustradas graficamente na
Fig. 8.11, para três posições do nível de Fermi, a) dentro da metade superior da
banda proibida, b) na metade da banda proibida e c) dentro da metade inferior da
banda proibida. Observa-se que, no caso do nível de Fermi estar na metade superior
da banda proibida, o número de elétrons é muito superior ao número de lacunas,

correspondendo a material tipo n. Similarmente, no caso do nível de Fermi estar na
metade inferior da banda proibida, o número de lacunas é muito superior ao número
de elétrons, correspondendo a material tipo p. No caso particular do nível estar
exatamente no meio da banda proibida, teremos aproximadamente igual número de
elétrons e de lacunas, correspondendo ao caso do material intrínseco. O leitor deve-
se perguntar porque aproximadamente e não exatamente. A resposta está
relacionada à diferença das massas efetivas dos elétrons e das lacunas e portanto
funções densidades de estados um pouco distintas. Podemos dizer que num material
intrínseco, o nível de Fermi localiza-se aproximadamente no nível médio entre EC e
EV. A Fig. 8.12 mostra a posição do nível de Fermi em materiais intrínseco, tipo n e
tipo p, usando como referência o nível de Fermi intrínseco.
Fig. 8.11 Diagrama de bandas, funções de densidade de estados, funções de

probabilidade de ocupação de estados e seu complemento e funções de distribuições
dos portadores nas bandas de condução e de valência para os casos do nível de
Fermi localizado a) na faixa da metade superior, b) na metade e c) na faixa da metade
inferior da banda proibida.

Fig 8.12 Representação usual dos diagramas de bandas de material a) intrínseco,
b) material tipo n e c) material tipo p. O nível de energia de Fermi intrínseco serve de
referência e é representado por linha tracejada
8.5 Concentração de Portadores em Equilíbrio
Para o cálculo do número total de elétrons na banda de condução e de lacunas

na banda de valência devemos efetuar as integrais dadas abaixo:
EC ,sup
n= g C ( E ). f ( E ).dE (8.14)
EC
EV
p= gV ( E ).[1 − f ( E )].dE

EV ,inf
(8.15)
Tendo em vista que a função de Fermi tende a zero rapidamente para energia acima
de EF, podemos substituir os limites EC,sup e EV,inf, não bem conhecidos, por +∞ e -∞
respectivamente (isto não altera o resultado, mas simplifica os cálculos). Substituindo
as funções dadas em (8.7) e (8.9) na integral (8.14) e as funções dadas em (8.8) e
(8.13) na integral (8.15) e efetuando as integrações obtém-se:
2 E F − EC
n = NC F1 2 (ηC ) onde η C = (8.16)
π kT
2 EV − E F
p = NV F12 (ηV ) onde ηV = (8.17)
π kT
Onde:
A função F1/2(η) é uma função tabulada e não analítica.
3
2π .mn* .kT 2
N C = 2. (8.18)

h2

NC é a densidade efetiva de estados na banda de condução.

3
2π .m *p .kT

2
N V = 2. (8.19)

h2

NV é a densidade efetiva de estados na banda de valência.

À temperatura ambiente (300 K) obtém-se NC = 2.5 x 1019 ( )
mn*
m
3
2
(cm)-3.
O fato de termos uma solução não analítica para as densidades de portadores dificulta
em muito a sua utilização, que não seja por cálculo numérico. Mas felizmente, em
muitos casos práticos, podemos utilizar as aproximações da função de Fermi dadas
em (8.10) e (8.12). Estas aproximações podem ser utilizadas sempre que o nível de
Fermi estiver distante de mais 3.kT das bandas de condução e de valência, como
indicado na Fig. 8.13. Define-se o material como sendo degenerado se o nível de
Fermi estiver com distância menor que 3kT da banda de condução ou de valência. O
material será chamado de não degenerado no caso contrário. Desta forma, as
expressões da estatística de Maxwell-Boltzmann valem apenas no caso de
semicondutores não degenerados. Realizando agora as integrais das expressões
(8.14) e (8.15) com as funções de probabilidades (8.10) e (8.12) obtém-se expressões
analíticas simples para as concentrações dos portadores, chamadas de relações de
Boltzmann:
Fig 8.13 Definição de semicondutores degenerados e não degenerados, como função

da posição do nível de Fermi dentro da banda proibida.
( E F − EC )
n = N C .e kT (8.20)
( EV − E F )
p = N V .e kT (8.21)
Estas duas relações de Boltzmann podem ainda ser reescritas nas seguintes formas:
( EF − Ei )
n = ni .e kT (8.22)
( Ei − E F )
p = ni .e kT (8.23)
Deixamos como exercício para o leitor a prova de que as relações (8.22) e (8.23) são
equivalentes às relações (8.20) e (8.21) respectivamente (sugestão: considere
inicialmente EF=Ei obtendo n=p=ni).
Das relações (8.22) e (8.23) obtém-se diretamente que:
n. p = ni2 (8.24)

− EG
ni = N C N V .e 2 kT (8.25)
A relação (8.24) já foi mencionada no item 8.4 acima, porém sua demonstração só foi
possível neste momento. Esta relação indica que, se por alguma maneira artificial,
aumentarmos a concentração de um dos portadores, a concentração do outro
portador será reduzida. Esta relação, é importante frisar, só é válida para
semicondutor em condição de equilíbrio térmico (pois as funções estatísticas são
válidas apenas nestas condição). Ainda da relação (8.25), observamos que a
concentração intrínseca de portadores aumenta exponencialmente com a temperatura
e com o inverso da largura da banda proibida do semicondutor. A variação da
concentração intrínseca de portadores com a temperatura é mostrado na Fig. 8.14,
para os semicondutores Ge, Si e GaAs, de acordo com a relação (8.25).
Considerando agora a condição de neutralidade de cargas do material, além de

assumir semicondutor em equilíbrio térmico e com dopagem uniforme, temos:
p − n + N D+ − N A− = 0 (8.26)
onde N D+ é a densidade de impurezas doadoras ionizadas e N A− é a densidade de

impurezas aceitadoras ionizadas.
No caso do semicondutor estar à temperatura ambiente ou maior, podemos assumir

que todos os dopantes estejam ionizados, e nesta situação podemos assumir:
N D+ = N D e N A− = N A , onde ND e NA são as concentrações dos dopantes doadores e
aceitadores respectivamente.
Considerando agora que temos um material tipo n, tal que ND>>NA e n>>p,
resulta das relações (8.26) e (8.24):
ni2
n ≅ ND e p≅ (8.27)
ND
Analogamente, considerando um material tipo p, tal que NA>>ND e p>>n,
resulta:
ni2
p ≅ NA e n≅ (8.28)
NA
Como exemplo numérico, para o caso de material de Si tipo p com NA=1015 cm-3 e
ni=1010 cm-3, resulta: p=1015 cm-3 e n=105 cm-3. Estes números reforçam bem o
significado de portadores majoritários e minoritários, tendo em vista a grande
diferença das suas concentrações, de muitas ordens de grandeza.

Fig 8.14 Curvas de concentração intrínseca de portadores versus temperatura para
semicondutores de Ge, Si e GaAs.
Em certos casos, de semicondutores não muito dopados, onde não podemos

desprezar a concentração de um dos portadores frente à do outro, não podemos fazer
as simplificações assumidas acima na relação (8.26) de neutralidade de cargas.
Assim devemos substituir a relação (8.24) na relação (8.26), como segue:
ni2
− n + ND − NA = 0 (8.29)
n
Resolvendo esta relação de segundo grau obtém-se:

1
N − NA ND − N A

2 2
n= D + +n 2

i
(8.30)
2 2

1
n2 N − N D N A − ND

2 2
p= i = A + +n 2

(8.31)

n 2 2

As relações (8.30) e (8.31) têm validade para dopagem genérica do semicondutor,

enquanto que as relações (8.27) e (8.28) são aproximações das mesmas, válidas para
materiais com dopagem líquida tipo n ou p bem definidos (>> ni) respectivamente.
As relações (8.27) a (8.31) mostram como variam as concentrações dos

portadores com o nível de dopagem. Porém elas mostram também que as
concentrações dos portadores dependem da concentração ni do material, sendo que
esta por sua vez, como já foi visto acima, apresenta uma dependência exponencial
com a temperatura. Como conseqüência, as concentrações dos portadores também
variam com a temperatura. A Fig. 8.15 ilustra como a concentração de elétrons de um
material n, com dopagem uniforme, varia com a temperatura. À temperatura de 0 K,
logicamente a concentração de elétrons é zero. Isto se deve ao fato que, nesta
condição, todos os elétrons ocuparão os estados de mais baixa energia possível, com
os elétrons extras dos átomos doadores retornando aos seus respectivos estados
originais. Aumentando a temperatura a níveis ainda relativamente baixos, tem-se que
uma fração dos elétrons extras dos átomos doadores liberam-se destes, além da
eventual e desprezível geração de pares elétron-lacunas a partir da transição de
elétron da banda de valência para a banda de condução. A fração dos átomos
doadores que liberam seu elétron extra depende da posição relativa do nível de Fermi
na temperatura em questão (item 8.7), mas certamente é crescente com a
temperatura. A faixa de temperatura onde apenas fração dos átomos doadores estão
ionizados chama-se região de congelamento (T menor que aproximadamente 100 K
para Si). Para temperatura acima da faixa de congelamento temos uma faixa de
temperatura chamada de região extrínseca de temperatura. Nesta faixa temos que
todos os átomos doadores estão ionizados e ainda valem as seguintes aproximações:
ni << ND e n ≅ ND. Aumentando mais a temperatura, acima da faixa de região
extrínseca de temperatura, não valem mais as duas aproximações acima, ou seja, a
geração de pares elétron-lacuna por transição direta de elétrons da banda de
condução para a banda de valência causa um incremento considerável na
concentração dos portadores majoritários. Isto significa que a concentração intrínseca
de portadores torna-se relativamente considerável. Nesta situação o semicondutor
pode voltar a tornar-se novamente intrínseco, caso a temperatura seja tão alta na qual
a concentração intrínseca de portadores torna-se muito maior que o nível de
dopagem, como ilustra a Fig. 8.15.

Fig. 8.15 a) Variação da concentração de portadores majoritários em Si tipo n com
dopagem ND = 1015 cm-3. A curva tracejada representa a variação da concentração
intrínseca de portadores com a temperatura, a qual torna-se significativa a partir de
temperatura maior que 400 K. b) Explicação qualitativa relativo às curvas da parte a).
8.6 Variação do Nível de Fermi com Dopagem e Temperatura
Vimos pelas relações de Boltzmann que, para o cálculo da concentração dos

portadores, é necessário conhecermos a posição relativa do nível de Fermi dentro da
banda proibida. Estudaremos neste item as dependências do nível de Fermi com a
dopagem do material e com a temperatura.
Consideremos inicialmente um material intrínseco. Neste caso temos a partir

das relações (8.20) e (8.21):
p = n = ni = N C .e ( Ei − EC ) kT = N V .e ( EV − Ei ) kT (8.32)
A partir de (8.32) obtém-se a posição do nível de Fermi intrínseco:
EC + EV 1 N E + EV 3 m *p
Ei = + kT . ln V = C + kT . ln * (8.33)
2 2 NC 2 4 mn

A relação (8.33) mostra que o nível de Fermi intrínseco não é exatamente o valor
médio da banda proibida, porém é bem próximo a este nível. Considerando valores de
massas efetivas da Tabela 8.2 e temperatura ambiente de 300 K, obtém-se o nível de
Fermi intrínseco 0.0073 eV abaixo do nível médio da banda proibida para o caso de Si
(lembre-se que o valor de EG é 1.12 eV para Si).
Para o caso de semicondutor extrínseco podemos usar as relações de

Boltzmann, dadas em (8.22) e (8.23), desde que o nível da dopagem não chegue a
tornar o material dito degenerado (ou seja, EF deve estar distante dos níveis EC e EV
com diferença maior que 3kT). Assim obtém-se:
a) para material tipo p:
NA
N A ≅ p = ni .e ( Ei − EF ) kT E F = Ei − kT . ln (8.34)
ni
b) para material tipo n:
ND
N D ≅ n = ni .e ( EF − Ei ) kT
E F = Ei + kT . ln (8.35)
ni
A Fig. 8.16 mostra a variação do nível de Fermi versus concentração da dopagem em

Si, considerando temperatura ambiente, calculado a partir das relações (8.34) e
(8.35).
Fig. 8.16 Curvas de variação da posição do nível de Fermi com a dopagem de Si à

temperatura ambiente.
Analisemos agora a variação do nível de Fermi com a temperatura do material,

sempre considerando equilíbrio térmico. Para determinar a posição do nível EF
devemos resolver o seguinte sistema de equações:
( E F − EC )
n = N C .e kT (8.36)

( EV − E F )
p = N V .e kT (8.37)
N D+ = N D [1 − F ( E D )] (8.38)
N A− = N A .F ( E A ) (8.39)
p − n + N D+ − N A− = 0 (8.40)
1
sendo que: F ( E D ) = ( EF − ED ) (8.41)
1 + 12 .e kT
O fator ½ na expressão (8.41) deve-se ao fato do nível ED apresentar uma

degenerescência quântica, ou seja, este estado pode ser ocupado tanto por um
elétron de spin + como de spin -. Isto aumenta a sua probabilidade de ocupação.
Consideremos o caso de material de Si do tipo n, sem aceitadores. Neste caso,

realizando as substituições e simplificações pertinentes, a relação (8.40) fica como
segue:
1
N V .e ( EV − EF ) kT − N C .e ( EF − EC ) kT + N D . ( EF − ED ) =0 (8.42)
1 + 2.e kT
A determinação do nível de Fermi pode ser realizada pela solução da equação (8.42)
acima. A resolução desta equação não é trivial, mas pode ser realizada por métodos
numéricos.
No caso do material estar em temperatura maior que a região de congelamento

dos dopantes, temos ionização completa dos mesmos. Neste caso, o procedimento de
cálculo do nível de Fermi torna-se bem mais simples. Calcula-se inicialmente a
concentração intrínseca de portadores pela relação (8.25). Em seguida podemos
calcular as concentrações de portadores pelas relações (8.30) e/ou (8.31). Tendo a
concentração de um dos portadores, podemos calcular o nível de Fermi diretamente
por uma das relações de Boltzmann, relações (8.22) e/ou (8.23).
A Fig.8.17 apresenta as soluções determinadas pelos procedimentos expostos

acima para material tipo p e para material tipo n, com vários níveis de dopagem. As
curvas da Fig. 8.17 merecem as seguintes interpretações:
• À temperatura de 0 K, o nível de Fermi localiza-se junto a ED para material tipo n e
junto a EA para material tipo p. Isto é conseqüência do fato da função de Fermi ser
abrupta a esta temperatura, sendo que os estados dos átomos doadores em E =
ED de material tipo n estão todos ocupados e os estados dos átomos aceitadores
em E = EA de material tipo p estão todos desocupados.
• A altas temperaturas, o nível de Fermi tende ao nível de Fermi intrínseco do
material. Isto é explicado pelo fato da alta taxa de geração térmica de portadores,
tornando a dopagem desprezível, comparada aos portadores térmicos. Para
semicondutores com maior nível de dopagem, é necessário maior temperatura
para alcançar esta situação.

Fig 8.17 Curvas da posição do nível de Fermi versus temperatura calculada para
materiais tipo p e tipo n com diferentes valores de dopagem.
8.7 Ações de Portadores
Nos itens anteriores estudamos modelos relativos aos portadores em

condições de equilíbrio térmico, ou seja com temperatura uniforme e sem aplicação de
outra forma de energia externa, tipo potência elétrica, radiação luminosa ou outras. No
entanto, os semicondutores são utilizados normalmente fora desta condição de
equilíbrio, como por exemplo, com passagem de corrente elétrica, ou ainda recebendo
luz. Mesmo assim, o estudo dos itens anteriores é fundamental, pois os seus
resultados serão usados como referência para os casos de fora do equilíbrio térmico.
Neste e nos próximos itens estudaremos as ações que os portadores podem exercer
sob algum estímulo externo, ou mesmo em alguns casos de condições de equilíbrio
térmico. Estas ações são as de deriva, de difusão, de geração e recombinação,
emissão termiônica, tunelamento e avalanche. Neste capítulo estudaremos apenas as
três primeiras ações.
8.7.1 Ação de Deriva
A ação de deriva de portadores é o movimento dos mesmos como resposta à

aplicação ou presença de um campo elétrico no material. Como descrito pela teoria de
eletromagnetismo, portadores livres respondem a um campo aplicado no sentido de
neutralizar o mesmos. Desta forma, cargas positivas movimentam-se no sentido do
campo elétrico e cargas negativas movimentam-se em sentido contrário, como
ilustrado na Fig. 8.18. A corrente elétrica resultante deste movimento pode ser
expresso por:
I = q. A.( p.v p + n.v n ) (8.43)
onde: A é a seção de área do semicondutor, vp e vn são as velocidades de deriva ou

de deslocamento das lacunas e dos elétrons respectivamente.

Fig 8.18 Movimento de deriva dos portadores em uma barra semicondutora submetida
a um campo elétrico.
As concentrações dos portadores necessários para calcular a corrente podem,

em muitos casos, ser determinadas supondo o semicondutor em equilíbrio, como
apresentado nos itens anteriores. O que falta determinar portanto, são as velocidades
de deriva das lacunas e elétrons, resultantes da aplicação do campo elétrico.
Mesmo sem campo elétrico aplicado, os portadores estão continuamente em

movimento, devido à energia térmica que recebem. Este movimento térmico é no
entanto em direção randômica, de forma que, não há um movimento líquido de
portadores. A velocidade térmica dos portadores pode ser estimado a partir da energia
cinética média dos portadores e dada por:
1 * 2 3
EC = m vter = kT (8.44)
2 2
Considerando a massa efetiva de elétrons em Si e temperatura ambiente, obtém-se

velocidade térmica de 2.3 x 107 cm/s e energia cinética média de 0.04 eV. Esta
energia cinética significa que em média os elétrons tem energia que corresponde a
nível de 0.04 eV acima do mínimo da banda de condução, EC. O valor da velocidade
térmica, da ordem de 107 cm/s, é um valor relativamente bem alto. Comparando com
a velocidade da luz, ela é da ordem de um milésimo desta. O movimento térmico
randômico dos portadores não é do tipo linear contínuo, mas sim por movimento
interrompido por colisões de vários tipos. Após cada colisão o portador muda de
direção, mantendo no entanto a randomicidade, como ilustrado na Fig. 8.19a. Com
aplicação de campo elétrico, tem-se superposto ao movimento Brauniano, uma
aceleração das cargas pelo campo elétrico entre uma colisão e outra, como ilustrado
na Fig. 8.19b, resultando num deslocamento líquido. Entre os instantes das colisões,
os portadores apresentam variação da velocidade dada por:
v (t ) = v (0) + a.t (8.45)
q. ∈
onde: a é a aceleração dada pela força do campo elétrico, ∈ , dada por a =
m*
Podemos considerar que a média das velocidades iniciais após as colisões seja 0,
dado que as colisões resultam em novas direções totalmente aleatórias, sobretudo se
considerarmos que, para campos elétricos não muito intensos, a velocidade de deriva
dos portadores ainda é muito menor que sua velocidade térmica. Definimos τc como
sendo o tempo médio entre colisões dos portadores. Desta forma podemos calcular a
velocidade média de deriva, vd, a partir da relação (8.45), resultando:

a.τ c q ∈ τ c
vd = = * = µ. ∈ (8.46)
2 m 2
q.τ c
onde: µ = *
é chamado de mobilidade do portador, dado em [cm2/V.s].
2.m
Fig. 8.19 a) Ilustração do movimento térmico randômico de portadores a T > 0 K e

sem campo elétrico aplicado e b) deslocamento líquido de portadores submetivos a
um campo elétrico superposto ao movimento randômico.
A relação (8.45) mostra que a velocidade de deriva dos portadores é proporcional ao

campo elétrico aplicado, ao contrário de termos uma aceleração constante e
proporcional ao campo elétrico como acontece com cargas submetidos a um campo
elétrico no espaço livre. Este resultado aplica-se a todos os sólidos em geral, dando
origem à conhecida lei de Ohm.
A validade da relação (8.45) é confirmada experimentalmente para campos

elétricos não muito intensos, como mostram as curvas da Fig. 8.20. Para campos
elétricos fracos, o tempo médio entre colisões é constante e determinado pela
velocidade térmica dos portadores. Para campos elétricos intensos no entanto, a
velocidade de deriva torna-se da mesmo ordem de grandeza da velocidade térmica,
causando uma redução do tempo médio entre colisões, com conseqüente redução da
mobilidade. Por este motivo, fica impossível aumentar a velocidade dos portadores
além de uma velocidade de saturação, da ordem de 107 cm/s, como indicam as curvas
da Fig. 8.20. Da relação (8.45), temos que a mobilidade depende diretamente do
tempo médio entre colisões e inversamente proporcional à massa efetiva dos
portadores. Isto explica porque a mobilidade de elétrons e lacunas em Si são
diferentes entre Si (tempo médio entre colisões das lacunas deve ser bem menor,
dado que sua massa efetiva é menor que a do elétron, ver Tabela 8.2) e porque a
mobilidade de elétrons em GaAs é bem maior que em Si (massa efetiva de elétrons
em GaAs é bem menor que em Si, ver Tabela 8.2). Observa-se no entanto uma
particularidade interessante na curva de velocidade de deriva de elétrons em GaAs,
com uma redução de velocidade para campos acima de 3 x 103 V/cm. Isto é explicado
pela transição de estados dos elétrons quando estes adquirem maior energia cinética.

Fig. 8.20 Variação da velocidade de deriva versus campo elétrico aplicado para
elétrons e lacunas de Si e elétrons em GaAs.
Para campo elétrico intenso estes elétrons passam de estados do mínimo principal da
banda de condução para o mínimo secundário, onde a massa efetiva é maior (ver Fig.
7.12). A massa efetiva não varia apenas com o tipo de portador e com o tipo do
material, mas também com a direção cristalina, ou seja com a orientação cristalina do
plano da corrente elétrica. Como conseqüência, em Si, a mobilidade de elétrons é
maior em planos (100), enquanto que a mobilidade de lacunas é maior em planos
(111).
Vimos acima que a mobilidade varia linearmente com o tempo médio entre
colisões. Mas o que são estas colisões afinal? As colisões não incluem apenas
colisões do portador com o núcleo dos átomos, mas sobretudo espalhamentos
(“scattering”) causados por perturbação no potencial periódico da rede cristalina. Num
potencial periódico ideal fixo, cálculos de mecânica quântica não prevêem
espalhamentos do portador e portanto nem troca de energia com a rede. Num cristal
real a T > 0 K, tem-se três possíveis causas de espalhamentos dos portadores:
• Espalhamento com o potencial oscilante da rede, causada pela vibração térmica
do átomos do material, ou seja, com a energia dos fónons. Quanto maior a
temperatura, maior a amplitude desta vibração, maior a perturbação do potencial
eletrostático da rede, maior a seção de choque do espalhamento e portanto
aumenta a probabilidade do espalhamento do portador.
• A presença de impurezas, tipo dopantes ou outros, causa uma perturbação
contínua do potencial eletrostático na posição do mesmo. Esta perturbação
constitui uma fonte de espalhamento do portador ao se deparar com a mesma.
Esta fonte de espalhamento é mais pronunciada quanto maior a densidade de
impurezas e quanto menor a temperatura, quando o espalhamento com os fónons
é reduzido.

• Como terceira fonte de espalhamento temos os defeitos cristalográficos tipo
vacâncias, discordâncias, etc. Estes também introduzem perturbações no
potencial periódico da rede, dando origem a espalhamento dos portadores. Nos
cristais disponíveis de semicondutores, esta fonte de espalhamento normalmente
é insignificante.
A freqüência de colisões é dada pela soma das colisões de cada tipo.

Desprezando a freqüência de colisões por defeitos cristalográficos, resulta:
1 1 1
= + (8.47)
τc τ ter τ imp
Como conseqüência podemos também desmembrar a mobilidade em dois termos

correspondentes como segue:
1 1 1
= + (8.48)
µ µ ter µ imp
A Fig. 8.21 mostra a variação da mobilidade de elétrons em Si versus temperatura

parametrizado com o nível de dopagem ND. Para baixas dopagens, prevalece o efeito
do espalhamento térmico sobre a curva da mobilidade. Mostra-se que o tempo médio
entre colisões com os átomos da rede, bem como a mobilidade, segue uma relação
proporcional a T − 2 . Para altas dopagens tem-se um efeito predominante do
3
espalhamento com impurezas, sobretudo a baixas temperaturas. Mostra-se que o

tempo médio entre colisões com impurezas, bem como a mobilidade, segue uma
3
relação proporcional a T 2 . Uma explicação para este último comportamento é como
segue. A energia térmica do portador aumenta com a temperatura (ver relação 8.44),
enquanto que a energia potencial de uma carga em torno de uma impureza ionizada é
independente da temperatura e dada por:
Z .q 2
Ep = (8.49)
4πε Si r
Assim, quanto maior a temperatura, a energia potencial relativa ao íon torna-se

desprezível comparada com a energia térmica do portador, como conseqüência o
portador tende a não mais sentir o efeito da impureza, aumentando assim o tempo
médio entre estas colisões.
A variação da mobilidade de elétrons e de lacunas com o nível de dopagem em

Ge, Si e GaAs para temperatura fixa de 300 K é mostrada na Fig. 8.22. Valores típicos
de mobilidade de portadores para vários semicondutores à temperatura ambiente e
com baixa dopagem (< 1016 cm-3) são apresentados na Tabela 8.4. Observa-se
valores altos de mobilidades de elétrons para semicondutores compostos tipo III-V,
especialmente os de menor valor de banda proibida.

Fig. 8.21 Variação da mobilidade de elétrons em Si versus temperatura,
parametrizado com o nível de dopagem Nd. O inserto ilustra a variação das duas
componentes (térmica e impurezas) da mobilidade com a temperatura.
Tabela 8.4 Valores de mobilidade de elétrons e de lacunas e do valor de EG em vários

semicondutores, para baixa dopagem e temperatura fixa de 300 K.
Material EG [eV] µn [cm2/V.s] µp [cm2/V.s]
C (diamante) 5.47 1800 1200
Ge 0.66 3900 1900
Si 1.12 1500 450
GaSb 0.72 5000 850
GaAs 1.42 8500 400
GaP 2.26 110 75
InSb 0.17 80000 1250
InAs 0.36 33000 460
InP 1.35 4600 150

Fig. 8.22 Variação da mobilidade de elétrons e de lacunas em Ge, Si e GaAs versus
nível de dopagem, à temperatura de 300 K.
Tendo agora a relação da velocidade de deriva de portadores em função do

campo elétrico no material (relação 8.46), podemos voltar à expressão da corrente
dada em (8.43). Desta expressão podemos escrever a densidade de corrente de
deriva como dado por:
J der = J p + J n = q( p.v d , p + n.v d ,n ) = q( p.µ p + n.µ n ) ∈ (8.50)
A partir da expressão (8.50) podemos determinar a expressão da resistividade

do semicondutor, ρ, dadas as definições de densidade de corrente e de resistência de
uma barra de semicondutor, ilustrado na Fig. 8.23:
I 1 V l
J= = . R = ρ. (8.51)
A A R A
Combinando estas definições (8.51) com a expressão (8.50) obtém-se:
1V ∈ 1
ρ= = = (8.52)
J l J q( p.µ p + n.µ n )

Fig. 8.23 Uma barra de material semicondutor de comprimento l e seção de área A,
com uma aplicação de uma tensão V.
No caso de material tipo p ou tipo n com nível de dopagem não muito reduzido,
podemos aproximar (8.52) para as seguintes expressões:
1
Material tipo p: ρ= (8.53)
q. p.µ p
1
Material tipo n: ρ= (8.54)
q.n.µ n
Levando em consideração a dependência da mobilidade com a dopagem,

discutida acima, podemos calcular a resistividade dos materiais versus concentração
da dopagem. Estas relações são apresentadas na curvas da Fig. 8.24. A resistividade
pode ser medida diretamente no material semicondutor através de método de medida
de 4 pontas ilustrado na Fig. 8.25. Uma ponta de prova com 4 agulhas alinhadas e
eqüidistantes com distância S, é aplicada sobre a superfície do semicondutor. Uma
fonte de corrente faz passar uma dada corrente I entre as agulhas 1 e 4, enquanto
que entre as agulhas 2 e 3 é medida a tensão V. É demonstrado que vale a seguinte
relação para a resistividade:
V
ρ = 2.π .S .F . (8.55)
I
onde F é um fator de correção tabelada, que depende da geometria da amostra.
Para amostra ou camada fina e com dimensões horizontais muito maiores que a
distância S entre as agulhas, mostra-se que vale:
π V V
ρ= .d . = 4.532.d . (8.56)
ln 2 I I
onde d é a espessura da amostra ou da camada medida.

Fig 8.24 Curvas de resistividade versus nível de dopagem tipo p e tipo n, para
semicondutores de Ge, Si e GaAs.
Fig. 8.25 a) Exemplo de um diagrama de banda de uma certa estrutura semicondutora

(junção pn), b) Indicação de energia cinética e energia de potencial de um elétron
localizado acima do mínimo da banda de condução, c) Variação do potencial
eletrostático, d) Variação do campo elétrico na estrutura.
É ainda usual definir uma grandeza chamada resistência de folha ou resistência por
quadrado, como sendo a resistência de uma amostra de área de superfície quadrada
(w = l) e espessura d:

l ρ
RS = ρ . = (8.57)
d .w d
A ação de deriva de portadores somente ocorre quando houver um campo

elétrico e ela é apreciável quando houver altas concentrações de portadores, podendo
ser apreciável para os portadores majoritários. A componente de corrente de deriva
muitas vezes pode ser desprezada. Vimos nas seções anteriores como determinar as
concentrações dos portadores. Falta vermos como determinar o campo elétrico para
completar o cálculo da corrente de deriva. Mostraremos que este também pode ser
obtido diretamente do diagrama de bandas do semicondutor. Na Fig. 8.25a é
mostrado um exemplo de diagrama de bandas de uma certa estrutura semicondutora.
Um elétron localizado no mínimo da banda de condução apresenta apenas energia
potencial em relação a uma referência arbitrária e não possui energia cinética.
Qualquer energia em excesso ao mínimo da banda de condução representa energia
cinética do elétron, como ilustrado na Fig. 8.25b e descrito por:
E = ECin + E Pot (8.58)
E Pot = EC − E Re f (8.59)
Por outro lado temos da teoria eletrostática que a energia potencial de um elétron é
relacionada com o potencial eletrostático como:
E Pot = − q.V (8.60)
Das relações (8.59) e (8.60) resulta:
1
V = − ( EC − E Re f ) (8.61)
q
Ainda da eletrostática, temos a definição do campo elétrico dada por:
∈= −∇V (8.62)
No caso de estudo unidimensional temos:
dV
∈= − (8.63)
dx
Das relações (8.61) e (8.63), e considerando que dentro de um mesmo semicondutor,

os níveis de energia EC, EV e Ei são sempre paralelos, resulta:
1 dEC 1 dEV 1 dEi

∈= = = (8.64)
q dx q dx q dx
Concluímos assim que o diagrama de bandas contém as informações sobre o campo

elétrico e a variação do potencial eletrostático. Havendo variação do nível de energia
das bandas existe campo elétrico, sendo dado pela relação (8.64). A variação do

potencial eletrostático também pode ser lida diretamente do diagrama, pela adição de
mais um eixo vertical no gráfico, sendo seu sentido oposto ao da energia do elétron
(relação 8.61).
8.7.2 Ação de Difusão
A ação de difusão de portadores ocorre sempre que houver uma variação

espacial nas suas concentrações. O processo de difusão é um processo que ocorre
com qualquer tipo de partícula, com ou sem carga elétrica, que tenha movimento
térmico randômico. Estas partículas tendem a espalhar-se e distribuir-se
uniformemente no espaço. Durante o processo ocorre um transporte líquido de
partículas da região de maior concentração para as regiões de menor concentração
inicial. Como exemplos de difusão temos:
• Fumaça de cigarro espalhando-se pela sala.
• Percepção do cheiro de perfume após alguém abrir um frasco do mesmo no
recinto.
• Ao introduzir uma quantidade de tinta solúvel em água num copo já com água,
observa-se uma mudança gradual da cor a partir do ponto onde a tinta foi
adicionada.
• Um sistema hipotético com 4 compartimentos como mostrado na Fig. 8.26. Neste
sistema tem-se que, durante cada intervalo de tempo τ0, todas as partículas de um
compartimento movem-se para os compartimentos vizinhos, sendo metade para
cada vizinho, com o detalhe que nas paredes externas tem-se uma reflexão das
mesmas. Tendo inicialmente 1024 partículas no compartimento da esquerda,
indicado na Fig. 8.26, resultam as distribuições também indicadas após alguns
múltiplos do intervalo de tempo τ0. Após um longo período de tempo resulta uma
distribuição totalmente uniforme, com 256 partículas por compartimento.
Fig 8.25ii Ilustração esquemática da medida de 4 pontas: posicionamento das 4

pontas e modo de polarização e medida.
Similarmente aos exemplos listados acima e de conhecimento empírico das

pessoas em geral, o processo de difusão ocorre também com as lacunas e os elétrons
em um semicondutor, dado que os mesmos possuem movimento térmico aleatório.
Basta haver uma não uniformidade nas suas concentrações para ocorrer a difusão
dos portadores. O gradiente na concentração de portadores constitui a força
propulsora para a ação de difusão. A difusão de portadores constitui um segundo
modo de transporte ou de condução de corrente elétrica em semicondutores, após o
mecanismo de deriva do item anterior.

Fig. 8.26 Processo de difusão em um sistema hipotético unidimensional. Os números
acima das flechas indicam a quantidade de partículas em cada compartimento no
instante indicado ao lado da caixa.
Consideremos um perfil de portadores como indicado na Fig. 8.27i. Os

portadores possuem velocidade térmica aleatória, de forma que, em qualquer instante,
teremos igual número de portadores em A-, indo para a direita e para a esquerda,
dado como proporcional ao produto N2.vter. Analogamente, em A+ teremos igual
número de portadores indo para a direita e para a esquerda, dado como proporcional
ao produto N1.vter. A partir deste raciocínio, podemos concluir que o número líquido de
portadores atravessando o plano A, vindo de A- e de A+, é dado pela diferença dos
fluxos vindo de cada lado. Assim teremos o fluxo através do plano A expresso por:
F = α .( N 2 − N 1 ).v ter (8.65)
onde: α é uma constante de proporcionalidade, vter é a velocidade térmica dos

portadores, N2 e N1 são as concentrações nos pontos A- e A+ respectivamente.
Na análise acima, os pontos A- e A+ devem ser tomados dentro de uma

distância menor que o caminho livre médio dos portadores. Nestas condições, a
relação (8.65) pode ser reescrita em forma diferencial como sendo:
dN
F = − D. (8.66)
dx
onde: D é o coeficiente de difusão dos portadores, dado em [cm2/s].

Fig 8.27 Um exemplo de perfil de portadores para análise da difusão.
O sinal negativo na expressão (8.66) deve-se ao fato que o fluxo é sempre da região
de maior concentração para a região de menor concentração. Assim, se o gradiente
da concentração for negativo, o fluxo será no sentido positivo (de x crescente). Por
definição do sentido da corrente elétrica, esta coincide com o sentido do fluxo de
lacunas e é contrário ao sentido dos elétrons. Como conseqüência teremos as
seguintes relações para as componentes de corrente de difusão de lacunas e de
elétrons, de acordo com as ilustrações da Fig. 8.27ii:
dp
J dif , p = − q. DP . (8.67)
dx
dn
J dif , N = q. DN . (8.68)
dx
No capítulo 5, item 5.5, apresentamos a medida de ponta de prova quente para

a determinação do tipo de condutividade do material, seja tipo n ou tipo p. Esta
medida, realizada pela montagem do circuito como mostrado na Fig. 5.13, pode agora
ser entendida, baseada no mecanismo da difusão, porém com o seguinte detalhe.
Neste caso, a força propulsora não é simplesmente o gradiente de concentração dos
portadores mas sim um gradiente na concentração de portadores majoritários com
velocidades térmicas diferentes. Na região próxima à ponta quente, os portadores
apresentam velocidade térmica, vter,1, maior que no resto do material, vter,2. Como
conseqüência, entre 2 dois pontos próximos, aparecerá um fluxo de portadores dado
por expressão similar à (8.65), porém levando em conta a diferença de velocidades
térmicas:
F = α . N .(vter ,1 − vter , 2 ) (8.69)
Sendo o material do tipo p por exemplo, teremos um fluxo líquido interno de lacunas
da ponta quente para a região fria (ponta fria). Esta corrente terá continuidade pelo
circuito fechado através do amperímetro que indicará uma corrente elétrica saindo da
ponta fria para a ponta quente. No caso do semicondutor tipo n, teremos agora um
fluxo interno de elétrons da ponta quente para a ponte fria. Este fluxo de elétrons terá
continuidade pelo circuito do amperímetro indicando agora uma corrente elétrica
contrária, ou seja, saindo da ponta quente para a ponta fria.

Fig 8.27ii Indicação do sentido do fluxo de portadores e da corrente elétrica por
mecanismo de difusão, a partir do exemplo de gradiente negativo de concentração de
portadores (com gradiente positivo de concentração resulta em sentidos de fluxo e de
corrente elétrica em sentido oposto).
8.7.3 Superposição das Ações de Deriva e de Difusão
De forma geral, as ações de deriva e de difusão podem ocorrer

concomitantemente, basta haver um campo elétrico e um gradiente nas
concentrações. Como conseqüência, a corrente total é a soma das componentes de
corrente de deriva e de difusão de lacunas e de elétrons. Assim podemos escrever a
relação da corrente dada pelas seguintes equações:
J = JP + JN (8.70)
onde:
dp
J P = q.µ P . p. ∈ − q. DP . (8.71)
dx

dn
J N = q.µ N .n. ∈ + q. D N . (8.72)
dx
Mais genericamente, em espaço tridimensional, podemos escrever as relação acima

como segue:
J P = q.µ P . p. ∈ − q.DP .∇p (8.73)
J N = q.µ N .n. ∈ + q.DN .∇n (8.74)
8.7.4 Relação de Einstein
Foi visto acima que as grandezas de mobilidade e constante de difusão de

portadores são fundamentais para a modelagem do transporte de portadores no
material. Foi visto também, como a mobilidade varia com a temperatura, com a
concentração das impurezas e com o campo elétrico. Questão similar deve ser
analisada para a constante de difusão, ou seja, como esta varia com temperatura,
nível de dopagem e campo elétrico. Mostraremos que esta varia da mesma maneira
que a mobilidade e que a mobilidade e constante de difusão são proporcionais entre
si. Esta proporcionalidade entre estas duas grandezas é de certa forma esperada uma
vez que as duas estão associadas ao movimento térmico aleatório dos portadores.
Consideremos um semicondutor em equilíbrio térmico e com dopagem variável

como no exemplo da Fig. 8.28a. O diagrama de bandas correspondente é como
mostrado na Fig. 8.28b. O diagrama de bandas é desenhado a partir das seguintes
duas condições:
• O nível de Fermi de semicondutor em equilíbrio térmico é necessariamente
constante. Caso contrário haveria uma corrente líquida de portadores. Esta
condição constitui uma lei fundamental da Física e foi explicado em maior detalhe
no final do capítulo 6. Ela pode ser interpretada em analogia com nível da
superfície da água em tanques conectados entre si por encanamento.
• A relação de Boltzmann de concentração de portadores, em material não
degenerado, dada pelas expressões (8.22) e (8.23).
Fig 8.28 Semicondutor com dopagem não uniforme, a) exemplo de perfil de

concentração de impurezas doadoras e b) correspondente diagrama de bandas.

Estando o semicondutor em equilíbrio, a densidade de corrente é necessariamente
nula. Desta condição e a partir dos dados do diagrama de bandas (Fig.8.28b)
podemos escrever as seguintes relações:
dn
J N = J der , N + J dif , N = q. µ N .n. ∈ + q. D N . =0 (8.75)
dx
1 dEi
∈= (8.76)
q dx
( EF − Ei )
n = ni .e kT (8.77)
dE F
=0 (8.78)
dx
Da relação de Boltzmann (8.77), obtemos:
dn n ( EF − Ei ) kT dEi q
= − i .e =− .n. ∈ (8.79)
dx kT dx kT
Substituindo a relação (8.79) em (8.75), obtém-se:
q
J N = ( q.n. ∈).µ N − ( q.n. ∈). . DN = 0 (8.80)
kT
Da relação (8.80) conclui-se diretamente a relação de Einstein para elétrons, ou seja:
DN kT
= (8.81)
µN q
Um raciocínio análogo leva à relação de Einstein para lacunas:
DP kT
= (8.82)
µP q
Embora as relações de Einstein tenham sido deduzidas considerando o

semicondutor em equilíbrio térmico, elas são gerais e valem também fora do
equilíbrio.
8.7.5 Processos de Geração e de Recombinação
Como discutido no item 8.2, elétrons e lacunas sofrem processo contínuo de

geração e de recombinação térmica no semicondutor, sendo que em equilíbrio, as
taxas de geração, GTer, e de recombinação, RTer, se igualam, mantendo as
concentrações dos portadores em níveis constantes e de equilíbrio, com seu produto
satisfazendo pn=ni2. No caso do semicondutor estar fora da condição de equilíbrio,
tem-se que o produto dos portadores é diferente de ni2 e que as taxas de geração e de

recombinação de portadores são distintas. Qual das duas taxas será maior depende
do tipo de condição de fora do equilíbrio, sendo no entanto no sentido de trazer o
semicondutor de volta ao equilíbrio. A “reação” do material é no sentido da sua volta à
condição de equilíbrio. Assim, caso tivermos uma condição de falta de portadores em
relação ao equilíbrio (pn<ni2), resultará uma taxa de geração maior que a da
recombinação (GTer>RTer). A falta de portadores reduz a taxa de recombinação como
pode ser visto pela relação (8.2). No caso de termos uma condição de excesso de
portadores (pn>ni2), resultará uma taxa de recombinação maior que a da geração
(RTer>GTer), como pode ser visto diretamente da relação (8.2). O estudo dos modelos
de geração e de recombinação são essenciais tendo em vista que estes mecanismos
afetam as concentrações dos portadores, no espaço e no tempo, e como
conseqüência influenciam diretamente a determinação das correntes de deriva e de
difusão. Veremos neste item detalhes sobre os processos de geração e de
recombinação de portadores bem como expressões das taxas.
Definimos inicialmente condições de baixa e de alta injeção. Define-se baixo

nível de injeção quando o material, fora da condição de equilíbrio, apresentar uma
perturbação significativa apenas na concentração dos portadores minoritários, sendo
que esta perturbação mantém ainda a concentração dos minoritários bem menor que
a concentração dos majoritários. Matematicamente podemos definir a condição de
baixo nível de injeção se forem satisfeitas as seguintes condições:
i) para material tipo n
• nn ≅ n0
• ∆pn << n0
ii) para material tipo p
• p p ≅ p0
• ∆n p << p0
onde: n0, p0 são as concentrações em condições de equilíbrio
n, p são as concentrações em condições arbitrárias
∆n = n − n0 é o desvio da concentração de elétrons em relação ao equilíbrio
∆p = p − p0 é o desvio da concentração de lacunas em relação ao equilíbrio.
Como exemplo numérico ilustrativo de condição de baixa injeção, consideremos um
semicondutor de Si tipo n, com dopagem ND=1014 cm-3 à temperatura ambiente e com
desvio das concentrações de portadores em relação aos valores de equilíbrio dado
por ∆p = ∆n = 109 cm-3. Como concentrações de equilíbrio temos n0 = 1014 cm-3 e p0 =
106 cm-3. Desta forma resulta n = n0 + ∆n ~ 1014 cm-3 e p = p0 + ∆p ~ 109 cm-3.
Observa-se que os majoritários praticamente não sofreram alteração na concentração
enquanto que os majoritários tiveram um aumento de 3 ordens de grandeza na sua
concentração, permanecendo no entanto em níveis bem abaixo do nível da
concentração dos majoritários.
Por outro lado, a condição de alta injeção é definida como sendo a condição
onde as premissas acima não forem satisfeitas.
Os mecanismos de geração e de recombinação podem incluir as seguintes formas

de transições:
a) Transição banda a banda:

No mecanismo de transição banda a banda, o elétron de uma das bandas recebe
ou cede energia de alguma forma e passa de um estado de uma das bandas para
estado da outra banda diretamente, como ilustrado por 2 modelos de semicondutores
na Fig. 8.29. No processo de fotogeração, pares de elétron-lacuna são criados pela
absorção de fótons de energia maior ou igual a EG, por elétrons da banda de valência.
No processo de geração térmica direta, elétron da banda de valência recebe energia
térmica pela interação com um fónon da rede cristalina. O processo de recombinação
térmica direta é o processo inverso do anterior. Os 3 processos citados acima são os
processos mais simples de absorção e de emissão de energia. Outros processos mais
complexos são possíveis, como por exemplo o processo chamado Auger. No
processo Auger, um segundo elétron participa do processo, sendo este o que cede ou
recebe a energia necessária para a transição de estado do primeiro.
Fig. 8.29 Processos de geração e recombinação de portadores do tipo banda a banda,

ilustrados em modelo de ligações (esquerda) e de bandas de energia (direita), sendo
a) fotogeração, b) geração térmica direta e c) recombinação térmica direta.
Da relação (8.2) temos que em equilíbrio, quando as taxas de geração e de

recombinação se igualam, vale a seguinte igualdade:
R = Gter = α .n0 . p0 (8.83)
Comparando a relação (8.83) com a relação (8.2) , podemos definir uma taxa
líquida de recombinação, U, pela diferença entre as taxas de recombinação e de
geração térmica, ou seja:
U = α .(n. p − n0 . p0 ) = α .(n. p − ni2 ) (8.84)
A taxa líquida de recombinação implica numa variação na concentração dos

portadores, e assim temos:

dp dn
− =− = α .(n. p − ni2 ) (8.85)
dt dt
Considerando agora a condição de baixa injeção temos:
i) para material tipo n:
dp ∆p
= −α .n0 .( p − p0 ) = − n (8.86)
dt τp
1
onde: τ p = = tempo de vida de minoritários p em material tipo n
α .n0
ii) para material tipo p:
dn ∆n p
= −α . p0 .(n − n0 ) = − (8.87)
dt τn
1
onde: τ n = = tempo de vida de minoritários n em material tipo p
α . p0
O valor de α nas relações acima depende fortemente do tipo de semicondutor

como mostram os dados da tabela 8.5. Observa-se que o valor da constante α é muito
pequeno para materiais semicondutores com estrutura de bandas do tipo indireto,
como é o caso de Ge, Si e GaP. Semicondutores do tipo direto como GaAs
apresentam α com valor bem maior. Isto deve-se ao fato que apenas no caso de
semicondutor com banda direta é que a transição banda a banda é significativa. No
caso de semicondutores com banda indireta, a transição de elétron entre as duas
bandas também requer a mudança do vetor de onda do mesmo, o que por sua vez
requer a interação com uma terceira partícula, tornando o evento menos provável.
Considerando o valor de α de tabela para Si e uma dopagem tipo n com ND=1015 cm-3,
calcula-se um tempo de vida, pela relação (8.86), de 0.56 s. Valores experimentais de
tempo de vida de minoritários medidos em Si no entanto, são ordens de grandeza
menores que o valor calculado acima. Isto demonstra que neste caso o mecanismo
predominante de geração e de recombinação em materiais como o Si não é o
processo de transição banda a banda.
Tabela 8.5 Valores da constante α de geração e recombinação tipo banda a banda a

300 K.
Semicondutor Ge Si GaP GaAs
-14 -15 -14
α 5.3 x 10 1.8 x 10 5.4 x 10 7.2 x 10-10
b) Transição indireta via estados profundos na banda proibida:
Em semicondutores com estrutura de banda indireta, a transição de elétrons entre

as bandas se dá predominantemente via estados quânticos localizados dentro da
banda proibida. Uma questão é como aparecem estados dentro da banda que é
proibida. Lembramos que a banda proibida é o resultado da equação de Schrödinger

sobre o potencial periódico e infinito da rede cristalina do material. Isto é o caso de um
cristal ideal e não real. Um cristal real comumente apresenta defeitos cristalográficos e
certa quantidade de impurezas. Estes apresentam uma perturbação no potencial
periódico do cristal e como conseqüência nas soluções da equação de Schrödinger,
incluindo estados quânticos dentro da banda proibida do cristal ideal. Como exemplo,
a Fig. 8.30 apresenta os níveis de energia de estados permitidos dentro da banda
proibida do Si, para diversos tipos de impurezas. Cada impureza apresenta um nível
característico. Chamamos de nível profundo quanto mais próximo o nível estiver do
meio da banda e de nível raso, quanto mais próximo o nível estiver da banda de
condução ou de valência. Os estados localizados dentro da banda proibida facilitam a
transição de elétrons entre as banda de condução e de valência, assim como uma
pedra no meio de um córrego facilita uma pessoa a atravessá-lo sem molhar os pés.
Com a probabilidade da transição de um elétron entre estados é inversamente
proporcional à diferença de energia entre os mesmos, um estado no meio do caminho
aumenta a probabilidade da transição. Um estado raso não ajuda muito no aumento
da probabilidade, uma vez que um dos passos na seqüência continua com grande
diferença de energia. Porém, estados profundos, próximos ao meio da banda proibida,
são os mais eficientes em aumentar a probabilidade da transição seqüencial em 2
passos. Desta forma, a análise que segue considera apenas estados profundos para a
geração e recombinação térmica indireta.
Fig 8.30 Estados quânticos intriduzidos dentro da banda proibida do Si por impurezas
metálicas.
A Fig. 8.31 mostra os passos envolvidos no processo de geração e de

recombinação térmica indireta. É comum chamar o estado dentro da banda proibida
de armadilha, pelo fato dele poder armadilhar ou capturar um portador. Os passos
são: a) emissão de lacuna (transição de elétron da banda de valência até a armadilha,
com a criação de uma lacuna); b) emissão do elétron (transição do elétron da
armadilha até a banda de condução); c) captura de elétron (transição de elétron da
banda de condução até a armadilha); d) captura de lacuna (transição de elétron da
armadilha até a banda de valência, aniquilando uma lacuna). Foi desenvolvida uma
teoria por Hall, Schokley e Read, que estabelece relação para as taxas dos 4 passos
citados acima, para em seguida estabelecer uma relação para a taxa líquida de
recombinação. As relações propostas, baseadas em argumentos similares aos usados
para o estabelecimento da relação (8.2) são:

Fig. 8.31 Representação dos processos de transição de portadores entre as bandas
de condução e de valência via estados profundos na banda proibida, sendo a)
emissão de lacuna, b) emissão de elétron, c) captura de elétron e d) captura de
lacuna.
a) Emissão de lacuna:
ra = e p . N t .[1 − f ( E t )] (8.88)
Onde: ep é a probabilidade de emissão de lacuna, sendo uma função do nível de

energia Et da armadilha; Nt é a densidade de armadilhas (cm-3); o termo entre
colchetes representa a probabilidade da armadilha estar desocupada. Desta forma a
expressão diz que a taxa de emissão de lacunas é proporcional à densidade de
armadilhas desocupadas.
b) Emissão de elétron:
rb = en .N t . f ( Et ) (8.89)
Onde: en é a probabilidade de emissão de elétron e f(Et) é a probabilidade das

armadilhas estarem ocupadas. Ou seja, a taxa de emissão de elétrons é proporcional
à densidade de armadilhas ocupadas.
c) Captura de elétron:
rc = vter .σ n .n.N t .[1 − N ( Et )] (8.90)
Onde vter é a velocidade térmica dos elétrons e σn é a área de seção de captura de

elétron de armadilhas desocupadas e de nível de energia Et. Segundo esta relação, a
taxa de captura de elétrons pelas armadilhas é proporcional ao produto da densidade
de elétrons na banda de condução e da densidade de armadilhas desocupadas.
d) Captura de lacuna:
rd = vter .σ p . p. N t . f ( E t ) (8.91)

Onde σp é a área de seção de captura de lacuna de armadilha ocupada e de nível de
energia Et. Também esta relação é baseada no argumento intuitivo que a taxa de
captura de lacunas deve ser proporcional ao produto da densidade de lacunas na
banda de valência e da densidade de armadilhas ocupadas.
Podemos determinar as constantes de probabilidade de emissão de elétrons e

de lacunas, en e ep respectivamente, considerando a condição de equilíbrio térmico.
Nestas condições valem as seguintes relações:
ra=rd
rb=rc
Substituindo nas igualdades acima, as expressões de Boltzmann das concentrações

de elétrons e de lacunas e a função de Fermi do nível de energia Et:
1
f ( Et ) = ( Et − E F ) kT (8.92)
1+ e
obtém-se:
a) en = v ter .σ n .ni .e ( E − E ) kT
t i
(8.93)
b) e = vter .σ p .ni .e ( Ei − Et ) kT (8.93)
Da relação (8.93) conclui-se que a probabilidade de emissão de elétrons aumenta

exponencialmente com o nível de energia Et, ou seja, aumenta se o nível aproximar-
se mais do nível da banda de condução, EC. Analogamente, da relação (8.93) tem-se
que a probabilidade de emissão de lacunas é tanto maior quanto mais próximo o nível
Et estiver de EV. Estas duas observações confirmam que as armadilhas mais
eficientes no processo de geração e recombinação são realmente os de nível de
energia Et próximo ao meio da banda, Ei, pois nesta situação o produto das duas
probabilidades de emissão (de lacunas e de elétrons) é máxima, correspondendo à
máxima probabilidade da ocorrência dos dois processos em série.
Supondo agora o semicondutor fora de equilíbrio térmico, não será permitido

usar as equações de Boltzmann de concentrações de elétrons e de lacunas, mas é
assumido que as probabilidades de emissão de elétrons e de lacunas não sejam
afetadas. Nestas condições e assumindo condição de regime estacionário, podemos
igualar a emissão líquida de elétrons à emissão líquida de lacunas, ou seja, o número
de elétrons chegando na banda de condução deve ser igual ao número de elétrons
saindo da banda de valência:
rb-rc = ra-rd
A partir desta igualdade pode-se resolver uma expressão para a probabilidade de

ocupação das armadilhas, válido agora em condições fora de equilíbrio e em regime
estacionário, obtendo-se:
σ n .n + σ p . p.e ( E − E ) kT
i t
f ' ( Et ) = (8.94)
σ n [n + ni .e ( E − E kT ] + σ p [ p + ni .e ( E − E ) kT ]
t i i t

Substituindo esta expressão da probabilidade de ocupação das armadilhas, nas
expressões das emissões e de capturas de elétrons e de lacunas, podemos
determinar a taxa líquida de recombinação através de armadilhas e em regime
estacionário, como sendo:
U = rc-rb = rd-ra
Efetuando as substituições nesta igualdade, resulta:
σ p .σ n .vter . N t [ pn − ni2 ]
U= (8.95)
σ n [n + ni .e ( E − E ) kT ] + σ p [ p + ni .e ( E − E ) kT ]
t i i t
Podemos simplificar ainda esta expressão assumindo que as áreas de seção de

captura de elétron (σn) e de lacuna (σp) sejam iguais (na realidades são da mesma
ordem de grandeza). Neste caso teremos:
pn − ni2
U = σ .vter . N t . (8.96)
n + p + 2.ni . cosh(( Et − Ei ) kT )
A expressão (8.96) mostra que a força propulsora do processo de recombinação

líquido de portadores é a diferença do produto p.n em relação ao ni2, ou seja, o quanto
o material está fora da condição de equilíbrio. A taxa será positiva quando o
semicondutor estiver com excesso de portadores e será negativa quando o
semicondutor estiver depletado de portadores. A “resistência” contra a recombinação
será mínima quando o nível de energia da armadilha for próxima ao meio da banda,
Ei, e quando a soma de elétron e de lacunas for mínima. Desta forma, sendo estas
armadilhas no meio da banda proibida as mais efetivas no processo de recombinação
líquido, podemos limitar a análise a estas armadilhas. Nestas condições podemos
reescrever (8.95) como segue:
pn − ni2
U= (8.97)
τ p ( n + ni ) + τ n ( p + ni )
1 1
onde: τp = τn =
σ p .N t σ n .N t
Na caso de termos condição de baixa injeção, de acordo com a definição dada

acima, podemos simplificar a relação (8.97) para as seguintes:
i) material tipo n:
∆p n
U= (8.98)
τp
ii) material tipo p:

∆n p
U= (8.99)
τn
De forma análoga ao caso de geração e recombinação por processo de

transição direta banda a banda, também na transição via estados profundos, a taxa
líquida de recombinação implica numa variação na concentração dos portadores dada
por:
dp dn
= = −U (8.100)
dt dt
sendo U dado pelas relações (8.98) ou (8.99), no caso de valerem as condições de

baixo nível de injeção. Como a variação da concentração dos majoritários é
relativamente desprezível, na grande maioria dos caso só interessa considerar a
variação da concentração dos minoritários pela equação diferencial simples (8.100).
Com o intuito de esclarecer conceitos expostos acima, vamos supor que um

semicondutor tipo n apresente uma perturbação inicial na sua concentração de
portadores ∆pn = ∆nn > 0, dentro dos limites da condição de baixa injeção e que a
fonte da perturbação seja desligada neste instante. A partir deste instante, o
semicondutor tenderá a retornar à condição de equilíbrio, pela recombinação do
excesso dos portadores, seguindo a equação (8.100), cuja solução neste caso será
uma função exponencial no tempo, dada por:
t τp
∆p n (t ) = ∆pn (t = 0).e (8.101)
A Fig. 8.32 ilustra este caso de estudo.
O tempo de vida de portadores minoritários pode ser interpretado como sendo

o tempo médio que um excesso de portadores minoritários sobrevive num mar de
majoritários. No caso da equação (8.101) tem-se que, após um tempo igual ao tempo
de vida dos minoritários, a concentração do seu excesso reduz-se de um fator “e”.
Temos das relações em (8.97) que o tempo de vida varia inversamente com a
densidade de estados profundos, ou seja, varia com a perfeição cristalina e pureza do
material semicondutor. Seus valores podem variar de muitas ordens de grandeza,
desde ns até ms. A Fig. 8.33 mostra a variação do tempo de vida de lacunas em Si
tipo n com contaminação variável de Au. O Au introduz um nível profundo como
mostrado na Fig. 8.30, e, quanto maior sua densidade, menor o tempo de vida. A
introdução de Au em Si era muito usada em circuitos digitais em tecnologia bipolar
chamada TTL, com o intuito de reduzir o tempo necessário para “cortar” o transistor,
ou seja, o tempo gasto para remover a carga armazenada na base no instante da
transição do transistor do estado “on” para o estado “off”. A grande maioria dos CI’s
modernos feitos em tecnologia MOS, requer baixas correntes de fuga das junções, e
para isto é necessário que o material apresente altíssimo tempo de vida de
portadores. Isto significa o emprego de técnicas de processamento que resultem em
alta perfeição cristalina e ausência de contaminação. É comum ainda o uso de
técnicas de “gettering”, que significa a criação de região com defeitos localizados
longe o suficiente da superfície, onde se encontram os dispositivos. Estes defeitos
atuam como centros sorvedouros de contaminantes metálicos, limpando assim as
regiões dos transistores em si. Com estes procedimentos, obtém-se tempos de vida

na faixa dos mili-segundos ou maiores, conforme dados experimentais do próprio
autor (J.E.S.,1981).
Fig. 8.32 Ilustração esquemática da situação interna de semicondutor com

perturbação momentânea na concentração dos portadores em condição de baixo nível
de injeção
A superfície do semicondutor deve ser tratada como uma região especial, dada
que ela é única e por apresentar uma densidade de estados relativamente alta dentro
da sua banda proibida. Como conseqüência, a taxa líquida de recombinação na
superfície sempre é alta. Ao invés de usar o termo de tempo de vida de portadores
numa camada fina junto à superfície, é conveniente definir uma velocidade de
recombinação superficial de portadores, S0, dado por:
S 0 = σ .v ter . N st (8.102)
onde Nst é a densidade efetiva de estados de superfície. Usando esta definição, a

relação (8.96) pode ser reescrita na seguinte forma para a região da superfície
(considerando apenas os estados em E = Ei):
p s .n s − ni2 ps .n s − ni2
U S = σ .vter . N st . = S0 . (8.103)
n s + p s + 2.ni n s + p s + 2.ni

Fig. 8.33 Relação entre concentração de Au em Si tipo n e o tempo de vida dos seus
portadores minoritários.
Os índices s nas concentrações referem-se às concentrações de portadores na

superfície. Por meio de uma estrutura de um capacitor MOS é possível variar as
concentrações dos portadores na superfície do semicondutor, pela variação da
polarização do eletrodo de porta, VG (ver capítulo 10). Como conseqüência observa-se
uma variação da corrente reversa de um diodo como mostrado na Fig. 8.34. Dos
degraus na corrente, associados a mudanças nas condições de superfície do
semicondutor, pode-se determinar o valor de S0. Valores menores que 1 cm/s podem
ser obtidos, sendo que quanto melhor a qualidade da superfície, menor o seu valor.
Cuidados especiais no processamento dos circuitos integrados são necessários, para
resultar em superfície sem contaminação de impurezas e de alta qualidade da
terminação do cristal e sua transição com a camada isolante.

Fig. 8.34 Estrutura de diodo pn controlado por porta MOS e curvas de corrente
reversa versus tensão aplicada à porta (trabalho do autor, S.S.E., 1983).
8.8 Equações de Estado de Semicondutores
As ações dos portadores ou mecanismos de transporte podem ocorrer ao

mesmo tempo. Assim, a determinação do estado de um sistema semicondutor só
pode ser determinado se considerarmos o efeito combinado das mesmas. O
equacionamento conjunto destas ações leva ao desenvolvimento das equações de
estado, ou seja, as equações básicas necessárias para determinar o estado do
semicondutor. Estas equações, juntamente com a lei de Gauss, permitem resolver
muitas das questões encontradas em semicondutores e dispositivos fabricados com
os mesmos.
8.8.1 Equação de Continuidade
Cada ação de portadores pode causar uma alteração na variação da

concentração de portadores no espaço e no tempo. Assim, uma variação na

concentração de portadores deve ser expressa como a soma das contribuições de
todos as possíveis ações, dada abaixo:
∂n ∂n ∂n ∂n ∂n
= + + + (8.104)
∂t ∂t der ∂t dif ∂t R −G ,ter ∂t outros
∂p ∂p ∂p ∂p ∂p
= + + + (8.105)
∂t ∂t der ∂t dif ∂t R −G ,ter ∂t outros
onde “outros” refere-se à soma de todas as outras possíveis ações, tais como geração
de portadores por luz ou outro tipo de radiação, geração de portadores por efeito
piezoelétrico, transporte por tunelamento, emissão termiônica, geração de portadores
por impacto, etc.
A equação de continuidade dos dois portadores significa que só pode haver

variação na concentração de portadores num ponto, através dos mecanismos de
transporte e de geração e recombinação de portadores, baseado no princípio de
conservação de portadores. Consideremos por simplicidade apenas as ações de
transporte por deriva e por difusão. Neste caso, podemos expressar a contribuição
destas duas ações na equação da continuidade através da seguinte relação:
∂n ∂n 1
+ = .∇. J n (8.106)
∂t der ∂t dif q
∂p ∂p 1
+ = − .∇.J p

(8.107)
∂t der ∂t dif q
O raciocínio usado no estabelecimento da relação (8.106) é o seguinte. Considerando

um volume infinitesimal do semicondutor, com uma dada densidade de corrente J1
entrando no mesmo, e uma densidade de corrente J2 saindo, teremos uma variação
na concentração de elétrons dada pela diferença das duas densidades de corrente.
Se J2 for maior que J1, significa que a quantidade de elétrons entrando no volume é
maior que a quantidade de elétrons saindo (lembre-se que o fluxo de elétrons é no
sentido contrário ao do sentido da densidade de corrente), como conseqüência,
haverá um aumento na concentração de elétrons no volume. Raciocínio análogo deve
ser usado para justificar a expressão (8.107), com a ressalva de que no caso da
densidade de corrente de lacunas, esta tem o sentido na mesma direção ao do fluxo
das lacunas. Como conseqüência, teremos um aumento na concentração de lacunas
quando a densidade de corrente J1 (entrando) for maior que a densidade de corrente
J2 (saindo). Isto significa o sinal negativo expresso na relação (8.107).
Substituindo as relações (8.106) e (8.107) nas relações da equação de

continuidade, respectivamente (8.104) e (8.105), resulta:
∂n 1 ∂n ∂n
= .∇.J n + +

(8.108)
∂t q ∂t R −G ,ter ∂t outros

∂p 1 ∂p ∂p
= − .∇.J p + + (8.109)
∂t q ∂t R − G ,ter ∂t outros
As equações de continuidade nas formas (8.108) e (8.109) são totalmente

genéricas e podem ser usadas na determinação de soluções de n(x,y,z,t) e p(x,y,z,t)
em problemas de estudo de fenômenos e dispositivos. A resolução requer, no entanto,
que sejam conhecidas e substituídas expressões para os termos “R-G,ter” e “outros”.
Normalmente, a resolução é obtida por métodos numéricos usando programa de
computador.
8.8.2 Equações de Difusão de Portadores Minoritários
As duas formas da equação da continuidade dadas em (8.108) e (8.109)

podem ser simplificadas e apresentar soluções analíticas se forem válidas certas
condições, listadas abaixo. Estas condições e conseqüentes simplificações permitem
transformar as equações de continuidade nas equações chamadas equações de
difusão de portadores minoritários, como veremos a seguir. As condições assumidas
são:
• o sistema em estudo pode ser considerado unidimensional
• a análise é limitada a portadores minoritários
• o campo elétrico na região em análise pode ser aproximado a zero
• a concentração de equilíbrio dos portadores minoritários não varia com x.
• as condições de baixo nível de injeção são válidas
• o termo “outros” (variação da concentração de portadores por outros processos) é
limitado à geração de portadores por luz, ou seja, não ocorrem os outros
processos, exceto possivelmente, incidência de luz.
Considerando as condições expostas, podemos introduzir as seguintes simplificações
nas expressões associadas à equação da continuidade, assumindo o caso de material
tipo p, ou seja, os minoritários sendo elétrons:
1 1 ∂J
.∇.J n = . n

(sistema unidimensional)
q q ∂x
∂n ∂n
J n = q.µ n .n. ∈ + q. Dn . ≅ q. Dn . (campo elétrico ~ 0)
∂x ∂x
∂n ∂n0 ∂∆n ∂∆n

= + = (n0 não varia com x)
∂x ∂x ∂x ∂x
∂n ∆n
=− (baixo nível de injeção)
∂t R − G ,ter τn
∂n (“outros” inclui apenas luz, sendo GL a taxa de

= GL fótons incidentes e absorvidos com geração de
∂t outros
pares elétron-lacunas; logicamente GL será nula,
no caso de material não iluminado)

∂n ∂n0 ∂∆n ∂∆n
= + = (n0 não pode variar no tempo)
∂t ∂t ∂t ∂t
das primeiras 3 simplificações acima obtemos ainda:
1 ∂ 2 ∆n
.∇.J n = Dn .
q ∂x 2
Substituindo estas relações simplificadas acima na equação da continuidade (8.108)

para elétrons em material tipo p, obtemos:
∂∆n p ∂ 2 ∆n p ∆n p
= Dn . − + GL (8.110)
∂t ∂x 2
τn
Um procedimento análogo nos leva à equação de difusão de portadores minoritários

para lacunas, em material tipo n:
∂∆pn ∂ 2 ∆p n ∆pn
= Dp . − + GL (8.111)
∂t ∂x 2 τp
8.8.3 Simplificações e Soluções Específicas das Equações de Difusão de

Portadores Minoritários
Apresentaremos a seguir simplificações possíveis das equações de difusão de

portadores minoritários em alguns casos particulares de interesse e suas soluções.
Estas simplificações e soluções particulares são de grande utilidade na análise e
resolução de muitos problemas relativos a dispositivos e/ou fenômenos em
semicondutores.
i) Simplificações:
∂∆n p ∂∆pn
a) Caso de estado estacionários: = 0 , ou, =0
∂t ∂t
∂ 2 ∆n p ∂ 2 ∆p n
b) Sem gradiente de concentração: Dn = 0 , ou, D p =0
∂x 2 ∂x 2
∆n p ∆p n
c) Sem R-G térmico: = 0 , ou, =0
τn τp
d) Sem luz: GL = 0

ii) Soluções de casos particulares: (usamos como exemplo material tipo p ou
minoritários de elétrons; caso de material tipo n é similar)
a) Caso de estado estacionário e sem luz:
∂ 2 ∆n p ∆n p
Equação: 0 = Dn . −
∂x 2
τn
Solução: ∆n p ( x ) = A.e − x Ln + B.e x Ln
Onde: Ln ≡ Dn .τ n , A e B são constantes a serem determinadas pelas

condições de contorno do problema.
b) Caso sem gradiente de concentração e sem luz:
∂∆n p ∆n p
Equação: =−
∂t τn
Solução: ∆n p (t ) = ∆n p (0).e − t τ n
c) Caso de estado estacionário e sem gradiente de concentração:
∆n p
Equação: 0=− + GL
τn
Solução: ∆n p = GL .τ n
c) Caso de estado estacionário, sem R-G térmico e sem luz:
∂ 2 ∆n p
Equação: 0 = Dn .
∂x 2
Solução: ∆n p ( x ) = A + B. x
Onde A e B são constantes a serem determinadas pelas condições de contorno do

problema.
8.8.4 Lei de Gauss
Além da equação de continuidade, ou da sua derivação na equação de difusão

de portadores minoritários, em muitos casos há necessidade também da lei de Gauss
para a completa determinação do estado do semicondutor. Sobretudo na
determinação do campo elétrico e do potencial interno do semicondutor, a lei de
Gauss é essencial, como ficará claro no desenvolvimento do capítulo 10, onde

estudaremos vários tipos de junções. Os leitores já devem conhecer a lei de Gauss de
disciplina de eletromagnetismo. Reproduzimos a seguir a lei de Gauss com intuito de
recordá-la, dada sua importância para o estudo de dispositivos semicondutores.
A lei de Gauss estabelece que a integral da densidade de fluxo elétrico normal

à superfície sobre uma superfície fechada iguala-se à integral da densidade de carga
elétrica, ρ, no volume interno à superfície. Matematicamente ela é expressa como:
D.ds = ρ .dv

S V
(8.112)
Ela ainda pode ser expressa na forma equivalente diferencial dada em (8.113), que é
uma das equações de Maxwell de eletromagnetismo:
∇.D = ρ
(8.113)
Em semicondutores, o interesse maior é pelo campo elétrico e não pelo vetor de fluxo
elétrico. Desta forma, é conveniente substituir o vetor D pelo campo vetor de campo
elétrico, de acordo com a relação (8.114), válido para meios isotrópicos com constante
dielétrica εs:
D = εs. ∈

(8.114)
Efetuando esta substituição em (8.113) resulta:
ρ
∇. ∈= (8.115)
εs

Lembrando agora que por definição de potencial elétrico, V, este relaciona-se com o
campo elétrico pela relação abaixo:
∈= −∇V

(8.116)
Substituindo (8.116) em (8.115) obtemos:
ρ
∇ 2V = − (8.117)
εs
A relação (8.117) é chamada de equação de Poisson. Esta relação é equivalente à

equação diferencial da lei de Gauss e ela pode ser usada para determinar o campo
elétrico e o potencial elétrico versus posições x, y e z, se a distribuição de densidade
de cargas for conhecida.
8.8.5 Exemplos de resolução de Problemas
Com o intuito de facilitar a absorção dos conceitos apresentados neste item a

ganhar familiaridade na resolução de problemas de semicondutores, apresentaremos
neste item 2 problemas e suas soluções:

a) Problema no 1:
Seja um semicondutor fino de Si, tipo n com dopagem uniforme de doadores igual
a 1015 cm-3 e temperatura de 300 K. No instante t=0, uma fonte de luz é ligada e isto
resulta na geração de 1017 pares de elétron-lacunas cm-3s-1, uniformemente ao longo
de todo semicondutor. Assumindo que o material tenha tempo de vida de minoritários
de 10-6 s, determine a função ∆pn(t) para t>0.
Este é um problema típico para ser resolvido pela equação de difusão de

portadores minoritários. Antes de usar esta equação, no entanto, devemos verificar se
as premissas adotadas para a mesma sejam satisfeitas, ou seja:
• O problema limita-se a portadores minoritários.
• A concentração de portadores de equilíbrio é constante. Isto é satisfeito dado que
a concentração de dopantes é constante.
• O termo “outros” na equação limita-se ao processo de geração por luz. O problema
não cita outras fontes.
• O campo elétrico é nulo.
• Falta ver se a condição de baixo nível de injeção é satisfeita. Devemos assumir
esta condição a priori e verificar se está correta após termos a solução
determinada.
Agora, antes de escrever a equação (8.111), devemos verificar as possíveis
simplificações que podem ser aplicadas. Como o enunciado afirma que a geração de
pares elétrons-lacunas é uniforme ao longo de todo semicondutor, teremos que
∆pn(x,y,z) será também uniforme. Como estamos interessados na solução
unidimensional, usaremos então que ∆pn(x) é constante. Como resultado temos que:
∂ 2 ∆n p
Dn . =0
∂x 2
Introduzindo esta simplificação na relação (8.111), temos:
∂∆pn ∆p
= − n + GL
∂t τp
A solução genérica desta equação diferencial é:

−t τ p
∆pn (t ) = G L .τ p + A.e
Como condição de contorno temos que no instante t=0, ∆pn(0)=0. Esta condição
determina o valor de A como sendo: A = -GL.τp. Com este valor de A, podemos
escrever a solução como sendo:
−t τ p
∆p n (t ) = G L .τ p (1 − e )
A Fig. 8.35 mostra o gráfico da solução, ou seja, ao ligarmos a fonte de luz resulta um
aumento exponencial do excesso de portadores, sendo que o mesmo satura após um
certo intervalo de tempo (algumas vezes a constante de tempo de vida) num valor
dado pelo produto GL.τp. Falta verificar se a solução pode ser aceita como correta, ou
seja, se realmente a condição de baixo nível de injeção é satisfeita. Efetuando as
contas obtém-se GL.τp =1017 x 10-6 = 1011 cm-3. Este resultado indica que o excesso

de portadores minoritários é sempre muito menor que a concentração de portadores
majoritários, e portanto, a condição de baixo nível de injeção é satisfeita e portanto a
solução obtida é correta.
Fig. 8.35 Solução do problema no 1, mostrando a variação do excesso de portadores

gerados versus tempo, após ligar uma fonte de luz.
b) Problema no 2:
Num semicondutor de Si semi-infinito, com dopagem tipo n uniforme com
ND=1015 cm-3, incide-se luz com absorção apenas na sua superfície (Fig. 8.36a), tal
que ∆pn(x=0) = ∆pn0 = 1010 cm-3. Determine a função ∆pn(x).
Novamente, trata-se de problema típico para ser resolvido pela equação de
difusão de portadores minoritários. Inicialmente chequemos se as premissas para a
equação são satisfeitas:
• É um problema unidimensional.
• É restrito a portadores minoritários.
• Não há “outros” processos de transporte e de geração e recombinação, além da
geração por luz.
• É satisfeita a condição de baixo nível de injeção, tendo em vista que ∆pn,MAX = 1010
cm-3, o que é muito menor que nn0 = 1015 cm-3.
• Falta verificar se o campo elétrico é nulo. Temos um aumento na concentração de
portadores na superfície, porém satisfazendo a condição de baixo nível de injeção,
ou seja, temos pn(x)<<nn0. Assim, considerando a expressão de densidade de
carga, resulta: ρ = q.(p – n + ND) ≅ 0. Substituindo este valor de densidade de
carga na expressão (8.115), resulta um campo elétrico nulo para qualquer posição
x.
Podemos assim concluir que a equação de difusão de portadores minoritários é valida

e que deve ser resolvida. O próximo passo é verificar as possíveis simplificações que
se aplicam no problema. Podemos adotar a condição de estado estacionário, tendo
em vista que o problema não mencionou nada sobre o tempo, indicando tratar-se de
uma situação estacionária. Além disto podemos adotar GL = 0 para x > 0, tendo em
vista que há absorção de luz apenas na superfície do semicondutor. Desta forma,
para x > 0, podemos reescrever a equação (8.111) na seguinte forma:
∂ 2 ∆p n ∆pn
0 = Dp . −
∂x 2 τp

Como solução geral desta equação diferencial temos:
− x Lp
∆p n ( x ) = A.e + B.e
x Lp
Onde L p = D p .τ p . As constantes A e B devem ser determinadas a partir das

seguintes condições de contorno:
• ∆pn(x=0+) = ∆pn(x=0) = ∆pn0 = 1010 cm-3
• ∆pn(x=∞) = 0
Estas condições de contorno resultam em:
• B=0
• A = ∆pn0
A solução do problema é portanto:
− x Lp
∆p n ( x ) = ∆pn 0 .e
O gráfico da solução é mostrado na Fig. 8.36b. Este exemplo mostra que, se tivermos
uma fonte pontual de excesso de portadores em x = 0, teremos um decaimento
exponencial do excesso de portadores com a distância, com comprimento
característico de decaimento dado por Lp, como resultado dos processos de difusão e
de recombinação deste excesso de portadores.
Fig. 8.36 a) Ilustração do enunciado do problema no 2 e b) o gráfico da solução do

problema, com a variação do excesso de portadores versus distância a partir da
superfície do semicondutor.
8.9 Conceitos Complementares
Apresentaremos neste item 3 conceitos complementares relacionados ao

estado do semicondutor, ou seja, o significado do conceito de comprimento de
difusão, determinação da corrente de difusão de minoritários a partir das soluções da
distribuição do excesso de minoritários e o conceito de níveis de energia de quase-
Fermi.

i) Comprimento de Difusão
É bem comum encontrarmos uma situação similar ao do problema no 2 do item

anterior, ou seja, a injeção de excesso de portadores minoritários em posição definida
como x = 0, a difusão dos mesmos para a região de x > 0 e sua recombinação
concomitante, resultando numa solução com decaimento exponencial em x com
comprimento característico dado por Lp. Este comprimento característico de
decaimento é chamado de comprimento de difusão de minoritários, e dados por:
L p ≡ D p .τ p para lacunas (8.118)
Ln ≡ Dn .τ n para elétrons (8.119)
Fisicamente, o comprimento de difusão de portadores minoritários representa a

distância média que portadores minoritários conseguem difundir-se num mar de
majoritários, até serem aniquilados por processo de recombinação térmica.
Por definição de posição média de excesso de portadores (lacunas como

exemplo) temos a relação:
∞
x.∆pn ( x ).dx
< x >= 0
∞ (8.120)
∆pn ( x ).dx
0
Substituindo a solução do problema no 2 na relação (8.118) obtém-se também o

comprimento de difusão Lp, de acordo com a interpretação física dada acima. Uma
analogia, embora tétrica, muitas vezes apresentada, é a seguinte: suponha uma
boiada tentando atravessar um rio no pantanal cheio de piranhas. Nesta situação
observa-se uma redução gradual no número de bois com a distância da margem
inicial do rio. A distância média que os bois conseguem sobreviver no rio seria uma
analogia do comprimento de difusão minoritários, dos portadores minoritários
difundindo-se num mar de portadores majoritários.
Como indicação da ordem de grandeza de comprimentos de difusão de

minoritários temos valores típicos de 10 a 1000 µm. Como exemplo, consideremos um
material tipo n com ND = 1015 cm-3 e tempo de vida τp = 1 µs. À dopagem dada,
corresponde uma mobilidade de lacunas de 458 cm2/V.s (ver Fig. 8.22), e
correspondentemente, uma constante de difusão dado por Dp = 0.0259 x 458 cm2/s
(relação 8.82). Substituindo estes valores em (8.118) resulta Lp = 35 µm.
ii) Corrente de Difusão de Portadores Minoritários
Como citado acima, é muito comum ter-se uma distribuição de excesso de

portadores minoritários como dado na solução do problema no 2 do item anterior. Um
exemplo prático onde ocorre tal situação é nas regiões neutras de um diodo pn, a
partir das bordas das regiões de depleção internas da junção, como mostrado no lado
p do diodo da Fig. 8.37. O entendimento mais detalhado do diodo pn será
apresentado no capítulo 10. Por ora iremos aceitar os seguintes resultados:

• O diodo apresenta uma região interna, chamada de depleção, com campo elétrico
e potencial interno
• As regiões fora da região de depleção continuam neutras, ou seja com a
densidade de cargas total nula.
• Pela polarização direta do diodo, serão injetados portadores minoritários na região
p, oriundos do lado n.
• É aceita a seguinte condição de contorno para o excesso de portadores
minoritários em x =0 (borda da região de depleção no lado p), dado pela chamada
“lei do diodo”:
∆n p (0) = n p 0 (e q.Va kT − 1) (8.121)
onde va é a tensão direta aplicada no diodo.
• Como condição de contorno para x = ∞, tem-se ∆np(∞) = 0.
Com as condições de contorno dados acima e a solução do problema no 2, resulta a
seguinte distribuição de portadores minoritários na região p, a partir da borda da
região de depleção:
∆n p ( x ) = n p 0 (e q.Va kT
− 1).e − x Ln (8.122)
Fig. 8.37 a) Ilustração das regiões de um diodo n+p, com uma região de depleção
interna e regiões neutras a partir das bordas da primeira e b) distribuição do excesso
de portadores minoritários no lado p.
Dada a distribuição de portadores minoritários acima, podemos determinar a corrente

de difusão dos mesmos pela relação (8.68). Fazendo a substituição de (8.122) em
(8.68) e efetuando o cálculo, obtém-se:
dn p q. Dn q.Va
J n (0) = q. Dn . = (e kT
− 1) (8.123)
dx x =0
Ln
O resultado da expressão (8.123) é parte da expressão da corrente de um diodo,

como será mostrado em maior detalhe no capítulo 10. O exposto acima visa
sobretudo, mostrar a importância e utilidade do conhecimento da resolução da
equação de difusão de minoritários para a determinação do estado do semicondutor

para sua posterior utilização em terminação do funcionamento de dispositivos, como
por exemplo a corrente de um diodo.
iii) Níveis de Quase-Fermi
Foi exposto anteriormente que as funções estatísticas, de distribuição de

elétrons nos estados quânticos, só se aplicam em casos de equilíbrio térmico, e como
conseqüência, níveis de Fermi só tem sentido quando o material estiver em equilíbrio
térmico. Assim, como na maioria das aplicações de dispositivos semicondutores,
estes encontram-se em condições fora de equilíbrio, não será permitido usar o nível
de Fermi como referência para as funções estatísticas. Para contornar este problema,
define-se níveis de quase-Fermi, um para cada tipo de portador. Os níveis de quase-
Fermi são definidos como níveis tais que, substituindo o nível de Fermi nas
expressões de Boltzmann, estas relacionam corretamente as concentração de
elétrons e de lacunas, estando o material fora de equilíbrio térmico. Ou seja,
conhecendo-se as concentrações de elétrons e lacunas podemos determinar os níveis
de quase-Fermi. A Fig. 8.38 apresenta diagramas de bandas a) de um semicondutor
em equilíbrio e b) de um semicondutor fora de equilíbrio, com indicação dos níveis de
quase-Fermi de elétrons, FN, e de lacunas, FP. As expressões (8.124) e (8.125)
repetem as expressões de Boltzmann válidas em condições de equilíbrio, enquanto
que as expressões (8.126) e (8.127) são as expressões de Boltzmann, válidas fora da
condição de equilíbrio, usando as definições dos níveis de quase-Fermi.
Fig. 8.38 Exemplos de uso de níveis de Fermi e de quase-Fermi em diagramas de

bandas de semicondutor tipo n, a) em equilíbrio térmico e b) em condição fora de
equilíbrio térmico.
( EF − Ei )
n = ni .e kT (8.124)
( Ei − E F )
p = ni .e kT (8.125)
( FN − Ei )
n = ni .e kT (8.126)
( Ei − FP )
p = ni . e kT (8.127)
A partir das expressões (8.126) e (8.127) podemos determinar os níveis de quase-

Fermi de elétrons e de lacunas como sendo:
n
FN ≡ Ei + kT . ln (8.128)
ni

p
FP ≡ Ei − kT . ln (8.129)
ni
Quando um sistema semicondutor retornar à sua condição de equilíbrio, tem-se

que ambos os níveis de quase-Fermi retornarão ao nível de Fermi. Comparando os
diagramas de bandas da Fig. 8.38, pode-se concluir que o semicondutor com
diagrama da Fig. 8.38b encontra-se em condição de baixo nível de injeção. Esta
conclusão deve-se ao fato do nível de quase-Fermi dos majoritários coincidir com o
nível de Fermi de equilíbrio e que a distância (FN – Ei) continuar relativamente maior
que a distância (Ei – FP). Deste último fato tem-se que a concentração dos portadores
minoritários continua bem menor que a concentração dos portadores majoritários.
Tendo apresentado o conceito básico dos níveis de quase-Fermi podemos

discutir algumas conseqüências resultantes da sua definição:
a) Também já foi apresentado anteriormente que o produto pn iguala-se a ni2 apenas

quando o semicondutor estiver em equilíbrio térmico. Agora, com a definição dos
níveis de quase-Fermi podemos estabelecer uma relação válida genericamente.
Efetuando o produto pn pelas expressões (8.126) e (8.127) obtém-se:
pn = ni2 .e ( FN − FP ) kT (8.130)
b) Novas expressões de densidade de corrente de elétrons e de lacunas podem ser

desenvolvidas a partir das definições dos níveis de quase-Fermi. Temos a corrente de
lacunas dada pela expressão (8.71):
J P = q.µ P . p. ∈ −q.DP .∇p (8.131)
O gradiente da concentração de lacunas pode ser obtido a partir de (8.127), resultado

em:
ni ( Ei − FP ) kT p
∇p = .e .(∇Ei − ∇FP ) = .(∇Ei − ∇FP ) (8.132)
kT kT
Da relação (8.64), na sua forma genérica, temos que:
1
∈= .∇Ei (8.133)
q
Substituindo (8.133) em (8.132) resulta:
q. p p
∇p = .∈− .∇FF (8.134)
kT kT
Substituindo agora (8.134) em (8.131) temos:
q.D p q.D p
J p = q.( µ p − ). p. ∈ + . p.∇FP (8.135)
kT kT

Temos da relação de Einstein (8.82) que:
q.D p
= µp (8.136)
kT
Pela substituição de (8.136) em (8.135) temos:
J p = µ p . p.∇FP (8.137)
De forma análoga, deduz-se relação similar para densidade de corrente de

elétrons, dada por:
J n = µ n .n.∇FN (8.138)
As relações (8.137) e (8.138) mostram que corrente líquida de lacunas ou de

elétrons existe apenas quando houver um gradiente no nível de quase-Fermi de
lacunas ou de elétrons, respectivamente. Como gradientes dos níveis de quase-Fermi
existem apenas para o semicondutor fora do equilíbrio térmico, existe corrente líquida
de portadores apenas neste caso. Inversamente, podemos concluir que um
semicondutor em equilíbrio térmico não pode ter corrente líquida de lacunas e/ou de
elétrons.
c) Exemplo de aplicação dos níveis de quase-Fermi ao problema no 2 do item 8.8.5.

Tínhamos como solução do problema as seguintes concentrações dos portadores:
− x Lp
p n = pn 0 + ∆p n ( x ) = pn 0 + ∆pn 0 .e
n n = n n 0 + ∆n n ( x ) ≅ n n 0
onde tínhamos: nn0 = 1015 cm-3, pn0 = 105 cm-3 e ∆pn0 = 1010 cm-3.
A partir destas distribuições de portadores e das relações anteriores relacionadas aos

níveis de quase-Fermi podemos realizar as seguintes análises:
c1) Estabelecer relações para os níveis de quase-Fermi:
Os níveis de quase-Fermi podem ser determinados diretamente das relações (8.128)

e (8.129). Desta forma, com base nas distribuições de portadores acima, obtemos:
n n
FN ≡ Ei + kT . ln ≅ Ei + kT . ln n 0 = E F
ni ni
∆p

p p −x L
FP ≡ E i − kT . ln = Ei − kT . ln n 0 + n 0 .e p

ni ni ni

No intervalo próximo à origem do eixo x, temos que ∆pn(x) >> pn0. Enquanto for válida
esta desigualdade podemos aproximar a expressão do nível de quase-Fermi de
lacunas como:
∆p n 0 − x L p ∆p

x
FP ≅ E i − kT . ln .e = E i − kT . ln n 0 + kT .

ni ni Lp
Esta relação mostra que, próximo à origem, o nível de quase-Fermi de lacunas varia
linearmente com a distância.
c2) Desenhar os diagramas de banda com base nos níveis de Fermi e de quase-Fermi
a) em condição de equilíbrio e b) for a de equilíbrio, sob iluminação:
Com base nos dados do problema no 2 e nas expressões dos níveis de quase-Fermi
estabelecidos acima, podemos calcular os seguintes dados relativos aos diagramas
de bandas:
Calculando o nível de quase-Fermi FP em x = 0, obtemos: FP = Ei. Para x > 0 mas

próximo à origem foi mostrado que FP aumenta linearmente com x. No caso de x
muito elevado (x = ∞) obtemos do cálculo de FP:
∆p

p −∞ L p
FP = E i − kT . ln n 0 + n 0 .e p ≅ E i − kT . ln n 0 = E F

ni ni ni
Com estes dados podemos desenhar os diagramas de bandas em equilíbrio e no caso

fora de equilíbrio, sob iluminação, como mostrado na Fig. 8.39.
Fig. 8.39 Diagramas de banda do Si relativo ao problema no 2 do texto, a) em

condição de equilíbrio e b) em condição fora de equilíbrio, sob iluminação constante
da sua superfície.
c3) Análise sobre densidades de corrente em regime estacionário:
Vemos da Fig. 8.39b e da análise acima que o nível de quase-Fermi de lacunas varia
próximo à superfície do Si iluminado. Como FP não é constante, temos da relação
(8.137) que existe corrente líquida de lacunas no sentido positivo, ou seja, partindo da
superfície. Para x muito elevado no entanto, o nível de quase-Fermi tende ao nível de
Fermi de equilíbrio, com gradiente nulo. Assim devemos nos perguntar se isto
resultará num acúmulo de lacunas em x = ∞. Para responder a esta questão, vejamos
primeiramente o que acontece com a corrente líquida de elétrons. Da relação (8.138)
podemos calcular esta densidade de corrente. Como o nível de quase-Femi de

elétrons, FN, é aproximadamente constante, seu gradiente é aproximadamente nulo.
Acontece que neste caso o gradiente, mesmo quase nulo, é multiplicado pela
concentração dos portadores majoritários, que é muito alta. O produto destes dois
fatores pode resultar num valor finito não nulo. Na verdade devemos ter uma
densidade de corrente de elétrons de igual valor ao da densidade de corrente de
lacunas e de sentido oposto, tal que as duas correntes se cancelem:
J ( x) = J p ( x) + J n ( x) = 0
Apenas nestas condições podemos estar em condições estacionárias. O acúmulo

contínuo e crescente de cargas numa região do semicondutor não corresponde a uma
condição de regime estacionário. Portanto, teremos um fluxo igual de elétrons e de
lacunas a partir da superfície, sendo que os mesmos são gradualmente reduzidos
pelo processo de recombinação, até alcançarem concentrações iguais aos seus
valores de equilíbrio e ambos fluxos de corrente se anularem.
8.10 Caracterização de Semicondutores.
No capítulo 5 citamos várias medidas de caracterização de semicondutores

usadas para qualificar os cristais sintetizados. Agora, após estudar os tópicos dos
itens precedentes do presente capítulo, o leitor está apto a entender várias destas
técnicas de caracterização. Incluem-se entre as propriedades mais importantes dos
semicondutores, que devem ser caracterizadas, as seguintes: tipo de condutividade,
concentração dos portadores em equilíbrio, mobilidade dos portadores, massa efetiva
dos portadores, largura da banda proibida, níveis e densidades de estados dentro da
banda proibida, tempo de vida dos portadores. Descrevemos abaixo algumas das
técnicas usadas para medir tais propriedades dos semicondutores.
a) Medida de Ponta Quente:

Esta técnica permite determinar o tipo de condutividade do semicondutor e já foi
descrito neste capítulo, no item 8.7.2.
b) Medida de Efeito Hall:

Esta medida já foi discutida resumidamente no capítulo 2, item 2.1 e será apresentada
em maior detalhe em seguida. Esta medida fornece as seguintes propriedades do
semicondutor: tipo de portador majoritário, concentração do portador majoritário e a
mobilidade do mesmo. O efeito Hall foi descoberto em 1879 por Edwin Hall e baseia-
se na medida esquematizada na Fig. 8.40. Uma fonte de corrente faz passar corrente,
por exemplo, na direção x. Sendo o material do tipo p, esta corrente será
essencialmente composta por fluxo de lacunas. O campo magnético aplicado, por
exemplo na direção z, produz uma força de Lorentz na direção y dada por:
F = q( v xB ) (8.139)
Como os vetores do campo magnético e da velocidade dos portadores são

perpendiculares entre si por construção, o módulo do produto vetorial da relação
(8.139) é dado pelo produto do módulo dos mesmos:
F = q.v.B (8.140)

Fig. 8.40 Ilustração esquemática da medida de efeito Hall de uma amostra tipo p. Uma
corrente elétrica é aplicada na direção x e um campo magnético é aplicado na direção
z, resultando no aparecimento da tensão Hall entre 2 terminais entre as faces opostas
na direção y.
A força de Lorentz causa o desvio das lacunas na direção perpendicular ao plano do

campo magnético com a velocidade e no sentido de y negativo na Fig. 8.40. Este
desvio causa um acúmulo de cargas positivas na face inferior da amostra e de carga
negativa na face oposta. Estas cargas opostas armazenadas nas duas faces superior
e inferior do bloco semicondutor produz o aparecimento de um campo elétrico,
causando uma força elétrica sobre as lacunas no sentido oposto ao do produzido pelo
campo magnético. Em regime estacionário as duas forças se igualam em módulo,
fazendo as lacunas fluir no plano horizontal, sem desvio na vertical. Impondo assim a
força na direção y igual a zero, resulta:
Fy = q(∈y + v. B ) = 0 (8.141)
∈y = − B.v (8.142)
O campo elétrico constante em y resulta na tensão Hall dada por:
W
VH = − ∈y .dy = W . B.v (8.143)
0
onde W é a largura da amostra de semicondutor na direção y.

A velocidade v de deriva das lacunas pode ser obtida a partir da expressão da
corrente de deriva:
I = q.W .t. p.v (8.144)
onde t é a espessura da amostra de semicondutor na direção z.
Substituindo a velocidade v, obtida a partir de (8.144) em (8.143) resulta:

B.I
VH = (8.145)
q. p.t
Conhecendo-se o campo magnético e a corrente elétrica aplicados, bem como as

dimensões W e t da amostra, a relação (8.145) permite determinar a concentração p a
partir da medida de VH. O sinal positivo ou negativo da tensão Hall indica o material
ser do tipo p ou n respectivamente.
A corrente elétrica passando pelo semicondutor causa o aparecimento de uma

queda de tensão ôhmica, Vρ, medidos em dois terminais na superfície do
semicondutor como indicado na Fig. 8.40. A partir desta medida podemos determinar
a resistividade do material:
S
Vρ = ρ . .I (8.146)
W .t
onde S é a distância entre os 2 contatos da medida Vρ.

A partir da relação (8.53) e das relações (8.145) e (8.146) acima, obtemos a
expressão que permite determinar a mobilidade das lacunas:
1 1 S V
µp = = . . H (8.147)
q.ρ . p B W Vρ
Para material tipo n obtém-se expressões totalmente análogas, com a diferença que a
tensão Hall será de sinal oposto.
c) Medida de Absorção de Ressonância Ciclotrônica:
Esta medida permite determinar a massa efetiva dos portadores, como já descrito
de forma geral na capítulo 2, item 2.1. Sugerimos que o leitor reveja esta descrição
geral dada, para maior compreensão das informações a seguir. A Fig. 8.41 ilustra um
esquema da montagem experimental da medida. O campo magnético fixo produz um
movimento oscilatório circular do elétron, tal que a força magnética seja igual à força
centrífuga:
m * .v 2
q.v.B = (8.148)
R
onde R é o raio do círculo descrito pelo elétron.

Fig. 8.41 Esquema da montagem experimental da medida de ressonância ciclotrônica.
O sinal de microondas sai do gerador, entra na porta 1 do circular e sai pela porta 2,
atravessa a amostra, reflete no espelho, atravessa novamente a amostra, entra pela
porta 2 do circulador e sai pela porta 3, chegando no receptor.
Como a freqüência, f, de oscilação é dada pela razão entre a velocidade tangencial e

o perímetro do círculo descrito pelo elétron, resulta:
v q. B
ω = 2.π . f = = (8.149)
R m*
onde ω é a freqüência angular.
Quando a freqüência do sinal de microondas coincidir com a freqüência de

oscilação magnética do elétron, temos o caso de ressonância e o elétron nestas
condições consegue absorver mais energia das duas fontes. Nestas condições, o
receptor detecta um sinal menor de microondas que passa pela amostra, é refletido no
espelho e retorna. A medida é realizada mantendo fixa a freqüência do sinal de
microondas e variando-se gradualmente o valor do campo magnético. No caso da
absorção do sinal pela ressonância ciclotrônica, obtém-se a massa efetiva da partícula
a partir da relação (8.149), dada por:
q.B
m* = (8.150)
ωc
onde ωc é a freqüência angular do sinal de microondas.

A Fig. 8.42 apresenta um espectro de absorção do sinal de microondas versus valor
do campo magnético aplicado, para uma amostra de Ge. O espectro mostra 4 picos
de absorção, que correspondem a 2 tipos de lacunas na banda de valência e a 2 tipos
de elétrons na banda de condução, cada qual correspondendo ao pico, de máximo ou
de mínimo, de uma curva ou região de curva energia versus vetor de onda do seu

diagrama de bandas completo (Fig. 7.12). Esta medida experimental constitui um
importante instrumento para confirmar informações dos diagramas de bandas obtidos
por cálculos teóricos de mecânica quântica. Além da determinação da massa efetiva
dos portadores, que corresponde ao inverso da derivada segunda da curva E x k do
diagrama de bandas, tem-se informação sobre a densidade de portadores pela altura
do pico da absorção do espectro. A largura dos picos de absorção apresenta relação
com o tempo entre colisões. Se não houvesse colisões, o pico de absorção seria
muito estreito, conforme a relação (8.150). Para reduzir o número de colisões dentro
do período de um ciclo, deve-se escolher um período de ciclo curto, ou seja, uma
freqüência de sinal de RF alto, na faixa de microondas, bem como reduzir a
temperatura da amostra. Pela redução da temperatura reduzimos a vibração dos
átomos da rede cristalina e assim a freqüência de colisões.
Fig. 8.42 Espectro de absorção versus valor do campo magnético na medida de

ressonância ciclotrônica de uma amostra de Ge.
d) Medida de 4 Pontas:
Por medida V – I de 4 pontas podemos determinar a resistividade do material,

como apresentado no item 8.7.1. Em seguida, podemos determinar a dopagem do
semicondutor pela relação (8.53) ou (8.54), levando em conta a dependência da
mobilidade dos portadores com o nível da dopagem conforme mostrado na Fig. 8.22.
Um procedimento alternativo, equivalente e mais simples é obter a dopagem
diretamente pelo uso da Fig. 8.24.
e) Medida da Condutividade versus Temperatura
Esta medida permite determinar o valor da banda proibida, EG, do

semicondutor. A condutividade é dada pelo inverso da expressão da resistividade
(8.52), ou seja:
σ = q.( µ n .n + µ p . p ) (8.151)
Como as concentrações de portadores varia com a temperatura, resulta uma

correspondente variação na condutividade. A Fig. 8.15, apresentada no item 8.5,
mostra a variação da concentração de elétrons em material tipo n com a temperatura.
Esta variação da concentração de portadores explica em grande parte a variação da
condutividade com a temperatura como a apresentada na Fig. 8.43. Para baixas
temperaturas predomina o efeito do congelamento dos portadores. Na faixa

intermediária de temperatura, chamada de faixa extrínseca de temperatura, todos os
dopantes estão eletricamente ativados, com a concentração dos portadores
majoritários aproximadamente igual à concentração dos dopantes. Nesta faixa no
entanto, observa-se uma redução da condutividade, similar ao que ocorre nos metais,
devido à redução da mobilidade dos portadores com a temperatura. Agora, ao
aumentarmos a temperatura acima da faixa extrínseca, temos que a concentração
intrínseca de portadores torna-se considerável, tornando-se mesmo maior que o nível
da dopagem, como ilustrado na Fig. 8.15. Nesta faixa de temperatura, o semicondutor
torna-se intrínseco e temos que:
Fig. 8.43 Curva típica da condutividade de semicondutor extrínseco versus inverso da

temperatura, em escala log – linear.
p ≈ n ≈ ni = f (T )
Das considerações do item 8.5, temos que:
ni = A.( µ p + µ n )(T ) 3 2 .e − EG 2 kT
(8.152)
onde A é uma constante.

Como a variação exponencial com temperatura é muito maior que a variação
polinomial da temperatura na expressão (8.152), teremos uma variação da
condutividade aproximadamente exponencial com a temperatura, na faixa de alta
temperatura (intrínseca). Desta forma temos que a inclinação da curva da
condutividade nesta faixa de temperatura é dada por:
d (ln σ ) E
=− G (8.153)
d (1 T ) 2k
A relação (8.153) mostra que a inclinação da curva de condutividade com a

temperatura fornece diretamente o valor da banda proibida do semicondutor.
e) Medida de Absorção Óptica:
A medida de absorção óptica é outra medida que permite determinar o valor da

banda proibida do semicondutor. Nesta medida, utiliza-se amostra bem fina de
semicondutor para permitir a transmissão de luz através da mesma, como indicado na

Fig. 8.44a. Uma fonte de luz monocromática, de freqüência variável incide sobre o
semicondutor, alinhado com um fotodetetor no outro lado da mesma. Para freqüências
de luz com energia menor que o valor da banda proibida, o semicondutor é
transparente e o detetor indica alta fotocorrente, como indicado na Fig. 8.44b.
Aumentando-se a freqüência da luz o semicondutor torna-se opaco a partir de certo
valor. A freqüência limite para o início da absorção da radiação pelo semicondutor
está relacionada com o valor de EG como segue:
h. f = EG (8.154)
Fig. 8.44 a) Esquema da montagem experimental da medida absorção ou transmissão

de luz pelo semicondutor; b) Resultado de medida de transmissão de luz através de
um semicondutor.
Assim, a curva de absorção obtida fornece diretamente o valor de EG.
Esta medida aplica-se muito bem a semicondutor que apresenta estrutura de

banda do tipo direto, como ilustrado na Fig. 8.45a. Por outro lado, para semicondutor
com diagrama de banda do tipo indireto, como ilustrado na Fig. 8.45b, a transição do
elétron, da banda de valência para a banda de condução, é bem menos provável de
ocorrer como já discutido no item 8.7.5. Como conseqüência, em semicondutor com
estrutura de bandas do tipo indireta, a transição entre região de transparência e a
região com absorção é bem mais gradual, tornando-se difícil determinar a freqüência
limite e portanto a largura da banda proibida.
f) Medida de Fotoluminescência:
A medida de fotoluminescência fornece os níveis de energia de estados ou

armadilhas de elétrons dentro da banda proibida. Nesta medida, o semicondutor é
excitado por meio de uma fonte de laser com freqüência de luz com energia maior que
o valor de EG. A excitação provoca a transição de elétrons da banda de valência para
os vários estados disponíveis dentro da banda proibida, bem como para a banda de
condução. Em seguida, os elétrons excitados tendem a decair para seus estados

fundamentais, emitindo fótons com energia dada pela diferença entre a energia do
estado e a energia do topo da banda de valência, como ilustrado na Fig. 8.46.
Medindo-se o espectro de radiação emitida pelo semicondutor excitado, obtém-se
uma leitura direta dos estados ou armadilhas presentes dentro da banda proibida.
Fig. 8.45 Ilustração de detalhe do processo de absorção de fóton por elétron em

semicondutor com diagrama de banda do tipo a) direto e b) indireto.
Fig. 8.46 Ilustração dos diversos processos radiativos em semicondutor excitado por
luz, em medida de fotoluminescência.
g) Medida de Fotocondutividade:
A medida de fotocondutividade é apropriada para a determinação do tempo de

vida dos portadores. Uma fonte de luz, com comprimento de onda apropriada, incide
sobre o semicondutor, pelo qual é passado uma dada
corrente elétrica, como mostrado na Fig. 8.47a. A luz incidente aumenta a
concentração dos portadores e como conseqüência, a condutividade do material, ou a
corrente passando pelo circuito. Ao desligar-se a fonte de luz, a condutividade do
material, ou a corrente elétrica pelo circuito, decai gradualmente (Fig. 8.47b), na
mesma taxa da redução da concentração dos portadores do semicondutor. A taxa de
redução dos portadores é diretamente relacionada com o tempo de vida dos

portadores, como discutido no item 8.8. Desta forma, o tempo de vida pode ser
determinado a partir da taxa da redução da corrente elétrica após o desligamento da
fonte de luz.
Fig. 8.47 a) Esquema do experimento de fotocondução em semicondutor; b) curva da

corrente, ilustrando o decaimento quando a fonte de luz é desligada.
No caso de um material semicondutor de um dado tipo, sem estrutura especial

para separar os portadores minoritários dos majoritários, há necessidade de uma
fonte de luz de alta intensidade para que tenhamos uma condição de alta injeção. Isto
é necessário para que a variação da corrente seja significativa. No caso de condição
de baixa injeção teremos variação significativa apenas na concentração dos
portadores minoritários. Para detectar esta variação devemos dispor de estrutura
especial que permita separar os portadores minoritários dos majoritários

Questões
8.1 A que principalmente devemos o sucesso dos semicondutores?

8.2 Dê exemplos de semicondutores compostos III-V, sendo 2 binários e 2 ternários.
8.3 Compare o "bandgap" entre o GaAs, InP, AlGaAs e InGaAs. Quais entre estes
podem ter o mesmo parâmetro de rede ?
8.4 Explique fisicamente porque o número de portadores minoritários diminui com o
nível de dopagem.
8.5 Defina semicondutor intrínseco e extrínseco.
8.6 Indique a posição aproximada de estados associados às impurezas doadoras e
aceitadoras. Justifique. Porque os representamos por linha tracejada e não contínua ?
8.7 Dado um diagrama de bandas de um semicondutor, com dada densidade de
estados, e a probabilidade de ocupação dada pela função de Fermi. Expresse a
densidade de elétrons e de lacunas em função destas relações, justificando os limites
de integração.
8.8 Qual a motivação para usarmos a estatística de Boltzmann ao invés da de Fermi?
Qual a definição de semicondutor degenerado e não degenerado ?
8.9 Demonstre a partir das relações de Boltzmann que o produto np é igual a ni2 e
qual a relação de ni com o parâmetro EG do semicondutor e a temperatura.
8.10 Dê as relações de concentrações de portadores para materiais tipo n e tipo p não
degenerados.
8.11 A partir das relações de Boltzmann, determine a posição do nível de Fermi
versus nível de dopagem.
8.12 Use o modelo de bandas de energia em semicondutores e ilustre: a) um elétron,
b) uma lacuna, c) posições de doadores, d) posições de aceitadores, e) congelamento
de portadores majoritários nos sítios de doadores ao reduzirmos a temperatura em
direção a 0 K, f) idem para aceitadores, g) a distribuição de portadores em energia na
respectiva banda, h) um semicondutor intrínseco, i) um semicondutor tipo n, j) um
semicondutor tipo p, l) um semicondutor degenerado, m) um semicondutor não
degenerado.
8.13. Considere o nível de Fermi em Ec e calcule a probabilidade de ocupação do
estado em Ec + kT.
8.14. Considere um semicondutor não degenerado. Determine o nível de energia nas
bandas de condução e de valência onde o número de elétrons é máxima.
8.15. Considere uma distribuição hipotética de estados nas bandas de condução e de
valência, dados por:
gc(E) = cte = Nc/kT p/ E > Ec
gv(E) = cte = Nv/kT p/ E < Ev
Desenvolva a relação de concentração de portadores nas duas bandas em função do
nível de Fermi.
-3
8.16. Considere um semicondutor uniformemente dopado, NA = 1E15/cm . Qual a
concentração de portadores a 0 K, 300 K e 650 K ? Qual a posição do nível de Fermi
nestas mesmas temperaturas ?
8.17 Como varia o nível de Fermi com a temperatura? Quais as relações que devem
ser usadas para determinarmos o nível de Fermi a uma temperatura qualquer?
8.18 Porque em semicondutores teremos velocidade de deriva dos portadores
proporcional ao campo elétrico e não uma aceleração dos portadores proporcional ao
campo elétrico?
8.19 Sendo a mobilidade dada por: µ = q.tcol/(2.m*). Quais as dependências físicas da
mobilidade?

8.20 Quais os dois tipos mais importantes de espalhamento de portadores em
semicondutores?
8.21 Como varia a mobilidade com as temperatura? Explique qualitativamente por
quê?
8.22 Como varia a mobilidade com as dopagem? Explique qualitativamente por quê?
8.23 Explique qualitativamente porque o tempo médio entre espalhamento por
impurezas aumenta com a temperatura.
8.24 Qual a razão entre a mobilidade eletrônica em Ge, Si e GaAs ?
8.25 Escreva a expressão da densidade de corrente de deriva. E da resistividade do
semicondutor.
8.26 Qual a definição de resistência de folha? Calcule a resistência de uma camada
semicondutora de 100 µm de comprimento e de 20 µm de largura, tendo como
resistência de folha 20 Ω/ .
8.27 Desenhe um diagrama de bandas de um semicondutor em equilíbrio térmico, tipo
n e com dopagem não constante. Abaixo deste, desenhe diagramas de potencial
elétrico e outro de campo elétrico.
8.28 Por que ocorre a difusão de partículas?
8.29 Dê a expressão da corrente de difusão em semicondutor.
8.30 Explique a medida de ponta de prova quente para determinar o tipo de um
semicondutor.
8.31 O que diz a relação de Einstein para semicondutores?
8.32 a) Uma amostra de Si possui dopagem uniforme com ND = 1016 cm-3 e é mantido
à temperatura ambiente. Calcule a resistividade da amostra, usando a relação (8.54).
Compare o resultado com dados da Fig. 8.24.
b) Considere que a amostra do item a) tenha adicionado mais dopantes tipo p, com NA
= 1016 cm-3. Recalcule a resistividade do material (cuidado com os valores das
mobilidades dos portadores a serem usados).
c) Calcule a resistividade de semicondutor intrínseco, sem dopagem. Compare o
resultado com o do item b).
d) Um resistor de Si tipo n, com área de seção em corte de 10-2 cm2 e comprimento de
1 cm, apresenta resistência de 500 Ω. Determine a concentração da dopagem.
8.33 Preencha a tabela abaixo com dados de interpretação do diagrama de bandas da
Fig. P8.33.
Portador Ecinética (eV) Epotencial (eV)
Elétron 1
Elétron 2
Elétron 3
Lacuna 1
Lacuna 2
Lacuna 3

Figura do problema 8.33
8.34 Um dado semicondutor apresenta o diagrama de bandas, em condições de

equilíbrio, dado na Fig. P8.34. Dados EG = 1.12 eV, ni = 1010 cm-3, e kT = 0.0259 eV.
a) Determine n em x = L/4, x = L/2, e x = 3L/4. b) Para que valores de x, se existir,
devemos classificar o semicondutor como degenerado? c) Apresente curvas
qualitativas da variação de n e p versus x. d) Apresente curvas esquemáticas do
potencial elétrico e do campo elétrico dentro do semicondutor. e) Sendo L = 10-2 cm,
determine o valor do campo elétrico em x = L/2.
8.35) Considere um semicondutor com o diagrama de bandas idealizado como na

Fig. P8.35. Sendo dados: EG = 1.12 eV, ni = 1010 cm-3, kT = 25.9 meV, µn = 1345
cm2/V.s, µp = 458 cm2/V.s. a) Esquematize curva de potencial elétrico e do campo
elétrico versus x (adote V = 0, em x = xa). b) Calcule a densidade de corrente elétrica
de deriva de elétrons em x = xa e em x = xb. Qual o sentido destas mesmas correntes?
c) Calcule a densidade de corrente de difusão de elétrons em x = xb e qual o sentido
desta corrente? d) Calcule a densidade de corrente total em x = xb. Explique.

8.36 Descreva o processo de geração e recombinação (G-R) tipo banda a banda. Cite
possíveis fontes de energia envolvidas no processo.
8.37 Descreva o processo de G-R tipo indireto.
8.38 Qual a origem de estados com níveis próximo ao do meio da banda proibida? Por
que estes são os mais efetivos para alterar as taxas de G-R ?
8.39 A densidade NT afeta a densidade de portadores em equilíbrio ? E fora do
equilíbrio ?
8.40 Defina o conceito de baixa injeção.
8.41 Argumente porque a taxa de G-R térmico em baixa injeção, em material tipo p, é
dado por: - Cn x NT x ∆n.
8.42 Qual o efeito do tempo de vida sobre a taxa de G-R térmico? Como define tempo
de vida? Como pode se controlar ou alterar o tempo de vida?
8.43 O que representa a equação da continuidade? Descreva suas componentes.
8.44 Dada a equação de difusão de portadores minoritários, qual a representação de
cada termo ?
8.45 Dada a equação de difusão de portadores minoritários, deduza as simplificações
possíveis nos seguintes casos:
a) estado estacionário
b) ausência de gradiente de portadores minoritários
c) ausência de campo elétrico,
d) ausência de R-G térmico
e) ausência de luz
8.46 Quais as soluções da equação de difusão de portadores minoritários nos
seguintes casos:
a) estado estacionário e ausência de luz
b) ausência de gradiente de portadores minoritários e ausência de luz
c) estado estacionário e ausência de gradiente de portadores minoritários
d) estado estacionário, ausência de R-G e de luz.
8.47 Qual o significado do comprimento de difusão?
8.48 Defina níveis de quase-Fermi.
8.49 Qual a relação entre a densidade de corrente de portadores e o correspondente
nível de quase-Fermi?
8.50 Seja um semicondutor caracterizado pelo diagrama de energia dado na Fig.
P8.50. Seja dado que: EG = 1.12 eV, kT = 25.9 meV, ni = 1010 cm-3, , µn = 1345
cm2/V.s e τn = 10-4 s. a) Desenhe o potencial elétrico e o campo elétrico dentro do
semicondutor versus x. b) Para que valores de x existe neutralidade de cargas (lembre
da equação de Poisson). c) Desenhe a curva de concentração de elétrons versus x,
especificando os valores em x = xa e em x = xc. d) Calcule as densidades de corrente
de elétrons de deriva, de difusão e total em x = xa. Explique suas respostas. e) Um
elétron em x = xb com energia E = EC move-se da sua posição para x = 0, sem perder
sua energia total. Qual será sua energia cinética em x = 0 ? f) Sendo introduzido uma
certa quantidade de excesso de elétrons em x = xc. Este excesso de elétrons irá
difundir-se no semicondutor em direção a x = xb. Sendo xc – xb = 10-3 cm, qual fração
do excesso de elétrons alcançará xb ?
8.51 Uma barra semicondutora semi-infinita, tipo p, é iluminada, como na Fig. P8.51,
gerando GL pares elétron-lacunas uniformemente ao longo de todo seu volume.
Simultaneamente, há um sorvedouro de portadores em x = 0, impondo ∆np(0) = 0 em
x = 0. Assumindo condição de estado estacionário e que ∆np(x) << pp0, determine
∆np(x).
8.52 Considere um material de Si, tipo n, com dopagem uniforme ND = 1014 cm-3, e
com tempo de vida de minoritários τp = 1 µs. A amostra era inicialmente iluminada por
longo período (>>τp) com geração GL = 1016 cm-3 pares elétron-lacunas,
uniformemente em todo o volume do semicondutor. No instante t = 0, a fonte de luz é
desligada. Analise este transiente: a) A condição de baixa injeção é satisfeita durante
todo tempo t > 0 ? Explique. b) Assumindo ∆n(t) = ∆p(t), estabeleça uma relação da
condutividade do material (σ = 1/ρ) em função do tempo.
8.53 Uma amostra de Si tipo n de comprimento L é mantido em condição de estado
estacionário tal que, ∆pn(x=0) = ∆pn0 = 1012 cm-3 e ∆pn(x=L) = 0. O semicondutor é
uniformemente dopado com ND = 1016 cm-3, é mantido à temperatura ambiente de 300
K e não há geração por luz e nem “outros processos” ocorrendo no interior do
semicondutor. a) É satisfeita a condição de baixo nível de injeção? Explique. b) Como
varia n(x) ? c) Resolva p(x). d) Qual a posição do nível de quase-Fermi de lacunas em
x = 0 e em x = L ?

8.54 A condição de equilíbrio e a condição de estado estacionário sob iluminação de
um semicondutor são caracterizadas pelos diagramas de bandas na Fig. P8.54.
Sendo T = 300 K, ni = 1010 cm-3, µn = 1345 cm2/V.s, µp = 458 cm2/V.s, determine: a) As
concentrações de equilíbrio n0 e p0. b) As concentrações n e p nas condições
estacionárias. c) ND. d) Vale a condição de baixa injeção no caso sob iluminação?
Explique. e) Calcule a resistividade do semicondutor em equilíbrio e sob iluminação.
8.55 Uma amostra de Si de comprimento L e dopagem uniforme ND = 1015 cm-3 é
mantida à temperatura ambiente, com perturbação em condição de regime
estacionário, tal que: n ≅ ND, p = nI(1-x/L) + ni2/ND, para 0 ≤ x ≤ L. Como n ≅ ND
podemos assumir que ∈ ≅ 0. Nestas condições, desenhe o diagrama de bandas com
especificação de EC, EV, Ei, FN e FP versus x.
8.56 a) Desenhe o diagrama de bandas de um semicondutor de Si tipo n, de 2 cm de
comprimento, dopado com fósforo e com boro. A amostra apresenta o nível de Fermi
a 4 kT abaixo do nível EC. Considerando como referência de potencial elétrico o nível
EI, indique no diagrama de bandas o potencial elétrico correspondentes aos níveis EC,
EV, ED e EA. Assuma T = 300 K e os níveis ED e EA dados na Tabela 8.3. b) Desenhe o
diagrama de bandas do material com aplicação de uma tensão de 2V.
8.57 Uma amostra de Si tem dopagem tipo n com ND = 1015 cm-3 e está à temperatura
ambiente de 300 K. Calcule a posição do nível de Fermi e as concentrações p e n.
Assumindo que a distribuição de estados na banda de condução seja dada por gcdE =
8 x 1020 (E)0.5dE cm-3, calcule o número de elétrons no intervalo de 1.9 kT e 2.1 kT
acima do mínimo da banda de condução, EC.
8.58 Calcule o nível de Fermi intrínseco de Si, Ge e GaAs.
8.59 Quais os parâmetros mais importantes de caracterização de semicondutores?
8.60 Explique o princípio da medida de ponta quente.
8.61 Explique o princípio da medida de efeito Hall. Que parâmetros ela fornece?
8.62 Explique o princípio da medida de absorção de ressonância ciclotrônica. Que
parâmetro ela fornece?
8.63 Descreva duas técnicas usadas para determinar o band-gap do material.
8.64 Descreva uma técnica usada para determinar os níveis localizados dentro da
banda proibida.
8.65 Descreva a técnica de fotocondutividade. Que parâmetro ela fornece?

Capítulo 4
Junções em Semicondutores
Os dispositivos semicondutores são constituídos por junções de diferentes
tipos, como mostrado na Fig. 9.50, no capítulo anterior. Estas junções, também
chamadas de blocos construtivos de dispositivos, podem ser dos seguintes tipos:
junção pn (tipo homojunção), heterojunção, junção metal-semicondutor e junção
MOS (metal-óxido-semicondutor), sendo esta última, na verdade, formada por
uma junção metal-óxido e uma junção óxido-semicondutor, como ilustrado na Fig.
9.50.
Na homojunção pn temos uma interface de transição, dentro de um mesmo
semicondutor, entre uma região tipo p e outra região tipo n.
Na heterojunção, um material semicondutor é crescido sobre um outro
material semicondutor. Como cada material semicondutor tem uma faixa de
energia proibida característica, teremos na heterojunção obrigatoriamente
descontinuidades nas bandas de valência e/ou de condução (normalmente em
ambas).
A junção metal-semicondutor é constituída pelo contato de um metal com a
superfície de um semicondutor. Todo dispositivo requer contatos elétricos com seu
meio externo.
A junção MOS por sua vez constitui uma junção com duas interfaces, sendo
ela a estrutura básica de transistores de efeito de campo tipo MOS ou MOSFET.
Neste capítulo estudaremos a física destas diversas junções, sem no entanto,
entrar muito a fundo nos dispositivos que as utilizam.
10.1 A Junção pn
A junção pn é a junção básica dos diodos bem como uma das junções
integrantes da grande maioria dos dispositivos semicondutores. A física envolvida
no entendimento da junção pn é também fundamental para entender outras
junções, bem como, para entender os diferentes dispositivos semicondutores. Daí
a importância da ênfase dada ao estudo desta junção. Como mostra a Fig. 10.1, a
junção pn é formada por um bloco semicondutor onde temos a junção de uma
região p com uma região n.
p n
Si Si
Fig. 10.1 Esquema de uma junção pn em silício.
Como já citamos, na interface da junção pn temos uma transição da dopagem

p para uma dopagem n. Esta transição na concentração dos dopantes aceitadores
Jacobus W. Swart – Materiais Elétricos – Cap.10 – p. - 1

para doadores pode ser uma transição abrupta ou uma transição (linearmente)
gradual, como ilustrado na Fig. 10.2, dependendo da largura da região desta
transição. Na prática teremos casos em que a aproximação por uma transição
abrupta é adequada, enquanto que em outras uma transição linearmente gradual
deve ser considerada, ou mesmo casos em que um outra forma de transição
intermediária entre estas funções se aplique.
Fig. 10.2 Ilustração de tipos de transição de dopantes numa junção pn, como uma
função abrupta e como uma função linearmente gradual.
Neste item estudaremos inicialmente a característica eletrostática da junção,

com e sem polarização aplicada à junção. Em seguida apresentaremos a
característica da corrente que passa pela junção com a aplicação de tensão.
Embora uma junção em dispositivos normalmente apresente uma estrutura física
tridimensional, como mostrado na Fig. 10.3a, simplificaremos o estudo,
considerando apenas uma fatia central da junção, como mostrado na Fig. 10.3b.
Nesta fatia central teremos variação na dopagem em torno da interface, apenas
em uma única direção. Isto permite simplificar a análise para um estudo
unidimensional. Desde que a área horizontal da junção, como na Fig. 10.3a, seja
muito maior que as outras dimensões, esta aproximação é boa, pois os efeitos das
bordas deixam de ser significativos. Como vimos no capítulo 8, valendo a análise
unidimensional, as equações de estado do semicondutor apresentam-se de forma
bem mais simples. Isto simplifica nossa análise da junção.
Além desta simplificação ainda adotaremos as seguintes hipóteses: a) a
junção metalúrgica (a interface pn) localiza-se na coordenada x = 0; b) a junção é
do tipo degrau, com NA e ND constantes nas regiões p e n respectivamente e c)
temos contatos ôhmicos perfeitos em x = +∞ e x = -∞, onde contato ôhmico ideal
significa uma característica I-V simétrica em torno da origem e queda de tensão no
contato desprezível com a passagem de corrente.

Fig. 10.3 a) Estrutura 3-D de um diodo pn e b) a seção de junção unidimensional.
10.1.1 Eletrostática de Junção pn
Iniciamos com uma análise eletrostática qualitativa com o semicondutor em

equilíbrio. Vamos supor hipoteticamente que os blocos semicondutores p e n são
colocados em contato num dado instante. Neste dado instante, considerando uma
junção abruptas como mostrado na Fig. 10.4a, teremos uma variação abrupta na
concentração de portadores na interface da junção, como ilustrada nas Fig. 10.4b
e Fig. 10.4c. Esta variação abrupta na concentração de portadores, de muitas
ordens de grandeza no caso, dá origem a uma corrente de difusão como já
estudamos no item 8.7.2 do capítulo 8. O transporte dos portadores por difusão,
faz com que haja uma remoção de lacunas na borda da junção do lado p e uma
remoção de elétrons na borda da junção do lado n, como ilustrado nas Fig. 10.4d
e Fig. 10.4e. Como foi explicado no capítulo 8, a difusão dos portadores é similar à
da fumaça de cigarro, por exemplo. No caso da fumaça de cigarro, após apagar o
cigarro, a difusão da fumaça continua até a contaminação uniforme de toda a sala
(supondo sem ventilação). E no caso da junção, será que os portadores continuam
sua difusão até que desapareça o gradiente das suas concentrações, com uma
concentração constante em todo o material? A resposta a esta questão é negativa,
devido ao fato que, ao contrário das moléculas de fumaça que são neutras, os
portadores apresentam uma carga. O seu deslocamento por difusão faz com que
a original neutralidade de cargas em todos os pontos dos blocos semicondutores p
e n, seja interrompida. A remoção de lacunas na borda da junção do lado p, faz
com que apareça uma densidade de carga de valor negativa (os íons aceitadores
negativos deixam de ser neutralizados pelas originais lacunas, que agora se
deslocaram para o lado n). Analogamente, a borda da junção do lado n
transforma-se numa região de carga positiva, pelo deslocamento dos elétrons para
o lado p, deixando assim os íons doadores e positivos não mais neutralizados.
Estas duas regiões em torno da interface da junção forma uma região chamada de
região de depleção (falta de portadores) ou região de carga espacial. Estas duas
regiões de cargas espaciais, negativas e positivas respectivamente, dão origem à

formação de um campo elétrico. Este campo elétrico assim criado, por sua vez, dá
origem a uma componente de corrente de deriva (item 8.7.1), contrabalançando a
corrente de difusão, fazendo com que igual número de portadores, que
continuamente se deslocam por difusão, seja retornado ao seu local de origem
pelo mecanismo de deriva. Teremos uma situação de equilíbrio e portanto de
condições estacionárias, quando a componente de difusão de lacunas seja igual e
de sentido contrário à componente de deriva das lacunas. Analogamente para os
elétrons, quando a componente de difusão de elétrons seja igual e de sentido
contrário à componente de deriva dos elétrons. Nesta situação de equilíbrio, a
formação da região de depleção e a variação das concentrações de portadores é
como mostrado na Fig. 10.4f.
Uma análise mais detalhada da junção implica em determinar a distribuição da

densidade líquida de cargas, do campo elétrico e do potencial elétrico.
Considerando a região de depleção formada na junção e representada na Fig.
10.5a, teremos uma distribuição de densidade de cargas como ilustrada na Fig.
10.5.b. Os limites das regiões de depleção nas regiões p e n são respectivamente
–xp e xn. Nas regiões distantes da região de depleção, a condição de neutralidade
de carga se mantém, ou seja:
ρ = q( p − n + N D − N A ) = 0 (10.1)
Dentro da região de depleção do lado p, não muito próximo à sua borda, temos
que ambos, p e n, são desprezíveis em relação a ND (lembre que NA não existe
nesta região, ou caso exista, é desprezível em relação a ND). Assim, em grande
parte desta região, vale:
ρ = −q.N A (10.2)
Analogamente, dentro da região de depleção do lado n e não junto à sua borda,

teremos p e n desprezíveis em relação a NA Assim, em grande parte desta região
vale:
ρ = qN D (10.3)

Fig. 10.4 a) Variação da concentração de dopagem numa junção pn abrupta; b) e
c) variação hipotética inicial das concentrações de lacunas e elétrons
respectivamente; d) e e) variação final de equilíbrio das concentrações de lacunas
e elétrons respectivamente; f) combinação das curvas d) e e), com indicação da
formação da região de depleção. Os números entre colchetes nas curvas b) e c)
representam valores de um exemplo típico, sendo o eixo das ordenadas dada em
escala logarítmica.

Dada a distribuição de cargas podemos determinar a variação do campo
elétrico, usando a lei de Gauss:
1
ρ.dV = ∈ .d S (10.4)
ε V
S
Pela lei de Gauss devemos tomar um dado volume e integrar a carga nela
contida. Esta integral será igual à integral sobre a superfície fechada do volume
adotado, do produto vetorial dos vetores campo elétrico e a normal à superfície.
No caso da nossa junção pn, temos um problema unidimensional, sem campo
elétrico nas demais direções. Considerando um volume cúbico, com uma face à
esquerda da região de depleção e a face oposta dentro da região de depleção,
resulta:
x
1
ρ ( x).dx

∈ ( x) = (10.5)
ε
−∞ S
Na equação (10.5), o limite esquerdo da integral pode ser -∞ ou qualquer outro

ponto à esquerda da borda da região de depleção, tendo em vista que nesta
região tanto a densidade de carga bem como o campo elétrico é zero. Como na
interface da junção temos uma inversão do sinal da densidade de carga, haverá
uma inflexão na curva do campo elétrico neste ponto, como ilustra a Fig. 10.5c.
Como a equação de Poisson é a equação diferencial correspondente à lei de
Gauss, podemos também usá-la para obter o campo elétrico. A equação de
Poisson é dada por:
ρ
∇ 2V = − (10.6)
ε
ou ainda na forma:
ρ
∇. ∈= (10.7)
ε
ou seja, o divergente do campo elétrico é proporcional à densidade de carga

elétrica. Desta forma, obtém-se o campo elétrico pela integral da densidade de
carga, obedecendo-se às condições de contorno do problema.
Dado que o campo elétrico é o gradiente do potencial elétrico, obtém-se o

potencial pela integração do campo:
dV
∈ ( x ) = −∇V ( x ) = − (10.8)
dx

(no caso do nosso problema unidimensional)
x
V ( x ) = − ∈ ( x' )dx ' (10.9)
−∞
(adotando-se V(-∞) = 0 como referência).
Aplicando a operação da equação (10.9) sobre o campo elétrico da Fig. 10.5c,

obtém-se a variação do potencial elétrico como mostrado na Fig. 10.5d.
Observamos assim a existência de um potencial interno (“built-in potential”, em
Inglês), ou também chamado de potencial de barreira. Mesmo sem tensão externa
aplicada, ou seja, em equilíbrio, temos uma tensão interna na junção. Esta tensão
interna é similar ao que existe no contato entre dois metais, como visto no item
6.3.9 do capítulo 6. Um exercício recomendado ao aluno é tentar medir a tensão
interna da junção de um diodo. Efetuando esta medida, o aluno percebe que o
voltímetro mede 0V. Como explicar este resultado? Porque não conseguimos
medir esta tensão interna com um voltímetro? O fato é o seguinte: para acessar as
regiões p e n da junção devemos fazer contatos ôhmicos com estas regiões. Em
seguida iremos acessar estes contatos ôhmicos com outros conectores metálicos.
Em cada uma destas junções, metal-semicondutor e metal-metal, teremos uma
tenção interna. Agora, se curtocircuitarmos os terminais do diodo, a somatória de
todas as tensões internas na malha fechada terá que ser nula (2a lei de Kirchhoff).
Neste caso, a barreira interna da junção será cancelada pelas tensões internas
das duas junções dos contatos metal-semicondutor. Estes contatos serão
estudados em detalhe no item 10.3. Ao abrir o circuito para inserir o voltímetro, a
compensação das tensões internas continuam valendo e assim não mediremos
uma diferença de tensão nos terminais do diodo.
No capítulo 8 aprendemos que os diagramas de bandas de semicondutores
constituem uma rica representação para a análise e entendimento dos mesmos.
Assim, também necessitamos do diagrama de bandas da junção pn para a sua
análise e entendimento. Vejamos como construir o diagrama de banda da junção
pn como mostrado na Fig. 10.6. A primeira coisa a desenhar é o nível de Fermi,
como um nível constante (apenas no caso de equilíbrio). Porque este nível é
constante? Antes do contato das regiões p e n da junção, portanto antes de
alcançar o equilíbrio, realmente os níveis de Fermi nas regiões p e n não são
iguais. A desigualdade destes níveis faz com que, ao se efetuar o contato, elétrons
da região n migram para o lado p e lacunas da região p migram para o lado n. Isto
porque os elétrons no lado n tinham inicialmente maior energia no lado n que no
lado p e analogamente para as lacunas, estas tinham inicialmente maior energia
no lado p que no lado n. Como a natureza procura o equilíbrio com o sistema com
a mínima energia, temos este fluxo inicial de portadores, em concordância com a
análise e representação apresentada na Fig. 10.4. Em equilíbrio, a probabilidade
de ocupação de todos os estados em certo nível de energia, ao longo de todo a
material, deve ser a mesma. Caso contrário haverá migração de portadores, até
que esta situação seja alcançada. Esta constitui uma lei básica da natureza.
Situação análoga é observada ao conectar-se, por meio de um cano, dois tanques

de água, inicialmente com níveis diferentes de água. A situação de equilíbrio é
alcançada com os níveis de água nos dois tanques se igualando. Uma vez
desenhado o nível de Fermi constante, devemos desenhar o diagrama de bandas
da região p e também da região n, longe da junção, obedecendo as relações de
Boltzmann (relações (8.22) e (8.23), dado que n=ND no lado n e p=NA no lado p),
supondo o semicondutor não degenerado. Uma vez desenhado o diagrama nestas
duas regiões, completa-se o diagrama com a união gradual das bandas de
condução e de valência, na região de transição, que corresponde à região de
depleção da junção.
Fig. 10.5 Eletrostática da região de depleção da junção pn.
Fig. 10.6 Diagrama de bandas de uma junção pn em equilíbrio.
Vejamos agora algumas das utilidades do diagrama de bandas da junção.

Como já vimos no capítulo 8 (item 8.7.1), o diagrama contém as informações das
distribuições de densidade de cargas, do campo elétrico e do potencial elétrico. O

potencial interno da junção, Vbi, pode ser lido diretamente do diagrama, tendo em
vista as seguintes relações:
1
∆V = − ∆Ei (10.10)
q
1
Vbi = − [ Ei (∞) − Ei (−∞)] (10.11)
q
O campo elétrico é dado pelo gradiente de uma das faixas de energia (relação
8.64):
1 dEi
∈ ( x) = (10.12)
q dx
Desta forma, observa-se que o campo elétrico é nulo fora da região de

depleção (bandas planas) e existe apenas dentro da região de depleção, sendo
neste caso negativo, em concordância com o campo na Fig. 10.5c. Como a
derivada das bandas passa por um máximo em x=0, o campo elétrico será
máximo neste ponto.
Mostramos abaixo que a densidade de cargas é dada pela derivada segunda de

uma das bandas do diagrama. Da relação (10.7) com uma dimensão temos:
d∈ ρ
= (10.13)
dx ε S
Substituindo o campo elétrico pela relação (10.12), obtém-se:
ε S d 2 Ei
ρ= (10.14)
q dx 2
Como a derivada segunda de Ei é negativa na região de depleção do lado p (-

xp<x<0), a densidade de carga nesta região será negativa. Analogamente a
densidade de carga será positiva na região de depleção do lado n (0<x<xn), dado
que a derivada segunda de Ei é positiva nesta região. Este resultado está
novamente em concordância com o resultado e análise da Fig. 10.5b.
Cálculo do potencial interno, Vbi:
Como descrito acima, podemos calcular a tensão interna da junção diretamente

pelas relações de Boltzmann, supondo que o semicondutor não seja degenerado.
Nestas condições temos:

nn
E F − Ei n
= kT ln (10.15)
ni
pp
E F − Ei p
= −kT ln (10.16)
ni
Subtraindo a relação (10.16) da relação (10.15), resulta:
nn pp
( E F − Ei ) n − ( E F − Ei ) p = kT [ln + ln = Ei p
− Ei n
= q.Vbi (10.17)
ni ni
kT nn . p p
Vbi = ln (10.18)
q ni2
kT N D . N A
Vbi = ln (10.19)
q ni2
Como exercício acadêmico iremos deduzir a mesma expressão da tensão interna

da junção, a partir da derivação do campo elétrico. O campo elétrico na junção
pode ser obtido da expressão da corrente de elétrons ou de lacunas.
Considerando a junção em equilíbrio, tanto a corrente total de elétrons, como a
corrente total de lacunas, são nulas. A corrente total, por sua vêz, também é nula.
Igualando por exemplo a corrente total de elétrons a zero, obtemos:
dn
J n = q.µ n .n. ∈ + q.Dn =0 (10.20)
dx
Desta igualdade e considerando a relação de Einstein (8.81), obtém-se:
Dn 1 dn kT 1 dn
∈= − =− (10.21)
µ n n dx q n dx
Agora, a tensão sobre a junção pode ser obtida pela integração do campo
elétrico sobre toda a região (como o campo elétrico é nulo fora da região de
depleção, podemos estender a região de integração):
∞ kT ∞ 1 dn kT n( ∞ ) dn
Vbi = ∈ .dx = dx = (10.22)
−∞ q −∞ n dx q n ( −∞ ) n
kT n (∞ ) kT n n
Vbi = ln( n) n ( −∞ ) = ln (10.23)
q q np
Jacobus W. Swart – Materiais Elétricos – Cap.10 – p.- 10

Como nn = ND e np = ni2/NA, resulta:
kT N D . N A
Vbi = ln (10.24)
q ni2
Exemplo numérico: a) Considere uma junção pn em Si a 300 K, com NA = 1015

cm-3, ND = 1015 cm-3, calcule a tensão interna. Pela aplicação direta da relação
(10.24) temos:
1015.1015
Vbi = 0.026 ln = 0.6 V
10 20
b) Se um dos lados da junção tiver sua dopagem aumentada para 1017 cm-3,
qual seria sua tensão interna? Refazendo a conta, obtém-se Vbi = 0.72V. De
acordo com a fórmula, bem como do diagrama de bandas da Fig. 10.6, quanto
maior forem as dopagens, maior será a altura da barreira de potencial.
c) Considere agora, os níveis de dopagem como sendo os do limite de
degenerescência do semicondutor e recalcule a altura da barreira de tensão
interna. No limite da degenerescência, o nível de Fermi está distante de 3kT do
topo da banda de valência no lado p e distante 3kT do mínimo da banda de
condução. O valor da banda proibida do Si a 300K vale aproximadamente 1.12 eV.
Isto pode ser convertido para número de kT, resultando EG = 43.08kT. Subtraindo
deste valor duas vezes 3kT, obtém-se:
q.Vbi = 43.08kT − 6kT = 37 kT = 0.964eV : ou seja, obtém-se Vbi = 0.964 V.
Exercício:
Considere o diagrama de bandas hipotético da Fig. 10.7a. Desenhe as
distribuições de cargas, de campo elétrico e de potencial elétrico. Calcule o valor
máximo do campo elétrico e do potencial interno da junção, assumindo kT/q =
26mV.Como a densidade de cargas é dada por (10.14), ela pode ser representada
por duas funções delta, uma negativa em –xp e outra positiva em xn. Fora destes 2
pontos a densidade de carga será nula (Fig. 10.7b). O campo elétrico é obtido por
(10.12). Ele será nulo nas regiões de bandas planas e constante na região da
junção e dado por (Fig. 10.7c):
1 − 20kT

∈= = −5.2 x10 3 V / cm

−4

q 10
Já o valor da tensão interna é obtida diretamente do diagrama de bandas, como

sendo 20kT/q = 0.52V (veja Fig. 10.7d).

Fig. 10.7 a) Diagrama de bandas de uma junção hipotética e as soluções: b) da
distribuição de densidade de cargas, c) de campo elétrico e d) de potencial
elétrico.
Aproximação de Depleção:
Até o momento obtivemos uma análise qualitativa geral da eletrostática da

junção, porém em termos quantitativos, conseguimos apenas uma solução para a
tensão interna da junção. Faltam soluções quantitativas para: as distribuições do
potencial elétrico, do campo elétrico, da densidade de cargas e os valores de xp e
xn, ou seja, as dimensões da região de depleção. A solução deste problema é
bastante complexo, tendo em vista que a densidade de lacunas e elétrons varia
em x junto com a variação do potencial elétrico (veja relações de Boltzmann). Isto

impede a obtenção da solução analítica da equação de Poisson. A equação de
Poisson pode ser resolvida com precisão usando métodos de cálculo numérico ou
então, por meio de uma aproximação, obter-se uma solução analítica. Nós
seguiremos aqui a segunda via, empregando a aproximação chamada de
aproximação de depleção. Os resultados obtidos com esta aproximação conferem
muito bem com medidas experimentais em muitos casos práticos, demonstrando
assim a validade do uso da aproximação. Esta aproximação assume as seguintes
hipóteses:
a) A região de depleção tem limites abruptos em –xp e xn.
b) Em x < -xp vale pp(x) = NA e ρ(x) = 0 (região de corpo p)
c) Em –xp<x<0, NA>>p(x) e n(x), resultando ρ(x) = -q.NA (região de depleção
lado p)
d) Em 0<x<xn, ND>>p(x) e n(x), resultando ρ(x) = q.ND (região de depleção lado
n)
e) Em xn<x, vale nn(x) = ND e ρ(x) = 0 (região de corpo n).
A Fig. 10.8b ilustra a aproximação descrita acima, pela linha pontilhada,
comparada com a solução exata (linha cheia).
A partir das hipóteses acima podemos escrever a equação de Poisson nas
diferentes regiões:
d∈ q.N A
=− para –xp<x<o (10.25)
dx εS
d ∈ q.N D
= para o<x<xn (10.26)
dx εS
d∈
= 0 para x<–xp xn<x (10.27)
dx
Sendo a derivada do campo elétrico nula nas regiões de corpo e considerando

que não foi aplicado tensão ou campo elétrico externo, resulta o campo elétrico
também nulo nestas regiões.
A partir da equação (10.25) podemos determinar o campo elétrico por
integração, lembrando que ∈(-xp)=0:
∈( x ) x
q.N A q.N A
∈ ( x) = d ∈= − dx = − ( x + x p ) para –xp<x<0 (10.28)
o −xp
εS εS
Analogamente, pela integração da equação (10.26) e considerando ∈(xn)=0,

obtemos:
q.N D
∈ ( x) = − ( x n − x) para 0<x<xn (10.29)
εS

Como a junção está dentro do mesmo material semicondutor, o campo elétrico
deve ser contínuo em x=0, como ilustra a Fig. 10.8c. Igualando as expressões
(10.28) e (10.29) neste ponto obtemos:
q.N A q.N D
− .x p = − .x n (10.30)
εS εS
Na.xp = ND.xn (10.31)
De acordo com a relação (10.31), o total de cargas negativas no lado p da

região de depleção é igual ao total de cargas positivas no lado n da região de
depleção. Isto é coerente com o fato de não criarmos cargas e que o dispositivo
como um todo mantém-se neutro. Desta forma, a área do retângulo da esquerda
do gráfico da Fig. 10.b deve ser igual à área do retângulo do lado direito do
mesmo gráfico. Em outras palavras, quanto maior a dopagem de um dos lados da
junção, menor será a largura da região de depleção deste mesmo lado.
Uma vez que conhecemos o campo elétrico, podemos determinar o potencial

elétrico usando as relações (10.8) e (10.9). Na região de depleção do lado p temos
(relação 10.28):
dV q.N A
= ( x + x p ) para –xp<x<0 (10.32)
dx εS
Integrando a equação (10.32) e considerando a condição de contorno adotada

arbitrariamente de V(-xp)=0, obtemos:
V ( x) qN A x q.N A
V ( x) = dV = ( x + x p )dx = ( x + x p ) 2 para –xp<x<0 (10.33)
0 εS −xp 2ε S
Pela relação (10.33), o potencial elétrico na região de depleção do lado p é uma

função parabólica com curvatura positiva e centrada em –xp, como ilustra a Fig.
10.8d.
De forma análoga, podemos obter a relação do potencial elétrico na região de

depleção do lado n. Neste caso devemos tomar como condição de contorno do
potencial, V(xn) = Vbi. Desta forma obtemos:
Vbi qN D xn
Vbi − V ( x) = dV = ( x n − x )dx

(10.34)
V (x) εS x
q.N D
V ( x) = − ( x n − x) 2 + Vbi para 0<x<xn (10.35)
2.ε S

A relação (10.35) representa uma função parabólica com curvatura negativa e
centrada em xn, como mostra a Fig. 10.8b. A curva também mostra que as
parábolas (10.33) e (10.35) devem ser contínuas em x=0. Este fato será usado em
seguida.
Fig. 10.8 Definição e resultados da aproximação de depleção em junção pn

(linhas pontilhadas).
Neste ponto temos as distribuições de densidade de carga, do campo elétrico e

do potencial elétrico ao longo da junção pn em equilíbrio. Porém estas
distribuições, até o momento, estão descritas em função das grandezas ainda
desconhecidas xp e xn. Podemos determinar os valores de xp e xn, pelas
imposições de continuidade do campo e do potencial elétrico em x=0. Desta forma
teremos:
a) pela relação (10.31):
x p .N A = x n .N D (10.36)
b) tomando V(0-)=V(0+)
q.N A 2 q.N D 2
xp = − x n + Vbi (10.37)
2ε S 2ε S
Resolvendo xn e xp a partir do sistema de equações (10.36) e (10.37), obtemos:

2ε S NA
xn = Vbi (10.38)
q N D (N A + N D )
2ε S ND
xp = Vbi (10.39)
q N A (N A + N D )
2ε S N + ND 2ε S Vbi
W = xn + x p = Vbi A = (10.40)
q NAND q N D // N A
Exemplo numérico: Dado uma junção pn abrupta em Si a 300K, com NA =

10 cm-3, ND = 1015cm-3, sendo dado kT=26 meV, ni = 1010cm-3 e εS = 1.045 pF/cm,
16
calcule Vbi, xn, xp e W. Usando as formulas: (10.24), (10.38), (10.39) e (10.40)

obtemos: Vbi = 0.66V, xn = 0.8846 µm, xp = 0.0885 µm e W = 0.9739 µm. Observa-
se deste exemplo que, tendo o lado p uma dopagem com uma ordem de grandeza
maior que o lado n, a largura de depleção do lado n é uma ordem de grandeza
maior que a do lado p e que a largura total da região de depleção é praticamente
igual à da região de depleção do lado n, menos dopada.
Exercício:
Desenhe os diagramas de bandas (em unidades de kT), de densidade de
cargas, de campo elétrico e de potencial elétrico de uma junção p+n em equilíbrio,
com ND = 2x1017cm-3 e NA = 5x1015cm-3. Considere kT=26 meV e ni = 1010cm-3.
Nota: o símbolo + como sobrescrito em p+ apenas significa que o lado p tem
dopagem muito maior que o lado n. Como resposta, a Fig. 10.9, mostra os 4
diagramas solicitados. Como valores numéricos associados temos:
kT 10 33 kT
Vbi = ln 20 = 29.93 = 0.778 V
q 10 q
2.1017
E F − Ei n = kT ln = 16.81kT
1010
5.1015
E F − Ei p = −kT ln = −13.12kT
1010
EG = 1.12eV = 43.08kT
x n = 0.0111µm
x p = 0.4453µm
q.N D
∈ ( 0) = ( x n ) = 3.4 x10 4 V / cm
εS
q.N D 2
V ( 0) = − x n = −0.0190V
2ε S

Fig. 10.9 Diagramas de a)
bandas de energia, b)
densidade de cargas, c) campo
elétrico, d) potencial elétrico de
uma dada junção n+p.
Eletrostática da Junção com Aplicação de Polarização:
O uso de junções em dispositivos semicondutores, faz com que elas

normalmente recebam uma polarização do circuito da sua aplicação. Esta
polarização pode ser direta (tensão no lado p maior que no lado n) ou reversa
(tensão no lado p menor que no lado n). Veremos agora como a polarização da
junção altera a eletrostática da junção. Na Fig. 10.10 é mostrada a malha
completa de uma junção: a) em equilíbrio (sem polarização) e b) com polarização
direta (Va>0). Consideremos inicialmente o caso sem polarização ou em equilíbrio.
Neste caso a corrente elétrica pela malha é nula e consequentemente não
teremos quedas ôhmicas nas regiões neutras do semicondutor. Nos contatos
ôhmicos do metal com o semicondutor p e n temos uma queda de tensão fixa, que
depende do metal utilizado (item 10.3), VP e VN respectivamente. Em equilíbrio
temos ainda que a tensão, VJ, sobre a junção é a própria tensão interna da junção
Vbi. Pela soma das tensões na malha fechada resulta (tensão aplicada nula ou
Va=0):
VJ = VN − 0 + VP = Vbi (10.41)
Vbi = V N + VP (10.42)
Com tensão aplicada e desprezando as quedas ôhmicas produzidas pela

corrente pelas regiões neutras do semicondutor (válido para baixos níveis de
corrente), a análise de malha fechada resulta em:

V J = V N − Va + V P = V N + V P − V a (10.43)
Substituindo a relação (10.42) em (10.43), dado que os potenciais internos de

contato não são alterados pela passagem ou não de corrente, temos:
VJ = Vbi − Va (10.44)
A relação (10.44) mostra que a tensão interna da junção é reduzida do seu

valor original Vbi, pela aplicação de polarização direta, Va>0. Com a polarização
reversa, Va<0, a tensão interna da junção é aumentada, ou seja, aumenta a altura
da barreira de potencial. Para determinarmos a distribuição de densidade de
cargas, de campo elétrico, de potencial elétrico e as dimensões da região de
depleção, devemos proceder de forma totalmente similar ao realizado no caso da
junção em equilíbrio, usando novamente a aproximação de depleção. Uma única
diferença em relação ao caso de equilíbrio é encontrada, ou seja, há uma
alteração na condição de contorno na tensão interna da junção. Ao invés de usar
Vbi como condição de contorno para a solução do potencial elétrico, devemos usar
VJ=Vbi-Va. Realizando estas operações temos os resultados a seguir:
Na região de depleção do lado n, 0<x<xn:
2ε S NA
xn = (Vbi − V a ) (10.45)
q N D (N A + N D )
q. N D
V ( x) = (Vbi − Va ) − ( x n − x) 2 (10.46)
2.ε S
q.N D
∈ ( x) = − ( x n − x) (10.47)
εS
b) Na região de depleção do lado p, -xp<x<0:
2ε S ND
xp = (Vbi − Va ) (10.48)
q N A (N A + N D )
q.N A
V ( x) = (x + x p )2 (10.49)
2ε S
q.N A
∈ ( x) = − (x + x p ) (10.50)
εS
A largura total da região de depleção fica da seguinte forma:

2ε S N + ND 2ε S (Vbi − Va )
W = xn + x p = (Vbi − Va ) A = (10.51)
q N AND q N D // N A
Destas expressões observa-se que:

a) Com aplicação de polarização direta, temos uma redução das dimensões da
região de depleção, bem como uma redução do campo elétrico e do
potencial elétrico na junção.
b) Com aplicação de polarização reversa, temos um aumento das dimensões
da região de depleção, bem como um aumento do campo elétrico e do
potencial elétrico na junção.
Fig. 10.10 Circuito completo de polarização de um diodo, a) em equilíbrio, Va=0,

b) com polarização direta, Va>0]
Fig. 10.11 Efeito da polarização sobre a eletrostática da junção pn: a)

polarização direta e b) polarização reversa.

Os resultados discutidos acima estão ilustrados esquematicamente nas Fig.
10.11a, com polarização direta, e Fig. 10.11b, com polarização reversa. Nestas
figuras, os traços cheios representam as condições de equilíbrio, como referência.
Exemplos Numéricos:
A) Como ilustração quantitativa da variação da largura da região de depleção

do lado n de um diodo pn, versus a dopagem ND nesta região e parametrizado
com 3 condições de polarização, veja os resultados da Fig. 10.12. Estes
resultados são aplicações diretas da equação (10.45) para uma dopagem
constante NA na região p.
Fig. 10.12 Largura de depleção do lado n da junção, versus nível de dopagem

ND e parametrizado com a tensão de polarização, Va = +0.4, 0.0, -3.0 V.

B) Consideremos uma junção pn com NA = 1016cm-3, ND = 1015cm-3, kT/q =
26mV, ni = 1010cm-3. Nestas condições resulta Vbi = 0.66V e W(0V) = 0.973µm.
Calcule agora para que valores de tensão aplicada teremos W = 2.0 µm e W = 0.6
µm. O cálculo de tensão Va requer resolver a equação (10.51) para os valores de
W desejados. Efetuando estas contas obtém-se Va = -2.12V para W = 2.0 µm e Va
= +0.41 V para W = 0.6 µm.
Exercício:
Dada uma junção p+n, com NA = 1017cm-3, ND = 1015cm-3, calcule: a) Vbi, b) xn,
xp, W, ∈(x=0), V(x=0), e VJ para os seguintes valores de Va: +0.4, 0, -1, -2, -3 e –4
V. Faça gráficos de W x Va e W x (Vbi – Va)0.5. Adotar kT=26 meV, εS = 1.045
pF/cm, ni = 1010cm-3-.
Solução:
a) Usamos a relação (10.24) para o cálculo de Vbi, obtendo-se 0.718 V.
b) Por meio das relações (10.42), (10.48), (10.51), (10.50), (10.49) e (10.44)
calculamos respectivamente os valores de xn, xp, W, ∈(x=0), V(x=0), e VJ
para os diversos valores de Va. Os valores obtidos estão na tabela abaixo:
Tabela 10.1: Valores de xn, xp, W, ∈(x=0), V(x=0), e VJ calculados para

diferentes valores de Va, para o diodo p+n dado.
Va xn xp W ∈(x=0) V(x=0) VJ
[V] [µm] [µm] [µm] [104 V/cm] [V] [V]
0.4 0.641 0.007 0.648 0.98 0.003 0.318
0 0.964 0.009 0.973 1.48 0.006 0.718
-1 1.491 0.015 1.506 2.28 0.016 1.718
-2 1.875 0.019 1.894 2.87 0.027 2.718
-3 2.193 0.022 2.215 3.36 0.036 3.718
-4 2.470 0.025 2.495 3.78 0.047 4.718
c) Os valores de W obtidos foram apresentados nos gráficos da Fig. 10.14,
versus Va e versus (Vbi – Va)0.5.
Dos resultados apresentados na tabela 10.1 e nos gráficos da Fig. 10.13,

observamos que:
i) xn é muito maior que xp
ii) W é aproximadamente igual a xn.
iii) Todas as grandezas aumentam consideravelmente, em termos relativos,
com a tensão reversa aplicada.
iv) A maior parte da queda de tensão cai sobre a região de depleção de
menor dopagem [(VJ – V(x=0)) é muito maior que V(x=0)]
v) A curva W x Va apresenta comportamento de uma curva tipo raiz
quadrada, enquanto que a curva W x (Vbi – Va)0.5 apresenta-se na forma
de uma reta, como é de se esperar pela relação (10.51).

Fig. 10.13 a) Curva W x Va e b) curva W x (Vbi – Va)0.5, correspondendo aos
dados da tabela 10.1.
Como fica o diagrama de bandas da junção pn com polarização?

Devemos considerar dois aspectos relacionados, antes de responder a esta
questão:
a) a altura de barreira de energia nas bandas de condução e de valência deve ser
igual a –q.VJ, onde VJ é dado por (10.44). Ou seja, a barreira de energia para os
portadores é reduzida com a polarização direta e é aumentada com a
polarização reversa.
b) Com polarização aplicada à junção, o mesmo não mais se encontra em
equilíbrio e assim, não mais podemos desenhar o nível de Fermi constante.
Mais que isto, vimos no capítulo 8, item 8.9, que fora de equilíbrio o nível de
Fermi deixa de existir e que, ao invés, podemos usar os níveis de Quase-
Fermi. Com a introdução de uma fonte externa no circuito, temos que os
elétrons no terminal positivo da fonte têm energia potencial q.VA menor que os
elétrons no seu terminal negativo. Esta energia é diretamente transferida ao
longo dos seus conectores e contatos ôhmicos, propagando-se até a
proximidade da junção, onde, como já vimos, desenvolve-se toda a diferença de
tensão aplicada.
Baseada nas considerações preliminares acima, podemos desenhar os

diagramas de bandas para a junção pn com polarização direta e reversa, como
apresentados na Fig. 10.14. Note que os níveis de Quase-Fermi foram
considerados constantes e separados por q.Va dentro das regiões de depleção.
Os níveis de Quase-Fermi voltam a se juntar dentro das regiões neutras p e n e
longe das bordas das regiões de depleção. Embora não exista uma prova cabal
para tal procedimento, existem argumentos convincentes que a justifiquem. Um

destes argumento, é o fato da tensão aplicada cair toda sobre a região de
depleção. A reaproximação dos níveis de Quase-Fermi nas regiões neutras e a
partir da borda de depleção será justificada no próximo item, 10.1.2.
Fig. 10.14 Diagramas de bandas de junção pn com a) polarização direta e b)

com polarização reversa.
Considerações Finais:
Adotamos no desenvolvimento acima uma junção ideal, com dopagem do tipo
degrau abrupto de p para n. Na prática, este tipo de perfil de dopagem nem
sempre ocorre, podendo sim ocorrer uma variação gradual de dopagem.
Dependendo do grau de inclinação desta variação da dopagem, a aproximação de
perfil tipo degrau, como adotado, pode ser muito boa. Em outros casos no entanto,
as equações de distribuição de densidade de cargas, campo elétrico e potencial
elétrico, além das larguras das regiões de depleção devem ser revistas. Como
exemplo no caso de perfil linearmente gradual, obtém-se relações de larguras de
regiões de depleção como função de raiz cúbica de (Vbi-Va) ao invés de raiz
quadrada, como obtido acima. Não iremos repetir o procedimento tedioso de
desenvolvimento destas equações, tendo em vista que não acrescenta nenhum
novo conceito ao que já aprendemos. Além disto, na maioria dos casos de
cálculos manuais, adota-se a aproximação de junção abrupta. No caso de perfis
genéricos ou quando desejarmos maior precisão, podemos usar programas de
computador, que utilizem métodos numéricos, baseados nos mesmos conceitos
que aqui apresentamos.
Com base na aproximação de depleção foi possível desenvolver relações
analíticas relacionadas à eletrostática de junções pn, determinando a largura das
regiões de depleção, a distribuição da densidade de cargas, do campo elétrico e
do potencial elétrico. Vimos ainda que a região de depleção se estende
predominantemente no lado da junção com menor nível de dopagem e que a
mesma aumenta com a aplicação de tensão reversa. Também a intensidade do
campo elétrico aumenta com a tensão reversa aplicada, sendo que seu valor
máximo sempre se localiza no ponto x=0, ou seja, bem na interface de transição
da junção. A tensão interna na junção bem como a altura da barreira de energia
no diagrama de bandas aumenta linearmente com a tensão reversa aplicada. Com

tensão direta aplicada, todos os efeitos são inversos ao dos descritos para a
tensão reversa. Note que o valor da tensão direta nunca deve exceder à da tensão
interna da junção, Vbi. Quando a tensão aplicada aproximar do valor de Vbi, vários
efeitos de segunda ordem de diodo começam a aparecer, modificando
consideravelmente suas características.
Exercício:
Aplique os conceitos, aprendidos na análise da junção pn, sobre uma junção
“isotipo” pp+, em equilíbrio e com perfil de dopagem como apresentado na Fig.
10.15a. a) Desenhe o diagrama de bandas correspondente, b) Derive uma
expressão para Vbi da junção “isotipo”, c) esquematize diagramas aproximados
para as distribuições de densidade de cargas, campo elétrico e potencial elétrico;
d) explique a origem dos dois tipos de cargas. (Nota: este exercício constitui uma
boa oportunidade para verificar se o aluno aprendeu os conceitos apresentados no
estudo da junção pn, sendo assim capaz de aplicá-los em situações diferentes.)
Solução:
a) No diagrama de bandas de energia basta seguir as expressões de
concentração de lacunas de Boltzmann, assumindo p = NA longe da interface
da junção. Veja Fig. 10.15b.
b) Com base nas relações de Boltzmann e pela observação do diagrama de
banda obtém-se:
kT N A 2 kT N A1 kT N A2
Vbi = ln − ln = ln
q ni q ni q N A1
Supondo uma razão entre NA2 e NA1 igual a 100, obtém-se Vbi=0.12V
c) Desenhos esquemáticos das distribuições de densidades de carga, de campo
elétrico e de potencial elétrico estão apresentados nas Fig. 10.15 c,d,e.
d) Como origem das cargas positivas e negativas temos o seguinte: a existência
do gradiente de concentração de lacunas em torno da junção dá origem ao
fluxo de lacunas por mecanismo de difusão, removendo lacunas da região
mais dopada. Isto por sua vez, aumenta a concentração de lacunas e portanto
de cargas positivas na região com menor dopagem. A remoção das lacunas da
região mais dopada explica o aparecimento da carga negativa nesta área.
Estas cargas, positivas e negativas, por sua vez, dão origem ao campo elétrico
na junção, que em equilíbrio, mantém a corrente de deriva das lacunas em
oposição ao seu fluxo por difusão.
Fig. 10.15 a) Perfil de dopagem
de uma junção “isotipo” pp+, b)
diagrama de bandas, c) distri-
buição de cargas, d) campo
elétrico, e) potencial elétrico
correspondentes à junção.

10.1.2 Característica I – V de Junção pn
No estudo do comportamento da junção sob ação de uma fonte de tensão ou

de corrente externa, requer-se acrescentar à estrutura do dispositivo os terminais
externos e os contatos ôhmicos metal-Si, em cada lado da junção, como ilustra a
Fig. 10.16a. O símbolo do diodo formado pela estrutura é apresentado na Fig.
10.16b. Demonstraremos que o comportamento I – V do diodo é dado pela
expressão 10.52 e ilustrado graficamente pela curva da Fig. 10.16c. Este
comportamento é chamado do tipo retificador, ou seja, o dispositivo conduz
corrente se polarizado diretamente (tensão no lado p maior que a tensão no lado
n) e não conduz corrente (praticamente) se polarizado de modo inverso ou reverso
(tensão no lado p menor que a tensão no lado n).

qVa
I = I0. e −1

kT
(10.52)
onde:

Dp Dn
I 0 = q.A.ni2 . +

(10.53)
L p .N D Ln . N A

Dp (Dn) = coeficiente de difusão de lacunas (elétrons).

Lp (Ln) = comprimento de difusão de lacunas (elétrons).
Fig. 10.16 a) Esquemático da estrutura de um diodo de junção pn; b) símbolo

de diodo e c) curva característica I – V de diodo tipo retificador.
10.1.2.1 Análise Qualitativa
a) Em equilíbrio, ou seja, sem tensão elétrica aplicada, Va = 0:

A Fig. 10.17 mostra o diagrama de bandas da junção pn em equilíbrio (nível
de Fermi constante). Os triângulos de bolinhas representam a concentração de
elétrons (bolinhas cheias) e de lacunas (bolinhas vazias) e sua distribuição
aproximada em energia. Observa-se a alta concentração de elétrons (majoritários)
no lado n e a baixa concentração de elétrons (minoritários) no lado p. Observação

complementar pode ser feita para as lacunas. Como já expomos no item 10.1.1, o
gradiente na concentração de elétrons e de lacunas dá origem a suas respectivas
correntes de difusão. Por outro lado, dentro da região de depleção da junção
temos um campo elétrico indo do lado p (cargas negativas dos íons aceitadores)
para o lado n (cargas positivas dos íons doadores). Este campo elétrico dá origem
às componentes de corrente de deriva dentro da região de depleção, puxando
elétrons do lado p para o lado n (sentido contrário à sua corrente de difusão) e
lacunas do lado n para o lado p (também no sentido contrário à sua corrente de
difusão).
Fig. 10.17 Diagrama de energia de uma junção pn em equilíbrio térmico, com

representação esquemática do número e distribuição em energia dos portadores
majoritários e minoritários em cada região.
Nesta situação de equilíbrio, a corrente total pela junção deve ser nula. Além
disto, as componentes de corrente total de lacunas e de corrente total de elétrons
também devem ser nulas (caso contrario teríamos acúmulo de cargas nas
extremidades do dispositivo, significando uma situação não estacionária). Assim,
deveremos ter em cada ponto x:
J P = J P , der + J P ,dif = 0 (10.54)
J N = J N , der + J N , dif = 0 (10.55)

onde:
dp
J P = q.µ p . p. ∈ − q.D p . (10.56)
dx
dp
J P = q.µ p . p. ∈ − q.D p . (10.57)
dx
Em equilíbrio, elétrons tendem a difundir-se no sentido contrário ao da barreira

de energia da junção, enquanto que o campo elétrico repele os mesmos elétrons
em sentido contrário, tanto os elétrons que vieram por difusão, bem como os
elétrons minoritários presentes na borda da região de depleção no lado p. A
componente de deriva dos elétrons minoritários puxados do lado p será
compensado pela fração do fluxo de elétrons em sentido contrário por difusão e
com energia suficiente para vencer a barreira de potencial, resultando numa
corrente total de elétrons nula. Análise similar pode ser feita para as lacunas.
Concluímos que em equilíbrio, temos componentes de corrente de difusão e de
deriva não nulas, sendo que a soma das duas componentes é nula, em qualquer
ponto, tanto para elétrons como para lacunas.
Fig. 10.18 Concentração de portadores ao longo de uma junção pn, em

equilíbrio térmico (_._._._) e com polarização direta (......). A variação da largura
de depleção com a polarização não considerada.

Analisando a estrutura da junção, nota-se que o gradiente de concentração
dos portadores é enorme, com variação que pode ser da ordem de uma dezena
de ordens de grandezas. Como exemplo, temos as curvas de concentração de
portadores ao longo de uma junção com dopagens NA = 1016 cm-3 (lado p) e ND =
1015 cm-3 (lado n) apresentados na Fig. 10.18. Vimos no item anterior que a largura
da região de depleção é da ordem de grandeza de 1 µm, resultando portanto num
gradiente enorme da concentração dos portadores e numa corrente de difusão
nada desprezível. Podemos assim afirmar que as componentes de corrente na
junção, mesmo em equilíbrio térmico, são consideráveis, enquanto a corrente total
de cada tipo de portador é nulo.
b) Com polarização direta, Va > 0:

Como visto no item 10.1.1, a altura da barreira de potencial, ou do potencial da
junção fica reduzida a Vj = Vbi - Va, como ilustrado pelos diagramas de banda da
Fig. 10.19a (em equilíbrio e com polarização direta). Adicionalmente temos uma
redução da largura de depleção, bem como do campo elétrico. A redução do
campo elétrico reduz as componentes de corrente de deriva (de lacunas e de
elétrons), enquanto que a redução da altura da barreira permite que mais
portadores passem por cima da mesma, tendo como força propulsora o
mecanismo de difusão. Como a distribuição de portadores em energia tem uma
dependência exponencial com a energia, podemos esperar que o número de
portadores que conseguem vencer a barreira deve ter também uma dependência
exponencial com a redução da altura da barreira, ou seja com Va (Fig. 10.19a).
Com a polarização direta temos que os componentes de difusão dos portadores
superam os componentes de deriva dos mesmos. Esta situação é ilustrada
esquematicamente na Fig. 10.19b.
O aumento dos componentes de corrente de difusão dos portadores (lacunas

do lado p para o lado n e de elétrons do lado n para o lado p) faz com que haja um
aumento na concentração de lacunas (minoritários) na borda da região de
depleção no lado n e de elétrons (minoritários) na borda da região de depleção no
lado p, como mostrado na Fig. 10.18. Comumente chama-se este processo de
injeção de portadores majoritários, que atravessam a barreira de potencial da
junção. Nestas regiões, fora da região de depleção, próximo às suas bordas,
teremos continuidade de corrente pela combinação dos mecanismos de difusão e
de recombinação de portadores (o campo elétrico é assumido nulo fora da região
de depleção, portanto a componente de corrente de deriva será nulo).
A função exponencial da distribuição de portadores na sua respectiva banda

de energia, explica o aumento exponencial da corrente injetada através da junção,
resultando numa relação exponencial da corrente com Va, dada em (10.52) e
ilustrado na curva I – V da Fig. 10.16c, para Va > 0.

Fig. 10.19 a) Diagramas de bandas de junção pn em equilíbrio térmica (_____)
e com polarização direta (- - - -), b) ilustração dos componentes de corrente pela
junção com polarização direta.
Vimos acima que, com a polarização direta da junção estaremos injetando

portadores majoritários sobre a barreira e que aumentarão a concentração dos
minoritários nas bordas da região de depleção, como ilustrado na Fig. 10.18.
Agora devemos nos perguntar como se dá o fluxo de corrente fora da região de
depleção, até fechar o circuito. A Fig. 10.20 ilustra os fluxos envolvidos: dentro da
região de depleção predomina o fluxo de difusão; fora e próximo da borda de
depleção teremos os mecanismos de recombinação (concentração de minoritários
acima do seu valor de equilíbrio, devido ao portadores injetados) e de difusão;
devido a esta recombinação de portadores temos consumo dos minoritários, bem
como de correspondente número de majoritários da mesma região; estes
majoritários consumidos serão automaticamente repostos por um correspondente
fluxo dos mesmos, proveniente do contato externo, dando continuidade à corrente

no semicondutor até os contatos externos. Nos contatos externos, no entanto,
devemos ter uma conversão de portador majoritário para elétrons no metal. No
contato com o semicondutor tipo n isto não será necessário, pois a corrente nesta
região já é de elétrons. Portanto apenas no contato metal com o semicondutor tipo
p devemos ter esta conversão. Esta conversão se dá pela alta taxa de
recombinação de elétrons (vindos do metal) com as lacunas, portadores
majoritários do semicondutor, na interface do contato. O contato metal-
semicondutor será estudado em detalhe no item 10.3.
c) Com polarização reversa, Va < 0:
Com polarização reversa temos um aumento da altura da barreira de
potencial, pela mesma fórmula acima, Vj = Vbi - Va, onde agora Va é negativo,
como ilustrado em Fig. 10.21a. Este aumento da altura da barreira tem como
conseqüência: redução (exponencial) do número de portadores, do fluxo de
difusão, que conseguem vencer a barreira de potencial, um aumento da largura de
depleção e conseqüentemente do campo elétrico na junção. O aumento da altura
da barreira e do aumento do campo elétrico fazem com que os fluxos de difusão
de portadores sejam praticamente zeradas dentro da região de depleção, antes de
alcançarem a sua borda oposta, ou o topo da barreira. Sobram no entanto as
componentes de deriva associadas aos portadores minoritários nas bordas da
região de depleção no lado p e no lado n. Estes portadores minoritários, em
pequena quantidade por definição, são puxados pelo campo elétrico interno da
junção para o lado oposto da mesma. Estas componentes de deriva serão no
entanto constantes com a variação do valor da tensão reversa, tendo em vista que
elas serão limitadas pelo reduzido número de portadores disponíveis na borda da
junção. Como analogia pode-se considerar uma cachoeira, onde o fluxo de água
será independente da altura da queda de água e sim dependente do suprimento
de água no início da queda. Como conseqüência, com polarização reversa obtém-
se uma corrente reversa pequena, dado por componentes de corrente de deriva
dos minoritários, e constante com a polarização, como indicado na pela
representação esquemática na Fig. 10.21b. Esta discussão explica a curva I – V
da Fig. 10.16c na região de polarização reversa, onde a corrente é pequena,
negativa e constante.
Fig. 10.20 Representação dos diversos fluxos de portadores no circuito

completo de um diodo pn, com polarização direta.

Fig. 10.21 a) Diagramas de bandas de junção pn em equilíbrio térmica (_____)
e com polarização reversa (- . - . - . -), b) ilustração dos componentes de corrente
pela junção com polarização reversa.
A deriva dos portadores minoritários, a partir da borda de depleção, pelo

campo elétrico alto na região de depleção, faz com que a concentração dos
portadores de minoritários nestas bordas seja reduzida a valores abaixo dos seus
valores de equilíbrio, como ilustra a Fig. 10.22. Esta redução na concentração dos
minoritários dá origem aos processos de geração de portadores e sua difusão
dentro da região neutra (fora da região de depleção) em direção à borda de
depleção, alimentando assim a continuidade da corrente de deriva dentro da

região de depleção. Os processos de difusão e geração térmica nas regiões
próximas às regiões de depleção (dentro da distância de alguns comprimentos de
difusão de minoritários), são por sua vez, automaticamente alimentados pelo fluxo
de portadores majoritários (em abundância) vindos dos contatos externos, como
ilustrado na Fig. 10.23. Novamente, deveremos ter a conversão de lacunas em
elétrons no contato metal com o semicondutor tipo p, como já explicado no caso
de polarização direta.
Fig. 10.22 Concentração de portadores ao longo de uma junção pn, em

equilíbrio térmico (_____) e com polarização reversa (_._._._). A variação da
largura de depleção com a polarização não foi considerada.
Fig. 10.23 Representação dos diversos fluxos de portadores no circuito

completo de um diodo pn, com polarização reversa.

10.1.2.2 Análise Quantitativa: desenvolvimento da relação I – V
Para a derivação da relação I – V (10.52) devemos utilizar os conceitos e

mecanismos físicos dos semicondutores desenvolvidos no capítulo 8. Além da
estrutura e física da junção vista no presente capítulo, devemos fazer uso e
resolver as equações de continuidade, de Poisson e por fim de densidade de
corrente, nas 3 regiões do diodo: de corpo p, de depleção e de corpo n.
O desenvolvimento da relação I – V, seguindo o procedimento citado acima

não é simples de forma geral, mas pode ser consideravelmente simplificado se
adotarmos as seguintes condições e aproximações:
• Não há fontes externas de geração de portadores, tais como luz, etc. Esta
condição é válida em muitos casos práticos (diodo encapsulado e sem outras
fontes de radiação ou esforços).
• Valem as aproximações de junção abrupta e de depleção. Estas 2
aproximações tem se mostrado bem realistas em muitos casos.
• Procuramos a solução de corrente DC, portanto de estado estacionário.
• Não ocorre geração e recombinação de portadores dentro da região de
depleção. Esta aproximação é bem razoável em algumas condições (dependo
da qualidade do material e da tensão de polarização). Os casos em que a
aproximação deixa de ser boa, obtém-se característica I – V experimental com
um certo desvio em relação à expressão matemática 10.52. Um argumento
usado para justificar esta aproximação é que a espessura da camada de
depleção é muito menor que o comprimento de difusão de minoritários, assim a
corrente gerada ou recombinada na região de depleção deverá ser muito
menor que a corrente gerada ou recombinada nas regiões neutras e próximas,
onde a concentração de portadores está abaixo (polarização reversa) ou acima
do valor de equilíbrio (polarização direta).
• É mantida a condição de baixa injeção de portadores nas regiões neutras p e
n. Esta condição é válida enquanto a tensão de polarização direta não exceder
um valor limite. Portanto a relação 10.52 terá validade até um certo valor de
tensão de polarização.
• O campo elétrico é nulo, nas regiões de corpo, para efeitos de portadores
minoritários. O campo elétrico nesta região sempre será muito pequeno, mas
suficiente para dar continuidade da corrente dos majoritários que fecham a
malha do circuito completo. Assim, para todos os efeitos práticos, a corrente de
deriva de portadores minoritários nesta região pode ser considerada nula, dado
este campo elétrico muito pequeno (caso não fosse assim, a corrente de deriva
dos majoritários seria enorme na mesma região, aproximadamente 10 ordens
de grandeza superior ao dos minoritários).
• As regiões de corpo têm dopagem uniforme. Esta aproximação é boa e prática
enquanto que não houver uma variação grande de dopagem nestas regiões.
Assumindo as aproximações acima, podemos desenvolver o modelo da

relação I – V através do seguinte plano de derivação:

• Resolver a equação de difusão de difusão de portadores minoritários na região
neutra tipo n próxima à região de depleção, para obter a relação do excesso de
lacunas versus distância, ∆pn(x’), tendo como origem espacial a borda da
região de depleção do lado n, como definido na Fig. 10.24 (x=xn e x’=0).
Lembramos que para resolver a equação diferencial de difusão de minoritários,
necessitamos de duas condições de contorno para ∆pn(x’).
• A partir da função ∆pn(x’) podemos agora calcular a função densidade de
corrente de lacunas, Jp(x’), na região neutra, restrita por hipótese a sua
componente de difusão.
• Como a densidade total de corrente deve ser constante ao longo da estrutura
(condição de estado estacionário), podemos espressar: Jn(x’) = J – Jp(x’).
• Analogamente, resolve-se a equação de difusão de difusão de portadores
minoritários na região neutra tipo p próxima à região de depleção, para obter a
relação do excesso de elétrons versus distância, ∆np(x”), tendo como origem
espacial a borda da região de depleção do lado p (Fig. 10.24, x=-xp e x”=0).
Lembramos que para resolver a equação diferencial de difusão de minoritários,
necessitamos de duas condições de contorno para ∆np(x”).
• Novamente, podemos calcular Jn(x”) pela componente de difusão dos elétrons,
calculado a partir de ∆np(x”).
• Obtido Jn(x”) calculamos Jp(x”) a partir de J – Jn(x”).
• Pelo plano, até este ponto, obtivemos Jp(x’) e Jn(x’) no lado n da junção e Jp(x”)
e Jn(x”) no lado p da junção. Mas falta determinar Jp e Jn dentro da região de
depleção. Iremos assumir que estas duas componentes não variem ao longo
da região de depleção. Isto pode ser feito tendo em vista a nossa hipótese que
é desprezível (nula) a geração e recombinação de portadores nesta região, ou
seja, o que entra deve sair da região. Nestas condições podemos assumir:
Jp(x’=0) = Jp(x”=0’) e Jn(x’=0’)=Jn(x=0), como indicado na Fig. 10.25.
• Agora a densidade de corrente total, J, pode ser obtida pela soma das
componentes de densidades de corrente em qualquer ponto entre –xp e xn
(pois elas são constantes nesta região). Por conveniência, escolhemos as
seguintes duas componentes: Jn(-xp) e Jp(xn), tendo em vista que sabemos
calcular estas (como explicado acima). Assim obtemos J = Jn(-xp) + Jp(xn).

Fig. 10.24 Definições de eixos de absissas e origens para as regiões neutras p e
n.
Fig. 10.25 Componentes de corrente nas bordas da região de depleção.
Baseado nas considerações acima, vamos agora efetuar a derivação do

modelo:

i) Determinamos inicialmente as condições de contorno das equações
diferencias de difusão de minoritários nas regiões neutras fora da região de
depleção.
Nas bordas da região de depleção, em –xp e xn, temos as seguintes condições
de contorno:
qVa
n p (− x p ) = n p 0 .e kT (10.58)
qV a
p n ( x n ) = p n 0 .e kT (10.59)
Esta condição de contorno é proposto na literatura baseado em 3 argumentos

distintos:
• Como a lei da junção. Uma lei é uma proposta suportada apenas por
corresponder aos resultados ou a observação experimental. Como o modelo
desenvolvido baseado nas condições de contorno acima tem boa concordância
com a característica experimental da junção, podemos assumí-las como uma
lei.
• Assume-se por hipótese a condição de baixa injeção em todo o material e que
o campo elétrico dentro da região de depleção com polarização direta não
difere muito da condição de equilíbrio, sem polarização. Isto é razoável para
polarização direta com valor não muito grande (Va < Vbi), como pode ser visto
nas fórmulas de eletrostática da junção no item 10.1.1 (veja cálculo de xn, xp e
campo elétrico). Baseado nestas duas hipóteses pode determinar as condições
de contorno das equações 10.58 e 10.59, como apresentamos no apêndice
deste capítulo.
• Assume-se a condição de quase-equilíbrio na região de depleção, ou seja, que
o produto pn seja constante porém maior que ni2 (polarização direta). Desta
forma temos níveis de quase-Fermi constantes dentro da região de depleção
(FN – FP = q.Va). A partir destas considerações iniciais também podemos
desenvolver as equações 10.58 e 10.59, como também apresentamos no
apêndice no fim do capítulo.
Na verdade, não há muita distinção entre assumir as relações 10.58 e 10.59

como uma lei, ou desenvolve-las a partir da validade de certas hipóteses.
Qualquer que seja o caminho preferido pelo leitor, chega-se a um modelo de
relação I – V do diodo que coincide com a observação experimental. Assim,
podemos tanto aceitar a lei como as hipóteses impostas para deduzir as
condições de contorno.
Faltam mais duas condições de contorno que referem-se aos outros 2 pontos
extremos das regiões neutras p e n da junção. Como em pontos localizados bem
distantes da região de depleção estamos em pontos distantes da fonte de
perturbação na concentração dos minoritários (injetados através da junção), o
semicondutor já teve condições para voltar ao equilíbrio, pela combinação dos
mecanismos de difusão e recombinação do excesso de minoritários. Assim

podemos adotar as seguintes condições de contorno nos pontos infinitamente
distantes da borda de depleção:
∆n p ( x" = ∞) = 0 (10.60)
∆p n ( x' = ∞) = 0 (10.61)
E no caso de não termos um semicondutor infinito (região não suficientemente

longo para que o semicondutor volte ao equilíbrio), como ficam estas condições de
contorno? Neste caso, depende de temos ou não um contato ôhmico na
extremidade do mesmo, que na verdade normalmente temos. Um contato ôhmico
tem como característica uma alta velocidade de recombinação de portadores na
sua interface, de forma que isto também impõe as mesmas condições de contorno
10.60 e 10.61. No caso de termos uma região neutra curta e sem contato ôhmico,
a condição de contorno não poderá ser definida a priori e o problema torna-se
mais complexo.
ii) O segundo passo da nossa derivação refere-se à resolução da equação de

difusão de minoritários nas duas regiões neutras p e n.
A equação de difusão de minoritários, dado pela relação 8.110 e 8.111, devem
ser resolvidas agora com as seguintes simplificações já apresentadas: condição
estacionária (corrente DC) e sem outras fontes de geração de portadores, ou seja,
GL=0 (dispositivo no escuro). Nestas condições, as equações de difusão de
minoritários nas regiões neutras p e n, são respectivamente:
d 2 ∆n p ( x" ) ∆n p ( x" )
Dn − =0 (10.62)
dx"2 τn
d 2 ∆p n ( x' ) ∆p n ( x ' )
Dp − =0 (10.62)
dx ' 2 τp
Estas equações devem ser resolvidas como apresentado no capítulo 8,

baseado nas condições de contorno dadas acima. Como soluções temos
respectivamente:
− x"

qVa
n p ( x" ) = n p 0 + n p 0 e − 1 .e

kT Lp

(10.63)
− x'

qVa
p n ( x' ) = p n 0 + p n 0 e − 1 .e

kT Lp

(10.64)
A Fig. 10.26 ilustra graficamente as equações 10.63 e 10.64, tanto para a

condição de polarização direta como reversa (similar à Fig.10.18). Observa-se que

o excesso de portadores é máximo próximo da borda de depleção e tende a zeros
para ponto bem distante da borda, de acordo com nossas condições de contorno.
Fig. 10.26 Concentração de portadores minoritários nas regiões neutras da

estrutura, para polarização direta (_._._._) e polarização reversa (.......),direta (no
caso NA>ND).
iii) Tendo as funções das concentrações do portadores minoritátios nas duas

regiões neutras, podemos determinar a corrente de difusão destes
portadores. Lembramos novamente que a corrente de deriva destes
portadores pode ser desprezada, tendo em vista que o campo elétrico
nestas regiões é desprezivel. Na verdade estamos interessados apenas na
corrente de difusão no pontos –xp (x”=0) e xn (x’=0).
As correntes de difusão de minoritários nas duas regiões neutras, calculados

com uso das relações 10.63 e 10.64, são dadas respectivamente por:
d (n p ) − x"

q.Dn qVa
J ( x" ) = qDn =− .n p 0 e kT − 1 .e Ln

(10.65)
dx" Ln
−x'

d ( p n ) q.D p qVa
J ( x ' ) = − qD p = . p n0 e kT − 1 .e p

L
(10.66)
dx ' Lp
Na Fig. 10.27 apresentamos os gráficos das equações 10.65 e 10.66, com

conversão para a abscissa comum x (isto implica em inverter o sinal da expressão
10.65). Novamente, as correntes de difusão dos minoritários são máximas próximo
às bordas da região de depleção, caindo assintoticamente a 0 com a distância.
Esta redução gradual das componentes de corrente de difusão é compensada
pelo aumento correspondente da corrente de deriva dos majoritários (mesmo com
campo elétrico desprezível para efeito de minoritários, podemos ter uma corrente
de deriva para os majoritários, devido à sua alta concentração), resultando assim

em corrente total constante em qualquer ponto x. Observe ainda que as correntes
de elétrons e de lacunas mantém-se constante dentro da região de depleção, por
hipótese (geração e recombinação de portadores desprezível dentro da região de
depleção).
Fig. 10.27 Componentes de corrente de elétrons e de lacunas ao longo da

estrutura de junção pn com polarização direta (no caso NA>ND).
iv) Neste ponto podemos determinar as componentes de densidade de

corrente de difusão nos pontos –xp e xn. Tendo estas componentes
obtemos a densidade de corrente total pela junção, pela simples soma de
ambas.
Lembramos que este procedimento só é possível dada a hipótese de
densidades de correntes constantes ao longo da região de depleção (suposto
desprezível a geração e recombinação de portadores dentro da região de
depleção). Somente, baseado nesta condição é que podemos determinar a
corrente total pela soma das componentes de corrente em pontos distintos.
Determinamos as componentes de corrente de difusão em –xp e em xn como
segue:
d (n p )

qDn qVa
J n (− x p ) = q.Dn = n p 0 e kT − 1

(10.67)
dx" x "= 0
Ln
d ( pn ) qD p qVa
J p ( x n ) = −q.D p = −1

kT
p n0 e
(10.68)
dx' x '= 0 Lp
Pela soma das expressões 10.67 e 10.68, obtemos a densidade de corrente

total pela junção:

Dp

D qVa
J = q n n p0 + −1

kT

p n0
e
(10.69)
Ln Lp

Multiplicando a densidade de corrente total pela área da junção obtemos a

corrente total, equação esta que é o modelo que procuramos desenvolver:

qVa
I = I0 e −1

kT
(10.70)
onde:

D Dp
I 0 = q. A n n p 0 +

pn0
(10.71)
Ln Lp

ou ainda, usando as relações 8.27 e 8.28:

Dn Dp
I 0 = q. A.n 2
+

i
(10.72)
Ln N A L p N D

v) Simplificações e interpretações do modelo:

Pela equação 10.70 do modelo, podemos traçar a curva I – V característica de
uma junção, como mostrado na Fig. 10.16c. Esta curva mostra o comportamento
retificador, permitindo uma passagem de corrente com a polarização direta, com
uma dependência exponencial nesta região. Com a polarização reversa a corrente
é praticamente bloqueada, permitindo a passagem de uma corrente reversa muito
pequena.
O termo entre parênteses da equação 10.70 pode ser simplificado caso a
tensão de polarização for maior que algumas vezes a tensão térmica (kT/q), ou
Va>0.1V. Neste caso o termo –1 pode ser desprezado e a expressão fica:
qVa
I = I0e kT (10.73)
Aplicando a função logarítmica neperiana à equação acima temos:
q
ln( I ) = ln( I 0 ) + Va (10.74)
kT
A equação 10.74 é mostrada graficamente, em escala semi-log, na Fig. 10.28,

para polarização direta. Observa-se uma curva linear, cuja inclinação é dada por
q/(kT) e cuja extrapolação (para Va<0.1V) intercepta a coordenada em ln(I0). A
construção de tal gráfico experimental permite determinar o valor de I0 de diodos
fabricados.

Fig. 10.28 Gráfico da corrente versus tensão direta de uma junção pn, em
escala a) linear e b) semilogarítmica.
Uma outra maneira de determinar experimentalmente o valor de I0, seria medir

a corrente reversa do diodo para Va<-0.1V, quando a corrente reversa torna-se
constante, I = -I0 (ver equação 10.70 e Fig. 10.16c). Este procedimento no entanto
não é prático, tendo em vista ser difícil medir correntes pequenas com precisão e
pelo fato de aparecerem componentes significativas de corrente não previstos no
nosso modelo. Estas componentes adicionais de corrente reversa são referentes à
corrente de geração de portadores nas regiões de depleção do dispositivo (deixam
de ser desprezíveis na polarização reversa, tendo em vista corrente reversa ser
pequena e devido ao aumento da largura das regiões de depleção com aumento
da polarização reversa).
O termo I0 da expressão 10.70 varia de diodo para diodo, bem como, com a
temperatura, como podemos ver pelas relações 10.71 e 10.72. Primeiramente
temos a área da junção que depende da geometria usada na fabricação. Outros
fatores que dependem do processo de fabricação são: a) as dopagens NA e ND
das regiões p e n respectivamente, e b) coeficientes de difusão, Dn e Dp, e tempo
de vida de portadores minoritários, τn e τp. Estes últimos fatores dependem
fortemente da qualidade do material, como explicamos no capítulo 8. Pela relação
10.72 observamos uma dependência direta com o quadrado da concentração
intrínseca de portadores, ni2. Como conseqüência, I0 depende do tipo de
semicondutor (Ge > Si > GaAs), diminuindo com o seu valor de EG, e aumenta
exponencialmente com a temperatura (ver relação 8.25 e Fig. 8.14).
Do modelo da corrente pela junção podemos também observar que pode

haver um predomínio de corrente de lacunas ou de elétrons pela junção,
dependendo da relação entre as concentrações NA e ND (ver Fig. 10.27). Se
tivermos NA >> ND (chamada junção p+n), teremos Jp >> Jn. No caso de NA << ND
(chamada junção n+p), teremos Jp << Jn. Este resultado tem importância na

análise e modelagem de dispositivos (diodos e transistores bipolares, entre
outros).
Antes de completar esta sessão do modelo de corrente de junção pn, vale

reforçar o conceito de armazenamento de cargas minoritários na regiões neutras e
próximas às bordas de depleção da junção (ver Fig. 10.18 e Fig. 10.26). Vimos
que com a polarização direta temos a injeção de portadores pela junção,
aumentando a concentração de portadores minoritários nos dois lados opostos da
junção. Vimos que a quantidade de cargas minoritárias armazenadas determinam
o valor da corrente DC pela junção. Adicionalmente, a quantidade de cargas
minoritárias irá afetar o comportamento dinâmico da junção. Cada vez que
alteramos a polarização da junção necessitamos alterar a quantidade de cargas
minoritárias armazenadas em cada lado da junção. Esta remoção ou adição de
cargas minoritárias para mudar do estado de polarização leva um certo tempo,
afetando assim o tempo de resposta da junção ou diodo. A variação de cargas de
minoritárias nas regiões neutras com a variação da tensão de polarização
representa uma capacitância, chamada de capacitância de difusão de minoritários
da junção.
Exercício: Considere uma junção pn tipo degrau, com NA = 1017 cm-3 e ND =

1015 cm-3, Dn = 30 cm2/s, Dp = 12 cm2/s, ni = 1010 cm-3, kT = 0.026 eV, Ln = 10 µm,
Lp = 15 µm, A = 10-4 cm2. Calcule: a) ∆pn(xn) e ∆np(-xp) para Va = 0.4 e 0.6 V; b)
Análise se prevalece condição de baixa injeção nos casos do item a); c) a razão
entre a corrente de lacunas e a corrente total através da região de depleção, Ip/I;
d) a razão entre a corrente de elétrons e a corrente total através da região de
depleção, In/I; e) Analise como a redução de ND afetaria as razões Ip/I e In/I.
Resolução:
a) Cálculo do excesso de portadores nas bordas da região de depleção:

inicialmente calculamos os valores das concentrações de minoritários de
equilíbrio e depois o excesso, baseado nas relações 10.58 e 10.59:
ni2 10 20
n p0 = = 17 = 10 3 cm −3
N A 10
ni2 10 20
pn0 = = 15 = 10 5 cm −3
N D 10
qVa
∆n p (− x p ) = n p 0 .(e kT
− 1)
qVa
∆p n ( x n ) = p n 0 .(e kT
− 1)
Efetuando as contas para os 2 valores de Va obtemos respectivamente:

∆np(-xp) = 4.58 x 109 cm-3 e 1.05 x 1013 cm-3
∆pn(xn) = 4.58 x 1011 cm-3 e 1.05 x 1015 cm-3

b) Comparando os valores acima com os valores das concentrações de
equilíbrio, observamos que apenas a concentração das lacunas, minoritários
em xn, é da ordem de grandeza da concentração dos majoritários nesta região,
para o caso da polarização com 0.6 V. Portanto nesta condição não vale a
condição de baixa injeção, ou seja, para este diodo, com a polarização direta
de 0.6 V já estamos em condição de alta injeção, onde o nosso modelo de
corrente do diodo apresentado, deixa de ter validade.
c) Das expressões 10.68 e 10.69 podemos escrever:

Dp

qVa
I p = q. A.n 2
−1

kT
i
e
L p .N D

Dp

Dn qVa
I = q. A.n 2
+ −1

kT
i
e
L p . N D Ln . N A

Ip 1
Portanto: = = 0.96 , ou seja, nesta junção p+n, 96% da corrente
I D n .L p .N D
1+
D p .Ln . N A
pela junção refere-se à injeção de lacunas do lado p para o lado n.
d) Similarmente, das expressões 10.67 e 10.69 obtemos:
In 1
= = 0.04 , ou seja, apenas 4% da corrente pela junção refere-se à
I D p . Ln . N A
1+
Dn .L p .N D
injeção de elétrons do lado n para o lado p.
e) Das duas expressões acima de Ip/I e In/I observa-se que, se reduzirmos a
concentração ND da região n do diodo, teremos um aumento da fração Ip/I e
uma redução da fração In/I.
Apêndices
A) Determinação das relações 10.58 e 10.59 (lei da junção), assumindo baixa

injeção e campo elétrico na região de depleção como de equilíbrio:
Neste procedimento assumimos como hipótese que o campo elétrico e a
concentração de portadores, com polarização direta e em condição de baixa
injeção, não variem muito dentro da região de depleção, em relação ao caso de
equilíbrio. Assim, determinamos o campo elétrico dentro da região na condição de
equilíbrio, para em seguida usá-lo na condição de polarização direta. Esta
hipótese é suportada pelo fato da corrente total de elétrons (ou de lacunas) pela
junção, em condição de baixa injeção, dada pela diferença dos fluxos de corrente
de difusão e de deriva na região de depleção, ser bem menor que cada uma das
duas componentes. Da expressão 8.72 da densidade de corrente de elétrons e
igualando-a a zero, obtemos o campo elétrico como segue:

dn
J n = q.µ n .n. ∈ + q.D. ≅0
dx
dn dn
Dn dx = − kT dx
∴∈= −
µn n q n
Como também temos:
xp
Vj = − ∈ .dx e V j = Vbi − Va ; resulta:
−xp
xn kT dn kT
Vj = =
n( x )
ln( n) n ( −nx )
−xp

q n q p
kT n (x )
Portanto: Vbi − Va = ln n n , ou:
q n p (− x p )
qVbi qVa
n p (− x p ) = nn ( x n ).e kT
.e kT
Na condição de equilíbrio tínhamos a relação (10.24):
kT N D .N A kT nn 0 . p p 0
Vbi = ln = ln
q ni2 q ni2
Substituindo esta última relação de Vbi na expressão de np(-xp) resulta:
ni2 qVa
n p (− x p ) = n n ( x n ). .e kT
nn 0 . p p 0
Como em condição de baixa injeção temos que a concentração de majoritários

não varia em relação ao seu valor de equilíbrio, podemos cancelar nn0 com nn(xn)
na expressão anterior. Portanto resulta:
ni2 qVa kT qVa

n p (− x p ) = e = n po e kT
p p0
Ou se desejarmos apenas o excesso de portadores minoritários em –xp:
qVa
∆n(− x p ) = n(− x p ) − n p 0 = n po (e kT
− 1)
De forma análoga obtemos:

qVa
p n ( x n ) = p no e kT
qVa
∆p ( x n ) = p( x n ) − p n 0 = p no (e kT
− 1)
B) Determinação das relações 10.58 e 10.59 (lei da junção), assumindo condição

de quase-equilíbrio na região de depleção:
Condição de quase-equilíbrio dentro da região de depleção significa adotar os

níveis de quase-Fermi constantes nesta região e que o produto pn seja constante,
embora não necessário que seja igual a ni2. No caso de polarização direta teremos
pn > ni2 e no caso de polarização reversa teremos pn < ni2.
Vimos no capítulo 8 que podemos escrever a densidade de corrente de

portadores como função do gradiente do nível de quase-Fermi ( relações 8.137 e
8.138):
J p = µ p . p.∇FP
Como a concentração p varia muitas ordens de grandeza de um lado da

região de depleção ao outro lado, é razoável supor que o gradiente do nível de
quase-Femi de lacunas tenda a zero, para que resulte Jp constante e finito.
Portanto, conclui-se que o nível de quase-Fermi de lacunas deve ser
aproximadamente constante dentro da região de depleção, como mostra a Fig.
10.B1 (ver também Fig. 10.14). Argumentação similar podemos usar para justificar
que devemos ter o nível de quase-Fermi de elétrons também constante dentro da
região de depleção. Observe que a distância dos dois níveis de quase-Fermi
dentro da região de depleção corresponde à própria energia potencial da fonte de
polarização, ou seja, q.Va. Longe das bordas da região de depleção, os níveis de
quase-Fermi voltam a coincidir, uma vez que nestas regiões, o semicondutor volta
praticamente à condição de equilíbrio térmico.
Fig. 10.B1 Diagrama de bandas de uma junção pn diretamente polarizada com

a indicação dos níveis de quase-Fermi de elétrons, FN, e de lacunas, FP.

Da Fig. 10.B1 e da definição dos níveis de quase-Femi temos:
Ei − FP = Ei − FN + q.Va
( Ei − FN )
p n 0 = ni .e kT
Manipulando as duas relações acima obtemos a própria lei da junção para

lacunas (a relação para elétrons é obtida de forma similar):
( Ei − FP ) qVa
p n ( x n ) = ni .e kT
= p n0 .e kT
10.2 A Junção Metal-Semicondutor

A junção ou contato metal-semicondutor é de fundamental importância para
dispositivos eletrônicos, pois é ela que permite a formação da conexão do
dispositivo semicondutor com o mundo vizinho e/ou externo, incluindo a formação
das interconexões entre dispositivos dentro do circuito integrado. Além de
conexões com e entre dispositivos, a junção metal-semicondutor pode também
constituir a parte intrínseca de alguns tipos de dispositivos. As junções metal-
semicondutor podem apresentar comportamento de contato ôhmico (relação I-V
linear e simétrica em torno de V=0 e com baixa resistência elétrica, ou seja, quase
uma reta vertical, passando pela origem) ou de contato tipo retificador (conduz
corrente para polarização direta e praticamente não conduz corrente para
polarização reversa). Veremos neste item que o comportamento ôhmico ou
retificador de um contato metal-semicondutor depende do metal e do tipo e nível
de dopagem do semicondutor usados.
Desde 1874 é conhecido o efeito retificador do contato de um metal com o

material semicondutor de PbS, com a apresentação do diodo de ponta de contato
por F. Braun. Este contato forma a estrutura intrínseca de diodo tipo Schottky, bem
como da porta de um transistor MESFET (MEtal-Semiconductor Field Effect
Transistor).
10.2.1 Diagrama de Bandas da Junção Metal-Semicondutor em Equilíbrio
Inicialmente vamos supor os dois materiais separados e sem interação entre os

mesmos. Na Fig. 10.29 apresentamos os diagramas de bandas de um metal (Au
por exemplo) e de um semicondutor (Si tipo n por exemplo). Os diagramas são
desenhados usando como referência um nível comum que corresponde ao nível
do vácuo, ou seja, o nível de energia em que o elétron é considerado fora e livre
do material. Como já definido no capítulo 6, a função trabalho, Φ, é a diferença
entre o nível de energia do vácuo, E0, e do nível de energia de Fermi, EF, do
material. A função trabalho é característica de cada material (metal ou

semicondutor). No caso de semicondutores, a função trabalho, ΦS, não varia
apenas com o material do semicondutor, mas também com o nível da sua
dopagem. O que é fixo para cada material semicondutor é a sua afinidade
eletrônica, χ, ou seja, a energia necessária para levar um elétron do nível mínimo
da banda de condução até o nível de vácuo. No caso do semicondutor Si, este
valor é 4.05 eV. Desta forma, a função trabalho do semicondutor depende do tipo
e do nível de dopagem e pode ser expressa por:

Φ S = χ + (E C − E F ) = χ +
EG NA
2 + kT . ln

, para material tipo p (10.75)

ni

Φ S = χ + (E C − E F ) = χ +
EG ND
2 − kT . ln

, para material tipo n (10.76)

ni

Na tabela 6.2 apresentamos valores da função trabalho de vários metais,

ΦM. Valores para mais metais são apresentados na tabela 10.2.
Tabela 10.2 Função trabalho, ΦM, de alguns metais

Metal Função Trabalho [eV]
Ag 5.1
Al 4.1
Au 5.0
Cu 4.7
Mg 3.4
Ni 5.6
Pd 5.1
Pt 5.7
Fig. 10.29 Diagramas de bandas de a) metal e b) semicondutor tipo n, isolados.

Como o nível de Fermi representa a energia média dos elétrons de condução,
observa-se no caso da Fig. 10.29, que os elétrons do semicondutor têm energia
média maior que os do metal, no entanto, com a mesma probabilidade de
ocupação (0.5 em E = EF). Isto faz com que estes elétrons do semicondutor
tenham uma preferência para migrarem ao metal se lhes for dada a oportunidade,
por meio de contato. Lembramos que a natureza sempre procura a situação de
mínima energia. Isto é melhor ilustrado nos diagramas da Fig. 10.30, onde
mostramos o diagrama de bandas no instante hipotético do contato, antes da
transferência de elétrons (b) e o diagrama de bandas após o estabelecimento do
equilíbrio termo-dinâmico entre os dois materiais (c). No estabelecimento do
equilíbrio, os elétrons inicialmente mais energéticos do semicondutor irão para o
metal, até que a energia média dos elétrons do metal e do semicondutor seja a
mesma (mesmo nível de Fermi). Após estabelecimento do equilíbrio observamos
que:
• O nível de Fermi é uniforme nos dois materiais
• Há uma redução da concentração de elétrons na superfície do semicondutor,
pela sua transferência para o metal (aumentou-se a distância entre EC e EF).
Esta redução na concentração de elétrons pode ser de tal nível, a constituir a
formação de uma região de depleção (n<< ND)
• O nível de vácuo, E0, mantém-se contínuo, porém não uniforme. Isto não deve
ser uma preocupação, já que se trata apenas de uma energia de referência,
onde o elétron estará livre e fora dos materiais. Este comportamento de E0
resulta do fato de EF ser constante, E0 ser contínuo e χ ser uma constante e
independente da posição.
• Os elétrons do metal encontram uma barreira de potencial de altura ΦB, na
interface com o semicondutor. Por análise da Fig. 10.30 b ou c, obtém-se
diretamente a relação: ΦB = ΦM - χ
• Os elétrons no corpo do semicondutor encontram uma barreira de potencial de
altura q.Vbi, para chegarem até a interface metal-semicondutor. Por análise da
Fig. 10.30b, obtém-se diretamente a relação: q.Vbi = ΦM - ΦS(x=∞).
• A presença de barreira de potencial, tanto para elétrons irem do metal para o
semicondutor, como para os elétrons irem do semicondutor para o metal,
corresponde ao diagrama típico de diodo de barreira Schottky ou retificador.
Veremos posteriormente que a ausência das barreiras ou apenas uma barreira
reduzida, resultará em contato ôhmico.
O modelo do contato metal-semicondutor apresentado é um modelo ideal e

simplificado, onde é desprezado o efeito de estados de interface, que pode
apresentar um efeito significativo sobre o contato. Como no semicondutor Si, a
densidade de estados de superfície é relativamente baixa, o modelo aplica-se
razoavelmente bem neste caso. Porém isto não é o caso de semicondutores como
o GaAs e outros compostos tipo III-V.

Fig. 10.30 Formação da barreira Schottky metal-semicondutor: a) estrutura
física, b) diagrama de bandas no instante hipotético do contato, antes do equilíbrio
e c) diagrama de bandas após estabelecimento do equilíbrio térmico.
10.2.2 Eletrostática do Diodo de Barreira Schottky Ideal.
No caso do contato metal-semicondutor, onde a função trabalho do metal for

maior que a função trabalho do semicondutor, tem-se um diodo retificador
chamado de diodo de barreira Schottky, ou simplesmente diodo Schottky. Este
diodo apresenta uma relação I – V não linear, com condução numa das
polarizações e não condução na polarização inversa.
Na Fig. 10.31 apresentamos novamente o diagrama de bandas da estrutura,

sem incluir a referência do nível de vácuo, juntamente com os correspondentes
diagramas de densidade de cargas (região de depleção no semicondutor e uma

função delta de carga no metal junto à interface), de campo elétrico e de potencial
elétrico.
Fig. 10.31 Barreira Schottky em equilíbrio térmico: a) diagrama de bandas, b)

densidade de cargas, c) campo elétrico, d) potencial elétrico.
Como não se cria cargas, a estrutura como um todo deve manter neutralidade.
Houve apenas transferência de elétrons de um material para outro. Desta
consideração podemos escrever:
QS = q.N D .x n = −QM (10.77)
onde: xn é largura da região de depleção no semicondutor tipo n, QS é a integral

da carga no semicondutor e QM é a carga total no metal.
Como a densidade de cargas na região de depleção é constante, dado por

q.ND, resulta pela lei de Gauss, uma relação linear para o campo elétrico (similar
ao caso da junção pn):
1 x q.N D
∈ ( x) = q.N D .dx ' + A1 = x + A1 (10.78)
εS 0 εS

Como no infinito, bem como na borda direita da região de depleção, o campo
elétrico é nulo, ou seja, ∈(xn)=0, obtém-se:
q.N D
A1 = − xn (10.79)
εS
q.N D
∈ ( x) = − ( x n − x) (10.80)
εS
Esta relação do campo elétrico (10.80), corresponde ao do gráfico da

Fig.10.31c.
Definindo q.Vbi como sendo a altura da barreira no semicondutor,

correspondendo ao encurvamento total da banda de condução por exemplo, ou do
nível de referência de vácuo, E0, obtém-se diretamente do diagrama de bandas da
Fig.10.30.c:
q.Vbi = Φ M − Φ S (10.81)
Substituindo ΦS por suas componentes, obtém-se:
q.Vbi = Φ M − χ − ( E C − E F ) ∞ (10.82)
Adotando como referencial de tensão o ponto da interface, temos V(x=0) = 0, e

como conseqüência resulta V(xn) = Vbi (potencial sobre o semicondutor). Para
determinar a função da variação do potencial sobre o semicondutor devemos
integrar a função do campo elétrico na região:
x x q. N D q. N D x2
V ( x) = − ∈ ( x' )dx '+ A2 = − [− ( x n − x' )]dx'+ A2 = ( xn x − ) + A2
0 0 εS εS 2
Como V(xn) = Vbi, resulta:
q.N D x n2
A2 = Vbi −
εS 2
Substituindo A2 na expressão de V(x) acima, resulta:
q.N D
V ( x) = Vbi − ( xn − x) 2 (10.83)
2ε S
Nota-se que a função do potencial é novamente uma parábola, como foi o

resultado obtido na junção pn. Este resultado vale no entanto apenas para casos

de dopagem constante. Da condição da nossa referência de tensão, V(x) = 0, e da
expressão (10.83) resultam as seguintes relações entre Vbi e xn:
q.N D 2
Vbi = xn (10.84)
2ε S
2ε S
xn = .Vbi (10.85)
q.N D
onde Vbi depende da diferença das funções trabalho do metal e do

semicondutor e pode ser obtido de (10.81) ou (10.82).
A análise feita até este ponto foi feita na condição de equilíbrio térmico, ou seja,
sem tensão externa aplicada. Vejamos agora o que acontece se aplicarmos uma
tensão direta (Vmetal > Vsemicond.) ou reversa (Vmetal < Vsemicond.). Com a aplicação da
fonte externa aumentamos a energia dos elétrons no terminal ligado à polaridade
negativa da fonte, aumentando assim o nível de Fermi do material deste lado.
Como toda a tensão aplicada deverá cair sobre a junção (considerando baixa
corrente e resistências parasitárias desprezíveis), a separação dos níveis de Fermi
do metal e do semicondutor será igual a q.VA, onde Va é a tensão aplicada. Os
diagramas de bandas correspondentes à polarização direta e reversa do diodo
estão mostrados na Fig. 10.32. Analisando as alturas das duas barreiras de
potencial para os elétrons, obtém-se:
a) A altura da barreira vista pelos elétrons do metal para o semicondutor, não é
alterada com a aplicação de tensão, direta ou reversa. A altura desta barreira é
fixa e só depende de ΦM e χ, dada pela relação:
ΦB = ΦM − χ (10.86)
b) A altura da barreira vista pelos elétrons do corpo do semicondutor para a

interface metal-semicondutor é alterada com a tensão aplicada e dada por:
qVJ = q (Vbi − V A ) (10.87)
Pela análise da Fig. 10.32 e da relação (10.87) observa-se que a altura da

barreira na banda de condução no semicondutor, como conseqüência também a
largura da região de depleção associada, são reduzidas com a aplicação de
polarização direta da junção. O inverso ocorre com a aplicação de polarização
reversa.
Ao repetir-se a análise de distribuição de cargas, de campo elétrico e de

potencial eletrostático na junção, com a nova condição de contorno para o
potencial eletrostático em xn, dado agora não mais por Vbi e sim por (Vbi – VA),
resulta a seguinte expressão para a largura da região de depleção:

2ε S
xn = (Vbi − V A ) (10.88)
q.N D
Fig. 10.32 Diagramas de bandas de diodo Schottky com polarização a) direta e

b) reversa
Exercício: Analise o contato de Cu com Si tipo n, com ND = 1016 cm-3, à

temperatura ambiente. a) Trata-se de um contato tipo Schottky ou tipo ôhmico? b)
Calcule ΦB; c) Calcule Vbi; d) Calcule xn para VA = 0 e VA = -2 V.
Temos os seguintes dados: ΦM(Cu) = 4.7 eV (tabela 10.2), χ(Si) = 4.05 eV, kT =
0.026 eV, ni = 1010 cm-3.
a) Da Fig.10.30 observa-se que a barreira positiva no semicondutor, típica de
contato Schottky, é obtida no caso de ΦM > ΦS.
Aplicando a fórmula (10.76), obtém-se: ΦS = 4.05 + 0.56 – 0.36 = 4.25 eV. Desta
forma o valor da função trabalho do semicondutor é menor que o valor da função
trabalho do metal, o que corresponde a um contato tipo Schottky.
b) De (10.86) obtemos: ΦB = ΦM - χ = 4.7 – 4.05 = 0.65 eV
c) De (10.82) obtemos: q.Vbi = ΦM - χ - (EC – EFS)x=∞ = 4.7 – 4.05 – (0.56 – 0.36) =
0.45 eV.
d) Os valores da largura da região de depleção podem ser obtidos de (10.88).
Obtemos assim os seguintes valores: i) para VA = 0, xn = 0.242 µm; ii) para VA
= -2 V, xn = 0.565 µm.
Nota: observa-se que tanto a tensão interna da junção no semicondutor, bem
como a largura da região de depleção do diodo Schottky são menores que os
valores em diodo pn.

10.2.3 Característica I – V de Diodo Schottky Ideal
Pela estatística de Fermi-Dirac e de Boltzmann, a probabilidade de ocupação

dos estados de mais alta energia cai exponencialmente. Assim, a densidade de
elétrons nos estados na altura do pico da barreira de energia deve ser baixa,
porém não é nula. Teremos assim um fluxo contínuo de elétrons com energia
suficiente para passar por cima da barreira do semicondutor para o metal. Porém,
estando em equilíbrio, teremos um fluxo igual de elétrons vindo do metal,
passando por cima da barreira e alcançando o semicondutor. Desta forma o fluxo
líquido de elétrons sobre a barreira será nulo em equilíbrio. Estes fluxos de
elétrons são chamados de fluxos de emissão termiônica de elétrons.
Como a altura da barreira vista pelos elétrons do metal para o semicondutor é

fixa e independente da polarização, ΦB = ΦM - χ, o fluxo de elétrons de emissão
termiônica do metal para o semicondutor será também fixo com a tensão aplicada.
Por outro lado, como a altura da barreira interna no semicondutor é variável com a
tensão aplicada, qVJ = q(Vbi - VA), o fluxo de emissão termiônica de elétrons do
semicondutor para o metal será grande para polarização direta (crescente com
VA>0) e muito reduzido para a polarização reversa.
Como conseqüência do exposto acima, pode-se demostrar que a densidade de

corrente líquida pela junção Schottky é dada por:
q .V A − q.V A
J = J 0e nkT
(1 − e kT
) (10.89)
− q. Φ B
onde: J 0 = A ∗ .T 2 .e kT
A* = constante efetiva de Richardson =

4.π .q.me .k 2
A=
h3
*
A /A vale 0.66 para Si tipo p e 2.1 para Si tipo n (orientação (100))
n = fator de idealidade
A expressão (10.89) é similar à corrente de um diodo retificador, com curva de

corrente versus tensão similar ao do diodo pn. O símbolo do diodo Schottky é
como ilustrado na Fig. 10.32.
10.2.4 Contatos Metal-Semicondutor Ôhmicos
Nos itens acima explicamos que a diferença entre um contato Schottky e um

contato ôhmico refere-se apenas à relação entre as duas funções trabalho. Se ΦM
> ΦS teremos contato Schottky pois resulta Vbi > 0, enquanto que se ΦM < ΦS
teremos contato Schottky pois resulta Vbi < 0 (ausência de barreira para os

elétrons do semicondutor). Isto é correto de forma genérica, porém existe uma
exceção importante a esta regra como veremos mais abaixo.
Analisemos primeiramente o caso de ΦM < ΦS. Pelo procedimento exposto no

item 10.1, constrói-se o seu diagrama, como ilustrado na Fig.10.33. Observa-se a
ausência da barreira de energia para os elétrons da banda de condução no
semicondutor. Adicionalmente, a barreira de energia vista pelos elétrons do metal
é reduzida. Isto faz com que haja facilidade de fluxo de elétrons nos dois sentidos.
Isto é característico de um bom contato ôhmico.
Fig.10.33 Diagrama de bandas de um contato ôhmico com Vbi negativo, ou, ΦM

< ΦS.
A exceção à regra citada acima refere-se ao caso com ΦM > ΦS (diagrama de

bandas de um contato Schottky) e quando o nível da dopagem do semicondutor
for muito elevado. Se a dopagem for muito elevada, a largura da região de
depleção formada será muito estreita (ver relação (10.85) ou (10.88)). Sendo a
Fig.10.34 Diagramas de bandas de contato metal-semicondutor com ΦM > ΦS e

com alta dopagem tipo n+, sendo a) com polarização reversa (tunelamento do
metal para o semicondutor) e b) com polarização direta (tunelamento do
semicondutor para o metal).

barreira de potencial muito estreita, o fenômeno de tunelamento quântico torna-se
apreciável, permitindo o fluxo de elétrons tanto do metal para o semicondutor
como o inverso.
Por causa da diferença da concentração de elétrons num mesmo nível de

energia, no metal e no semicondutor, em função da polarização da junção, resulta:
• Maior corrente de tunelamento do metal para o semicondutor que no sentido
inverso, no caso de polarização reversa.
• Maior corrente de tunelamento do semicondutor para o metal que no sentido
inverso, no caso de polarização direta.
Este fenômeno de corrente de tunelamento pelo contato tipo “Schottky”, com o

semicondutor altamente dopado, faz com que este seja o procedimento
normalmente adotado para se fazer um bom contato ôhmico, mesmo sendo ΦM >
ΦS.
Embora a análise apresentada de contatos metal-semicondutor tenha sido feita

apenas para o caso de substrato tipo n, uma análise análoga pode ser feita para
substrato tipo p, com resultados totalmente similares.
10.3 Heterojunções
Ao crescermos (por processo epitaxial por exemplo) um semicondutor de uma

dado material sobre um outro material semicondutor, formamos uma heterojunção.
Como cada material semicondutor tem uma largura de banda, EG, bem como uma
afinidade eletrônica, χ, característicos, teremos um diagrama com
descontinuidades na interface da heterojunção. A Fig.10.35 ilustra os vários tipos
de estruturas de bandas de heterojunções, dependo dos tipos dos materiais e dos
tipos de dopagens. Considerando inicialmente os dois semicondutores
instínsecos, classificamos as heterojunções em tipo I a tipo III, de acordo com as
formas das descontinuidades nas bandas de condução e de valência, como
indicado na Fig.10.35. No caso de dopamens tipo p ou n, os diagrama adaptam-se
no sentido de alinhar sempre os níveis de Fermi, quando em equilíbrio.
A forma de obtenção do diagrama de bandas é similar ao do caso do contato

metal-semicondutor, a partir dos dados das bandas proibidas e das afinidades
eletrônicas dos materiais. Na Fig.10.36 apresentamos o exemplo da heterojunção
de AlGaAs tipo n com GaAs tipo p, a) inicialmente com os materiais separados e
com suas bandas em relação ao nível comum de vácuo e b) após o contato e em
equilíbrio térmico (nível de Fermi constante e nível de vácuo contínuo).

Fig.10.35 Possíveis alinhamentos das bandas de energia em heteroestruturas.
Tipo I: a banda proibida menor é encaixada entre os limites da banda proibida
maior. Tipo II: alinhamento de bandas em degraus. Tipo III: Banda de condução
(ou de valência) contínua, com toda a diferença nas larguras das bandas proibidas
aparecendo na outra banda.
Fig.10.36 Diagramas de bandas de 2 materiais (AlGaAs tipo n e GaAs tipo p), a)

separados e b) em contado e em equilíbrio térmico.
A partir desta heterojunção pode-se demonstrar que a relação entre a tensão

interna da junção é dada pela relação (10.90), enquanto que a corrente pela
heterojunção é dada pela relação (10.91), similar a de uma homojunção.

2
q.N D .x n2 q.N A .x p
Vbi = + (10.90)
2.ε 1 2.ε 2
onde: xn (xp) é a largura da região de depleção no lado n (lado p); ε1 (ε2) é a

constante dielétrica da região n ou 1 (p ou 2).
q .V A
I = I 0 (e kT
− 1) (10.91)
onde I0 é uma função da heterojunção.
As heterojunções são utilizadas para a construção de vários dispositivos

optoeletrônicos (lasers, fotodiodos, etc) e dispositivos eletrônicos especiais e
novos.
10.4 Contato ou Junção MOS
O contato ou junção MOS, que corresponde à estrutura Metal-Óxido-

Semicondutor como indicado na Fig. 10.37, constitui a estrutura central ou
intrínseca de vários dispositivos semicondutores de efeito de campo, entre os
quais os transistores MOSFET (elemento básico de aproximadamente 95% dos
modernos circuitos integrados) e dispositivos CCD’s (elemento básico das
câmeras de vídeo). Além de constituir a estrutura central destes dispositivos, ela
também forma o que chamamos de capacitor MOS. Tradicionalmente o óxido
usado é o óxido de silício, SiO2, porém de forma genérica poderia ser qualquer
outro isolante, com a correspondente generalização do nome para MIS, Metal-
Isolante-Semicondutor.
Na estrutura MOS ilustrada na Fig. 10.37, o metal sobre o óxido é chamado

terminal de porta. Este metal pode ser uma camada ou filme fino de Al, silício
policristalino altamente dopado (funcionando como um razoável condutor), um
metal refratário, uma liga metal-silício (siliceto), ou ainda uma combinação de
multicamadas destas, como por exemplo um siliceto sobre silíco policristalino. A
espessura deste filme é tipicamente da ordem de 0.5 µm. A espessura do filme
isolante pode variar na faixa típica de 2 a 1000 nm. O silício deve ter um contato
elétrico em algum ponto, por exemplo nas costas da amostra, como ilustrado. Este
contato elétrico é feito por meio do contato ôhmico metal-semicondutor já
estudado no item 10.2 acima.

Fig. 10.37 Estrutura de contato ou junção MOS ou ainda de capacitor MOS.
Temos por objetivo neste item estudar a eletrostática do capacitor, bem como a
variação da sua capacitância versus polarização do terminal de porta em relação
ao substrato. Inicialmente iremos estudar uma estrutura MOS ideal assumindo as
seguintes condições:
• A espessura do metal é suficiente para garantir baixa resistência elétrica e um
equipotencial ao longo de sua superfície, tanto em termos de potencial DC
como AC. Esta condição é satisfeita na maioria dos casos práticos.
• O óxido é um isolante perfeito onde a corrente DC é nula. Esta condição
também é normalmente satisfeita, a menos quando a espessura do isolante for
muito fina (da ordem de 2 nm ou menos, dando origem a corrente de
tunelamento).
• Temos cargas possíveis apenas no metal e no semicondutor, ou seja, não
temos cargas dentro do óxido e nem associada à interface SiO2/Si. Esta
condição normalmente não é satisfeita. Após o estudo do caso ideal,
apresentaremos como a existência destas cargas altera o resultado do caso
ideal, sem estas cargas.
• A dopagem do semicondutor é uniforme. Esta condição pode ser considerada
como verdadeira em vários casos práticos, mas nem sempre. Nos limitaremos
a estudar o caso de dopagem uniforme.
• O substrato tem espessura muito grande, de forma que podemos adotá-lo
como de espessura infinita, com neutralidade de cargas e ausência de campo
elétrico na sua parte inferior.
• Há um contato ôhmico perfeito nas costas do substrato, como indicado na Fig.
10.37.
• O eletrodo de porta é de área grande, com dimensões bem maiores que da
espessura do óxido (bem como da possível espessura de região de depleção
na superfície do semicondutor). Desta forma podemos desprezar os efeitos de
bordas e fazer um estudo unidimensional em x (profundidade).
• O metal de porta e o semicondutor apresentam idêntico valor de função
trabalho, ou seja a diferença de função trabalho, ΦMS = ΦM - ΦS = 0. Na Fig.
10.38 ilustramos os diagramas de bandas com indicação de função trabalho ou
afinidade eletrônica, dos três materiais da estrutura MOS, para o caso dos

materiais ainda separados. A condição de ΦMS = 0 também normalmente não é
satisfeita. Após o estudo do caso ideal, apresentaremos como a existência de
uma diferença nas funções trabalho do metal e do semicondutor altera o
resultado do caso ideal.
Fig. 10.38 Diagramas de bandas de energia individuais do metal, óxido e

semicondutor da estrutura MOS.
Ao juntarmos os três materiais para formar a estrutura MOS, no caso de ΦMS =

0, resulta o diagrama de bandas completo como mostrado na Fig. 10.39. Nota-se
que neste caso particular, o diagrama de bandas do semicondutor não é alterado,
permanecendo na condição chamada de banda plana. Este caso corresponde
ainda à condição com polarização nula entre porta e substrato, ou seja, VG = 0.
Esta condição de VG = 0, impõe que as energias médias dos portadores no metal
e no semicondutor sejam as mesmas, ou que os níveis de Fermi sejam iguais,
justificando assim o diagrama da Fig. 10.39. Vimos no capítulo 10 que no caso de
banda plana, ou seja, níveis de energia das bandas de condução e de valência
constantes, resulta campo elétrico nulo e densidade de cargas também nula. No
nosso caso de capacitor ideal, esta condição de banda plana é obtida para a
polarização nula, porém no caso genérico, ela acontece para uma tensão de porta
chamada de VG = VFB (do inglês, Flat Band), que no caso não ideal será diferente
de nula, como será mostrado mais abaixo. Apenas no caso de polarização do
capacitor MOS ideal iremos ter cargas, tanto no eletrodo de porta como no
semicondutor, como ilustrado na Fig. 10.40, para o caso polarização VG positiva.
Logicamente, não se cria cargas ao polarizar um dispositivo, apenas se transfere
cargas de um eletrodo a outro. Assim resulta:
Q+ = Q−
ou
QM = −QS

Fig. 10.39 Diagrama de bandas de estrutura MOS ideal, substrato tipo p, em
equilíbrio.
Fig. 10.40 Diagrama de cargas em capacitor MOS com polarização positiva.
10.4.1 Análise Eletrostática da Estrutura MOS com Polarização.
Iniciamos a análise com as seguintes considerações, adotando o substrato

como referencial terra e a tensão de porta dada por VG:
a) Como a densidade de corrente DC pela estrutura é nula, podemos
escrever (do capítulo 8):
J n = µ n .n.∇Fn = 0 (10.92)
J p = µ p . p.∇F p = 0 (10.93)
Portanto, os gradientes dos níveis de quase-Fermi de elétrons e de lacunas são

nulos, ou ainda, os níveis de quase-Fermi dos portadores são constantes. Sendo
os 2 níveis de quase-Fermi constantes eles só podem ser iguais entre sí e ao
próprio nível de Fermi do semicondutor (não há tensão aplicada sobre a parte
neutra, região inferior, do semicondutor). Temos do capítulo 8 que o nível de Fermi
constante é sinônimo de semicondutor em equilíbrio térmico. Conclui-se portanto
que o semicondutor de um capacitor MOS, mesmo polarizado, continua em
equilíbrio. Uma interpretação física deste fato é associada ao fato de não estarmos

fornecendo ou dissipando energia ao sistema (o produto V.I = 0), ao contrário do
que acontece com a polarização de uma junção pn.
b) Os níveis de Fermi do metal e do semicondutor por outro lado, mesmo

sendo constantes, estão separados entre sí pelo valor da energia potencial
dada pela fonte VG, ou seja:
E FM − E FS = −q.VG (10.94)
Apresentamos na Fig. 10.41 os diagramas de bandas e de cargas de capacitor

MOS ideal, substrato tipo p, para algumas condições de polarização: a) VG = 0
(banda plana), b) VG < 0 (acumulação), c) VG > 0 (= VGi, depleção e superfície
intrínseca, ou limiar de inversão fraca), d) VG > 0 (= VT, depleção e limiar de
inversão forte), e) VG > VT (inversão forte)
No caso de aplicarmos tensão VG negativa , carregamos o capacitor com

cargas negativas na porta (junto à interface metal-óxido) e cargas positivas no
semicondutor (junto à interface óxido-semicondutor). A carga positiva no
semicondutor tipo p só pode ser formada pelo acúmulo de lacunas na superfície.
O aumento na concentração de lacunas na superfície vem acompanhada pelo
aumento da diferença entre o nível de Fermi intrínseco e do nível de Fermi do
material, como pode ser verificado pela relação de Boltzmann (8.23 ou 10.95).
Para atender a esta condição é necessário que o nível de Fermi intrínseco se
encurve para cima, já que o nível de Fermi do material é constante por estar em
equilíbrio. Como conseqüência do encurvamento do nível de Fermi intrínseco, as
bandas de condução e de valência também seguem o mesmo encurvamento,
dado que o nível Ei é aproximadamente o nível médio entre EC e EV. O potencial
no semicondutor é dado pelo inverso do encurvamento total da banda de energia
e dividido pela carga eletrônica, q. Desta forma, o potencial de superfície no
semicondutor será negativo (encurvamento positivo na banda de condução). A
tensão VG aplicada na porta será dividida pelas quedas de tensão no
semicondutor e no isolante. A queda de tensão no isolante produz um campo
elétrico no mesmo, constante (ver relação de Poisson, com densidade de cargas
nula) e de valor negativo. Isto é coerente com o diagrama da Fig. 10.41b, onde a
banda de condução do óxido apresenta gradiente constante e negativo (ver
relação 8.64).

Fig. 10.41 Diagramas de bandas e de cargas de capacitor MOS ideal, substrato
tipo p, para as condições de polarização de: a) banda plana, b) acumulação, c)
depleção e limiar de inversão fraca, d) limiar de inversão forte, e) inversão forte.
( Ei − E F )
p = ni .e kT (10.95)
Ao aplicarmos uma tensão positiva na porta, carregamos o metal com cargas

positivas (extração de elétrons do metal) e o semicondutor com cargas negativas.
Estas cargas negativas no semicondutor são inicialmente obtidas pelo efeito de
repulsão dos seus portadores positivos, ou seja, das lacunas próximas à
superfície. Com a repulsão das lacunas, as cargas negativas dos íons aceitadores
no substrato deixam de ser neutralizadas, permanecendo uma carga líquida
negativa nesta região, como indicada no Fig. 10.41c, com sua densidade dada por
–q.NA. A largura desta região estende-se conforme aumentamos a tensão de
porta, até um valor máximo, xdMAX, aumentando assim gradualmente a carga
negativa no substrato. A repulsão das lacunas corresponde a uma redução do

fator exponencial, (Ei – EF) na relação de Boltzmann (10.95), o que novamente
corresponde a um encurvamento das bandas de energia de condução e de
valência, bem com do nível de Fermi intrínseco, uma vez que o nível de Fermi do
semicondutor é constante (equilíbrio térmico). Este encurvamento das bandas de
energia é para baixo neste caso, ilustrado na Fig.10.41c, indicando um potencial
crescente do corpo do semicondutor (x = ∞) para a superfície (x = 0). A redução
na concentração de lacunas do corpo do semicondutor para a superfície é
acompanhado pelo aumento concomitante de elétrons, como observado pela
relação de Boltzamann para elétrons (8.22 ou 10.96), ou pela condição de
equilíbrio, pela qual temos que pn = ni2. Assim temos que gradualmente, conforme
aumentamos a tensão VG, aumenta-se a concentração de elétrons próximo da
superfície do semicondutor. Enquanto a tensão de porta for baixa (VG < VGi, limiar
de inversão fraca), a concentração de elétrons na superfície mantém-se menor
que a concentração intrínseca de portadores. Já para tensão de porta moderada,
mas menor que a tensão de limiar de inversão forte, VT, a concentração de
elétrons mantém-se menor que a concentração de dopantes, NA.
( E F − Ei )
n = ni .e kT (10.96)
Podemos definir o potencial de superfície do semicondutor como o

encurvamento total das bandas de energia do corpo até a superfície, dividido pela
carga q, ou seja:
1
ψ S = [ Ei ( x = ∞) − Ei ( x = 0)] (10.97)
q
Define-se o valor VGi como a tensão de porta quando a concentração de

elétrons na superfície for igual a ni. Esta condição, ilustrada na Fig. 10.41c,
acontece quando tivermos Ei = EF, ou ainda quando o potencial de superfície, ψs,
for igual ao potencial de Fermi, φF, sendo o potencial de Fermi dado por:
1 kT NA
φF = ( E i − E F ) x =∞ = ln (10.98)
q q ni
Assim, para VG = VGi, tensão de limiar de inversão fraca, temos:
ψ S = φF (10.99)
Definimos o valor VT como a tensão de limiar de inversão forte, como sendo a

tensão VG onde a concentração de elétrons na superfície for igual ao valor de
lacunas no corpo do semicondutor (x = ∞), ou seja, ns = NA. Observando a relação
de Boltzmann de concentração de elétrons (10.96) teremos esta condição quando
o encurvamento das banda for o dobro ao da condição de limiar de inversão fraca,

como ilustrado na Fig. 10.41d, ou seja, quando o potencial de superfície for o
dobro do potencial de Fermi:
ψ S = 2.φ F (10.100)
A condição de limiar de inversão forte dada acima é a condição clássica

assumida. Mais recentemente, com a adoção de tensões menores na polarização
dos circuitos integrados, um refinamento deste limite fez-se necessário e um novo
limite vem sendo adotado, com um valor um pouco superior ao da relação
(10.100), da ordem de 6 kT/q acima. Neste texto mantemos a definição clássica de
2φF.
Aumentando a tensão de porta VG a valores maiores que VT, aumentamos
fortemente a concentração de elétrons na superfície, Fig. 10.41e, sem aumentar
significativamente o valor da largura de depleção, ou seja, para VG > VT, xd
mantém-se aproximadamente constante e igual a xcMAX. Este comportamento é
atribuído ao crescimento exponencial da concentração de elétrons na superfície
com o potencial de superfície. Nestas condições, todo aumento de tensão de
cargas positivas no metal de porta será compensado com o aumento de queda de
potencial no óxido e de cargas negativas de elétrons na superfície, sem aumentar
a região de depleção, ou seja, sem aumentar as cargas negativas da região de
depleção e sem aumentar significativamente o potencial de superfície (um
aumento significativo do potencial de superfície resultaria num aumento
exponencial ou astronômico na concentração de elétrons na superfície).
A condição de limiar de inversão forte, VT, é o limite a partir do qual forma-se

uma camada de inversão significativa na superfície, ou seja, forma-se ou induziu-
se na superfície um canal de elétrons.
Uma análise complementar ao dado acima pode ser feita considerando um

substrato de Si tipo n. Resultam potenciais e cargas de sinais opostos, com uma
análise totalmente similar. Deixamos esta análise como exercício para o leitor.
Definimos acima a condição de potencial de superfície no semicondutor para os

limiares de inversão. Esta informação na verdade não será de grande utilidade por
não termos acesso direto a este potencial. Temos acesso sim ao potencial da
porta VG. Portanto fica a questão, para que valor de VG estamos na condição de
limiar da inversão forte, ou seja, qual é o valor de VT. Este valor é de grande
importância para os transistores MOSFET, pois será a tensão de porta a partir da
qual começa a haver uma corrente significativa entre os terminais de fonte de
dreno do transistor.
Vamos considerar o capacitor polarizado com VG igual a VT, tendo

consequentemente o diagrama de bandas ilustrado na Fig. 10.42a. O diagrama de
cargas correspondente é mostrado na Fig. 10.42b, assumindo a mesma
aproximação de depleção adotada na teoria da junção pn, ou seja, a depleção
termina abruptamente em xd, que neste caso é, como explicado acima, xdMAX.

Apenas na origem, x = 0, temos uma concentração significativa de elétrons, neste
caso, dado como sendo igual a NA. Mas como sua concentração diminui
exponencialmente para potenciais menores, em x > 0, a integral de elétrons no
canal continua desprezível frente à carga de depleção. Assim podemos escrever
que a densidade de cargas na região de depleção, 0 < x < xd, é dado por:
ρ ( x ) = −q.N A (10.101)
Fig. 10.42 Diagramas de um capacitor MOS ideal, substrato tipo p, polarizado

na condição de limiar de inversão forte: a) de bandas, b) de distribuição de cargas,
c) de campo elétrico, d) de potencial elétrico.
Similarmente ao procedimento adotado no caso da junção pn, o campo elétrico

no semicondutor é obtido pela lei de Gauss, com condição de contorno de campo
nulo na região neutra do semicondutor, resultando em:
q
∈ ( x) = .N A ( x d − x ) (10.102)
ε Si
Portanto o campo elétrico é nulo no corpo do semicondutor e varia linearmente

deste valor até um valor máximo na sua superfície, como ilustra a Fig. 10.42c. O
campo elétrico no dielétrico deve ser constante, uma vez que a densidade de
cargas é nula neste material (equação de Poisson). Temos da teoria de
eletromagnetismo, que numa interface entre dois materiais dielétricos, com
ausência de carga de interface, o vetor densidade de fluxo elétrico, D, é contínuo,
resultando na seguinte relação entre os campos elétricos perpendiculares à

interface, que explica a descontinuidade do campo elétrico na interface mostrado
na figura:
∈ox ∈S
Dox = = DS = (10.103)
ε ox εS
O potencial elétrico pode ser obtido pela integral do campo elétrico, resultando
na relação (10.103) e ilustrado na Fig. 10.42d.
q.N A
ψ ( x) = ( xd − x) 2 (10.104)
2.ε S
Podemos também escrever a seguinte relação de potenciais, baseada na

segunda lei de Kirchhoff:
VG = Vox + ψ S (10.105)
Mais uma vez usando a lei de Gauss, podemos obter uma relação para a
tensão sobre o óxido, Vox:
QG QS
∈ox = =− (10.106)
ε ox ε ox
onde QG (QS) é a integral da carga no metal (semicondutor) por unidade de

área.
Como temos também que:

V
∈ox = ox
x ox
(10.107)
onde xox é a espessura do dielétrico (óxido).
Substituindo esta relação, na anterior (10.106), resulta:
QG QG Q
Vox = ε ox
= =− S (10.108)
x ox C ox C ox
onde Cox é a capacitância do óxido por unidade de área, dado por εox/xox.
Como na condição de limiar de forte inversão ainda podemos desprezar a

integral dos portadores no canal, a integral de carga no semicondutor, QS, pode
ser expressa por:

QS = −q.N A .x dMax (10.109)
Como para VG = VT, ψS = 2φF, podemos determinar xdMAX da relação (10.104):
2ε S
xd = ψS (10.110)
q.N A
2ε S
x dMAX = .2φ F (10.111)
q. N A
Substituindo as relações (10.111), (10.109) e (10.108) em (10.105), obtém-se a

relação de VT:
1
VT = 2φ F + 2.q.ε S .N A .2.φ F (10.112)
C ox
Analisemos agora o caso de diodo não ideal, onde no caso genérico temos
cargas distribuídas no sistema SiO2/Si, associadas a: a) estrutura das ligações
químicas da transição entre os dois materiais, resultando numa carga fixa e
positiva próxima à interface, b) estados de interface dentro da banda proibida do
semicondutor, c) estados dentro da banda proibida do dielétrico, d) cargas de
contaminação iônica, tipo Na ou outros metais. A Fig. 10.43 indica a nomenclatura
internacional e a localização relativa dos 4 tipos de cargas descritas. Estas cargas
podem ser agrupadas como uma carga efetiva localizada na interface SiO2/Si,
como sendo uma função delta, de concentração Qef, dado em C/cm2. A presença
de uma carga efetiva na interface SiO2/Si, faz com que mesmo com VG = 0,
teremos carga induzida, tanto no semicondutor como no metal, como indicado na
Fig. 10.44a. Como conseqüência, nesta condição o diagrama de banda não pode
corresponder à condição de banda plana como no caso do capacitor ideal.
Necessitaremos agora aplicar uma tensão negativa na porta para que a carga
neste terminal seja em igual módulo e de sinal oposto ao da carga efetiva de
interface, como ilustrado na Fig. 10.44b. Chamamos esta tensão de porta,
necessária para obter esta condição de banda plana, de VFB (Flat Band).

Fig. 10.43 Terminologia para os nomes e localização das cargas no sistema
SiO2/Si, obtido por oxidação térmica.
A presença desta nova carga na interface altera a relação (10.106) para:
QG (QS + Qef )
∈ox = =− (10.113)
ε ox ε ox
Esta alteração tem como conseqüência uma alteração na tensão de limiar, VT,
dada como:
1
VT = VFB + 2φ F + 2.q.ε S .N A .2.φ F (10.114)
C ox
onde VFB = - Qef/Cox.
Outra diferença geral em relação ao capacitor ideal refere-se à diferença das

funções trabalho do semicondutor e do metal. No caso ideal, ela foi assumida
nula, enquanto de forma geral ela é diferente. Assim como no caso do contato
metal-semicondutor, visto no item 10.3, a diferença de função trabalho entre metal
e semicondutor corresponde a uma tensão interna, que induz cargas nos 2 lados
da junção. A Fig. 10.45 mostra o diagrama de bandas e de cargas de capacitor
MOS, substrato tipo p e porta de Al, com VG = 0 (assumindo neste caso
novamente ausência de carga efetiva de interface). Nota-se que agora não temos
banda plana como no caso ideal, para VG = 0. Se, ao invés de mantermos VG = 0,

Fig. 10.44 Efeito da carga efetiva, Qef, na interface SiO2/Si, para: a) VG = 0, b)
VG = VFB.
Fig. 10.45 Diagrama de a) bandas de energia e b) de cargas, de um capacitor

Al/SiO2/Si-p, com dopagem NA = 1015 cm-3, sem presença de cargas no óxido (Qef
= 0).

aplicarmos uma tensão VG = ΦMS/q, estaremos novamente na condição de banda
plana, como demonstrado na Fig. 10.46. Para o caso de substrato tipo p, podemos
expressar a diferença de função trabalho como sendo (similar à expressão 10.82):
Φ MS = Φ M − Φ S = Φ M − ( χ + EG 2 + φ F ) (10.115)
A diferença da função trabalho entre metal e semicondutor altera a tensão de

banda plana como mostrado acima. Isto traz como conseqüência mais um
deslocamento na tensão de VT como dado em (10.114). A alteração total na
tensão de banda plana, levando em conta a soma dos efeitos da carga efetiva de
interface e de diferença de função trabalho, será:
Φ MS Qef
VFB = − (10.116)
q C ox
Fig. 10.46 Diagrama de bandas de capacitor MOS Al/SiO2/Si-p, com dopagem

NA = 1015 cm-3, sem presença de cargas no óxido (Qef = 0), com aplicação de
tensão VG = VFB = ΦMS/q = -0,806 V.
Tomando a relação (10.114) e o capacitor MOS de porta de Al e substrato de

Si, tipo p e tipo n, calculou-se valores de VT, variando o nível de dopagem e a
espessura do óxido, adotando-se ainda Qef=0. Os resultados estão mostrados na
Fig. 10.47. Nota-se que, para baixo nível de concentração de dopagem, VT é
sempre negativo, tendo em vista o valor negativo de ΦMS. O valor de VT aumenta
com o aumento da dopagem tipo p e com a espessura do óxido. No caso de
substrato tipo n, quanto maior a dopagem ou quanto maior a espessura do óxido,
maior o módulo do valor de VT. Estes resultados mostram que é possível ajustar o
valor do VT desejado, pelo ajuste do nível da dopagem e da espessura do
dielétrico, ou ainda pela mudança do material (função trabalho) de porta.

A análise feita até este ponto foi baseada no uso da aproximação de depleção e
camada de inversão muito estreita, como uma função delta, chamado de modelo
“delta-depleção”. Análises mais exatas podem ser feitas, usando cálculo numérico
para resolver a equação de Poisson, junto com as relações de Boltzmann das
concentrações de portadores. Resultados de distribuição de cargas e de potencial
elétrico no semicondutor tipo p, com φF = 12kT/q, T = 300 K, para várias condições
de polarização, são mostrados na Fig. 10.48. Estes resultados mostram que a
análise de aproximação de depleção anterior é bastante razoável, indicando que a
carga de acumulação, bem como a de inversão ficam bem junto à superfície do
semicondutor e que a largura das regiões de depleção para potencial de superfície
de 24kT/q (limiar de inversão forte) e 30kT/q (acima do limiar de inversão forte)
são aproximadamente iguais, enquanto a concentração de elétrons na superfície
aumentou de 400 vezes (de NA para 400NA).
Fig. 4.47 Valores de VT de capacitores MOS, com porta de Al e substrato tipo p

(VTn, de canal n) e tipo n (VTp, de canal p), variando a dopagem NA e ND
respectivamente, para 3 valores diferentes de espessura de óxido de silício
(Qef=0).
Por procedimento similar podemos calcular a carga total no semicondutor em

função do potencial de superfície. O resultado é mostrado na Fig. 10.49. Observa-
se uma boa concordância entre os resultados das relações (10.109) e (10.110) e a
curva na região de depleção e de inversão fraca. Ainda, acima do limiar de
inversão forte observa-se um crescimento exponencial da carga para uma
variação muito pequena no potencial de superfície. Este resultado justifica assumir
como constante a carga, ou largura, da região de depleção para polarização acima
de VT.

Por meio das relações (10.105) e (10.108) podemos determinar uma curva
relacionando a tensão da porta e a tensão de superfície. A Fig. 10.50 mostra este
resultado, usando o modelo “delta-depleção” e o cálculo exato, confirmando a boa
aproximação obtida pelo modelo aproximado. Observa-se novamente que após o
limiar de inversão forte, realmente o potencial de superfície (como conseqüência
também a largura da região de depleção) mantém-se razoavelmente constante e
que a adoção de um valor um pouco maior que o valor de 2φF seria um pouco
mais exato. A boa concordância do modelo de aproximação de depleção é
também demonstrada pelo resultados de curvas de medidas de capacitância
versus tensão, que será apresentado no próximo item.
Fig. 10.48 Soluções exatas de distribuição de cargas e de potencial elétrico no

semicondutor tipo p de capacitor MOS, para diferentes condições de polarização:
a) em acumulação (ψs = -6kT/q), b) limiar de inversão fraca (ψs = φF = 12kT/q), c)
limiar de inversão forte (ψs = 2φF = 24kT/q), d) acima do limiar de inversão forte (ψs
= 2φF + 6kT/q = 30kT/q).

Fig. 10.49 Dados exatos de carga total no semicondutor, calculados em função
do potencial de superfície, para um capacitor MOS com substrato de Si tipo p, de
3 Ω.cm, à temperatura ambiente.
Fig. 10.50 Curva relacionando valores de polarização VG com valores de

potencial de superfície, obtidos por cálculos exatos e por cálculos pelo modelo
“delta-depleção”.

10.4.2 Desempenho AC, ou Caracterísitica Capacitância-Tensão, de
Capacitor MOS.
A motivação do estudo do desempenho AC do capacitor MOS deve-se aos

seguintes aspectos:
a) a capacitância da porta MOS afeta o desempenho AC de transistores
MOS.
b) ela comprova o desenvolvimento teórico da junção MOS apresentada
acima.
c) ela é usada como monitoração da qualidade do sistema SiO2/Si e dos
processos de fabricação durante a fabricação de dispositivos e circuitos
integrados.
Normalmente usa-se a capacitância diferencial da porta, definida como:
dQG dQS
C= = (10.117)
dVG dVG
A Fig. 10.51 mostra curvas de capacitâncias versus tensão VG de capacitor

MOS de substrato tipo p, normalizada em relação a sua capacitância máxima,
para três condições de medidas: i) equilíbrio DC (rampa DC muito lenta) e baixa
freqüência AC, ii) equilíbrio DC e alta freqüência AC, iii) não equilíbrio DC (rampa
DC rápida) e alta freqüência AC. Observa-se que em quaisquer das condições,
para VG negativo, ou seja, em acumulação, todas as medidas dão o mesmo valor
de capacitância. A curva também indica o ponto de polarização que corresponde à
tensão de banda plana.
Fig. 10.51 Curvas C-V de capacitor MOS em equilíbrio e não equilíbrio DC e

sinal AC de baixa e alta freqüência.

Ilustramos na Fig. 10.52 as cargas DC de equilíbrio armazenadas e a variação
das mesmas com o AC do sinal aplicado para a medida da capacitância, em
várias condições de polarização DC: acumulação, depleção e inversão.
No caso da polarização na região de acumulação, a estrutura funciona como

um capacitor de placas paralelas, tendo o óxido como dielétrico, como mostra a
Fig. 10.52a, com capacitância dada por:
ε ox
C MAX = A.C ox = A. (10.118)
xox
Fig. 10.52 Cargas e variação de cargas na estrutura MOS de substrato tipo p,

com aplicação de um sinal AC e com polarização DC nas regiões de: a)
acumulação, b) depleção, c) inversão, no caso de sinal AC de baixa freqüência, d)
inversão, no caso de sinal AC de alta freqüência.
Aumentando a tensão de porta para polarização na região de depleção,

teremos ausência de portadores livres dentro da região de depleção próxima à
superfície do semicondutor. Desta forma, toda variação de tensão terá como
resposta uma variação de cargas no final desta região, ou seja, a variação de

cargas no semicondutor se dará pela variação na espessura da região de
depleção, pela repulsão ou atração dos portadores majoritários, lacunas no caso
(Fig. 10.52b). Esta situação corresponde a um capacitor formado pela composição
de duas camadas de dielétricos, uma como sendo o óxido e o segundo sendo a
camada do semicondutor sem cargas livres, ou seja, a camada de depleção. Esta
capacitância pode ser dada pela associação série de duas capacitâncias:
1 1 1
= + (10.119)
C A.C ox A.C S
onde:
εS
CS = (10.120)
xd
Enquanto estivermos com polarização na região de depleção, a largura da

região de depleção aumenta com a tensão, reduzindo a capacitância do
semicondutor e como conseqüência a capacitância MOS total, como mostra a Fig.
10.51.
Com a polarização VG tal que corresponda a um ponto de forte inversão

(VG>VT), podemos ter duas situações distintas, dependendo da freqüência do sinal
AC. No caso de sinal de baixa freqüência, os portadores minoritários da camada
de inversão conseguem acompanhar a variação do sinal, pois sua freqüência é
baixa o suficiente a ponto do sistema manter-se em equilíbrio acompanhando sua
variação. Neste caso temos novamente um capacitor de placas paralelas dado
pela espessura do dielétrico (Fig. 10.52c). Como conseqüência a capacitância
tende ao mesmo valor de CMAX medido na condição de acumulação (Fig. 10.51).
Por outro lado, se a freqüência do sinal for alta suficiente a ponto do semicondutor
não conseguir manter-se em equilíbrio, não havendo tempo para que sejam
gerados ou recombinados portadores solicitados pela variação da tensão, dentro
do período de sua variação, a variação das cargas ocorrerá em região onde há
portadores que possam responder ao sinal. No caso, serão os portadores
majoritários presentes no final da região de depleção, como ilustra a Fig. 10.52d.
Neste caso, em termos de variação de cargas, que é o que interessa na medida
de capacitância diferencial, estaremos na mesma situação da polarização na
região de depleção e a capacitância será dada pela relação (10.119), com a
correção do valor de xd. Como explicamos no item anterior, na inversão forte, a
região de depleção mantém-se constante e dada pelo seu valor máximo, xdMAX,
relação (10.111). Isto faz com que a capacitância se mantenha também constante
num patamar de capacitância mínima. Se no entanto variarmos também a tensão
de polarização DC de forma muito rápida, o sistema não mantém equilíbrio nem
na largura da região de depleção (não dá tempo para a geração dos portadores
minoritários para preencherem o canal na sua concentração de equilíbrio),
fazendo com que o sistema entre em regime de depleção profunda, reduzindo
gradualmente a capacitância, como também indica a Fig. 10.51.

Estas observações experimentais dão suporte ao modelo “delta-depleção” de
cargas no semicondutor, exposto no item anterior. Observa-se ainda que quanto
menor a dopagem do semicondutor, mais larga será a camada de depleção e
menor a sua capacitância, como confirmam as curvas mostradas na Fig. 10.53. Na
verdade, pelas relações dadas acima, podemos determinar o nível da dopagem do
substrato pelas medidas das capacitâncias máximas e mínimas da curva C-V de
alta freqüência e rampa lenta na variação DC de polarização. De posse da
dopagem do substrato, podemos calcular a capacitância correspondente ao ponto
de polarização de banda plana, demonstrada em livros especializados como dado
por:

1 1 x ox LD
= +

(10.121)
C FB A ε ox ε S

onde LD é o comprimento de Debye do material, tipo p neste caso, dado por:
ε S .kT
LD = (10.122)
q 2 .N A
Com o valor da capacitância de banda plana calculada podemos agora retornar

à curva C-V experimental e determinar a que tensão de porta ela corresponde,
obtendo-se assim a tensão de banda plana, VFB. Sendo as funções trabalho
conhecidas, pode-se agora calcular a carga efetiva de inteface, Qef, pela relação
(10.116).
Fig. 10.53 Curvas de capacitância normalizada versus tensão VG, de

capacitores MOS com 3 tipos níveis diferentes de dopagem de substrato tipo p.

Recomendamos como exercício, uma análise da curva C-V de um capacitor
MOS com substrato tipo n, apresentado no Fig. 10.54.
Fig. 10.54 Curvas C-V normalizadas de capacitor MOS de substrato tipo n,

medidas em baixa e alta freqüências.
Considerações finais:
Uma pesquisa atual, no início do século 21, é a pesquisa por isolantes
alternativos com constante dielétrica relativa maior que o do SiO2 (3.9). O motivo
por esta procura deve-se à evolução contínua na redução das dimensões dos
dispositivos, entre as quais a espessura do dielétrico. Ao seguir este caminho,
chegou-se ao ponto em que a espessura do SiO2 fica da ordem de 1,5 nm ou
menor. Neste momento, a corrente de tunelamento através do mesmo torna-se
demasiadamente alta, prejudicando o desempenho dos dispositivos MOS, que em
princípio não devem ter corrente DC através deste terminal. A substituição do filme
de SiO2 por outro de constante dielétrica maior permite o uso de filme de
espessura maior, apresentando a mesma capacitânica por unidade de área, que é
o que interessa para manter o mesmo desempenho elétrico do dispositivo. Com
filme dielétrico de maior espessura suprime-se a corrente indesejada de
tunelamento, além de reduzir a probabilidade de defeitos no filme. Os materiais
candidatos sendo pesquisados são Ta2O5, TiO2, Al2O3, ZrO2, Y2O3 e outros.
Com o estudo da junção MOS concluímos a análise de todos os “blocos
construtivos” de dispositivos eletrônicos, bem como de optoeletrônicos, como
discutido no capítulo 9 e ilustrado na Fig. 9.50. Com base nestes estudos, bem
como no conhecimento da física dos semicondutores do capítulo 8, o aluno terá o
conhecimento básico para o estudo dos dispositivos em sí, que não faz parte do
escopo deste livro ou de uma disciplina de materiais.

Exercícios
10.1 Descreva as 4 junções estudadas no capítulo.

10.2 Descreva uma junção pn abrupta e outra gradual.
10.3 Porque os portadores não se redistribuem por difusão até uma distribuição
uniforme no semicondutor contendo uma junção pn ?
10.4 Porque forma-se uma barreira de potencial numa junção pn ?
10.5 Numa junção pn em equilíbrio, qual a relação entre a corrente total, de
difusão e de deriva dos portadores?
10.6 Desenhe o diagrama de bandas de uma junção pn e estabeleça a relação do
potencial interno da junção, indicando o no diagrama.
10.7 Indique num diagrama de bandas de uma junção pn, como observamos o
potencial interno, a presença de densidade de carga líquida e de campo elétrico.
10.8 Qual o valor do potencial interno de uma junção pn com dopagens no limite
da degenerescência.
10.9 Defina a aproximação de depleção de uma junção.
10.10 Qual a motivação de se usar a aproximação de depleção ?
10.11 Considere uma junção pn abrupta e desenvolva as relações do campo
elétrico versus x.
10.12 Considere uma junção n+p abrupta com NA = 5E15 cm-3, ND = 2E17 cm-3.
Desenhe o diagrama de bandas, ρ(x), ε(x) e V(x). Dado kT = 26 meV, ni = 1E10
cm-3.
10.13 Idem à questão anterior porém considerando uma junção n+n com ND1 =
5E17 cm-3 e ND2 = 1E15 cm-3.
10.14 Porque não detetamos a tensão interna de um diodo quando realizamos
medida com um voltímetro ?
10.15 Porque a tensão sobre a barreira interna da junção diminui com tensão
direta aplicada e aumenta com tensão reversa aplicada ?
10.16 Como varia a largura da região de depleção quando aplicamos uma tensão
direta ou reversa na junção pn ?
10.17 Como varia a largura da região de depleção com os níveis de dopagem ?
10.18 Considere uma junção p+n com NA = 1E17 cm-3, ND = 1E15 cm-3, calcule a)
Vbi, b) xn, xp, W, ε(x=o), V(x=0) para Va = +0.4, 0, -1 e -4 V.
10.19 Consedere um metal e um semicondutor com funsões trabalho diferentes.
Porque os níveis de Fermi dos dois materiais irão se igualar ao se formar o
contato?
Elétrons irão de qual material a qual material?
10.20 Qual o significado de φB e de Vbi em junção metal semicondutor ?
10.21 Desenhe o diagrama de bandas de uma junção metal semicondutor tipo n e
estabeleça as relações de φB e de Vbi.
10.22 Como varia a largura da região de depleção do contato metal semicondutor
com o nível de dopagem deste ?
10.23 Porque conseguimos aumentar a emissão termiônica de elétrons do
semicondutor para o metal ao aplicarmos tensão direta no diodo M-S tipo n ? E
como varia a emissão termiônica do metal para o semicondutor ?

10.24 Desenhe o diagrama de um contato metal semicondutor tipo n sendo que
ΦM < ΦS. Este contato corresponde a um contato ôhmico ou retificador ?
10.25 Como e porque conseguimos transformar um contato com barreira interna
de potencial típica de contato retificador em contato ôhmico ?
10.26 Considere uma heterojunção em equilíbrio. Porque forma se uma
descontinuidade nas bandas de condução e de valência ?
10.27 Desenhe o diagrama de bandas de uma heterojunção Pn (p com Eg maior
que do n).
10.28 Um capacitor MOS com tensão DC aplicada está em equilíbrio ?
10.29 Desenhe diagramas de bandas de estrutura MOS substrato tipo p, nas
condições de acumulação, banda plana, superfície intrínseca e de forte inversão.
Indique também os diagramas de cargas correspondentes e os valores ou faixas
de VG e potencial de superfície, φs.

CAPACITOR M.O.S.(METAL-OXIDO-SEMICONDUTOR).
1. INTRODUÇÃO.
A estrutura de um capacitor MOS apresenta três interfaces: metal-óxido, óxido-

semicondutor e semicondutor-metal, como ilustra a Figura. 1(a). A Figura.1(b) apresenta o
diagrama de faixas (ou bandas) de energia de um capacitor MOS ideal em equilíbrio
termodinâmico. Um capacitor é considerado ideal quando: não há presença de cargas no óxido
ou na interface Si/SiO2 , as funções trabalho do semicondutor e do metal são idênticas, e a
distribuição de dopantes no substrato (semicondutor) é uniforme.
_____I____
eletrodo superior - metal → \\\\\\\\\\\\\\\\
isolante (óxido) SiO2 →
SiO 2
substrato de Si (tipo p) →
Si - p
base - metal → \\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\
__I__
--
Figura.1(a)Estrutura de um capacitor MOS, com substrato de Si tipo-p.
Figura.1(b)Diagrama de bandas de energia de um capacitor MOS ideal, com substrato

tipo-p [9].
89
Um capacitor MOS é fabricado da seguinte forma: sobre uma lâmina (substrato)
semicondutora é depositada ou crescida (oxidação térmica) uma camada fina de material
isolante (óxido). Utilizando-se material condutor (metal), são formados dois eletrodos: o
primeiro sobre a camada de óxido (denominado eletrodo superior) e o segundo sob a lâmina
(denominado eletrodo do substrato), como ilustra a Figura.1(a).
Basicamente, os dispositivos com estrutura metal-óxido-semicondutor (MOS), quando
polarizados por um sinal de tensão elétrica aplicado entre seus eletrodos, operam sob o efeito
do campo elétrico resultante na superfície do semicondutor. Em 1926, Lilienfeld [1]
apresentou o primeiro estudo sobre estes dispositivos. Em 1935, Heil [2] sugeriu que
dispositivos amplificadores de estado sólido poderiam ser obtidos, utilizando-se este efeito de
campo. Shockley [3] demonstrou experimentalmente o efeito da modulação da condutância em
semicondutores através da aplicação de campos elétricos em filmes finos de semicondutores.
A partir de 1957, a tecnologia planar revolucionou a fabricação dos dispositivos
semicondutores. Esta tecnologia foi desenvolvida pela primeira vez por Frosch e Derrick [4],
que utilizaram filmes de dióxido de silício (SiO2) como camada de proteção e também como
máscara para etapas de processo de difusão. Mas esta tecnologia só foi concretizada em 1960
por Hoerni [5], que obteve diodos e transistores planares de silício.
A partir de 1960, com o processo de oxidação térmica, Khang e Atalla [6] obtiveram
uma camada de dióxido de silício de boa qualidade crescida termicamente e produziram o
primeiro transistor MOS. Baseando-se neste trabalho, o transistor MOS foi aperfeiçoado por
Hofstein e Heiman [7] em 1963 e a sua fabricação foi iniciada imediatamente. No entanto, estes
transistores apresentaram variações nas características elétricas devido ao deslocamento de
cargas no óxido de porta sob condições de elevado campo elétrico e alta temperatura,
obrigando a paralisação da produção pouco depois.
A partir de 1965, compreendeu-se a causa da instabilidade dos dispositivos M.O.S., com
a publicação do primeiro trabalho sobre contaminação do óxido por íons sódio (Na+) [8].
Demonstrou-se que as cargas contaminantes do dióxido de silício eram íons móveis,
principalmente íons de sódio de carga positiva. Algumas soluções para a redução da
contaminação foram propostas [11,12]:
i) a utilização de óxido de silício de porta dopado com fósforo - esta técnica permite
diminuir bastante a mobilidade dos íons móveis, mas causa polarização do óxido, que não
diminui as variações na característica elétrica;
ii) a incorporação de cloro ao óxido de silício de porta - esta técnica permite a fixação
dos íons móveis, sendo bastante utilizada em processos de oxidação térmica em temperaturas >
10000C;
iii) a utilização do nitreto de silício (Si3N4) ou óxido de silício nitretado como dielétrico
de porta - os filmes de Si3N4 permitem que a mobilidade dos íons móveis seja extremamente
reduzida, mas as etapas de obtenção dos filmes por CVD, RTP ou nitretação térmica do óxido
de silício convencional envolvem tecnologia complexa e problemas com a integridade do filme
pela eventual incorporação de hidrogênio.
Atualmente, a tecnologia MOS. proporciona a fabricação de dispositivos de alta

qualidade com dimensões submicrométricas e baixo consumo de potência. Isto é devido ao
melhor controle da contaminação e da geração de partículas nos ambientes de processo, e às
etapas de limpeza mais eficientes, que proporcionam uma melhor estabilidade das propriedades
da interface SiO2/Si. Além disso, o grupo de dispositivos com estrutura MOS vem aumentando
consideravelmente com o uso de outros materiais semicondutores como o germânio e os
semicondutores do grupo III-V (arseneto de gálio (GaAs) e fosfeto de índio (InP), por
exemplo) e de outros filmes dielétricos como o nitreto de silício (Si3N4), a alumina (Al2O3), o
oxinitreto de silício (SiOxNy) ou a intercalação de camadas dielétrica (Si3N4/SiO2 ou
SiO2/Si3N4/SiO2).
90
2 - CAPACITOR MOS [9]: CARACTERÍSTICA C-V.
Na Figura.2 apresenta-se um esboço das curvas C-V de um capacitor MOS ideal, com
substrato tipo p (a) e n (b), obtidas pela aplicação de uma tensão positiva e negativa entre os
eletrodos [9].
Figura.2 (a)Esboço de uma curva C-V de um capacitor MOS ideal, com substrato tipo-p;
(b)Esboço de uma curva C-V de um capacitor MOS ideal, com substrato do tipo-n.
Para uma análise qualitativa das características C-V de um capacitor MOS ideal é
necessário definir seis diferentes situações de polarização em função de ψf e ψs, sendo VG a
tensão no eletrodo superior em relação ao eletrodo do substrato (aterrado). O potencial de
superfície do semicondutor ψs é função de VG e está relacionado com o encurvamento das
bandas de energia. Considera-se nesta descrição que o substrato é do tipo-p. Para o substrato
do tipo-n a descrição é semelhante. Na superfície do semicondutor podem ocorrer seis
situações:
1)VG<<0 - ψs<<0 - acumulação de portadores majoritários (lacunas);

2)VG=0 - ψs=0 - condição de banda plana (não há encurvamento das bandas de
energia);
3)VG>0 - ψf>ψs>0 - formação da camada de depleção de lacunas (portadores
majoritários);
4)VG>>0 - ψs=ψf - condição de superfície intrínseca, ou seja, superfície do
semicondutor com concentração de portadores majoritários (lacunas) igual a de minoritários
(elétrons);
5)VG>>>0 - 2ψf>ψs>ψf - condição de inversão fraca - concentração de portadores
minoritários (elétrons) maior que a de majoritários (lacunas);
6)VG>>>>0 - ψs>2ψf - condição de inversão forte - concentração de elétrons muito
maior que a de lacunas;
As características C-V (Figs.2 (a) e (b)) podem ser divididas em três regiões:
91
(i) Região de acumulação: aplicando-se uma tensão negativa na eletrodo superior (VG
<< 0), as lacunas, que são os portadores majoritários (substrato tipo-p), são atraídas à
superfície do substrato (interface óxido/semicondutor). A concentração de lacunas aumenta
na superfície do silício, formando-se uma região de acumulação de portadores majoritários. O
nível de energia de Fermi (EFS) aproxima-se da banda de valência. Como este nível
mantém-se constante em equilíbrio térmico, há um encurvamento das bandas de energia de
valência (Ev) e condução (Ec) (Figura.3(b)). A camada de acumulação, para uma concentração
alta de portadores majoritários, pode ser considerada como o segundo eletrodo de um
capacitor de placas paralelas, pois o primeiro é o eletrodo superior, resultando em um campo
elétrico Ep = -VG/tox no óxido, como ilustra a Figura.3(a). Em condição de acumulação forte,
desde que ocorra um contato ôhmico direto entre o substrato tipo-p e a região de
acumulação das lacunas, a capacitância da estrutura MOS é máxima e aproximadamente igual
a capacitância no óxido, que é:
C max = Cox = (εo.εox.A)/tox (1),
onde:
Cox - capacitância no óxido; εo - permitividade no vácuo;
εox - permitividade do óxido; tox - espessura do óxido;
A - área do eletrodo superior.
VG << 0

-----------------
SiO2 ↑ ↑ ↑
Ep=-VG/tox
↑ ↑↑
++++++++++++ ← região/acumulação
Si-p

--
metal SiO 2 Si-p
(a) (b)
Figura.3(a) Esquematização da região de acumulação no capacitor; (b) Diagrama de
bandas de energia na estrutura MOS, com o encurvamento nos níveis de energia
Ec, Ev e Ei.
Diminuindo-se a tensão negativa no eletrodo superior (VG<0), a camada de acumulação

de portadores majoritários é reduzida, pois o campo elétrico no óxido fica menos intenso.
Diminuindo-se ainda mais a tensão na eletrodo superior para VG=0, a camada de acumulação é
extinta, tornando as concentrações de portadores na superfície semelhante as do corpo do
substrato. Nesta condição não há encurvamento das bandas de energia (condição de banda
plana - "flat band"- Figs.4(a) e (b)) e a tensão aplicada no eletrodo superior é denominada
tensão de banda plana (Vfb), sendo Cfb a capacitância de banda plana correspondente. Para o
capacitor MOS ideal, a tensão Vfb é nula.
92
VG = 0

- -- -
SiO2
+ + + +
Si-p

--
metal SiO 2 Si-p
_ (a) (b)
Figura.4(a)- Esquematização da condição de banda plana no capacitor; (b) Diagrama de
bandas de energia na estrutura MOS - não há encurvamento das bandas de energia.
(ii) Região de depleção: para uma tensão no eletrodo superior maior que a tensão de
banda plana (VG > Vfb), ocorre um deslocamento dos portadores majoritários (lacunas) da
superfície do substrato, expondo os íons das impurezas aceitadoras (cargas negativas). Assim,
forma-se uma região de depleção de portadores na superfície, com largura Wd, constituída
pelos íons aceitadores, que compensa o campo elétrico aplicado (Figura.5(a)). Na condição de
depleção, ocorre a aproximação do nível de Fermi em direção ao meio da banda proibida do
semicondutor e o encurvamento de bandas, como é esquematizado na Figura.5(b).
Ressalta-se que a largura Wd é proporcional ao potencial de superfície ψs (VG), que
está relacionado com o encurvamento das bandas, ou seja, é função da tensão V G aplicada na
eletrodo superior. Wd é dado por [10]:
W d = [(2.εsi.ψs)/(q.NA,D)]1/2 (2),
onde:
εsi - coeficiente de permissividade elétrica do silício; q - carga do elétron;
NA,D- concentração de dopantes aceitadores ou doadores no silício.
A esquematização da região de depleção e o respectivo diagrama de bandas de energia

da estrutura MOS estão nas Figs.5(a) e (b).
VG > 0

+ + +
SiO2 ↓ ↓
Ep= VG/tox
↓↓
- - - - - Wd ← região/depleção
+ + +
Si-p

-- metal
SiO2 Si-p
(a) (b)
Figura.5(a) Esquematização da região de depleção no capacitor;(b) Diagrama de bandas
do silício, com o encurvamento dos níveis Ec, Ev e Ei.
93
A capacitância relacionada a região de depleção (Csd) é associada em série com a
capacitância do óxido do eletrodo superior, resultando em uma capacitância total da estrutura
do capacitor MOS:
Ct(VG) = [(1/Cox) + (1/Csd(VG))]1/2 (3),

onde:
Ct(VG)- capacitância total da estrutura MOS;
Cox - capacitância do óxido (Eq.1);
Csd(VG)- capacitância da região de depleção, que é dada por:
Csd (VG) = εsi/Wd(VG) (4),
onde:
εsi - constante dielétrica do silício.
(iii) Região de inversão: aumentando-se ainda mais a tensão V G aplicada na eletrodo

superior da estrutura MOS (VG >> Vfb), consegue-se igualar as concentrações de portadores
(minoritários e majoritários) com a concentração do nível intrínseco do semicondutor (n=p=ni).
Neste caso, os níveis intrínseco e o de Fermi no diagrama de bandas assumem valores iguais.
Ocorre a atração de portadores minoritários (elétrons) em direção a superfície do substrato.
Forma-se uma camada de inversão do tipo-n na interface Si/SiO2 . Com um valor maior de
VG (mantendo-se as condições de equilíbrio), há um aumento na concentração de elétrons
na superfície do substrato, ψs(VG) torna-se saturado e Wd torna-se constante, alcançando um
valor máximo. Esta é a condição de inversão forte (VG>2Vfb ⇒ ψs>2ψf), com Wd = Wmax
(região de depleção com largura máxima). O nível de Fermi aproxima-se da banda de
condução próxima da superfície, como mostra as Figs.6(a) e (b).
VG >>>0

++++++++++
SiO2 ↓ ↓ ↓
Ep= VG/tox
↓↓↓
--------------------- ← camada/inversão
- - - - - Wd ← região/depleção
Si-p

-- SiO2 metal
Si-p
(a) (b)
Figura.6(a) Esquematização da região de inversão forte no capacitor; (b) Diagrama
de bandas de energia com os encurvamentos dos níveis de energia Ec, Ev e Ei.
O valor da capacitância da estrutura MOS, em condição de inversão, é função da

freqüência do sinal ac de polarização aplicado na eletrodo superior [10]. Para as medidas C-V
em baixa freqüência, tipicamente entre 5 a 100 Hz, o período de um sinal ac é muito maior
que o tempo de resposta dos portadores minoritários. Então, quando formada a camada de
inversão, ocorre a geração de pares elétron-lacuna suficiente para compensar o sinal aplicado,
ou seja, os elétrons (portadores minoritários) em alta concentração acompanham o sinal ac de
baixa freqüência, mantendo-se um estado de equilíbrio. Assim, a capacitância total para a
condição de inversão torna-se igual a Cox (Eq.1).
94
Para medidas C-V em alta freqüência (> 1 kHz), em condições de acumulação e
depleção, há portadores majoritários em concentração suficiente para responder à um sinal ac
deste tipo. Mas, na inversão, a capacitância é determinada pelo tempo de resposta dos
portadores minoritários. Para um sinal de polarização em alta freqüência, há um atraso dos
portadores minoritários em relação a este sinal ac, ou seja, estes portadores não são gerados
em taxa alta suficiente para compensar o sinal aplicado na eletrodo superior. Ocorre a
modulação da camada de depleção de largura máxima e constante. Na condição de inversão
forte, portanto, a capacitância total da estrutura MOS torna-se mínima:
Cmin = [(1/Cox) + (Wdmax/εsi)]1/2 (5),
onde:
Cmin- capacitância total mínima para condição de inversão; utilizando-se sinal de
polarização de alta freqüência;
Wdmax- largura máxima da camada de depleção;
Cox- capacitância no óxido;
εsi- constante dielétrica do silício.
Numa estrutura MOS não ideal, há a presença de cargas no óxido e na interface

Si/SiO2, e as funções trabalho do metal e do semicondutor são diferentes. Isto provoca um
deslocamento da curva C-V da estrutura MOS real em relação a ideal [4], pois a diferença
de potencial entre os eletrodos do capacitor MOS (VG) depende diretamente da diferença
das funções trabalho (φMS), da tensão no óxido (Vox), que é relacionada com as cargas
efetivas no óxido Q o, e do potencial de superfície ψs:
V G = V ox + φMS + ψs (6),
(a) Para um capacitor MOS ideal, a Eq.6 torna-se:
V G = ψs , pois V ox = 0 e φMS = 0.
Para V G = Vfb (condição de banda plana); ψs = 0, portanto, V fb = 0
(b) Para um capacitor MOS real:
Vox = Q o .A/Cox ,
onde:
Cox é dado pela Eq.1;
A - área do dispositivo;
Qo- carga efetiva no óxido.
Para condição de banda plana:
ψs = 0; VG = V fb = φMS +Qo .A/Cox (7).
Da expressão 7, tem-se que:
Qo = [ φMS - Vfb ].Cox/A (8)
Desta maneira, verifica-se um deslocamento no eixo da tensão (de Vfb=0 para Vfb=VG)
da curva C-V experimental (real) em relação a teórica (ideal) (Figura 9). A técnica C-V
permite determinar importantes propriedades elétricas das estruturas MOS, através de
comparação das curvas experimentais e teóricas [9]. Diferentes procedimentos de medidas e
métodos (recursivo, gráficos e de deslocamentos de curvas C-V) são utilizados para
95
determinar estas propriedades, como: capacitância de banda plana (Cfb), tensão de banda-
plana (Vfb), largura da camada de depleção (Wd), espessura do óxido (t ox), concentração efetiva
de dopantes eletricamente ativos (NA,D, A-para dopantes aceitadores de elétrons e D-para
dopantes doadores de elétrons), densidade de carga efetiva no óxido (Q o), densidade de cargas
capturadas na interface (Qit), densidade de cargas móveis (Qm), densidade de cargas fixas (Qf)
e densidade de cargas capturadas (Q ot) no óxido [10].
2.1- CARGAS NO ÓXIDO DE SÍLICIO [10-14].
Há quatro tipos de cargas que normalmente são observadas na estrutura do SiO2 e na

interface SiO2/Si como mostrado na Figura 7 [10]: cargas móveis, cargas capturadas no óxido,
cargas fixas e cargas capturadas na interface. A carga efetiva Qo no óxido compreende estes
quatro tipos de cargas. A presença delas no óxido ou na interface óxido/semicondutor ajuda a
diminuir a integridade do filme isolante e aumenta a instabilidade do comportamento dos
dispositivos MOS, gera ruídos, aumenta as correntes de fuga das junções e da superfície,
diminui a tensão de ruptura dielétrica, altera o potencial de superfície ψs, afeta a tensão de
limiar Vt. Níveis aceitáveis de densidade de carga efetiva no óxido em circuitos ULSI são da
ordem de 1010 cm-2.
Figura 7 - Cargas no Silício Termicamente Oxidado [10].
2.1.1 - Qm - CARGAS MÓVEIS.
As cargas móveis Qm são associadas a contaminação do óxido de silício por íons dos
metais alcalinos Na+, K+ e Li+ e íons H+ e H3O+. Estes íons são móveis no óxido sob efeito de
campo elétrico à temperaturas T ≥ temperatura ambiente. Alteram o potencial de superfície ψs
e provocam instabilidade das características elétricas dos dispositivos MOS.
As cargas móveis Qm, principalmente os íons de sódio Na+, podem incorporar-se ao
óxido de silício nos processos de evaporação, oxidação térmica, recozimento térmico,
aplicação de fotorresiste e em qualquer etapa da fabricação, em que se utiliza o manuseio das
lâminas. A contaminação do óxido por cargas móveis pode ser reduzida para níveis aceitáveis
da ordem de 1010 cm-2 , através da utilização de [10-14]:
* tubos e borbulhadores de quartzo com alta pureza;
96
* oxidação seca ou em ambiente clorado, com recozimento pós-oxidação para obtenção de
óxido de eletrodo superior;
* oxidação pirogênica ao invés da úmida (em ambiente com H2O) para obtenção de óxido de
campo;
* limpeza do tubo de quartzo do forno de processamento térmico em ambiente clorado em altas
temperaturas, antes da oxidação;
* óxido de silício dopado com fósforo (passivação com fosforosilicato);
* reagentes, nas etapas químicas, com baixos níveis de Na +;
* água D.I. 18 MΩ para último banho de cada etapa química;
* evaporação com alumínio de alta pureza;
* filamentos para evaporação livres de Na +;
* evaporação por canhão de elétrons ou por “sputtering” ao invés de evaporação térmica;
* luvas, máscaras e roupas adequadas para manuseio geral das lâminas;
* processo automático de transporte das lâminas.
2.1.2 - Qit - CARGAS CAPTURADAS NA INTERFACE SiO 2/Si.
Por localizar-se na interface entre o SiO2 (material amorfo) e o Si (material cristalino),

as cargas capturadas na interface Q it ocorrem devido aos defeitos de posicionamento atômico
de uma estrutura silício-oxigênio (Si parcialmente oxidado ou Si não saturado) e a presença de
impurezas metálicas. Estados quânticos de energia são introduzidos na banda proibida do silício
por estas cargas Qit, permitindo uma maior facilidade de comunicação elétrica entre as bandas
de valência e condução do silício. Conforme o potencial de superfície, esta facilidade de
comunicação elétrica permite variar o estado da carga Qit capturando (carregando) ou emitindo
(descarregando) portadores [10-14]. Portanto, estas cargas são positivas ou negativas.
A presença de Qit na interface SiO2/Si depende de vários parâmetros das etapas de
fabricação dos dispositivos MOS [10-14], tais como: orientação cristalográfica dos substratos
de silício), que determina a densidade relativa de ligações na interface, sendo
Qit(111)>Qit(110)>Qit(100); temperatura de oxidação; ambiente de oxidação (Qit de ambiente
de H2O > Qit de ambiente de O2); recozimento pós-oxidação em N2 em alta temperatura por
tempo prolongado; contaminação por impurezas interfaciais (em ambientes de difusão,
oxidação e implantação); recozimento a baixa temperatura em ambientes sem a presença de
hidrogênio; e processos radioativos (litografia por feixe de elétrons, raio-X e UV, evaporação
por feixe de elétrons, implantação iônica, plasma e “sputtering”) que quebram ligações
atômicas.
A neutralização efetiva das cargas Q it é executada por processos de recozimento pós-
metalização (sinterização) em baixa temperatura (aproximadamente 4500C) em ambientes com
a presença de hidrogênio [10-14]. O hidrogênio reduz a presença de Qit pois satura as ligações
dos átomos de oxigênio e de silício e remove os defeitos estruturais na interface SiO2/Si. A
unidade de densidade de cargas capturadas na interface Dit é normalmente representada por
número de cargas/cm2-eV e valores da ordem de 1010/cm2-eV são aceitáveis para tecnologia
ULSI.
2.1.3- Qf - CARGAS FIXAS.
As cargas fixas Qf localizam-se na camada do óxido a menos de 2.5 nm da interface

SiO2/Si, que é a região de óxido tensionado (óxido não-estequiométrico, com composição do
tipo SiOx). As cargas fixas Qf não se comunicam eletricamente entre as bandas de valência e
condução do silício (não há troca de portadores com o semicondutor) e mantêm seu estado de
carga (são cargas positivas).
A presença de Qf no óxido depende de vários parâmetros, que são: a orientação cristalina dos
substratos de silício (Qf(111)>Qf(110)>Qf(100)), o ambiente de oxidação (seco ou úmido), a
97
temperatura de oxidação, as condições de resfriamento dos substratos de silício após a
oxidação e a pressão de O2 no ambiente de oxidação [10-14].
2.1.4- Qot - CARGAS CAPTURADAS NO ÓXIDO.
As cargas capturadas no óxido Qot localizam-se por todo o volume do filme de SiO2 e
são lacunas ou elétrons em armadilhas (“traps”) no corpo do óxido. Estas armadilhas são
impurezas e ligações atômicas quebradas (provocadas por tensões e defeitos no óxido).
Normalmente são neutras, mas tornam-se carregadas quando elétrons ou lacunas são
introduzidos no óxido por: tunelamento de portadores do substrato de silício ou da eletrodo
superior (pode ocorrer para dispositivos MOS com óxidos de eletrodo superior ultra-finos);
injeção de portadores por avalanche (pode ocorrer quando há grande diferença de potencial
entre as várias regiões de um dispositivo em operação, provocando a aceleração de portadores
por avalanche para dentro do óxido); e exposição a radiação ionizante (com energia > 8.8
eV(energia da banda proibida (“gap”) do SiO2 )) [10-14]. Além disso, as cargas capturadas no
óxido Qot não variam com a polarização de eletrodo superior, como ocorre com as cargas
capturadas na interface.
Recozimentos em ambiente com hidrogênio em aproximadamente 4500C são eficazes na
minimização das cargas Qot.
3- VARIAÇÕES DA CARACTERÍSTICA C-V.
As Figuras 8 (a), (b), (c) e (d) apresentam as variações básicas da característica C-V de
um capacitor, medida em alta freqüência e provocadas pela presença das cargas Qm, Qf, Qit e
Qot, respectivamente. Os deslocamentos no eixo da tensão das curvas C-V são as variações
produzidas pela presença de Qm, Qf e Qot no óxido. Como estas variações são similares,
necessita-se de uma identificação completa da origem de cada carga [14]:
Figura 8- Variações básicas na características C-V de alta freqüência provocadas pela

presença das cargas (a) Q f, (b) Qm, (c) Qit e (d) Qot [14].
98
• A presença da carga fixa Qf no óxido, que é geralmente positiva, provoca um
deslocamento negativo no eixo da tensão e não exibe histerese (deslocamento para sinais de
rampa crescentes e decrescentes) na curva C-V (Figura 8 (a)).
• A presença da carga móvel Qm, que é geralmente devida à íons positivos que
respondem a aplicação de campos locais no óxido mesmo em temperatura ambiente, provoca
histerese na curva C-V devido à sua movimentação desses íons no óxido, causada pela tensão
em rampa aplicada durante a medida (Figura 8 (b)).
• A presença da carga capturada Qot no óxido provoca principalmente um deslocamento
positivo (causado por elétrons capturados) ou negativo (causado por lacunas capturadas) no
eixo da tensão, resultante em perturbações como a passagem de uma corrente eletrônica no
óxido ou a geração de pares de elétrons-lacunas móveis dentro do óxido (Figura 8(d)). As
cargas Qot no óxido também podem provocar histerese na curva C-V.
A carga capturada na interface Qit provoca uma distorção na curva C-V de alta
freqüência (Figura 8(c)). Ela está associada à densidade Dit(E) de estados quânticos de energia
introduzidos por defeitos na banda proibida do silício (onde as cargas podem ser capturadas), o
que causa uma maior comunicação elétrica entre as bandas de valência e condução do silício,
resultando em um deslocamento ∆Vfb da tensão de banda-plana na medida [14].
4- DETERMINAÇÃO DA DENSIDADE DE CARGAS EFETIVAS NA ESTRUTURA

SiO2/Si.
Na estrutura MOS real ocorre a presença de cargas no óxido e na interface SiO2/Si, o

que causa um deslocamento no eixo da tensão (de Vfb=0 para Vfb=VG) da curva C-V
experimental (real) em relação a teórica (ideal) (Figura 9). A neutralidade global de cargas na
estrutura MOS é alcançada pela presença de uma carga imagem no semicondutor ou no metal
correspondente às cargas no óxido e na interface SiO2/Si. Define-se como densidade de cargas
efetivas no óxido Q o/q, a densidade da carga imagem induzida no semicondutor [12]. Portanto,
pode-se assumir que a carga efetiva Qo no óxido compreende os quatro tipos de cargas
apresentados.
Figura 9- Deslocamento no eixo da tensão (de V fb=0 para Vfb=VG) da curva C-V
experimental (real) em relação a teórica (ideal) [12].
99
4.1- PROCEDIMENTO - DETERMINAÇÃO DE Q o/q.
O sistema C-V de alta freqüência (1 MHz), com um capacímetro BOONTON 72-B,

esquematizado na Figura 10, permite obter a capacitância diferencial em função da polarização
no capacitor MOS. Neste sistema aplica-se uma tensão em rampa com velocidade baixa entre
os eletrodos do capacitor. Determina-se Qo/q através da comparação entre as curvas C-V
experimental e teórica na condição de banda-plana (potencial de superfície nulo). Utilizando-se
o valor de Cfb (capacitância de banda-plana) ideal obtêm-se na curva C-V experimental o valor
de Vfb (tensão de banda-plana) (Figura 9). Com o valor de Vfb, tem-se pela expressão (8) o
valor de Qo. O método mais usado para determinar Cfb e conseqüentemente Vfb e Qo emprega o
cálculo recursivo da concentração de dopantes NA,D.
Figura 10- Sistema C-V de alta freqüência.
4.1.1- MÉTODO RECURSIVO DE OBTENÇÃO DE Q o/q [12].
Considerando-se a curva C-V experimental da Figura 10, determina-se Qo/q pelo

método recursivo utilizando-se a seguinte seqüência de expressões:
• Da expressão 1, obtém-se o valor da espessura t ox do óxido:
tox = (εo.εox.A)/Cox (9)
onde:
Cox - capacitância no óxido = C max - capacitância máxima para condição de
acumulação;
εo - permitividade no vácuo - εo = 8.854x10-14 F/cm;
εox - permitividade do óxido;
tox - espessura do óxido;
A - área do eletrodo superior do capacitor MOS.
100
• Da expressão 5, obtém-se a largura da camada de depleção Wd:
Wd = [(Cmin/Cox) -1].(εSi .ε0.A)/Cox (10)
onde:
Cmin- capacitância total mínima para condição de inversão; utilizando-se sinal de
polarização de alta freqüência;
Cox- capacitância no óxido; εo - permitividade no vácuo;
εsi- constante dielétrica do silício - εsi = 11.9.
• Da equação 2 obtém-se a concentração de dopantes aceitadores ou doadores no

silício NA,D:
NA,D = (4. εsi. φF)/q.Wd2 (11)
onde:
εsi - coeficiente de permissividade elétrica do silício;
q - carga do elétron - q = 1.602x10 -19 C;
Wd - largura da camada de depleção;
φF - potencial de Fermi, dado por [14]:
φF = (kT/q). ln[NA,D/ni] (12)
onde:
(kT/q) - energia térmica (300 K) = 0.0258 V;
NA,D - concentração de dopantes aceitadores ou doadores no silício;
ni - concentração de portadores intrínseco no silício - ni = 1.45x1010/cm3.
e φF > 0, para substrato tipo-p;

φF < 0, para substrato tipo-n.
• Substituindo-se a expressão 12 em 11, tem-se a expressão para determinação de

NA,D* recursivamente:
NA,D = {[(4.εsi .kT)/q]. ln[NA,D*/ni]}/q.Wd2 (11)
onde:
Wd - largura da camada de depleção;
NA,D* - concentração de dopantes obtida recursivamente;
• O valor de N A,D* é substituído na expressão da capacitância de banda-plana C fb, dada

por [14]:
101
Cfb = (εo.εox.A)/{tox + (εox/εsi).[(kT/q). εsi/(q.NA,D)]1/2} (12)
onde:
tox - espessura do óxido; εox - permitividade do óxido;
A - área do eletrodo superior do capacitor MOS
NA,D* - concentração de dopantes obtida recursivamente;
• Substituindo-se este valor de C fb na curva C-V (Figura 9), obtém-se o valor

correspondente da tensão de banda-plana V fb, que substituído na expressão:
Qo/q = [ φMS - Vfb ].Cox/q.A (13),
que é similar a expressão A8,
onde:
Vfb - tensão de banda-plana;
Cox - capacitância no óxido = C max - capacitância máxima para condição de
acumulação;
A - área do eletrodo superior do capacitor MOS;
e φMS = φM - φS - diferença entre as funções trabalho do metal e do semicondutor;
com φS = - φF e para eletrodo de Al ⇒ φM = - 0.6 V; portanto, neste caso:
φMS = -0.6 - (- φF) (14).
5- RUPTURA NOS ÓXIDOS E CARACTERÍSTICA I-V.

Um campo elétrico muito intenso (> 1MV/cm), maior que um determinado valor
crítico, aplicado à estrutura MOS provoca a ruptura do óxido, que perde as propriedades
isolantes. Este campo elétrico denominado campo de ruptura dielétrica E br é dado por [15]:
Ebr = Vbr/tox (15)
onde:
Vbr - tensão correspondente à ruptura dielétrica (unidade expressa em [MV]);
t ox - espessura do óxido (unidade expressa em [cm]).
A ruptura dielétrica é um fenômeno que pode ocorrer através da multiplicação por

avalanche de elétrons [15]:
• Um campo elétrico suficientemente intenso, aplicado ao capacitor MOS, fornece a

alguns elétrons energia suficiente para serem injetados na banda proibida do óxido. Os elétrons
injetados, que estão com alta energia cinética, colidem com outros elétrons ligados na rede
102
cristalina, retirando-os de suas órbitas e gerando elétrons e lacunas livres, que contribuem para
o aumento da corrente e de defeitos (“traps”) no corpo do óxido. Os pares elétron-lacuna
gerados podem então criar elétrons e lacunas livres adicionais ao longo de suas trajetórias
dentro da rede cristalina. Este processo causa uma multiplicação de portadores livres por
avalanche na estrutura dielétrica.
• O processo de avalanche provoca o surgimento de uma grande quantidade de
defeitos (“traps”) na estrutura dielétrica. Além disso, o óxido torna-se aquecido pela interação
dos pares elétron-lacuna gerados. Em algumas posições da rede cristalina, o material aquecido
pela alta densidade de energia cinética local alcança a sua temperatura de fusão. Neste locais,
onde o material se funde, forma-se um micro plasma, que rompe totalmente a estrutura do
dielétrico.
• As lacunas ou elétrons gerados podem também ocupar algumas armadilhas (“traps”),
que são impurezas e ligações atômicas quebradas (provocadas por tensões e defeitos) já
anteriormente presentes no corpo do óxido. Estas armadilhas, normalmente neutras, quando se
tornam carregadas pela introdução de elétrons ou lacunas, são denominadas de cargas
capturadas no óxido Qot e localizam-se por todo o volume do filme de SiO2 (item 2.1.4). A
presença destas cargas no óxido também contribui para o aumento da corrente no corpo do
dielétrico. Com isso, a ruptura do óxido pode ocorrer pela aplicação de campos menos intensos
(< 6 MV/cm).
5.1- CARACTERÍSTICA I-V.
O campo de ruptura dielétrica pode ser determinado através da característica I-V do

capacitor MOS, obtida pela aplicação de uma tensão dc (> 3 V). A Figura 11 mostra em (a) o
arranjo experimental para a obtenção da medida corrente x tensão e em (b) mostra uma
característica I-V de um capacitor MOS. Um analisador de parâmetros HP-4145B, que permite
aplicar uma tensão dc de até 100 V, foi o equipamento utilizado para a obtenção da medida
I-V.
(a)
(b)
Figura 11. (a) Arranjo experimental para a obtenção da medida I-V;

(b) Característica I-V de um capacitor MOS [14].
103
Da característica I-V (Figura 11) se obtém o valor correspondente de tensão aplicada
ao capacitor MOS que permite o aumento da corrente elétrica. Este valor de tensão dividido
pela espessura do isolante (expressão 15) resulta no valor do campo de ruptura dielétrica.
6- REFERÊNCIAS BIBLIOGRÁFICAS.
[1]- J.E. Lilienfeld, U.S. Patent, 475175 (1926), 1877140 (1928) e 190018 (1928).
[2]- O. Heil, British Patent, 439457 (1935).
[3]- W. Shockley and G.L. Pearson, Phys. Review, 74, 547 (1945).
[4]- G.J. Frosch and L. Derrick, J. Electrochem. Soc., 104, 547 (1957).
[5]- J.A. Hoerni, “Planar Silicon Transistors and Diodes”, IRE Electron Devices Meeting -
Washington D.C. (1960).
[6] D. Khang and M.M. Atalla, “Silicon-Silicon Dioxide Field-Induced Surface Devices”, IRE-
AIEE Solid-State Device Research Conference, Carnegie Institute of Technology, Pittsburgh,
Pa. (1960).
[7]- S.R. Hofstein and F.P. Heiman, Proc. IEEE,51, 1190 (1963).
[8]- E.H. Snow, J. Appl. Phys., 36(5), 1664 (1965).
[9]- J.A. Diniz, Tese de Mestrado-FEEC/UNICAMP (1992).
[10]- D.F. Takeuti, Tese de Mestrado-FEEC/UNICAMP (1992).
[11]- F. Damiani, Tese de Doutorado-FEEC/UNICAMP (1982).
[12]- N.G. Fontela, Tese de Mestrado- LME/USP (1978).
[13]- E.H. Nicollian and J.R. Brews, “MOS (Metal Oxide Semiconductor) Technology”, John
Wiley & Sons, New York (1982).
[14]- F.J.Feigl, “VLSI Electronics - Microelectronic Science”, Ed. N.G. Einspruch e G.B.
Larrabee, Academic Press, 6, 147 (1983).
[15]- N.P. Bogoroditsky, V.V. Pasynkov and B.M. Tareev, “Electrical Engineering Materials”,
MIR Publishers Moscow, 79 (1979).
104
O Transistor de Efeito de Campo Metal-Óxido-Semicondutor MOSFET
Jacobus W Swart
Vimos em capítulo anterior o efeito do campo elétrico ou da tensão aplicada, a

uma porta de um capacitor MOS, ou seja, como, variando a tensão VG, variam os
diagramas de bandas, de densidades de cargas, de campo elétrico e de potencial
elétrico num eixo perpendicular à superfície. Estes resultados resultam da análise
eletrostática unidimensional, pelo uso das equações básicas de semicondutores e da
equação de Gauss e/ou de Poisson.
Esta análise resultou entre outros, na determinação da tensão de limiar clássica
da estrutura MOS, definida como a condição onde o potencial de superfície torna-se de
valor igual a duas vezes o potencial de Fermi, ou seja, considerando substrato tipo p,
temos:
φ S = 2.φ F (1)
kT  N A 
onde: φ F = ln   (2)
q  ni 
1
VT = VFB + 2.φ F + . 2.q.ε Si .N A .2.φ F (3)
CO
onde:
QO
VFB = − + Φ MS (4)
CO
QO = carga efetiva de interface SiO 2-Si, por unidade de área.
ΦMS = diferença de função trabalho entre o metal e o semicondutor.
ε
C O = ox = capacitância de placas paralelas do dielétrico de porta
t ox
por unidade de área.
Estes conceitos citados acima constituem os fundamentos para o entendimento

do transistor MOSFET ou simplesmente MOS. O princípio básico do transistor MOS é
na verdade bem simples e foi proposto e patenteado já em 1928, por Lilienfeld, um
homem muito à frente do seu tempo. Dizemos à frente do seu tempo, pois a realização
física do transistor MOS não foi possível na época, pela não maturidade tecnológica. A
Fig. 1 ilustra um desenho esquemático do transistor, como apresentado na patente. A
limitação tecnológica da época refere-se ao não controle e alta densidade de estados e
cargas de superfície do semicondutor. Esta alta densidade de estados de superfície
produzia uma blindagem do semicondutor, impedindo assim uma modulação da
densidade de portadores, portanto, da condutância entre os contatos de fonte e dreno,
pela tensão de porta. Finalmente, apenas em 1960, obteve-se sucesso na fabricação
do transistor MOS, na Bell Labs, por D. Kahng e M. Atalla. A Fig. 2 mostra um desenho
esquemático do transistor MOS tipo nMOS (substrato p). O transistor MOS é um
dispositivo de 4 terminais, sendo estes: fonte, dreno, porta e substrato. O transistor
pMOS é complementar ao nMOS, ou seja, é formado por substrato tipo n e regiões de
fonte e dreno tipo p.
1
Neste capítulo apresentaremos os princípios físicos do transistor MOS e os
modelos básicos de operação.
Fig. 1 Desenho esquemático do transistor MOSFET como apresentado por

Lilienfeld, em 1928.
Fig 2 Desenho esquemático da estrutura moderna do transistor MOSFET em

perspectiva, corte em secção transversal e o símbolo do transistor nMOS
2
1. MOS de três terminais ou diodo controlado por porta
A Fig. 3 ilustra a estrutura de um MOS de 3 terminais ou diodo controlado por
porta. Esta estrutura não tem aplicação prática como dispositivo, mas é de extrema
relevância para o entendimento do funcionamento do transistor MOS, ou MOS de 4
terminais. O MOS de 3 terminais corresponde a um meio transistor, omitindo-se o seu
dreno.
Fig. 3 Estrutura de diodo controlado por porta o MOS de 3 terminais.
Para entender o efeito do diodo sobre a análise do capacitor MOS, devemos

juntar os conceitos do diodo pn e do capacitor MOS. Na Fig. 4 repetimos as estruturas
de bandas de diodos pn, sem e com polarização, sendo esta direta e reversa. Observa-
se que com polarização direta ocorre uma redução da barreira da junção enquanto com
polarização reversa esta barreira aumenta. Para os casos de polarização da junção, ou
seja, com a estrutura fora do equilíbrio térmico, define-se níveis de quase-Fermi, que
são assumidos constantes dentro das regiões de depleção (existem argumentos
convincentes que justificam esta aproximação). Dentro da região de depleção da
junção, os dois níveis de quase-Fermi são separados em energia, com valor dado por
q.Va. Conhecidos os valores dos níveis de quase-Fermi podemos determinar as
concentrações dos portadores pelas relações de Boltzmann.
A Fig. 5 mostra os diagramas de bandas bi-dimensional, de MOS de 3 terminais,
com diodo sem polarização e com polarização reversa. O caso do diodo com
polarização direta não tem interesse para estudo de transistores MOS, dado que nunca
devemos polarizar as junções de fonte e dreno diretamente em relação ao substrato.
a)
3
b)
c)
Fig. 4 Diagramas de bandas de diodo pn, a) em equilíbrio, b) com polarização
direta e c) com polarização reversa.
Fig. 5 Diagramas de bandas bi-dimensionais de estrutura MOS de 3 terminais, a)

em equilíbrio e b) com polarização reversa do diodo.
4
No caso do diodo com polarização nula em relação ao substrato, a estrutura
permanece em equilíbrio. Desta forma, o comportamento do capacitor MOS não sofrerá
alteração em relação ao caso sem diodo, ou seja, valem os mesmos diagramas de
bandas, de densidade de cargas, de campo elétrico e de potencial elétrico do caso do
capacitor MOS convencional. Ocorrerá apenas uma única alteração, com relação ao
comportamento da curva C-V de alta freqüência da porta em relação ao substrato. Esta
curva será o mesmo ao da curva C-V de baixa freqüência do capacitor. A explicação
deste resultado é fácil de obter ao re-lembrar o motivo da diferença do comportamento
das curvas C-V de baixa e alta freqüência do capacitor MOS convencional. No caso do
MOS de 3 terminais, assim como no caso do capacitor MOS em baixa freqüência, a
capacitância volta ao valor de C MAX para VG na região de inversão forte. O motivo disto
é atribuído à habilidade dos portadores do canal responderem à variação de V G, curto-
circuitando assim a capacitância da região de depleção abaixo da porta. No caso do
capacitor MOS medido em baixa freqüência, esta resposta dá-se pela geração e
recombinação de portadores (tempo de vida bem menor que o tempo de variação da
tensão), enquanto que no caso do MOS de 3 terminais, a resposta dos portadores de
canal dá-se pelo suprimento ou drenagem de portadores pelo diodo justaposta ao canal
(no capacitor MOS convencional não existe esta fonte).
A grande diferença, no entanto, entre o MOS de 2 terminais e o MOS de 3
terminais ocorre com a polarização reversa do diodo, como ilustra o diagrama de
bandas da Fig. 5b. Mesmo com VG com valor na região de inversão do MOS de 2
terminais, pode não ocorrer inversão no MOS de 3 terminais. Isto se deve ao fato do
diodo drenar todos os portadores do canal enquanto o seu potencial de superfície for
inferior ao potencial do diodo, VD+Vbi. Apenas quando o potencial de superfície do
canal tornar-se de valor semelhante ao do diodo poderemos manter uma camada de
inversão na superfície do semicondutor.
Enquanto o diodo polarizado impedir a inversão da superfície (V G<VTB, onde V TB é
o novo valor de tensão de limiar, dependente de VD), as relações de densidade de
portadores (Boltzamann com quase-Fermi) e a equação de Gauss devem ser
respeitadas. A ausência da carga de inversão deve ser compensada por um
incremento da carga de depleção para neutralizar a carga na porta, que aumenta com
a tensão VG. Esta carga de depleção está relacionada com o potencial de superfície,
pela relação normal de uma camada de depleção obtida pela aproximação de
depleção:
QD = − 2q.ε Si .N A .φ S (5)
A inversão irá ocorrer quando o potencial de superfície tornar-se igual a VD+Vbi ou

VD+2φF. Isto altera o valor da tensão de limiar para VTB dado por:
1
VTB = VFB + VD + 2.φ F +
. 2.q.ε Si .N A .(VD + 2.φ F ) (6)
CO
Em muitos casos, desejamos o valor VG de limiar não em relação ao substrato,
mas sim em relação à tensão do diodo (normalmente a fonte do transistor MOS). Neste
caso devemos apenas aplicar a relação de mudança de referencial:
5
1
VTD = VFB + 2.φ F + . 2.q.ε Si . N A .(VD + 2.φ F ) (7)
CO
No caso do transistor ou MOS de 4 terminais, esta expressão é apresentada

normalmente como tensão de limiar de porta em relação ao terminal de fonte do
transistor. Portanto devemos substituir a tensão VD por VSB ou ainda por -VBS. Obtém-
se desta forma o VT do transistor dado por:
1
VT = VFB + 2.φ F + . 2.q.ε Si .N A .(2.φ F + VSB ) (8)
CO
A Fig. 6 mostra curvas C-V de dispositivo MOS de 3 terminais, tendo a tensão do

diodo como parâmetro. Observa-se que quanto maior a tensão reversa do diodo, maior
a tensão de limiar de inversão e menor a capacitância mínima obtida antes da inversão,
o que corresponde a uma região de depleção maior e uma tensão de superfície
também maior. O entendimento desta série de curvas ajuda em muito o entendimento
do transistor MOS, incluindo o porque do aumento da tensão de limiar do transistor
quando aumentarmos a polarização reversa da fonte do transistor em relação ao
substrato.
Fig. 6 Curvas C-V de dispositivo MOS de 3 terminais, com tensão do diodo como
parâmetro.
2. Regiões de operação
Dependendo da polarização dos 4 terminais do transistor, definem-se
basicamente 3 regiões de operação do mesmo: corte, linear e saturação. A Fig. 7
mostra uma série de curvas características de um transistor nMOS. O transistor nMOS
funciona com tensões de porta e dreno positivas em relação à fonte, passando corrente
positiva do dreno para a fonte. O transistor pMOS por outro lado, funciona com tensões
de porta e de dreno negativas em relação à fonte, passando corrente negativa do dreno
para a fonte. Apresentaremos nossa análise, considerando transistores tipo nMOS.
6
Fig. 7 Curvas características de transistor nMOS, com indicação das regiões de
operação: corte, linear e saturação.
Para tensão de porta menor que a tensão de limiar, V T, do transistor, a densidade

de cargas no canal é nula ou muito pequena. Desta forma, a corrente que fluirá entre
dreno e fonte também será nula ou muito pequena (desprezível em escala linear).
Nestas condições, o transistor está em região de corte, ou ainda, em região sub-limiar.
Para tensão de porta acima do valor da tensão de limiar e tensão de dreno com
valor pequeno, o transistor está na região linear ou também chamado de região triodo.
Nesta região, a corrente é diretamente proporcional às tensões de porta e de dreno.
Como a densidade de cargas no canal é diretamente proporcional à tensão VGS, a
condutância, ou a corrente IDS, entre dreno e fonte, também segue esta mesmo relação
com VGS. No entanto, como mostraremos no próximo item, a condutância de canal
apresenta uma dependência com a tensão de dreno. Mais especificamente, a
condutância diminui com a tensão V DS, resultando num aumento não linear da corrente
IDS com VDS.
Agora, quando a tensão de dreno, VDS, passa de um certo valor, a corrente IDS,
fica aproximadamente constante. Esta região é a chamada de saturação. A tensão V DS
a partir da qual a corrente satura, é chamada de tensão de saturação, VDssat. Esta
tensão apresenta uma dependência com a tensão de porta aplicada, como veremos
também no próximo item.
3. Relações de Corrente-Tensão do Transistor MOS

No desenvolvimento de modelos de corrente do transistor faremos uso das
seguintes hipóteses ou aproximações:
• A mobilidade de portadores de canal é constante.
• O gradiente de potencial na direção y, de fonte para dreno, é muito menor que o
gradiente de potencial na direção x, de porta para substrato. Esta aproximação é
conhecida como aproximação de canal gradual e permite simplificar a equação
de Poisson tridimensional para unidimensional. Desta forma, todos os resultados
da análise de densidades de carga de inversão e de depleção do capacitor
MOS, bem como do diodo controlado por porta, podem ser aplicados
diretamente ao transistor.
7
• Temos o canal formado em toda a superfície, desde a fonte até o dreno (região
linear ou triodo).
A Fig. 8 mostra um desenho esquemático do transistor nMOS polarizado em
região linear, onde temos um canal formado (inversão forte) desde a fonte até o dreno.
A fonte é considerada aterrada, ou seja, o terminal de referência para as tensões de
porta, dreno e substrato. Mostraremos que a densidade carga de inversão não é
constante ao longo do canal, mas ao contrário, reduz-se da fonte até o dreno (VDS>0).
Fig. 8 Desenho esquemático de transistor nMOS polarizado na região linear de

operação.
De acordo com a teoria desenvolvida no capacitor MOS e do diodo controlado por

porta podemos escrever:
VGB = V FB + VOX ( y ) + φ S ( y ) (9)
O potencial de superfície no ponto y pode ser desmembrado como (superfície com

canal formado):
φ S ( y ) = 2.φ F + V ( y ) (10)
onde V(y) é tensão reversa aplicada entre o canal e o substrato, variando desde
VSB (tensão entre fonte e substrato) em y=0, a V DB (tensão entre dreno e substrato) em
y=L.
VOX é a queda de tensão sobre óxido e pode ser expressa por (pela lei de Gauss):
QS Q + QD
VOX ( y ) = − =− I (11)
CO CO
onde, QS é a densidade de carga no semicondutor, QI é a densidade de carga de

inversão no canal e Q D é a densidade de carga de depleção. Estas cargas variam com
y.
Das relações acima podemos escrever:
QI ( y ) = −C O [VGB − VFB − 2φ F − V ( y )] − Q D ( y ) (12)
8
Na condição de canal formado temos que:
QD ( y ) = − 2q. N Aε Si [2φ F + V ( y )] (13)
QI ( y ) = −C O [VGB − VFB − 2φ F − V ( y )] + 2q.ε Si .N A [2φ F + V ( y )] (14)
De posse da densidade de carga de inversão do canal podemos determinar a sua

condutância e a relação I-V, como veremos nos próximos subitens.
3.1 Modelo de Lei Quadrática, Shichman e Hodges ou SPICE Nível 1

Neste modelo, assume-se a seguinte aproximação: a largura, portanto também a
carga, da região de depleção é constante, desde a fonte até o dreno e dado pelo seu
valor próximo à fonte. Assim temos:
QD ( y ) = − 2q. N Aε Si (2φ F + VSB ) (15)
QI ( y ) = −C O [VGB − VFB − 2φ F − V ( y )] + 2q.ε Si . N A (2φ F + VSB ) (16)
Combinando as expressões (8) e (16) obtemos:
QI ( y ) = −C O [VGB − VT − V ( y )] (17)
Sobre um intervalo dy do canal teremos uma queda de tensão dada por:
dV ( y ) = I D .dR( y ) (18)
O corrente ID é a corrente que passa pelo canal e deve ser o mesmo valor para
qualquer ponto y (continuidade de corrente). A resistência incremental do canal é dada
por:
1
dR( y ) = xi dy (19)
1
W ∫ dx
0
ρ
onde ρ é a resistividade, W a largura do canal, xi é a profundidade do canal. Por

comodidade, trabalharemos com o inverso da resistência incremental. Lembramos
ainda a expressão da resistividade de elétrons no canal n:
1
ρ= (20)
qµ n .n
onde µn é a mobilidade de elétrons (assumida constante em x e em y). Assim

podemos escrever o inverso da resistência incremental como:
9
i x
1 W W
= µ n ∫ qn( x )dx = µ n QI (21)
dR( y ) dy 0 dy
Substituindo (21) em (18) temos:
dy
dV ( y ) = I D (22)
Wµ n QI
I D dy = Wµ n QI dV ( y ) (23)
Integrando esta expressão em y, de 0 a L, ou em V, de 0 a VDS, resulta:
L V DS
I D ∫ dy = Wµ n ∫Q I dV ( y ) (24)
0 0
Integrando o lado esquerdo desta equação obtemos:

V DS
W
I D = µn
L ∫Q
0
I dV ( y ) (25)
A equação (25) é a equação básica para o desenvolvimento de vários modelos de

relação I-V de MOSFET.
Substituindo a relação (17) em (25), considerando ainda VGS=VGB-VSB e
VYS(y)=V(y)-VSB, temos:
DS V
W
I D = µ n C O ∫ [(VGS − VT ) − VYS ( y )]dV ( y ) (26)
L 0
Efetuando a integral acima, resulta:
W V
ID = µ n C O [(VGS − VT ) − DS ]VDS (27)
L 2
A relação (27) é válida até o valor de VDS correspondente ao ponto de máximo da

curva da Fig. 9 (linha sólida). Tomando o derivada nula da curva obtém-se o valor de
VDS=VDssat:
VDSsat = (VGS − VT ) (28)
Observa-se da curva da Fig.9, bem como da equação (29), que o seu

comportamento é bem linear para VDS pequeno (VDS << VGS-VT). Para VDS já não tão
próximo da origem, a curva torna-se cada vez menos linear, correspondendo a um
aumento da resistência de saída do transistor. Este efeito deve-se à redução da carga
no canal, à medida que aumentamos a tensão de dreno (ver relação (17)).
10
Fig. 9 Curva de corrente de dreno versus tensão VDS, para um valor fixo de VGS,
de acordo com a relação (27).
A relação (17) mostra que a carga de canal, Q I, reduz-se da fonte ao dreno, tendo
em vista que V(y) aumenta em direção ao dreno. No entanto, não necessitamos
determinar a função V(y) para a obtenção da corrente ID. Mesmo assim, poderemos
obtê-lo por cálculo numérico. A Fig. 10 mostra a variação qualitativa de V(y) da fonte
até o dreno (considerou-se VSB=0 neste caso). Observa-se que V(y) não varia
linearmente, mas sim com uma variação mais forte. Fisicamente isto se deve à
continuidade da corrente ID ao longo do canal. Se QI(y) diminui, o campo elétrico de
arraste dos portadores deve aumentar para manter a corrente constante. Como o
campo elétrico no canal é dado pela derivada de V(y) em relação a y, esta derivada
deve ser uma função crescente, justificando assim este aumento mais forte que linear
de V(y).
Fig. 10 Variação da tensão de canal, V(y), em relação à tensão de fonte, ao longo

do canal.
O modelo da lei quadrática é bastante simples e imprecisa. A sua utilidade serve,

sobretudo para análise preliminar de circuitos ou cálculos manuais. Em análise de
circuitos por programa de simulação tipo SPICE recomenda-se o uso de modelos mais
precisos.
3.2 Modelo e Corrente de Saturação

Substituindo o valor de VDssat, dado por (28) em (27) obtém-se o valor da corrente
de saturação:
W
I Dsat = µ n C O (VGS − VT ) 2 (29)
2L
Para VDS>VDssat, a corrente ID não varia mais, em primeira aproximação.
Fisicamente, o ponto de saturação corresponde à situação em que QI torna-se
“nula”, ou seja, ocorre a “constrição do canal” (pinch-off). No ponto de constrição do
11
canal ocorre uma inversão do campo elétrico no óxido, como ilustram os resultados
numéricos apresentados nas figuras 11 e 12. Entre a fonte, y=0, e o ponto de
constrição, y=y’, valem as hipóteses adotadas para o desenvolvimento do modelo de
corrente do transistor, porém para y>y’, a hipótese de canal gradual deixa de valer, ou
seja, a variação do campo elétrico longitudinal deixa de ser desprezível em relação à
variação do campo elétrico transversal. Neste momento necessitaríamos de cálculos
bidimensionais para calcular as densidades de cargas, campos elétricos, potenciais,
valor de y’ e a corrente I D.
Fig. 11 Variação do potencial V(y) e do campo elétrico transversal no óxido, ao

longo do canal para transistor MOS polarizado na região de saturação.
Fig. 12 Secção em corte de MOSFET em saturação, com indicação de linhas de

corrente (flechas horizontais) e direção do campo elétrico (fechas verticais). Linha
tracejada representa a borda da região de depleção; y’ é o ponto de constrição do
canal e ∆L é a distância entre o dreno e o ponto y’.
Na obtenção do modelo de corrente na região linear foi considerada apenas a
corrente de deriva longitudinal dos portadores (é a única relevante nestas condições).
12
No entanto, na região física do transistor, com y>y’, a corrente de deriva longitudinal
torna-se totalmente desprezível frente às correntes de difusão e deriva transversal.
A solução para este problema complexo é calcular a corrente, considerando
apenas a região do canal com forte inversão, ou seja, a região com y<y’. Lembramos
que no ponto y’ sempre teremos V(y’)=VDBsat, independente do valor ou posição y’.
Assim podemos calcular a corrente usando o modelo linear, tomando o cuidado de
substituir VDS por VDssat, mesmo para VDS>VDSsat. É isto que fizemos na obtenção da
relação (29).
Para VDS=VDssat, o ponto y’ ocorre em y=L. Para VDS>VDssat, no entanto, o ponto y’
distancia-se cada vez mais de y=L, aumentando o valor de ∆L, definido na Fig.12.
Desta maneira, para continuar calculando corretamente a corrente ID, devemos
substituir o valor de L por (L-∆L) na expressão (29). Isto faz com que a corrente de
saturação aumente levemente com o valor de VDS, para VDS>VDssat.
Uma boa analogia do comportamento aproximadamente constante da corrente de
saturação é o caso do fluxo de água de um rio com uma queda d’água. O fluxo é
determinado pelo suprimento de água do rio e independente da altura da cascata. A
cascata pode ser comparada ao trecho de constrição, ∆L, do transistor, sendo altura da
cascata correspondente à tensão (VDS-VDssat) que cai sobre o trecho ∆L.
3.3 Modelo de Carga de Corpo, Ihantola e Moll ou SPICE nível 2.

O modelo da lei quadrática considera o efeito da tensão V(y) ou VDS sobre a
variação da carga de inversão do canal, porém despreza o seu efeito sobre a variação
da carga de depleção. O modelo de carga de corpo acrescenta este efeito ao modelo
anterior. Fora este efeito, o modelo assume as mesmas hipóteses adotadas pelo
modelo da lei quadrática.
Podemos usar a mesma equação (25), porém com a carga QI dada pela relação
(14), sem aproximação, mantendo a variável V(y) no termo da raiz quadrada,
correspondente à carga de depleção. Efetuando a operação da integração da equação
(25) obtemos o seguinte:
 2 2qε Si N A 
ID =
W V
µ n C O (VGS − VFB − 2φ F − DS )VDS − (V + 2φ + V ) 3 2 − (2φ + V ) 3 2  
L  2 3 CO  DS F SB F SB
 

(30)
A tensão de dreno de início da saturação pode ser obtida pela equação (14),
como a condição de constrição do canal (QI=0). A solução de V(y) desta operação nos
fornece o valor da tensão dreno de saturação.
qε Si N A  2C 2 (V − VFB ) 
VDSsat = (VGS − VFB − 2φ F ) + 1 − 1 + O GS  (31)
C O2  qε Si N A 
Nota-se que este modelo já é consideravelmente mais complexo que o da

equação (27). A Fig. 13 compara as curvas características calculadas pelos dois
modelos apresentados. Observa-se uma grande diferença nas curvas, sobretudo
quando o valor da tensão de porta for maior. Isto mostra a importância de considerar o
13
efeito da variação da carga de depleção ao longo do canal no desenvolvimento do
modelo, como feito neste item.
Fig. 13 Curvas características calculados pelos modelos da lei quadrática

(equações 27 a 29) e da carga de corpo (equação 30 combinada com 31).
3.5 Corrente Sub-Limiar

Os modelos SPICE nível 1 e nível 2 apresentados acima assumem ID nulo para
tensão de porta VG menor que VT. Na verdade a corrente não se anula
instantaneamente em VG=VT, como mostram as curvas de ID versus VG, na Fig. 14. Na
escala linear (Fig. 14a), a corrente aparentemente se anula em tensão próxima a VT,
porém, em escala logarítmica nota-se que a corrente cai exponencialmente para V G<VT
(Fig. 14b). Ou seja, na região sub-limiar, a corrente tem um comportamento
exponencial com a tensão de porta. Nesta região, o transistor apresenta uma
semelhança com o transistor bipolar de junção em termos de comportamento.
Inclusive, o mecanismo de transporte predominante da corrente é o de difusão, como
no BJT, ao contrário da operação do MOSFET na região linear, onde o mecanismo
predominante é o de deriva, como apontamos anteriormente.
A curva da Fig. 14a representa ainda uma das maneiras de extrair o valor de VT
do transistor, pela extrapolação da reta ao eixo da abscissa, de acordo com a equação
(29). Esta curva normalmente é obtida pela medida da corrente ID versus VGS=VDS (isto
garante que o transistor nMOS esteja sempre em saturação, desde que o valor de VT
seja positivo).
14
Fig. 14 a) Curva da raiz quadrada de ID e b) log(ID) versus VG em torno e abaixo
de VT.
Uma expressão aproximada da corrente nesta região, válida para VSB=fixo, é:
W ' q (VGS −VT ) nkT − qVDS

ID = IM e (1 − e kT
) (32)
L
onde:
2qε S N A  kT 
2
I =µ
'
 
2 2φ F + VSB  q 
M
γ
n = 1+
2 2φ F + VSB
γ é o parâmetro de efeito de corpo, a ser definido no item 4.2.
Um parâmetro usualmente empregado como característica da corrente sub-limiar

de um MOSFET é o parâmetro S, de inclinação da corrente, definido como a variação
de VG correspondente à variação de uma década na corrente ID, dado por:
S ≡ VGS ( I D' ) − VGS (0.1I D' ) (33)
Demonstra-se que em muitos casos vale a seguinte aproximação, comumente

empregada:
kT  ε t 
S≅ ln 1 + Si ox  (34)
q  ε ox x d max 
No passado, a corrente sub-limiar não representava muita relevância, tendo em

vista que se usavam tensões relativamente altas no circuito. Atualmente, pelo alto nível
de integração, bem como pelas várias aplicações que requerem baixo consumo de
potência (sistemas móveis e outros), há uma demanda enorme por reduzir cada vez
mais a tensão de alimentação. Isto faz com que os transistores operem freqüentemente
15
próximo à região de limiar e/ou sub-limiar. Assim, a apropriada modelagem da corrente
nesta região torna-se cada vez mais importante. Uma questão mais complexa ainda
refere-se à transição entre as regiões claramente sub-limiar e claramente linear. A
corrente nesta região normalmente é modelada por equações empíricas de ajuste
gradual entre as duas.
4. Efeitos Secundários Importantes

4.1 Variação da Mobilidade
Teoria de transporte de portadores por deriva ensina que a mobilidade, em
material de corpo, definida como a razão entre a velocidade do portador e o campo
elétrico aplicado, varia com a freqüência de espalhamentos dos portadores com a rede
e com as impurezas. Desta forma, ela normalmente é reduzida pelo aumento da
concentração de impurezas (dopantes), bem como da temperatura. Agora, nos
transistores MOS, o transporte dos portadores se dá na superfície do semicondutor.
Isto dá origem a mais uma forma de espelhamento dos portadores, pelo “choque” do
portador com a barreira de potencial da interface e/ou com a rugosidade desta mesma
interface. Como conseqüência, a mobilidade de superfície é tipicamente bem mais
baixa que a de corpo. Quanto maior o campo elétrico transversal ao canal, maior a
freqüência de colisões com a interface e menor será a mobilidade. Uma fórmula
empírica, muitas vezes usada para modelar a mobilidade efetiva dos portadores no
canal do MOSFET, é dado em (35). Outras fórmulas são também encontradas na
literatura e usados nos diversos modelos.
µ0
µ= (35)
1 + Θ(VGS − VT ) + Θ BVSB
onde µ0 é a mobilidade efetiva para VGS próximo a VT e Θ e ΘB são parâmetros

empíricos.
A Fig. 15 apresenta uma curva de ID versus VGS para VDS=0,1 V. Para esta
polarização de dreno estaremos em região linear na maior parte da excursão VGS.
Assim, de acordo com a equação (27), a tangente da curva fornece o valor da
mobilidade (assumido conhecido os valores de W, L e C O). Observa-se que a tangente
é cada vez menor à medida que VGS aumenta, o que está de acordo com a equação
(35). A análise da variação da mobilidade com VGS permite a determinação do
parâmetro Θ. A extrapolação da maior tangente e sua intersecção com a abscissa
representam uma outra forma de obtenção do VT.
Fig. 15 Curva ID versus VGS para VDS fixo e pequeno.

16
4.2 Efeito da Polarização de Substrato
Como nos vimos no item 1, a polarização reversa de um diodo, no nosso caso, a
fonte do transistor MOS, altera o valor da tensão de limiar, como expressa pela relação
(8). Esta alteração do VT por sua vez, tem forte efeito sobre a corrente ID (expressões
27 e 29).
Em muitos casos a fonte do transistor MOS está ligada à linha de terra do CI,
porém isto nem sempre é verdade. Não é incomum ter dois transistores nMOS, por
exemplo, colocados em série (uma porta NAND de duas entradas ou mais, por
exemplo). Neste caso, a fonte do segundo transistor não está aterrada mas sim ligado
ao dreno do primeiro. Ou seja, o potencial de fonte do segundo transistor é variável, e
como conseqüência, o seu VT será variável, afetando diretamente sua corrente. Isto faz
com que o circuito torne-se mais lento. Este efeito será menor, quanto menor a
variação do VT com a polarização da fonte em relação ao substrato, VSB. Podemos
reescrever a equação (8) na forma (36) abaixo, onde o parâmetro γ é chamado de fator
de corpo, dado pela expressão (37). Portanto, o ideal é ter o fator de corpo o menor
possível. No entanto, por outras considerações não podemos reduzir a dopagem do
substrato a nosso bel prazer, de forma que devemos conviver com um dado fator de
corpo, caracterizando um dos parâmetros importantes do transistor, sendo um dos
parâmetros de modelos SPICE.
VT = VFB + 2.φ F + γ (2.φ F + VSB ) (36)
1
γ = . 2.q.ε Si .N A (37)
CO
O parâmetro γ pode ser obtido pela medida de VT para vários valores de VSB,
seguido da análise da curva de V T versus raiz quadrada de (2φF+VSB).
4.3 Modulação do Comprimento Efetivo de Canal

A Fig. 16 ilustra a variação da corrente ID na região de saturação do transistor.
Este efeito já foi descrito no item 3.2 e explicado pelo efeito da redução do
comprimento da região de inversão do canal, como ilustrado na Fig. 12. Este efeito é
também chamado de modulação do comprimento efetivo de canal. A variação da
corrente ID com VDS, na região de saturação, pode ser modelada pelo termo (1+λVDS),
como mostrado na expressão seguinte, do modelo da lei quadrática. Forma semelhante
pode ser empregada com outros modelos de corrente. A Fig. 16 também indica como,
pela inclinação da curva de corrente na região de saturação podemos determinar o
valor de λ.
W
I Dsat = µ n C O (VGS − VT ) 2 (1 + λVDS )
2L
17
Fig. 16 Ilustração (exagerada) do efeito de modulação de comprimento efetivo de
canal e a determinação do parâmetro λ.
4.4 Efeito de Temperatura

As caracterísitcas I-V de MOSFET são afetados por temperatura por duas
maneiras:
a) O aumento da temperatura aumenta a freqüência de colisões de portadores
com a rede, reduzindo assim a mobilidades e como conseqüência a corrente de dreno.
Este efeito é dominante para altas correntes, ou seja, para VGS>>VT.
b) O aumento da temperatura reduz o potencial de Fermi. Isto pode ser visto pela
relação (2), onde a variação da concentração intínseca de portadores, ni, é o fator
predominante (este aumenta exponencialmente com a temperatura). A redução de φF
reduz o valor de VT, aumentando como conseqüência a corrente ID. Este efeito é
predominante para baixas correntes, ou seja, para VG próximo a VT.
A Fig. 17 mostra o efeito global da temperatura sobre a corrente de dreno.
Observa-se que o transistor MOS possui um ponto de operação onde não ocorre
variação com temperatura, onde os 2 efeitos descritos acima se cancelam
mutuamente. Isto pode ser usado no projeto de circuitos em aplicações especiais. A
variação da corrente de dreno é apropriadamente incluída nos modelos SPICE. Em
geral, o efeito da temperatura sobre as características de MOSFET é muito menor que
no caso de BJT.
Fig. 17. Variação da corrente ID versus VGS, com aumento da temperatura.
18
4.5 Isolação entre MOSFETs em Circuitos Integrados
Num CI com transistores MOSFET, o processo de isolação entre os transistores é

muito mais simples que no caso de CI’s com transistores BJT, onde necessita-se
realizar difusões para formar junções de isolação. No CI MOS, para garantir isolação,
basta evitar a formação de um canal de inversão na superfície, nas regiões passivas,
chamadas de regiões de campo. Isto deve estar garantido mesmo que passe por cima
do óxido de campo uma linha metálica com a máxima tensão empregada no circuito.
Para tanto, basta que esta região de campo tenha um VT maior (bem maior de
preferência) que VDD, de alimentação.
Temos duas maneiras para controlar o VT da região de campo (no transistor ativo
vale o mesmo procedimento):
a) Aumentar a espessura do óxido da região de campo. Como pode ser visto pela
relação (3), quanto maior a espessura do óxido, menor a capacitância CO e maior o
valor de VT. A Fig. 18 mostra a estrutura esquemática de um transistor MOS com
inclusão das regiões periféricas de óxido de campo espesso.
b) Aumentar a dopagem de substrato próximo à superfície do semicondutor. O
aumento de NA aumenta diretamente o valor de VT como se observa da relação (3).
Este aumento de dopagem pode-ser obtida por uma implantação iônica específica, com
dopante do mesmo tipo ao do substrato, normalmente antes de realizar a etapa de
oxidação de campo.
Vale ressaltar o efeito da carga efetiva de interface, QO, sobre o VT, como
podemos também observar da relação (3). Como a carga QO é sempre positiva, seu
efeito é sempre desviar o VT para a esquerda, no eixo de VG. Isto ajuda a isolação
entre transistores tipo pMOS, porém age em sentido contrário para a isolação entre
transistores tipo nMOS. Atualmente isto não representa um grave problema, tendo em
vista que temos um bom controle sobre a redução do valor de QO e adicionalmente, a
técnica de implantação de íons nos permite corrigir adequadamente a dopagem de
superfície, compensando o desvio negativo provocado pelo efeito da carga de
interface. No passado, no entanto, este representou uma grande dificuldade, a tal ponto
de se optar inicialmente (anos 60 e 70) pela tecnologia pMOS de CI’s e não pela
tecnologia nMOS, mesmo sendo o nMOS um dispositivo mais rápido que o pMOS
(µn~3µp).
Fig. 18 Desenho esquemático da estrutura completa de um transistor nMOS, com

inclusão da região periférica de óxido de campo. Note um óxido de campo espesso e
um aumento da dopagem de substrato abaixo deste óxido.
4.6 Manipulação Destrutiva de MOSFETs

O uso de dielétrico de porta, normalmente dióxido de silício, apresenta uma das
grandes vantagens do MOSFET, conferindo lhe altíssima impedância de entrada,
19
comparada aos transistores BJTs. No entanto, este fato também traz uma grande
desvantagem. O dióxido de silício apresenta ruptura dielétrica para campos elétricos da
ordem de 2 x 107 V/cm. Assim, um transistor com espessura de óxido de porta de 10
nm, rompe com tensão da ordem de 20 V.
Uma pessoa pode carregar-se eletrostaticamente pela fricção com o ar, e/ou
andando sobre um carpete. Ao tocar em seguida, um terminal ligado à porta de um
transistor MOS, transfere esta carga, podendo dar origem a uma enorme tensão, da
ordem de mil V por exemplo, dado a capacitância de porta ser muito pequena e a
tensão gerado estar relacionada por Q/C. Esta tensão facilmente está em excesso à
tensão de ruptura do dielétrico.
Para reduzir ou evitar esta ruptura destrutiva do MOSFET, devemos tomar o
cuidado de aterrar o corpo, conectando o braço à terra. Adicionalmente é importante
colocar dentro do CI, em paralelo ao terminal de porta do transistor de entrada do
circuito, um dispositivo de proteção, que permita o escoamento de carga de
manipulação, evitando assim o acúmulo de carga na porta do transistor. É comum
incluir um diodo reversamente polarizado neste dispositivo de proteção. O diodo possui
uma corrente reversa que permite descarregar a carga, e/ou o mesmo pode romper,
descarregando a mais rapidamente, lembrando que o rompimento de um diodo não é
destrutivo, como o é o dielétrico de porta.
5. Tipos de MOSFETs
No desenvolvimento deste capítulo consideramos sempre transistores tipo nMOS
e sempre consideramos seu VT como sendo um valor positivo. Este transistor é
chamado de transistor nMOS de enriquecimento. Existe, no entanto, o transistor
complementar ao primeiro, o chamado transistor pMOS de enriquecimento. A
modelagem deste transistor é similar, bastando a troca de nomes de alguns parâmetros
e alguns sinais nas fórmulas. O transistor pMOS de enriquecimento apresenta um VT
negativo. Por definição, transistor de enriquecimento é um transistor normalmente
cortado, ou seja, se a tensão de porta for nula, a corrente será nula. Esta definição se
aplica tanto ao nMOS como ao pMOS.
Tanto o nMOS como o pMOS têm também o transistor do tipo depleção, que
significa um transistor normalmente conduzindo, ou seja, mesmo com a tensão de
porta nula, pode passar corrente pelo transistor. Assim, o nMOS de depleção apresenta
VT negativo enquanto o pMOS de depleção apresenta VT positivo.
Similar ao explicado sobre o controle de VT das regiões de campo, no item 4.5,
podemos controlar o VT alterando, por exemplo, a dopagem na região do canal. Para
tornar o transistor do tipo depleção podemos por exemplo reduzir a dopagem, ou ainda
mais drasticamente, formar um canal por uma junção metalúrgica na superfície, por
uma dopagem do tipo oposto ao do substrato.
A Fig. 19 ilustra os 4 tipos de transistores, incluindo um esquemático de sua
estrutura, suas curvas características e seu símbolo. Existem, no entanto, diferentes
símbolos empregados para transistores MOS, como podemos ver, para o caso do
transistor nMOS e pMOS tipo enriquecimento, na Fig. 20.
20
Fig. 19 Estrutura, curvas características e símbolo dos 4 tipos de MOSFETs: a)
nMOS de enriquecimento, b) nMOS de depleção, c) pMOS de enriquecimento, d)
pMOS de depleção.
Fig. 20 Diferentes tipos de símbolos usados para representar transistores MOS, a)

nMOS tipo enriquecimento e b) pMOS tipo enriquecimento. No símbolo da esquerda, a
flecha indica o sentido do diodo entre substrato e canal. No símbolo do centro, a flecha
indica o sentido da corrente pelo fonte do transistor (sai no nMOS e entra no pMOS). O
símbolo da esquerda é o símbolo simplificado (no pMOS há um círculo de negação na
entrada; pMOS funciona como lógica negativa)
21
6. Referências:
1 – H. Craig Casey, Jr, “Devices for Integrated Circuits”, John Wiley & Sons, 1999.
2 –Kanaan Kano, “Semiconductor Devices”, Prentice Hall, 1998.
3- Paolo Antognetti & Giuseppe Massobrio, “Semiconductor Device Modeling with
Spice”,
4- R. Jacob Baker, Harry W. Li, David Boyce, “CMOS - circuit design, layout and
simulation”,
5 - Yuhua Cheng, Chenming Hu, “Mosfet Modeling & Bsim user’s guide”,
6- Yannis Tsividis, “Operation and Modeling of the Mos Transistor”, 2nd edition,
WCB/McGrow Hill, 1999.
7- Orcad’s manual
8- IEEE - Transactions on Electron Devices n9 - September 1983 (1219-1228)
9. http://sc.tamu.edu/help/hspice/html_doc/manual/hspice-128.html
22
Escalamento e Limites dos Dispositivos MOS
Jacobus W. Swart e Marcelo A. Pavanello
1. Introdução
Desde o advento dos circuitos integrados (CI’s), no início da década de 60, uma contínua
redução das dimensões tem sido observada. De modo geral, observa-se uma redução pela metade a
cada seis anos. Simultaneamente, uma duplicação do tamanho das pastilhas (área do chip) ocorre a
cada oito anos. Em adição a estes dois fatos, melhoramentos em leiautes e novas estruturas físicas
resultaram em uma evolução quanto à eficiência de empacotamento[1,2].
A combinação destas três evoluções, mencionadas acima, resultou em um incremento muito
intenso do número de componentes por pastilha. Este incremento corresponde a aproximadamente 2
vezes/ano até o ano 1972/1973 e 4 vezes/3 anos a partir desta data. A figura 1 ilustra a grande evolução
tecnológica evidenciada na fabricação de CI’s.
Figura 1 – Evolução do número de dispositivos por pastilha com o passar dos anos.
Esta rápida evolução na tecnologia dos CI’s foi, e continua sendo, motivada por fatores
econômicos e de desempenho elétrico. Como principais fatores temos:
i) Considerando, inicialmente, uma mesma função, temos devido apenas à redução das dimensões:
a) Maior densidade, e portanto, maior número de pastilhas por lâminas. Como numa área de
pastilha menor devemos ter um número menor de defeitos, o rendimento de fabricação
deverá ser maior;
b) O circuito deverá ser mais veloz;
c) O circuito consumirá menor potência.
ii) Por outro lado, considerando pastilhas com maior número de componentes, um mesmo sistema
eletrônico pode ser fabricado com menor número de pastilhas. Isto resulta em um menor custo de
montagem do sistema, menor volume e também maior confiabilidade, devido à redução no número de
conexões entre as diversas pastilhas [3].
As evoluções mencionadas foram possíveis, e têm sido acompanhadas, pelo surgimento de
teorias de escalamento e por pesquisas dos fenômenos limitantes em dispositivos de menores
dimensões. A seguir apresentamos algumas das teorias de escalamento reportadas, analisamos várias
1
limitações em transistores de pequenas dimensões e discutimos os limites de escalamento dos
dispositivos MOS.
2. Leis de Escalamento
As leis de escalamento podem ser utilizadas como guia para o projeto de novas gerações
tecnológicas, a partir de uma geração testada e em uso. Adicionalmente, estas leis permitem prever o
desempenho destas novas gerações e fazer uma análise dos limites do escalamento. Apresentamos em
seguida algumas das leis de escalamento reportadas.
2.1 – Escalamento por Campo Elétrico constate
Esta lei foi proposta em 1974 por Dennard et al. [4]. Segundo esta lei, reduz-se todas as
dimensões e polarizações com um fator de escala k e aumenta-se as concentrações de dopantes com o
mesmo fator ke, conforme mostrado na Tabela 1:
Tabela 1 – Regra de escalamento por campo elétrico constante

Parâmetro Fator de Escala (ke>1)
Dimensões L, W, tox e x j 1/ke
Concentração de dopantes ke
Polarização 1/ ke
O fato do campo elétrico não ser alterado pelo escalamento evita variações em efeitos que
dependam do campo elétrico. Desta forma, os dispositivos devem conservar características elétricas
similares.
Uma análise do impacto do escalamento no desempenho dos dispositivos pode ser feita a partir
de modelos básicos para a corrente elétrica que flui entre fonte e dreno (IDS), substituindo-se nestas
equações básicas as constantes definidas na Tabela 1:
a) em triodo:
µε ox W '  V 
'
I
I DS
'
=  VGS ' − VT − DS VDS ' ≅ DS (1)
t ox L'  2   ke

b) em saturação:
I DS =
' µε ox W '
2t ox L'
(
VGS − VT
'
)
2
≅
I DS
ke
(2)
Desta forma, a corrente elétrica é também escalada por um fator 1/ke.

VDS
'
VDS ke
Para o caso da impedância de saída, R on = =
'
'
(3), observa-se que a mesma não
I DS I DS
ke
é escalada, mantendo-se constante.
VDS I DS P
A potência dissipada, P = VDS I DS = = 2 (4), sofre um escalamento com 1/ke2.
' ' '
ke ke ke
Por outro lado, a potência por unidade de área não sofre escalamento:
P
P' ke P
'
= = (5)
A A A
ke
2
Como as dimensões verticais são escaladas com o mesmo fator de escala que as dimensões
horizontais, as capacitâncias são escaladas também por um fator 1/ke:
A 2
A' C
C = ε ' = ε k = (6)
'
d d k
k
A velocidade de chaveamento torna-se maior com o escalamento, como indica a expressão
aproximada para o tempo de atraso (t a), o qual também é escalado com 1/k e:
C V
C'V ' k k = t a (7)
= ' =
'
ta
I I k
k
3
A figura de mérito, produto potência versus tempo de atraso, sofre um escalamento (1/k e) , como
mostra a equação (8):
P t a P.t a
P ' .t a = . = 3 (8)
'
k2 k k
Assim, o desempenho elétrico do dispositivo escalado é melhorado, enquanto que a potência por
unidade de área permanece inalterada, evitando problemas com a temperatura. A figura 2 ilustra
esquematicamente o princípio de escalamento, neste caso promovendo uma redução ke=2, observando-
se que as curvas características permanecem idênticas e escaladas:
Figura 2 – Representação esquemática do princípio do escalamento.

Entretanto, o escalamento teórico descrito, sofre as seguintes ressalvas:
1) A mobilidade (µ) foi considerada constante com o escalamento. Sabe-se, no entanto, que o
incremento do nível de dopagem do substrato requerido pelo escalamento causa uma redução na
mobilidade [5] e, por conseqüência, na corrente I DS;
3
2) As larguras das regiões de depleção (wD) não são escaladas como previsto para as demais
dimensões. Esta discordância deve-se à não escalabilidade do potencial de barreira das junções (V Bi) , o
qual na verdade eleva-se com o aumento da dopagem:
kT  N A N D 
 (9)
VBi = ln
q  n i 2 

A equação (10) indica o escalamento de wD, o qual ocorre idealmente apenas se V >>
VBi:
2ε Si  V w
wD =
'
 VBi +  ≅ D (10)
qk e N  ke  ke
Pode-se, no entanto, contornar o problema aumentando N por um fator maior que ke, ou ainda,
reduzindo-se a temperatura de operação para, por exemplo, a temperatura de nitrogênio líquido (77K),
com o intuito de reduzir VBi. Entretanto, esta última solução é muito radical, pois incrementa
significativamente a complexidade de montagem dos equipamentos.
3) A diferença de função trabalho entre metal de porta e semicondutor (φms) e o potencial de Fermi (φF)
não são escalados, resultando em um escalamento não ideal para a tensão de limiar (V T):
t ox
ke   V 
VT = φ ms + 2φ F +
'
 − Q ox + 2ε Si qk e N 2φ F − BS   (11)
ε ox   ke 
 
Este problema pode também ser contornado escalando-se N e/ou tox com um fator diferente de
ke.
4) A corrente na região de sublimiar não pode ser escalada. Desta forma, o inverso da inclinação da
curva de corrente, comumente chamado de inclinação de sublimiar (S), também não é escalado, como
indicado na equação (12). Assim, a redução de VT implicaria numa elevação da corrente de corte (Io)
indesejável. A figura 3 mostra esquematicamente a região de obtenção da inclinação de sublimiar. Nesta
figura, a curva tracejada indica a elevação de Io provocada pelo escalamento de VT. Como o valor de Io
determina a freqüência mínima para a restauração de informações (refresh time) em CI’s dinâmicos e a
potência DC em CI’s estáticos, elevações neste valor são evitadas. Desta forma, escalar VT como
proposto inicialmente, representa uma séria dificuldade. A solução seria evitá-la enquanto possível, ou
assumir compromissos. Uma possível solução para o problema é também a redução da temperatura.
∆VGS  C + C it 
ln (10 )1 + D
kT
S= =  (12)
∆ log(I DS ) q  C ox 
4
log(IDS)
tgθ=1/S
Io
VT’ VT VGS
Figura 3 – Comportamento da corrente de sublimiar de um transistor MOS.
2.2 – Escalamento por Tensão Constante e por Tensão Quase Constante
Estas duas leis foram apresentadas por Chatteryee et al. em 1980 [6]. Nestas leis, as dimensões
horizontais e as dopagens são escaladas de forma idêntica à lei de escalamento com campo elétrico
constante (EC). Na lei por tensão constante (VC), as polarizações não são escaladas e na lei por tensão
quase constante (VQC), as polarizações são escaladas por 1 , ou seja, por um fator intermediário
ke
entre os casos EC e VC. Com o intuito de não degradar a confiabilidade dos dispositivos por ruptura do
óxido de porta, optou-se por escalar a espessura desta por um fator menor no caso VC, de modo que
este campo elétrico seja o mesmo nas leis VC e VQC. Na tabela 2 apresentam-se os fatores de
escalamento de acordo com o proposto por estas duas leis.
Tabela 2 – Leis de escalamento por tensão constante e por tensão quase constante
Parâmetro Fator de Escala
Tensão constante Tensão quase constante
Dimensões W, L, x j 1 1
ke ke
tox 1 1
ke ke
Concentração de dopantes,N ke ke
Polarização 1 1
ke
Estas duas leis tiveram as seguintes motivações para o seu surgimento:

a) A não escalabilidade da tensão de limiar e da corrente de sublimiar;
b) A dificuldade em escalar variações nos parâmetros de processo na mesma proporção do
escalamento dos valores dos mesmos parâmetros;
c) A necessidade de padronização dos valores de polarização dos CI’s;
d) Manutenção das margens de ruído apropriadas nos sinais lógicos;
e) Manutenção da compatibilidade com outras famílias de CI’s, tais como a TTL.
Os parâmetros de desempenho dos dispositivos, escalados segundo estas duas leis, estão
comparados ao dos dispositivos escalados segundo a lei por campo elétrico constante na Tabela 3.
5
Tabela 3 – Comparação do desempenho dos dispositivos escalados segundo as leis EC, VC e
VQC.
Parâmetro Lei de Escalamento
EC VC VQC
IDS 1 k 1
e
ke
C 1 1 1
3
ke ke 2 ke
ta (CV/I) 1 1 2 1 3
ke ke ke 2
P 1 ke 1
2
ke ke
P . ta 1 1 1
3 3 2
ke ke 2 ke
P/A 1 5 3
ke 2 ke 2
Nota-se que dispositivos escalados segundo a lei VQC apresentam desempenho intermediário
ao dos casos de escalamento segundo EC e VC. As leis VC e VQC resultam em CI’s mais rápidos que
no caso da lei EC, porém o consumo de potência, e de potência por unidade de área aumentam.
Conseqüentemente, o escalamento por VC e VQC não poderão ser aplicados com fatores muito
elevados.
2.3 – Guia generalizada para miniaturização
Este guia foi proposto por Brews et al. em 1980 [7]. Baseados em dados experimentais e de
simulação bidimensional de dispositivos, os autores encontraram uma relação empírica (equação 13)
entre Lmin e as espessuras do óxido de porta (tox), da profundidade de junção (xj) e das larguras de
depleção das junções de fonte e dreno (ws e wd, respectivamente). Lmin é definido como o comprimento
de canal para o qual o efeito de canal curto é menor que 10%, sendo que a ocorrência de efeito de canal
curto é caracterizada pela variação da corrente de sublimiar com 1/L e com V DD.
[
L min = A x j t ox (w s + w d )
2
] 1
3
(13)
onde A é uma constante empírica.
Desta forma, desejando-se um processo adequado para um dado Lmin, os parâmetros xj, tox, N e
VDD são ajustados de forma a satisfazer a equação (13).
2.4 – Teoria generalizada para escalamento
Com base nas considerações apresentadas nas leis VC e VQC e na otimização das
características do transistor, Baccarani et al. [8] propuseram uma teoria generalizada para escalamento.
De acordo com esta teoria, todas as dimensões são escaladas por um fator 1/kd e as
polarizações são escaladas por um fator independente 1/kV. A concentração de dopantes por sua vez é
2
aumentada pela relação kd /kv. A tabela 4 resume esta lei de escalamento.
Tabela 4 – Resumo da teoria generalizada para escalamento
Parâmetro Fator de Escala
Dimensões W, L, tox e x j 1
kd
Polarização 1
kv
Concentração de dopantes, N kd
2
kv
6
Nota-se que no caso em que kd=kv esta lei coincide com a lei de campo elétrico constante.
Assim, a lei generalizada engloba a lei EC, mas não as leis VC e VQC.
As distribuições de potencial elétrico, campo elétrico e das concentrações de elétrons e lacunas
resultantes do escalamento apresentam intensidades escaladas, mas mantém-se idênticas. Por
exemplo, o campo elétrico é escalado com k d/kv.
Como conseqüência, os efeitos dependentes das formas de distribuição do campo elétrico e do
potencial elétrico continuam inalterados. Como exemples destes efeitos temos o efeito de canal
curto/DIBL (Drain Induced Barrier Lowering) e perfuração MOS (Punchthrough).
Pode-se concluir, a partir desta análise, que os dispositivos escalados segundo as leis VC e
VQC apresentam alterações nas distribuições do campo elétrico e do potencial elétrico, com
degradações nos efeitos mencionados.
O desempenho elétrico dos dispositivos escalados segundo esta lei generalizada, apresenta-se
similar ao das leis EC, VC e VQC, dependendo da relação entre kd e kv, como indicado na Tabela 5.
Tabela 5 – Desempenho dos dispositivos escalados segundo a lei generalizada

Parâmetro Fator
E k d
kv
IDS kd
2
kv
P kd
3
kv
P/A kd
3
3
kv
ta kd
2
kv
P . ta 1
2
k d .k v
2.5 – Procedimento prático para o escalamento
As leis até então apresentadas servem como guia para o projeto de novas gerações de
processos. Na prática, além do uso destas leis, faz-se o uso intensivo de simuladores (uni, bi e
tridimensionais) de processo e de dispositivos. Como exemplos dos simuladores temos SUPREM-IV[9],
que é um simulador bidimensional de processos, MEDICI[10] e PISCES[11], que são simuladores
bidimensionais de dispositivos e DAVINCI[12], que é um simulador tridimensional de dispositivos.
Em geral, as estruturas geradas pelo simulador de processos, o qual possui modelos para as diversas
etapas individuais de processos, são alimentadas aos simuladores de dispositivos, que resolvem
bimensional ou tridimensionalmente as equações da continuidade e de Poisson. Desta forma,
incorporando-se as alterações decorrentes do processo de fabricação, nas características elétricas dos
dispositivos e uma melhor correlação entre os valores experimentais e os resultados das simulações é
obtida.
Por meio destas simulações pode-se otimizar a estrutura do dispositivo, por meio da análise dos
seguintes parâmetros e limitações:
tensão de limiar
efeito de canal curto e DIBL
perfuração MOS (Punchthrough)
corrente de corte (I0)
tempo de atraso
potência
7
corrente de porta e de substrato/confiabilidade
O diagrama de blocos da figura 4 apresenta um procedimento para o projeto de novas gerações

de processo escaladas.
Início
Fixar VDD, xjn,

xjp, tox, Ln e Lp
Implantação iônica
para previnir
perfuração MOS
Concentração de
dopantes para ajuste
de VT
Verifica a
ocorrência
de efeito de
Problemas
canal curto
Cálculo de IDS, ta e P
Análise de
VDD para
confiabilidade Problemas
Final
Figura 4 – Exemplo de procedimento para escalamento de uma tecnologia.
8
3 – Limitações em transistores MOS de pequenas dimensões
A redução das dimensões dos dispositivos faz com que uma série de efeitos secundários
tornem-se mais intensos. Como principais efeitos secundários que influenciam o desempenho de
transistores de pequenas dimensões temos:
efeito de canal curto/DIBL ou ∆VT x L e ∆VT x VDS
perfuração MOS
resistência parasitária de fonte e dreno
Capacitência da camada de inversão
redução da mobilidade
injeção de portadores quentes
rupturas
efeitos de canal estreito.
Em seguida estes efeitos são apresentados resumidamente.
3.1 – Redução de V T com L e com V DS (DIBL)
Com a redução das dimensões, a quantidade de carga espacial da região do canal consumida
pelas regiões de depleção de fonte e dreno torna-se apreciável em relação a quantidade total de cargas
controladas pela porta do transistor. Desta forma, com valores menores de potencial aplicado à porta
ocorre a inversão da superfície da região de canal. Como conseqüência, um redução no valor da tensão
de limiar com comprimentos de canal menores ocorre, como ilustra a figura 5. A velocidade da redução
de VT com 1/L depende de tox, N e xj. Existem alguns modelos apresentados na literatura para a
descrição deste fenômeno, dentre os quais destacamos o de Yau [13], para substrato com concentração
uniforme e Nataraj [14], para substrato com perfil de dopagem típico de tecnologias CMOS.
VT
VT0
VT0 - ∆VT
Lminimo L
Figura 5 – Ilustração da redução de V T com a diminuição de L.
No projeto de um processo deve-se ajustar os parâmetros tox, N(x) e xj de tal forma a obter uma
variação máxima tolerada em VT (∆VT), a partir de uma tensão de limiar inicial V T0. O pior caso inclui VDD
máximo e Lmin, considerando ainda possíveis variações nestes parâmetros.
3.2 – Perfuração MOS (Punchthrough)
A redução do comprimento de canal do transistor pode ocasionar a redução da barreira de

potencial entre fonte e canal, induzida pela polarização aplicada ao dreno. Em outras palavras, o
aumento da polarização reversa na junção dreno-canal, provoca um aumento da largura de depleção
desta junção para o interior do canal. Caso o comprimento de canal seja pequeno, inicia-se uma
interação entre as regiões de depleção das junções fonte-canal e dreno-canal, provocando a diminuição
da barreira mencionada, na junção fonte-canal. Esta redução causa a injeção de portadores da fonte
para o substrato, dando origem a uma corrente parasitária de IDS através do substrato, não controlada
pela porta.
9
Um dispositivo que apresenta a ocorrência de perfuração MOS apresenta um ponto de cela na
sua distribuição interna de potencial elétrico e de concentração de portadores, como ilustrado nas figuras
6 A e B, respectivamente. Diferentemente, dispositivos que não sofrem a ocorrência deste efeito
apresentam uma distribuição monotônica de potencial elétrico e de concentração de portadores na
direção perpendicular à superfície, como ilustrado nas figuras 7 A e B, respectivamente.
Figura 6 – Perfil do potencial elétrico (A) e da concentração de portadores (B) no equilíbrio, para
um dispositivo sofrendo de perfuração MOS.
Uma forma de observar a ocorrência ou não de perfuração MOS é analisar a corrente na região
de sublimiar do transistor. Como a corrente de perfuração MOS passa pelo corpo do dispositivo e,
portanto, não sofre influência do potencial de porta, a corrente total na região de sublimiar não mais
apresenta um comportamento exponencial com VGS, como previsto teoricamente para um dispositivo
sem perfuração MOS.
A perfuração MOS pode ser controlada com os seguintes parâmetros do transistor: L, N(x), t ox, xj
e VBS. Estes parâmetros podem ser ajustados até a supressão completa da corrente de perfuração MOS.
Em geral, uma implantação iônica com alta energia é realizada com o intuito de elevar a concentração do
corpo do transistor, de forma a evitar que a região de depleção do dreno caminhe para o interior do
canal.
10
Figura 7 – Perfil do potencial elétrico (A) e da concentração de portadores (B) no equilíbrio, para
um dispositivo sem a ocorrência de perfuração MOS.
3.3 – Resistência parasitária de fonte e dreno (R DS)
Como demonstrado anteriormente, a impedância de saída dos transistores não varia com o
escalamento, no caso da lei por campo elétrico constante. No entanto, com o escalamento seguindo as
demais leis, onde a tensão não é escalada na mesma proporção do escalamento das dimensões, a
impedância de saída diminui com o escalamento. Desta forma, a razão RDS/Ron aumenta, tornando a
resistência parasitária mais relevante. Assim, a resistência parasitária tem uma degradação crescente
sobre o ganho dos transistores (gm) [7, 15, 16, 17], sobre a corrente de dreno e atraso das portas [18]. É
recomendado que a soma das resistências parasitárias de fonte e dreno não excedam a 10% da
resistência intrínseca do canal.
A resistência parasitária de fonte e dreno possui as seguintes componentes, como indicado na
figura 8:
Rco – Resistência de contato entre metal e difusão;
Rd – Resistência da região de difusão;
Rsp – Resistência de espalhamento próximo ao canal;
Rac – Resistência da região de acumulação, entre região de espalhamento e canal.
11
Janela de
Contato
Porta
xj Lc Ld
Extensão de
fonte/dreno
Rco Rac
Rd Rsp
Figura 8 – Representação esquemática das componentes da resistência parasitária entre fonte e

dreno.
Analisando-se separadamente cada uma destas componentes:
a) Resistência série da difusão (R d):

Esta resistência é dada pela seguinte relação:
'
Ld
Rd = R0 (14)
W
’
onde R0 é a resistência de folha da difusão e L d é o comprimento da região de difusão.
A resistência de folha era esperada seguir uma dependência de 1/xj com o escalamento. Isto
seria correto se a resistividade da difusão fosse constante com o escalamento. Porém, devido a
dificuldades práticas para se obter junções rasas, sobretudo tipo p+ (canalização durante a implantação
iônica e alto coeficiente de difusão), estas eram obtidas pela redução da dose da implantação iônica e,
portanto, com o aumento da resistividade da difusão. Como conseqüência, a resistência de folha seguia
n
 
uma relação do tipo  1  com n≅6 para junções rasas do tipo p+ [19].
 xj
Atualmente, novas técnicas para a obtenção de junções rasas foram reportadas, baseadas em
recozimento térmico rápido (RTP) e implantação em silício pré-amorfizados. Segundo estudos recentes,
a componente Rd representa a parcela parasitária menos importante, tendo em vista também o uso de
siliceto sobre toda região de fonte dreno mais dopada. Desta forma, a resistência, associada à região
mais dopada de fonte e dreno, fica restrita ou embutida na resistência de contato. No entanto permanece
a componente de resistência série de difusão associada à região de extensão de fonte e dreno, também
chamada de região LDD (Lightly Doped Drain). Esta região normalmente tem nível de dopagem menor e
12
profundidade de junção também menor, resultando esta sim numa resistência crítica (para L ≅ 100 nm)
[20].
b) Resistência de contato entre metal e difusão (R co):
Esta componente refere-se à resistência entre o metal e uma secção da difusão localizada na
borda do contato, e normal à corrente elétrica. Esta resistência depende da resistividade de contato (ρc)
entre o metal e o semicondutor e da resistência de difusão, além de parâmetros geométricos. A
resistência Rco é bem representada pela equação [21, 22]:
R 0 ρc  R0 
R co = coth  L c  (15)
W  ρ 
 c 
Para transistores de dimensões pequenas, (LC << √(ρc/RD)), obtém-se:
ρc
Rco ≈
W .L c
Observa-se um incremento em Rco para valores menores de L (dimensão mínima), o que é

explicado pelo incremento de R0, bem como pela redução da área do contato, com o escalamento das
dimensões. Atualmente, o uso de estruturas de siliceto de titânio (TiSi 2), cobalto (CoSi2) ou níquel (NiSi)
na porta, fonte e dreno (estrutura SALICIDE) promove uma redução eficaz na componente Rco , porém,
mesmo assim, no futuro esta resistência representará um limitação (para L ≅ 100 nm) [20].
c) Resistência de espalhamento e de acumulação próximo ao canal (Rsp + Rac) [17, 20, 23].
Estas duas componentes são dependentes da polarização e do perfil de dopagem, próximo à

junção metalúrgica. Quanto mais abrupta o perfil, menor esta região e a sua resistência associada. Nesta
região o perfil pode ser aproximado pela equação:
N(x ) = N A e k e x (16)
onde x=0 na junção.
Observa-se uma redução de Rsp e Rac com a redução de L, decorrente do incremento do campo
elétrico entre porta e as regiões de fonte e dreno, o que aumenta a carga na região de acumulação
dentro da difusão de fonte e dreno. Mesmo assim ela torna-se um valor crítico para tecnologias com L ≅
70 nm [20].
3.4 – Capacitância da camada de inversão e da camada de depleção na porta (Si-poli)
A carga no canal do transistor (Q c) é expressa classicamente por [15]:
Q c = C ox (VGS − VT ) (17)
ε ox
onde C ox = (capacitor de placas paralelas).
t ox
Como a camada de inversão (canal) tem uma certa espessura, de 1 a 3 nm tipicamente [20], a
estrutura MOS não pode ser tratada como um capacitor de placas paralelas, quando a espessura do
isolante de porta for da mesma ordem de grandeza. Adicionalmente, o material de porta de Si-poli,
mesmo altamente dopada, apresenta uma camada de depleção de superfície.
Neste caso, a porta MOS apresenta uma capacitância efetiva por unidade de área composta por:
13
1 1 1 1
= + + (18)
C ef C ox C c C poli
ε Si ε Si
onde C c = , tc é a espessura média do canal, C poli = , tdepl é a espessura da camada de
tc t depl
depleção na porta de Si-poli.
Cálculos mais exatos mostram que o efeito da capacitância da camada de inversão é

desprezível para espessuras de óxido de porta até 6 nm [24]. A Fig. 9 mostra a distribuição de
portadores no canal e na porta de Si-poli, nas condições de inversão e de acumulação, obtidos por
cálculos de mecânica quântica. Estas capacitâncias séries poderiam ser incorporadas numa capacitância
efetiva de óxido, pela adição das espessuras equivalentes (levar em conta diferença das constantes
dielétricas dos materiais) das camadas de inversão (~0.3 nm) e de depleção do Si-poli (~0.5 nm) à
espessura do óxido [20].
Figura 9 – Distribuição de cargas em capacitor MOS com espessura de óxido de 1 nm e porta de

Si-poli, com polarização de 2 V nas condições de inversão (linha cheia) e acumulação (linha
tracejada), obtidos por cálculo de mecânica quântica. Os picos das concentrações de portadores
ficam distante da interface por efeito de confinamento quântico.
3.5 – Corrente de Tunelamento de Porta
Corrente de tunelamento ocorre quando uma barreira de potencial torna-se muito estreita, como
ilustra a expressão:
2.m ∗ .q.φ B
J tun = A. exp(−2 2
.t ox ) (19)
onde , A é uma constante de proporcionalidade, m é a massa efetiva do portador, φB é a altura da
*
barreira vista pelo portador.

Na verdade, não vem muito ao caso o valor absoluto da corrente de tunelamento pelo dielétrico
de porta, mas sim o seu valor relativo à corrente de canal, IDS, devendo ficar limitado a menos de 1%
desta. Este critério impõe um limite mínimo para espessuras de SiO2 da ordem de 1.5 nm, para
polarização de 1 V. Uma solução para este problema é substituir o tradicional SiO 2 por outro dielétrico de
maior constante dielétrica (teremos uma capacitância equivalente com uma espessura de dielétrico
14
maior e portanto menor corrente de tunelamento). Esta solução torna-se obrigatória para tecnologias
com dimensões mínimas a partir de 100 nm.
3.6 - Redução da Mobilidade
Sabe-se que a mobilidade reduz-se com o aumento do campo elétrico [5, 25, 26]. A seguir, será
apresentada a redução da mobilidade com o campo elétrico, separadamente em relação ao campo
elétrico transversal e longitudinal.
a) campo elétrico transversal:

Conforme indicado anteriormente, em escalamento realista de dispositivos, a tensão elétrica é
reduzida com um fator de escala menor do que o utilizado para as dimensões. Isto faz com que o campo
elétrico aumente com o escalamento. Mesmo no caso do escalamento ideal de campo elétrico constante,
o campo elétrico transversal aumenta devido ao não escalamento de φms.
A redução da mobilidade provoca uma diminuição, na mesma proporção, na transcondutância do
transistor. Na figura 10 é apresentada a redução da mobilidade em função do campo elétrico transversal,
para diversas espessuras de óxido de porta. Na figura 11 observa-se o desvio da transcondutância em
relação ao teoricamente previsto, devido à variação do campo elétrico transversal com a redução da
espessura do óxido de porta.
Figura 10 – Redução da mobilidade em função do aumento do campo elétrico transversal, para

diversas espessuras de óxido de porta.
b) campo elétrico longitudinal

Similarmente ao campo elétrico transversal, o campo elétrico longitudinal também se eleva com
o escalamento dos dispositivos, resultando também em uma redução da mobilidade. Além desta redução
da mobilidade, para um campo elétrico maior que um certo campo crítico (E>Ec), a velocidade dos
7
portadores satura em uma velocidade máxima de aproximadamente 10 cm/s. Este campo crítico vale
4 15
aproximadamente 2x10 V/cm para elétrons e 1x10 V/cm para lacunas, como apresentado na figura 12,
na qual tem-se o valor da velocidade dos portadores em função do campo elétrico.
15
Figura 11 – Redução da transcondutância decorrente da elevação do campo elétrico transversal
com a redução da espessura do óxido de porta.
Figura 12 – Velocidade dos portadores em função do campo elétrico.
A redução da mobilidade e a saturação da velocidade dos portadores explicam um crescente

desvio da transcondutância com a redução do comprimento de canal, em relação ao limite teórico
fornecido pela expressão (20):
g m = µ.C ox
W
(VGS − VT ) (20)
L
Com comprimento de canal muito curto, o dispositivo apresenta uma saturação no valor da
corrente elétrica, expresso pela equação (21), independentemente do valor de L, sendo que todos os
portadores caminham com velocidade máxima (v max) [15].
I DS = fC ox Wv max (VGS − VT ) (21)
Nesta situação limite, a transcondutância passa a ser expressa pela seguinte relação,
independente de L e da tensão de porta:
g m = fC ox Wv max (22)
16
Resultados experimentais mostram que em dispositivos sub-micrométricos, a transcondutância
apresenta um comportamento tendendo ao expresso pela equação (22), não mais seguindo a relação
quadrática teoricamente esperada em transistores de canal longo.
A mobilidade tem seu valor reduzido por espalhamento com fônons, impurezas (dopantes),
cargas de interface e rugosidade da interface do Si e dielétrico. No entanto, uma espalhamento adicional
começa a ocorrer quando o dielétrico tornar-se extremamente fino. Para filme de SiO 2 da ordem de 1 nm,
as funções de onda de elétrons no metal e no Si começam a sobrepor-se. Nesta situação, impurezas
presentes no material de porta representam um espalhamento adicional para os portadores no canal do
MOSFET, reduzindo adicionalmente sua mobilidade.
3.7 – Injeção de portadores quentes
Portadores quentes são portadores que possuem alta energia cinética e que, como
conseqüência, podem apresentar os seguintes fenômenos físicos:
a) injeção de portadores no óxido de porta, transpondo a barreira de potencial entre o silício e o óxido,
como mostrando na figura 13;
b) ionização por impacto, criando novos portadores quentes, podendo haver multiplicação por avalanche.
Observa-se pela fugira 13 que a barreira para a injeção de lacunas é muito maior que para
elétrons. Adicionalmente, o coeficiente de ionização por impacto para elétrons é maior do que para
lacunas. Desta forma, os efeitos de portadores quentes são mais intensos em transistores nMOS do que
em pMOS.
Figura 13 – Diagrama de faixas de energia, indicando as barreiras para elétrons e lacunas na estrutura
MOS.
3.7.1 – Efeitos de portadores quentes em transistores MOS
Devido ao aumento do campo elétrico com o escalamento, transistores de menor dimensão são
mais sujeitos à ocorrência dos efeitos de portadores quentes, uma vez que os portadores adquirem
maior energia cinética.
Com relação à injeção de portadores no óxido de porta, existem 4 modos principais em
transistores nMOS, os quais encontram-se apresentados na figura 14.
a) elétrons quentes do canal
b) elétrons quentes e lacunas quentes produzidos por avalanche;
c) elétrons quentes do substrato, induzidos por ionização secundária;
d) elétrons térmicos quentes.
O fenômeno de portadores quentes gera uma série de efeitos nos dispositivos MOS, tais como:
a) corrente de porta e de substrato
17
Dependendo do campo elétrico próximo ao dreno, um significativa corrente de substrato pode
ser originada, a ponto de provocar quedas ôhmicas apreciáveis no substrato. A corrente de porta,
embora não produza queda ôhmica significativa, causa degradações em gm e VT com o tempo, reduzindo
assim o tempo de vida do componente.
b) degradação da mobilidade ou transcondutância
A degradação da mobilidade e da transcondutância está associada a geração de estados de
interface e no óxido, causados pela injeção de portadores quentes.
c) degradação da tensão de limiar
Parte dos portadores quentes no óxido são capturados por estados no óxido, incrementando a
densidade de carga aprisionada. Esta carga, por sua vez, produz uma alteração no valor de VT. Em se
tratando da injeção e captura de elétrons, a variação induzida na tensão de limiar será positiva.
d) ruptura do transistor
A queda de potencial no substrato, produzida pela corrente de substrato, pode causar uma
polarização direta na junção fonte-substrato, acionando o transistor bipolar parasitário associado à
estrutura MOS.
e) efeito tiristor parasitário (Latch-up) em CMOS
Uma das origens do disparo da estrutura tiristor parasitário intrínseco à estrutura CMOS é a
presença de corrente de substrato produzida por elétrons quentes.
Figura 14 – Representação esquemática dos modos de injeção de portadores quentes em

transistores MOS.
18
3.7.2 – Minimização dos efeitos de portadores quentes
A geração de portadores quentes apresenta uma forte dependência com a intensidade e a
distribuição do campo elétrico. Assim, seus efeitos apresentam dependência com os seguintes
parâmetros: a) polarizações VG, VD, VB; b) dimensões L, tox, Xj;c) dopagem de substrato; d) forma do
perfil do dreno próximo ao canal; e) temperatura.
Motivado pelo escalamento, a maioria destes parâmetros são alterados no sentido inverso ao
desejado para a redução de portadores quentes. Resta, no entanto, a opção de alterar o perfil do dreno
próximo ao canal. Estes perfis fazem com que uma maior parte da tensão aplicada tenha sua queda
dentro do dreno e que o campo elétrico dentro do canal seja menor [27]. Entre estas estruturas, a
estrutura LDD (lightly doped drain) tem sido a mais empregada [27, 28]. Como desvantagem desta
solução temos um incremento na resistência parasitária R DS.
3.8 – Rupturas do transistor

Limitações mais severas referem-se a condições em que o transistor apresente características
totalmente diferentes, devido a algum processo de ruptura. Apresentamos a seguir algumas
possibilidades de rupturas.
a) Ruptura do óxido de porta
Um óxido de alta qualidade apresenta uma ruptura intrínseca destrutiva para campos elétricos
7
intensos, maiores que 10 V/cm [29]. Por motivos de confiabilidade operava-se os dispositivos com
6
campo elétrico no óxido até na faixa de 1 a 1.5x10 V/cm [30]. Atualmente no entanto, campos típicos
6
são da ordem 5 x 10 V/cm, devendo no futuro aumentar mais ainda [20]. Modelos sobre mecanismos de
ruptura têm sido apresentados, incluindo ruptura por corrente de porta, [31]. Após certa carga (I x T) ter
passado pelo óxido, a fração de carga capturada nas armadilhas no óxido torna-se elevada, elevando o
campo elétrico localmente. A partir desta evolução tem início a ruptura [32]. A ruptura do óxido é muito
dependente da presença de contaminantes e da estrutura do mesmo. Assim, realiza-se hoje em dia
pesquisa em processos para obtenção de isolantes mais “duros”, incluindo novos materiais como
oxinitretos [33-36].
b) Ruptura bipolar parasitária
Como reporta anteriormente, a corrente de substrato pode causar a polarização direta da junção
fonte-substrato, colocando em operação o transistor bipolar parasitário no transistor MOS. Quando isto
ocorre, a corrente elétrica IDS aumenta drasticamente, comumente observando-se nas curvas IDS x VDS
do transistor o efeito “snap-back”, ou seja, uma redução de V DS após a ruptura bipolar.
c) Ruptura por avalanche de dreno e/ou canal
Para um campo elétrico acima do valor crítico, entre dreno/substrato e/ou canal/substrato, pode
haver a ruptura devido à multiplicação de portadores por avalanche [37, 38]. Na maioria dos transistores
de pequenas dimensões, perfuração MOS e ruptura bipolar parasitária, ocorrem com tensões menores,
como ilustra a Figura 15. Esta figura expressa as limitações em tensão V DS quanto às diversas rupturas,
válido para uma dada estrutura de transistores [38].
Figura 15 – Limites admissíveis para VDS em função dos vários mecanismos de ruptura possíveis.
19
3.9 – Efeitos das limitações sobre o escalamento dos transistores e elaboração de “guias de
estrada”.
As limitações discutidas nos itens anteriores devem ser muito bem estudadas para permitir o
correto escalamento dos dispositivos. Isto porque elas:
a) afetam o desempenho elétrico dos dispositivos
b) determinam as condições limites de operação e
c) determinam condições de contorno para o projeto da estrutura física dos transistores e do processo
de fabricação.
A tensão de alimentação foi mantida constante na fase inicial do escalamento, como valor
padrão de 5 V. Após 1990 no entanto, devido às diversas limitações apresentadas, não foi mais possível
manter este valor. Após esta data observamos uma redução gradual do seu valor, como ilustra a Fig. 16.
O valor de VT de certa forma acompanha a mesma tendência, como também ilustrada na mesma figura.
Isto se faz necessário para manter uma boa margem de tensão de comando (drive) para bom
desempenho de velocidade de chaveamento. A redução do valor de VT traz no entanto, uma grave
dificuldade associada à alta corrente de corte I0, como explicado no item 2.1 acima. Como conseqüência,
existe muita incerteza quanto ao valor mais apropriado de VT adotar, ilustrado na figura. Por exemplo, ao
se chegar a tecnologias com VDD de 0.5 V, não sobra muito espaço para a escolha de VT que atenda
tanto a condição de baixo valor de corte, I0, ao mesmo tempo de oferecer alta corrente para rápida
comutação. Este é um dos problemas mais sérios para as futuras tecnologias.
Figura 16 – Evolução dos valores de VDD e VT
O estudo das limitações dos dispositivos constitui também um dos ingredientes para a elaboração de
“guias de estrada” de evolução tecnológica de semicondutores. Associações de empresas de
semicondutores, juntamente com instituições públicas e universitárias, formaram grupos de trabalho para
a elaboração de parâmetros das próximas gerações tecnológicas. Estes trabalhos fazem-se necessários
com intuito de definir padrões e estratégias comuns para a definição e a solução dos futuros requisitos,
bem como das ações necessárias. A tabela 6 apresenta parâmetros selecionados, definidos para as
várias gerações tecnológicas, dos relatórios de 1997 e 1999 destes grupos de trabalho [39, 40]. Em
negrito são apresentados os valores dos parâmetros para os quais ainda não existe solução tecnológica
para a sua obtenção, representando temas e desafios de pesquisa atuais.
20
Tabela 6 – Dados selecionados dos relatórios NTRS [39] e ITRS [40] dos parâmetros
tecnológicos atuais e futuros previstos [20].
Ano 1997 1999 2002 2005 2008 2011 2014
Dimensão mínima (nm) 250 180 130 100 70 50 35
DRAM (início de vendas) 256M 1G (3G) 8G (24G) 64G (192G)
2
Área chip DRAM (mm ) 280 400 460 530 630 710 860
Espessura equivalente de 3-5 1.9-2.5 1.5-1.9 1.0-1.5 0.8-1.2 0.6-0.8 0.5-0.6
óxido (nm)
Res. máx. de material de 60 43 33 23 16 11
porta (µΩ.cm)
-8 -8 -8 -8 -8 -8
Res máx. de contato 30x10 17x10 10x10 5x10 2.5x10 1.5x10
2
siliceto/si (Ω.cm )
Resistência de folha da 350- 250- 200- 150- 120- 100-
extensão S/D (Ω/ ) 800 700 625 525 525 400
XJ da extensão S/D (nm) 50-100 42-70 25-43 20-33 16-26 11-19 8-13
Perfil da extensão S/D 14 8.5 6.5 4.5 3.2 2.2
(nm/dec.)
VDD 1.8-2.5 1.5-1.8 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 0.5
Uma questão de grande importância está relacionada com os problemas associados aos
sistemas fotolitigráficos e aos processos e dificuldades de realização da etapa para a definição de
dimensões altamente submicrométricas. Grande parte do custo da fabricação de CI’s está relacionada a
esta etapa.
Embora, em termos teóricos, seja possível obter-se definições de padrões até níveis atômicos,
tais sistemas seriam extremamente lentos e não atingiriam os requisitos de velocidade necessários para
produção em larga escala.
Os sistemas mais avançados de litografia atuais utilizam impressão por projeção ótica, operando
no limite de difração de Rayleigh. A imagem de um padrão principal (normalmente reduzida de 4 a 5
vezes) é projetada sobre a superfície da lâmina. Para tal, estes sistemas utilizam um complexo sistema
de lentes. A resolução do sistema fotolitográfico está diretamente relacionada com o comprimento de
onda da luz utilizada para sensibilizar o fotorresiste. A figura 17 apresenta os valores de comprimento de
onda e de dimensão mínima utilizados em função do ano.
Figura 17 – Valores do comprimento de onda/mínima dimensão em função do ano.
Lasers a base de fluoreto de criptônio (KrF) e fluoreto de argônio (ArF) são utilizados para as
gerações tecnológicas de 0,25 µm e 0,18 µm, respectivamente. Entretanto, os melhores resultados são
21
obtidos com laser KrF. Para as gerações tecnológicas futuras acredita-se que o uso de lasers a base de
flúor (F2) sejam necessários, como indicado na figura 17. O gráfico apresentado mostra que o processo
óptico apresenta um limite para sua utilização para no máximo a dimensão um pouco abaixo de 100 nm
[41]. Após este limite, outras técnicas tornam-se imprescindíveis, tais como projeção de elétrons, multi-
feixes de elétrons, raio X, feixe de íons, matriz de pontas de microscopia de força atômica, etc.
4 – Limites de escalamento
Nos itens anteriores apresentamos os procedimentos utilizados para o escalamento e as

limitações que surgem concomitantemente. Analisamos agora o limite do escalamento, ou seja, até onde
podemos reduzir as dimensões, tensões e energia da informação. A Figura 18 mostra a evolução da
energia da informação em operações lógicas, ao longo dos anos, com uma contínua redução da mesma.
Até onde esta evolução poderá continuar? Iniciamos com a apresentação de limites teóricos e a seguir
apresentamos alguns dados experimentais reportados a título de exemplos.
Figura 18 – Evolução da energia usada para efetuar operações lógicas, ao longo dos anos.
4.1 – Limites teóricos
De acordo com Meindl [42], os limites de escalamento de dispositivos podem ser agrupados em
5 classes:
1. Limites fundamentais
2. Limites do material
3. Limites do dispositivo
4. Limites do circuito
5. Limites do sistema
Com o intuito de analisarmos o escalamento até o nível de dispositivo, apresentaremos a seguir

apenas considerações quanto aos primeiros limites [42].
1) Entre os limites fundamentais temos:
a) Devido a flutuações térmicas no material, qualquer informação (energia armazenada) com energia
próxima à da flutuação térmica, terá alta probabilidade (estatística de Boltzman) de ser perdida [43].
Assim, é necessário que a informação tenha no mínimo [42]:
∆ε > 4 kT (23a)
-19
ou ainda, para manter a probabilidade de erro menor que 10 , a energia deve ser maior ainda, ou seja
[44]:
∆ε > 165 kT (23b)
22
b) O princípio da incerteza da mecânica quântica diz que
∆p. ∆r > h (24)
ou que
∆ε.∆t > h (25)
A partir desta relação, obtém-se que a mínima energia armazenada, a ser detectada num
intervalo de tempo ∆t deve ser maior que h / ∆t [45]
∆ε > h / ∆t (26)
2) Os limites dos materiais, por sua vez, referem-se à propriedade dos materiais. Entre estas citamos:
a) Campo elétrico máximo que o material suporta sem ruptura por avalanche, E C
b) Velocidade máxima ou velocidade de saturação dos portadores, vmax
c) Massa efetiva dos portadores, me
Assim, o atraso mínimo relacionado a estes limites pode ser obtido por:
∆V
L min Ec
τ min = + (27)
v max v max
Considerando os valores para silício ( EC = 3 x 10 V/cm , v max = 1 x 10 cm/s) e ∆V = 4 KT / q

5 3 7
(limite fundamental) obtém-se τmin = 3 x 10-14 s. Da massa efetiva pode-se obter ainda a espessura
mínima de uma barreira de potencial para a qual a corrente de tunelamento seja desprezível. Quanto
menor a massa efetiva, maior esta espessura mínima. Assim, com silício pode-se fabricar dispositivos
com dimensões físicas menores que no GaAs, o qual apresenta menor massa efetiva de elétrons [43].
3) Em dispositivos MOSFET, o comprimento mínimo do canal é determinado pela ocorrência da

perfuração MOS (punchthrough), degradação das características devido à efeito de canal curto, bem
como pelas demais limitações apresentadas no item 3. Estima-se que um limite prático deve estar em
torno de 25 nm [46] ou mesmo de 10 nm [47]. O uso de tecnologia CMOS/SOI, de baixa temperatura (N 2
líquido) e/ou novas estruturas de dispositivos MOS irão contribuir para a extensão do tempo de vida das
tecnologias CMOS de Si. Entre novas estruturas vem sendo proposto o transistor MOS de dupla porta
(DG-CMOS/SOI), ilustrada na Fig. 19. A Fig. 20 ilustra como a introdução de inovação tecnológica é
necessária quando uma dada evolução tecnológica chega à saturação da sua capacidade. O que virá
após o limite de escalamento na tecnologia CMOS? Novos conceitos de dispositivos e circuitos terão
lugar. Entre estas já são sugeridos: a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de
um único elétron; b) dispositivos quânticos, onde se controla o estado do elétron de um átomo
(hidrogênio, por exemplo); c) estruturas de nano-tubos de carbono é outra idéia proposta. São tubos de
1.4 nm de diâmetro e de 10 µm de comprimento que constituem canais de corrente e que permitem
realizar circuitos tipo moleculares.
Figura 19 – Desenho em corte de estrutura de a) CMOS/SOI e b) DG-CMOS/SOI [48].
23
Figura 20 – Tendências de desempenho de circuitos CMOS, com desafios e soluções
tecnológicas [28]
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25
Integração de Processos: CMOS em Si
Jacobus W. Swart
Neste capítulo apresentaremos tecnologias de fabricação de Circuitos Integrados, CI’s, por meio da
integração de processos. Discutiremos a integração de processos para a tecnologia CMOS, por ser esta a mais
importante, ou a mais usada, na fabricação de CI’s em Si. No universo de Si, a tecnologia CMOS é a
tecnologia dominante, sobretudo em aplicações digitais, e continua cobrindo cada vez maior fatia do mercado
de CI’s. Discutiremos os vários processos envolvidos, incluindo a formação das regiões p e n de “substrato”
dos 2 tipos de transistores, nMOS e pMOs respectivamente, técnicas de isolação, projeto e fabricação do
canal e do isolante de porta, obtenção de eletrodos de porta e metalização de contatos e interconexões. Por
fim será apresentada uma breve discussão sobre a evolução da tecnologia.
1. Introdução à Tecnologia CMOS
A tecnologia MOS nasceu na sua versão pMOS, durante os anos 60. A tecnologia nMOS teve uma
maior dificuldade tecnológica devido à presença de cargas positivas no sistema SiO2-Si, causando a indução
de canal tipo n na superfície do Si. Como conseqüência, surge uma dificuldade para isolar os transistores
nMOS um do outro. Com o desenvolvimento de processos mais refinados de oxidação do Si para obtenção de
filmes de SiO2 e de tratamentos térmicos apropriados para reduzir cargas e estados de interface, a tecnologia
nMOS pôde ser implementada. Durante os anos 70 e início dos anos 80, a tecnologia nMOS era a tecnologia
predominante para CI’s digitais, devido às seguintes vantagens: maior mobilidade dos elétrons comparado ao
das lacunas no caso pMOS; alta densidade de integração, simplicidade do processo de fabricação e reduzido
consumo de potência quando comparado a processos bipolares.
O conceito de tecnologia CMOS foi proposto e demonstrado em 1963 por Wanlass (1). A porta
inversora CMOS é composta por transistores nMOS e pMOS em série, como mostra a Fig. 1.1a. O terminal
de entrada é ligado às duas portas, de forma que uma tensão positiva coloca em condução o transistor nMOS
e corta o pMOS, produzindo uma tensão zero na saída. Uma tensão zero aplicada ao terminal de entrada
produz um efeito complementar, produzindo uma tensão na saída igual à tensão de alimentação, VDD. Devido
ao emprego dos dois tipos de transistores complementares, a tecnologia foi chamada de CMOS (MOS
complementar). Para tanto necessita-se de regiões de “substrato” tipo n e outro tipo p. Isto é possível pela
implementação de uma região delimitada com dopagem de tipo oposto ao do substrato e que chamaremos de
ilha ou de poço (em inglês, é chamado de “well” ou “tub”). A Fig. 1.1b mostra um desenho esquemático de
estrutura física CMOS com uso de substrato tipo n e ilha do tipo p.
Fig. 1.1 Inversor CMOS: a) circuito esquemático e b) desenho em secção transversal da

estrutura.
Uma característica fundamental de portas CMOS é que elas não consomem corrente (potência)
durante um estado estático. Apenas durante a transição de um estado a outro temos consumo de corrente
1
(potência). Esta característica o diferencia fundamentalmente da tecnologia nMOS, bem como da pMOS,
onde se tem corrente passando pela porta lógica quando esta estiver em estado “0” na saída. Esta diferença de
consumo de potência entre nMOS e CMOS não justificava a opção por CMOS na maioria das aplicações
digitais durante os anos 70, dado o número limitado de portas lógicas nos CI’s da época e dado a maior
complexidade de integração de processo no caso CMOS. Porém, com o crescimento da densidade de
integração dos CI’s, a dissipação de potência tornou-se proibitiva no caso nMOS a partir dos anos 80. Com o
intuito de reduzir a potência total do CI, com a conseqüente simplificação das cápsulas (no caso de até 1 a 2
W por cápsula) e sistemas de refrigeração nos equipamentos, a opção pela tecnologia CMOS foi mandatória,
apesar da maior complexidade de integração de processo. Durante os anos 60 e 70, a opção CMOS era
justificável apenas em aplicações tipo móveis e espaciais, onde se visava poupar as baterias de alimentação.
Como já mencionamos, a maior vantagem e motivação pela tecnologia CMOS é a baixa dissipação
de potência. Os CI’s digitais CMOS atuais com dezenas a centenas de milhões de transistores, se
incendiariam se fossem feitos com outras tecnologias, tais como nMOS ou ECL bipolar. As vantagens
adicionais de CMOS são as seguintes, agrupadas em 3 grupos:
a) Vantagens de desempenho de circuito e de dispositivo:
- A menor dissipação de potência resulta em menor temperatura de operação do CI, o que
por sua vez se traduz em maior mobilidade de portadores e menores correntes de fuga de
junções.
- Circuitos CMOS apresentam boa densidade de integração, haja vista que as larguras dos 2
tipos de transistores tendem a ser cada vez mais próximas (em transistores
submicrométricos, a corrente ID depende diretamente da velocidade de saturação dos
portadores, sendo que esta é praticamente a mesma para elétrons e para lacunas, ao
contrário das mobilidades).
- A área gasta em isolação entre transistores de polaridades opostas é considerável em
CMOS, porém esta pode ser eficientemente ocupada por trilhas de interconexões na
pastilha (“chip”), haja vista que as interconexões ocupam uma grande fração da área da
mesma em CI’s modernos.
- No passado CMOS tinha como desvantagem a alta capacitância de entrada (entrada ligada a
2 transistores em paralelo). Esta desvantagem tornou-se negligenciável, tendo em vista que
atualmente (transistores submicrométricos) a capacitância predominante é a de
interconexão.
- Circuitos CMOS apresentam maior faixa de tensão de polarização, VDD, e de temperatura
de operação permitida.
- Portas CMOS possuem alta imunidade a ruído, pela grande excursão de saída ( s=VDD –
Vss).
- Os sistemas eletrônicos resultam mais simples e baratos, tendo em vista que é permitido
maior nível de integração, resultando em menor número de chips e como conseqüência
menor número de buffers de entrada e de saída.
- CMOS é um inversor tipo “sem relação”, ou seja, seus níveis lógicos independem da
relação entre as dimensões dos 2 transistores, como acontece no caso nMOS. Como
conseqüência temos maior facilidade de projeto e maior tolerância a variações de
processos.
- Como grande parte dos transistores localizam-se dentro de regiões de ilhas, os mesmos
apresentam menor susceptibilidade a raios α (importante para portas dinâmicas, ex.
memórias DRAM).
- CMOS resulta em chaves de passagem sem perda de sinal, ao contrário do caso nMOS.
- A característica acima torna o CMOS mais apropriado para aplicações analógicas.
Adicionalmente consegue-se implementar amplificadores operacionais CMOS com menor
número de transistores e menor área do que no caso nMOS e mesmo bipolar.
b) Vantagens de confiabilidade:
- Muitos dos mecanismos de falha em CI’s são acelerados com temperatura. Como circuitos
CMOS dissipam menos potência, resulta menor temperatura e como conseqüência, maior
confiabilidade.
- Os circuitos CMOS não carregam corrente estática. Como conseqüência o fenômeno de
eletromigração é menos intenso, novamente aumentando a confiabilidade.
2
- Degradação por elétrons quentes é menos intensa em transistores pMOS que em
transistores nMOS. Assim, como em CMOS temos menos transistores nMOS que em
tecnologia nMOS, temos como efeito global, menos falhas por este fenômeno.
Adicionalmente, ao contrário ao caso de tecnologia nMOS, em circuitos CMOS não há
necessidade para o emprego da técnica de “bootstrapping”, para aumentar corrente do
transistor de carga nas transições. O uso de “bootstrapping” aumenta o campo elétrico no
transistor e como conseqüência tem-se maior degradação por elétrons quentes.
c) Vantagens quanto a custo:

- Durante os anos 70 havia uma grande diferença entre o número de etapas necessárias para a
fabricação de CI’s em CMOS e em nMOS, sendo que o CMOS requeria maior número.
Atualmente, pelo aumento da complexidade das duas tecnologias, a diferença de número de
etapas ficou marginal, menos que 20% [2]. Esta pequena diferença de custo pelo maior
número de etapas de processamento para CMOS é largamente suplantada pela redução do
custo de sistemas com CI’s CMOS como descrito abaixo.
- A maior facilidade de projeto em CMOS reduz o custo de projeto e apresenta vantagens
comerciais pela redução do tempo para o lançamento de um produto.
- Devido à baixa dissipação de potência do CI em CMOS, fica permitido o uso de
encapsulamento mais simples e barato. Este item representa uma larga fatia do custo do CI
e dos sistemas. Pelo mesmo fato podemos usar maior nível de integração com a
conseqüente redução do número de chips e redução do custo de montagem do sistema e
aumento na confiabilidade do mesmo.
Apesar das grandes vantagens mencionadas para CMOS, ela também apresenta algumas
desvantagens como listamos abaixo:
- CMOS é vulnerável à descarga eletrostática como todas as tecnologias MOS.
- os transistores MOS são susceptíveis a efeitos de canal curto e de elétrons quentes quando o
comprimento do canal for menor que aproximadamente 2 µm.
- a necessidade de fabricar concomitantemente transistores de boa qualidade tipo nMOS e
tipo pMOS resulta em maiores dificuldades de fabricação quando comparado a um
processo nMOS.
- há dificuldades no escalamento (redução escalar das dimensões) de transistores pMOS
quando o material de porta de Si-poli n+ produz também a impossibilidade de contato direto
de linha desta com uma região p+ de fonte/dreno de transistor pMOS.
- A necessidade de contatos ôhmicos com as ilhas implica em gasto de área maior do chip,
comparado a processo nMOS.
- A formação apropriada da ilha por processo de difusão requer um processo a alta
temperatura por tempo longo. Isto representa um alto custo e possibilidade de formação de
defeitos em lâminas de grande diâmetro.
- CMOS é susceptível a disparo de ruptura tipo “Latch-up”. Este efeito será analisado no
item seguinte e implica em processos de fabricação especiais e em gasto de área para
formação de anéis de guarda para suprimir o mesmo.
2. “Latch-up” em CMOS
A estrutura física de inversor CMOS inclui um tiristor embutido, formada pela associação em série
das regiões p-n-p-n, como mostrado na Fig. 2.1a. Este tiristor pode ser analisado como formado por 2
transistores bipolares, como ilustrado na Fig.2.1b.
Em condições normais todas as junções estão reversamente polarizadas e os transistores bipolares
cortados. Existem no entanto, várias causas que podem momentaneamente polarizar diretamente uma das
junções de base-emissor dos 2 transistores. Caso isto ocorra e caso o produto dos betas dos 2 transistores for
maior que um (βnβp > 1), os 2 transistores manter-se-ão conduzindo, com formação de um caminho de baixa
impedância entre a fonte VDD e a linha de terra. Isto causa o mal funcionamento do circuito, e caso, a corrente
da fonte não for limitada, um aquecimento excessivo e danificação do componente. A curva característica do
disparo da ruptura "latch-up” é mostrada na Fig. 2.2.
3
A polarização direta de uma das junções base-emissor dos transistores ocorre por correntes espúrias
nas regiões resistivas de substrato ou das ilhas. Estes resistores presentes devem ser incluídos no modelo
como mostrado na Fig.2.3. Quanto maior estas resistências, maior será a queda ôhmica nas mesmas e mais
provável o disparo “latch-up”.
Várias podem ser as origens das correntes através dos resistores que disparam o “latch-up”:
- corrente de fuga (ou de “breakdown”) da junção ilha-substrato.
- corrente de fuga (ou de “breakdown”) das junções de dreno.
- corrente de carga ou descarregamento da capacitância da junção ilha-substrato produzido
por transitório da alimentação VDD.
- corrente induzida por radiação
- corrente de substrato gerado por ionização por impacto por portadores quentes nos
transistores MOS
- corrente por transistores MOS de campo parasitários nas bordas das ilhas.
- um pulso de tensão de ruído no terminal de entrada do circuito com valor fora do intervalo
(VSS – V DD).
- um pulso de tensão de ruído no terminal de saída do circuito com valor fora do intervalo
(VSS – V DD)
A partir do conhecimento do fenômeno e das suas origens das correntes resulta que para evitar ou
minimizar o disparo “latch-up” devemos:
a) minimizar as resistências parasitárias entre o “emissor” e o contato do substrato ou da
ilha.
b) reduzir o ganho dos transistores bipolares parasitários.
Estes objetivos podem ser alcançados por vários cuidados de “layout” e/ou do projeto da estrutura
física do CMOS e portanto do processo de fabricação, como será visto ao longo dos próximos itens.
Fig.2.1 a) Desenho em secção transversal de estrutura CMOS com indicação da formatação

dos transistores bipolares parasitários e b) modelo equivalente ao tiristor embutido.
4
Fig. 2.2 a) Estrutura de um tiristor e b) sua curva característica.
Fig. 2.3 Modelo completo do tiristor parasitário em CMOS com inclusão das resistências de
substrato e de ilha.
3. Seqüência de Integração de Processos para CMOS
O projeto da estrutura física CMOS e da sua seqüência de integração de processos é uma tarefa
complexa que envolve a consideração de vários compromissos:
- dificuldade e custo de processamento.
- área ocupada ou densidade de integração.
- desempenho dos transistores.
supressão de efeitos de segunda ordem.
Para otimizar o desempenho deveríamos reduzir o efeito de corpo e capacitâncias. Isto implica em
reduzir os níveis de dopagem de corpo de substrato e da ilha. Por outro lado, níveis baixos de dopagem
afetam adversamente corrente de “punchthrough” (perfuração FET), efeito de canal curto, tensão de limiar
das regiões de campo e susceptibilidade a “latch-up”. Ou seja, para alta densidade de integração devemos
usar mais altos níveis de dopagem, com pagamento de um preço por isto. Imunidade a “latch-up” tem um
compromisso com densidade de integração, ou seja, com formação de anéis de guarda de baixa resistência e
com maior distância entre os transistores nMOS e pMOS.
A Fig. 3.1 mostra um desenho esquemático de um corte transversal de uma estrutura típica CMOS.
Para se obter esta estrutura temos os seguintes processos, que serão descritos nos itens 4 a 9 abaixo:
- formação da(s) ilha(s);
- técnicas de isolação entre dispositivos;
5
- obtenção do canal e do isolante de porta;
- obtenção da porta;
- obtenção de regiões de fonte/dreno;
- formação dos contatos e de linhas de interconexões.
-
Fig.3.1 Desenho esquemático de secção transversal de estrutura típica CMOS
4. Tipos de Estruturas de Ilhas para CMOS
Existem várias opções de estruturas e de processos de obtenção de ilhas. Citamos as seguintes: ilha
p, ilha n, ilha em camada epitaxial, ilhas gêmeas, ilha retrogradual e ilhas completamente isoladas. A Fig. 4.1
ilustra algumas das estruturas CMOS. Analisamos estas opções em seguida.
Fig. 4.1 Desenho esquemático de estruturas CMOS tipo a) ilha p, b) ilha n e c) ilhas gêmeas.
a) Ilha p: A estrutura CMOS com ilha p foi a primeira opção proposta junto com a invenção. Ela era a
opção natural na época devido aos seguintes fatos:
- deseja-se VTN ≈ VTP ≈ 1V.
6
- os termos VT associados às cargas de interface e do óxido e à diferença das funções
trabalho metal-semicondutor, são negativos.
- os dois fatos acima resultam em necessidade de dopagem ND (região n) menor que NA
(região p), ND/NA ≈ 10.
- Não existia a técnica de implantação iônica para dopagem e portanto devia-se usar
dopagem a partir de processo de difusão, o que obriga a dopagem da ilha ser maior que a do
substrato.
Desta forma, o uso de ilha p, com substrato tipo n, era a única opção. Adicionalmente, na época, a
tecnologia MOS usada era a pMOS e não a nMOS. Tecnologia pMOS também emprega substratos tipo n.
A obtenção da ilha é tipicamente obtida pela seguinte seqüência de etapas de processos, como
ilustrado na Fig. 4.2: uso de lâmina tipo n, orientação (100), resistividade da ordem de 5 Ω.cm; limpeza;
oxidação (~ 200 nm); fotogravação com corrosão parcial do filme de SiO2 (sem remover o fotorresiste);
implantação iônica de 11B+ (valores típicos: E ~ 80 – 200 KeV, Dose ~ 2 – 4 x 1012/cm2); remoção do
fotorresiste; recozimento em forno a alta temperatura e tempo longo para difusão do dopante até
profundidade apropriada; durante a mesma etapa pode haver uma pequena oxidação da superfície. A
profundidade, tipicamente de algumas micra, deve atender ao compromisso de reduzir área (difusão lateral),
reduzir temperatura e tempo de processo para reduzir custo e possíveis defeitos mecânicos e cristalográficos
na lâmina, ter profundidade suficiente para reduzir e/ou suprimir o efeito “latch-up” e o efeito
“punchthrough” da estrutura de transistor bipolar vertical parasitário, formado por região de fonte/dreno –
ilha – substrato.
Fig. 4.2 Processo típico de formação de ilha p para CMOS.
b) Ilha n: A versão CMOS tipo ilha n só foi possível ser desenvolvida com a disponibilidade da técnica de
dopagem por implantação iônica, permitindo o ajuste das tensões limiar, VT, dos transistores
independentemente do nível de dopagem da ilha e do substrato. Como motivações para o
desenvolvimento desta versão podemos listar:
- é uma opção natural para fabricantes que migraram de tecnologia nMOS para CMOS, pois
emprega o mesmo substrato e estrutura do transistor nMOS para ambas as tecnologias.
- esta versão otimiza mais o transistor nMOS em relação ao pMOS, pois o transistor no
substrato (nMOS no caso), apresentará o menor efeito de corpo (variação de VT com
polarização da tensão fonte-substrato).Também as capacitâncias de junção são menores
para o transistor fabricado diretamente no substrato. Isto é vantajoso para circuitos que
empregam mais transistores nMOS comparado ao de transistores pMOS, como por
exemplo em circuitos dinâmicos. Porém, podemos dizer que há um melhor balanceamento
entre os transistores no caso de ilha p, já que o transistor pMOS apresenta menor
mobilidade. Assim, no caso de circuitos com igual número de transistores nMOS e pMOS,
poderia se preferir a opção ilha p.
- substratos tipo p são mais baratos, de melhor qualidade e menos sensíveis a defeitos
induzidos por processamento (3).
- a difusão de fósforo da ilha n requer um tempo e/ou temperatura um pouco menor que no
caso de ilha p de boro.
7
- fica dispensada uma implantação extra de fósforo nas regiões passivas tipo n, devido ao
fenômeno de amontoagem (pile-up) de fósforo na superfície do Si durante a oxidação de
campo, causado pela segregação do fósforo pelo óxido de silício.
- transistor nMOS produz mais corrente de substrato por ionização por impacto dos elétrons
do canal. Assim a localização deste transistor diretamente no substrato, facilita o
escoamento deste componente de corrente.
A seqüência de etapas de processo de ilha é análoga à do caso ilha p, como mostrado na Fig. 4.2,
apenas trocando a implantação iônica de 11B+ por implantação iônica de 31P+.
c) ilhas gêmeas: Neste caso, usa-se um substrato tipo n+ ou p+ com alto nível de dopagem. Sobre este
substrato cresce-se epitaxialmente uma camada de Si não dopada. Em seguida, realiza-se as etapas de
formação das duas ilhas p e n, como mostrado na Fig. 4.1. Pode-se formar as duas ilhas de forma auto-
alinhada como ilustrado na Fig. 4.3. A seqüência de etapas é como segue:
- oxidação de fina camada de SiO2;
- deposição de filme de Si3N4;
- fotogravação com corrosão do filme de nitreto para definição das regiões de ilhas n;
- implantação iônica de 31P+;
- recozimento e oxidação local do Si, com formação de filme de SiO2 sobre as ilhas n;
- remoção do filme de nitreto;
- implantação iônica de 11B+;
- recozimento para penetração dos dopantes nas regiões das duas ilhas;
- finalmente retira-se a camada de SiO2 presente sobre as ilhas n.
Fig. 4.3 Ilustração das etapas de formação de ilhas gêmeas de forma auto-alinhada
A motivação pela estrutura de ilhas gêmeas para CMOS é que para transistores de pequenas
dimensões, o projeto dos perfis de dopagem torna-se bem crítica. Desta forma, é muito vantajoso que cada
ilha possa ser formada independentemente, sem relação com o nível de dopagem da outra ilha (lembramos
que no caso de ilha p (n) tem-se que (NA D (ND
A)).
Se ao invés de crescer-se uma camada epitaxial não dopada, crescermos uma camada com dopagem
típica de uma das ilhas, basta contradopar a região da outra ilha por implantação iônica como no caso da
estrutura de ilha p ou ilha n. Neste caso, permanece no entanto, a relação mínima entre as dopagens. O uso de
substrato altamente dopado sob a camada epitaxial resulta num alto benefício para o suprimento de “latch-
up”, pela redução substancial da resistência de substrato.
d) Ilha Retrogradual: nesta estrutura tem-se um perfil de dopagem da ilha com perfil retrogradual, ou seja,
tem-se um perfil com maior concentração de portadores em posição abaixo da superfície. Isto traz um
grande benefício na supressão de “latch-up”, podendo-se chegar a uma estrutura totalmente livre de
“latch-up”. Isto se dá pelo fato que tal perfil reduz o ß do transistor bipolar vertical e também reduz a
resistência em série da ilha. A Fig. 4.4 compara os perfis típicos de estrutura ilha p convencional e ilha p
8
retrogradual. No caso de estrutura de ilha retrogradual, uma implantação iônica a alta energia (400 – 600
keV) é realizada após a formação do óxido de campo de isolação entre dispositivos, resultando na
estrutura de ilha como ilustrado na Fig. 3.1.
Como vantagens adicionais à ilha retrogradual temos a não necessidade de longo recozimento de
penetração de dopantes e maior densidade de integração permitida. Esta opção traz no entanto também
algumas desvantagens, tais como capacitâncias de junções fonte/dreno e fator de corpo maior.
Fig. 4.4 Perfil de dopagem de ilha p convencional e retrogradual.
e) CMOS com ilhas totalmente isoladas: nesta classe de estrutura CMOS temos CMOS/SOS (Silicon-on-
Sapphire) e CMOS/SOI (Silicon-on-Insulator). Já nos anos 60, desenvolveu-se a tecnologia de
crescimento epitaxial de filme sobre substrato isolante de safira (lâmina monocristalina de Al2O3).
Substratos de safira são muito caros e a heteroepitaxia no caso não é sem problemas. A alternativa SOI é
mais recente e consta da obtenção de lâminas de Si com filme de SiO2 enterrado abaixo da superfície,
deixando uma fina camada superficial cristalina de Si. Existem algumas técnicas para se obter tal
estrutura, entre estas citamos (4):
1) processo SIMOX (Separation by Implanted Oxygen). Implanta-se uma alta dose (~ 2 × 1018/cm2) de 16O+
com energias de ~ 150 a 180 keV e com o substrato mantido a temperatura de ~ 400o C para que se evite
a amortização da superfície. Em seguida é feito um recozimento a alta temperatura para formar o filme
de SiO2 enterrado e para recristalizar a camada superficial de Si, com crescimento epitaxial em fase
sólida a partir da superfície, até encontrar a camada isolante.
2) Processo ZMR (Zone-Melting Recrystallization). Deposita-se filme de Si-policristalino sobre lâmina de
Si oxidada. Em seguida realiza-se uma fusão localizada do filme por meio de uma tira móvel de grafite
ou por meio de lâmpada focalizada. A lâmina toda é mantida a alta temperatura (1100 a 1300o C) para
evitar tensão mecânica. Fazendo uma varredura da fonte de calor sobre a superfície tem-se a fusão local,
seguida por re-cristalização do filme ainda em forma policristalina, porém com grãos de grandes
dimensões (20 a 50 µm).
3) Processo de colagem de lâminas. Inicialmente faz-se uma colagem de duas lâminas oxidadas, com o
óxido entre elas sendo o meio químico de colagem. Existem algumas opções de processos para realizar
esta colagem, feita a alta temperatura. Após a colagem faz-se o afinamento a partir de uma das
superfícies para finalizar com uma fina camada de Si sobre a camada de óxido intermediária.
9
Após a obtenção da lâmina SOI passa-se à formação das ilhas totalmente isoladas para CMOS como
ilustrado na Fig. 4.5.
Fig. 4.5 Ilustração de corte transversal de estrutura CMOS/SOI ou CMOS/SOS.
5. Isolação entre Dispositivos.
A isolação entre dispositivos deve ser tal que o funcionamento do mesmo seja determinado apenas
pelos estímulos elétricos aplicados a seus 3 ou 4 terminais, sem interferência de potenciais em dispositivos
vizinhos e ausência de correntes elétricas provenientes de outros dispositivos pelo material semicondutor. Em
CMOS devemos garantir a isolação entre dispositivos vizinhos do mesmo tipo bem como entre dispositivos
vizinhos complementares. A isolação entre dispositivos vizinhos do mesmo tipo deve ser feita de forma
similar à feita em tecnologia nMOS ou pMOS, ou seja, pelo uso de isolante espesso nas regiões de campo e
dopagem superficial suficientemente alta nestas regiões para evitar a indução de canal de inversão da
superfície. A isolação entre dispositivos complementares é crítica em CMOS, tendo e vista sua influência
sobre o disparo “latch-up”, em adição aos requisitos gerais de isolação citados acima.
Um primeiro aspecto da isolação é passivar as superfícies das junções. Isto é comumente feito
através da oxidação da superfície que, como é sabido desde os anos 50, reduz a corrente de fuga de junções
de um fator 10 a 100 (5). O processo de oxidação seguido por tratamentos térmicos apropriados reduz
drasticamente as cargas e a densidade de estados de superfície do Si, reduzindo assim os centros de
recombinação de portadores na superfície. Adicionalmente, o óxido formado isola eletricamente as junções
impedindo o escoamento de elétrons pela superfície.
Como segundo aspecto da isolação entre dispositivos temos que evitar que haja inversão da
condutividade de superfície, ou seja, que não haja formação de um canal de superfície induzido por cargas no
óxido ou por uma linha de interconexão passando por cima do óxido de campo. Isto é equivalente a impor
que a tensão de limiar da linha de interconexão seja bem maior que a máxima tensão utilizada na mesma ou
no circuito. Pela relação da tensão de limiar de uma estrutura MOS dada abaixo, nota-se que podemos
aumentar a mesma pelo aumento da espessura do óxido e pelo aumento do nível de dopagem do
semicondutor na superfície.
Onde: QSS é a carga efetiva na interface SiO2/Si; COX é a capacitância do óxido por unidade de área;
MS é a diferença de função trabalho metal-semicondutor; NA é a dopagem do semicondutor (assumido
uniforme); q é carga do elétron; si é a constante dielétrica do silício e F o potencial de Fermi no

semicondutor. A fórmula dada é para substrato tipo p. Fórmula similar existe para substrato tipo n.
No desenvolvimento de processos e estruturas de isolação entre dispositivos deve-se considerar os
seguintes compromissos: planaridade da superfície final e distância mínima permitida entre dispositivos
versus complexidade do processo e geração de defeitos no cristal. Inúmeros processos e estruturas foram
propostos (2). A técnica mais popular inventada foi a chamada de LOCOS (Local Oxidation of Silicon). Esta
10
técnica processa-se pela seguinte seqüência, como ilustrado na Fig. 5.1, no caso CMOS, após a formação da
ilha p:
- remoção de todo óxido da superfície;
- oxidação do Si para obter fina camada de SiO2 de almofada (pad oxide) para acomodar
filme de nitreto;
- deposição de filme de Si3N4 por processo CVD;
- fotogravação do filme de nitreto, protegendo as áreas ativas dos transistores nMOS e
pMOS;
- realizar etapa de fotogravação e etapa de implantação iônica para aumentar a dopagem
superficial das regiões de campo p e repetir a mesma seqüência para regiões de campo n;
- realização de oxidação térmica para obter um filme espesso (800 a 1200 nm) de óxido de
silício. Esta oxidação dar-se-á apenas nas regiões não protegidas por filme de nitreto;
- remover o filme de nitreto.
Fig. 5.1 Ilustração das etapas de processo da técnica de isolação LOCOS
Como durante o processo de oxidação térmica ocorre um consumo de silício, observa-se que o filme
de SiO2 resulta do tipo semi-embutido (semi-recessed) e portanto não totalmente plana. O processo LOCOS
tem no entanto suas limitações, além da não planaridade, que impedem o escalamento contínuo das
dimensões dos transistores e das distâncias entre transistores. Vários processos alternativos foram propostos
como soluções para tecnologias de menores dimensões. Entre estas citamos:
a) SILO (Sealed-Interface Local Oxidation) (6);
b) SWAMI (Sidewall-Masked Isolation Technique) (7);
c) SPOT (Self-aligned Planar-Oxidation Technology) (8);
d) FUROX (Fully Recessed Oxide) (9);
e) OSELO II (10)
f) BOX Isolation (Buried-Oxide) (11);
g) Trench Isolation (12) ;
h) SEG (Selective Epitaxial Growth) (13).
11
Na isolação entre dispositivos pode se usar técnicas como LOCOS ou suas variantes: SILO,
SWAMI, SPOT, OSELO e BOX. Estas mesmas técnicas também podem ser usadas para a isolação entre
transistores complementares. No caso de se usar a técnica LOCOS, incluindo implantação iônica de anéis de
guarda como mostrado na Fig. 5.1, obtém-se boa isolação desde que a distância entre regiões n+ e p+ sejam
de pelo menos 7 µm (3). Estas distâncias podem ser fortemente reduzidas por técnicas mais radicais de
isolação como “trench isolation” e SEG.
A técnica de isolação por trincheira envolve a seguinte seqüência de etapas de processos:
- deposição de filme de Si3N4 e fotogravação com abertura de janelas para as trincheiras de
isolação.
- corrosão das trincheiras em formato U, por meio de corrosão úmida em solução
KOH/isopropanol seguido por corrosão seca em sistema RIE, até a profundidade de 3 a 6
µm.
- oxidação do Si (seguido opcionalmente por deposição de filme de nitreto).
- preenchimento da trincheira com Si-poli por deposição por CVD seguido por corrosão
(etch back).
- oxidação da superfície.
A Fig. 5.2 mostra um desenho esquemático da estrutura. A técnica de isolação por trincheira é muito
interessante para isolar as bordas das ilhas, ou seja, isolação entre dispositivos complementares. Uma
trincheira de profundidade moderada afunda (2.5 µm), isola toda a borda da junção das ilhas, reduzindo
drasticamente o beta do transistor bipolar lateral. A trincheira pode ser bem estreita (1.6 µm). Isto permite
que os transistores complementares possam ser fabricados bem próximos entre si (2.0 µm) [12].
Fig. 5.2 Desenho Ilustrativo de estrutura de isolação por trincheira em CMOS epitaxial.
No caso do preenchimento da trincheira ser feito com Si-poli dopado, pode-se usá-lo como um
capacitor. Isto é empregado em memórias tipo DRAM, onde se necessita de capacitores de armazenamento
de carga, sem ocupar muita área.
Fig. 5.3 Seqüência de etapas de processo para isolação de ilhas CMOS por crescimento epitaxial
seletivo (SEG).
12
Fig. 5.4 Corte transversal esquemático de estrutura CMOS de ilhas gêmeas com isolação por
crescimento epitaxial seletivo (SEG).
A outra técnica radical de isolação é a SEG. Nesta técnica realiza-se um crescimento epitaxial
seletivo em janelas abertas em filme de óxido de silício de 1 a 2 µm de espessura, como ilustra a seqüência
da Fig. 5.3. Antes do crescimento epitaxial seletivo pode-se realizar implantações iônicas seletivas nas
janelas para formar camadas enterradas p+ e n+ para reduzir as resistências nas ilhas. A Fig. 5.4 mostra o
desenho esquemático de estrutura CMOS obtido por este processo.
6. Obtenção do Canal e Isolante de Porta
O canal e o isolante de porta do transistor MOS constituem a sua parte intrínseca. Eles determinam o
comportamento básico do transistor, além de efeitos de segunda ordem. Os parâmetros básicos incluem em
primeira ordem a tensão limiar, VT, a transcondutância, gm (variação da corrente IDS com a tensão VGS), e
fator de corpo (variação de VT com a tensão fonte-substrato, VBS). A transcondutância, por sua vez, inclui o
parâmetro de mobilidade dos portadores. Como efeitos de segunda ordem temos: efeitos de canal curto,
“punchthrough” e efeitos de portadores quentes.
Fig. 6.1 Variação de VT de transistores MOS com porta de Si-poli tipo n+ versus nível de dopagem do
substrato (2).
13
Estes parâmetros estão diretamente relacionados com o perfil de dopagem na região do canal e
abaixo do mesmo e da capacitância do dielétrico de porta, ou seja, da espessura e da constante dielétrica do
mesmo.
O projeto do dielétrico e do perfil de dopagem deve ser realizado com auxílio de programas de
simulação de processo (tipo SUPREM) e de dispositivo (tipo SPICES e MINIMOS). Este último fornece
todos os dados de desempenho do transistor (efeitos de 1ª e 2ª ordem).
O ajuste do perfil de dopagem é realizado de forma precisa por meio da técnica de implantação
iônica. É comum usar duas implantações, com energias diferentes. Uma de alta energia e baixa dose (<
1012/cm2) para controlar os efeitos de canal curto e “punchthrough”.
Fig. 6.2 Variação de VTN e VTP em CMOS ilha n com porta de Si-poli tipo n+ versus dose de
implantação iônica de 11B+ (14).
A outra implantação é de energia menor e dose um pouco maior (> 1012/cm2) para aumentar a
concentração de dopagem próxima à superfície para ajustar o VT desejado. No caso do transistor nMOS, estas
implantações são de 11B+. No caso do transistor pMOS, o dopante implantado para supressão de efeitos de
canal curto e de “punchthrough” é o de 31P+, porém para o ajuste de VT dependerá do material do eletrodo de
porta usado. Em processos convencionais CMOS é comum usar filme de SI-poli com dopagem tipo n+ para
os dois tipos de transistores. Isto faz com que a diferença de função trabalho metal-semicondutor MS, seja da
ordem de –0,85 V para o nMOS e de –0,30 V para o pMOS. Isto impede que se consiga ajustar o V TP (VT do
pMOS) pela adição de implantação iônica de 31P+, como ilustra a Fig. 6.1 (2). Por consideração dos outros
parâmetros do transistor, não podemos utilizar dopagem da ilha com concentração menor que a faixa de 1016
a 1017 cm-3. Desta forma, a alternativa que sobra para reduzir o valor de |V TP| para menor que 1.0 V, devemos
implantar um dopante com carga oposta, ou seja, ajustar o VTP também com uma implantação iônica de 11B+.
A Fig. 6.2 mostra que existe solução de uso de uma mesma implantação iônica de 11B+ para ajustar o VTN e
VTP ao mesmo tempo para um mesmo valor absoluto, para o caso de estrutura CMOS ilha n (ilha p também é
possível) (14). A Fig. 6.3 mostra os perfis de dopagem correspondentes nos dois transistores (14). A Fig. 6.3
mostra os perfis típicos de dopagem na região do canal dos transistores em CMOS ilha n com porta de Si-poli
tipo n + e dose única de implantação iônica de 11B+ de ajuste das tensões limiar (14).
A implantação iônica pode ser realizada através do dielétrico de porta ou antes da sua formação, por
exemplo através de um óxido sacrificial (“white ribbon oxide” ou efeito Kooi), como ilustrado na Fig. 6.4. A
solução convencional de uso de eletrodo de Si-poli n+ para os transistores é bem compatível com o
escalamento das dimensões dos transistores nMOS, porém não para transistores pMOS. O transistor pMOS
14
com implantação iônica de 11B+ para ajuste de VT apresenta alta susceptibilidade a “punchthrough” em
transistores com comprimento de canal menor ou da ordem de 1µm.
Fig. 6.3 Perfis de dopagem de canal em CMOS ilha n.
A alternativa neste caso é usar um material de porta com diferença de função trabalho metal-
semicondutor maior, como por exemplo filme de Si-poli p+, ou ainda, para satisfazer com um mesmo

!!#"$%&'$()*,+ MS simétrico em relação à ilha p e ilha n, como
por exemplo W, Mo, TaSi2, Wsi2, MoSi2 e NiSi2 (15). Ocorre no entanto, um grande problema com o uso de
porta de Si-poli p+. O Boro do Si-poli difunde-se facilmente através de isolante fino de SiO2 de porta,
afetando o controle de VT (16). Neste caso há necessidade de uso de dielétrico de porta mais impermeável à
difusão de Boro, tais como nitreto de Silício ou ainda oxinitretos.
Fig. 6.4 Ilustração da estrutura CMOS durante a etapa de implantação iônica de ajuste dos V T’s.
O isolante de porta tradicionalmente usado é um fino filme de SiO2. Este é o normalmente obtido por
oxidação térmica em condições de mínima densidade de cargas e de estados de interface. A espessura deste
filme é cada vez menor junto com o escalamento das dimensões horizontais dos transistores, como vemos
pelos dados da Tabela 6.1. Para transistores com comprimento de porta menor que 100 mm, esta espessura
deve ser da ordem de 5 nm ou menos. Espessuras menores que esta começam a apresentar corrente de
tunelamento considerável, impondo um limite ao escalamento das dimensões. Composições alternativas de
isolantes de porta podem ser estudadas para aliviar esta limitação.
15
Tabela 6.1 Evolução da espessura do óxido de porta junto com a redução do comprimento de porta
LMIN [µm] 2 1 0.5 0.35 0.25

Tox. [nm] 45 20 10 8.5 7.0
DRAM 64 K 1M 16 M 64 M 256 M
Ano 1980 1987 1993 1995 1998
7. Obtenção do Terminal de Porta
No início das tecnologias MOS usava-se o Al como metal de porta. Como o Al é um metal não
refratário, este devia ser depositado no fim do processo de fabricação, ou seja, após a realização de todas as
etapas de altas temperaturas. Em meados dos anos 60, no entanto, propôs-se o uso de filme de Si-poli dopado
tipo n+ como material de porta. Como motivações para tanto, tinha-se a possibilidade de dopar as regiões de
fonte/dreno de forma auto-alinhada com a porta, ou seja, a porta pode servir de máscara contra a dopagem.
Desta forma, reduzem-se drasticamente as capacitâncias parasitárias de porta-fonte e porta-dreno.
Adicionalmente, o processo de deposição de filme de Si-poli por CVD é muito mais limpo que a etapa de
deposição de Al por evaporação (resulta menor contaminação ou cargas iônicas no óxido de porta). Após a
etapa de deposição de Si-poli, normalmente por processo de LPCVD a aproximadamente 630 o C por pirólise
de silano, realiza-se etapa de fotogravação com corrosão por plasma tipo RIE, para obter paredes bem
verticais. A definição exata da dimensão das linhas de Si-poli é crítica, tendo em vista que ela define um
parâmetro fundamental dos transistores, ou seja, seu comprimento de canal. A Fig. 7.1 ilustra a estrutura após
esta etapa.
O uso de portas de Si-poli, no entanto, começou a apresentar limitações nas tecnologias da década
de 90, devido à relativamente alta resistividade (~ 500 µΩcm) do mesmo, acarretando um relativo alto atraso
RC para a propagação do sinal. Esta limitação pode ser sanada pela substituição da porta de Si-poli por
metais alternativos, tais como:
a) porta tipo policeto (siliceto de metal refratário sobre Si-poli);
b) estrutura salicide (formação auto-alinhada de siliceto sobre porta de Si-poli e sobre fonte/dreno);
c) porta de siliceto;
d) porta de metal refratário.
Nas soluções a) e b), é usual silicetos de titânio, de cobalto ou de níquel (TiSi 2, CoSi2 ou NiSi), com
resistividades de 13 a 18 µΩcm. Na solução c) tem-se proposto o uso de Wsi2 (30 – 50 µΩcm).
Fig. 7.1 Corte transversal da estrutura CMOS após etapa de fotogravação e corrosão da porta.
MoSi2 (40 – 100 µΩcm) e TaSi2 (35 – 55 µΩcm). No caso d), a solução proposta é comumente o
metal de W (8 – 10 µΩcm) [15]. A associação paralela de siliceto de Ti ou Co com o filme de Si-poli, reduz
tipicamente a resistência de folha do Si-poli original de ~ 20 Ω/ para ~ 2 Ω/. A Fig. 7.2 mostra um corte
transversal da estrutura de transistor nMOS com as 4 soluções citadas.
16
Fig. 7.2 Esquemas de materiais de porta alternativos ao Si-poli simples.
8. Obtenção de Regiões de Fonte/Dreno
As regiões de fonte/dreno são tradicionalmente obtidas por meio de implantação iônica de 31P+ ou de
75
As para os transistores nMOS e implantação iônica de 11B+ ou 49BF2+ para os transistores pMOS. Estas
+
etapas devem ser feitas com as devidas proteções das regiões complementares por uma camada de máscara,
como tipicamente fotorresiste, como ilustrado na Fig. 8.1. Caso seja usada porta de Si-poli tipo n+, é
importante evitar a implantação dos íons de Boro no filme de porta para não produzir instabilidades,
protegendo também esta com fotorresiste (pode ser o mesmo fotorresiste usado na fotogravação do Si-poli).
As doses típicas destas implantações são de 2 a 7 x 1015/cm2. Relativamente baixas energias são usadas
(reduz a profundidade).
Transistores com dimensões reduzidas também requerem junções bem rasas. Esta dimensão deve
também ser reduzida na mesma proporção da redução das dimensões horizontais, com o intuito de suprimir
efeitos de canal curto e de “punchthrouhg”. Como conseqüência, no caso de dopante tipo n opta-se pelo íon
75
As+ ao invés do íon 31P+ e no caso de dopante tipo p opta-se preferencialmente pelo radical.
49
BF2+. Estes íons apresentam alcance menor, devido à maior massa, sendo assim mais apropriado
para junções rasas. Junções mais rasas também são obtidas se adicionalmente for evitado a canalização das
espécies penetrantes no canal. O íon de 75As+ amorfisa rapidamente o cristal de Si, suprimindo assim a
canalização. O íon de 11B+ e mesmo o radical 49BF2+ não é eficiente em amorfisar o Si. Assim neste caso é até
usual realizar uma implantação iônica de 28Si+ ou 64Ge+ com o intuito de pré-amorfização da camada
superficial do cristal de Si.
Após a etapa das implantações, necessita-se realizar uma etapa de recozimento para recristalizar a
camada amorfa e defeituosa do Si e ao mesmo tempo ativar os dopantes (Colocando-os em posições
substitucionais da rede).
É sabido que uma junção abrupta produz um campo elétrico mais intenso que uma junção gradual. A
junção n+ obtida por implantação iônica de 75As+ produz uma junção bem abrupta e portanto, um campo
elétrico intenso. Este por sua vez pode produzir efeitos de elétrons quentes com a conseqüente degradação do
transistor. Com o intuito de evitar esta junção abrupta na borda dreno/canal, desenvolveu-se a estrutura LDD
(Lightly Doped Drain), em que uma estreita fatia das regiões de fonte/dreno são formadas por uma
implantação iônica de dose intermediária. A Fig. 8.2 mostra o perfil típico de estrutura LDD. Este tipo de
perfil pode ser obtido pela seguinte seqüência de etapas (após definição da porta), como ilustrado na Fig. 8.3:
realiza-se a implantação iônica de fonte/dreno (usualmente 31P+) de dose intermediária (1 – 2 x
1013/cm2);
deposição de filme de SiO2 por processo CVD (espessura ~ espessura do Si-poli ~ 500 nm);
17
corrosão do filme de SiO2 por processo de plasma em modo RIE. Automaticamente permanecem
resquícios de SiO2 nas bordas verticais das linhas das portas. Estes são chamados de espaçadores;
realiza-se a implantação iônica de fonte/dreno de dose alta (os espaçadores protegem as regiões nas
bordas das portas);
recozimento de recristalização e ativação dos dopantes.
Fig. 8.1. Ilustração da seqüência de processos para as implantações iônicas de fonte/dreno dos
transistores pMOS e nMOS.
Fig. 8.2. Perfil típico de estrutura de dreno tipo LDD.
A resistência série de regiões de fonte e dreno também afetam adversamente o desempenho dos
transistores. Quanto mais rasas as junções, maiores serão as resistências série. Uma alternativa similar à
usada para reduzir a resistência de folha das portas pode ser usada para fonte/dreno. Ou seja, é interessante
silicetar toda a superfície destas regiões. Uma opção eficiente é silicetar as regiões de porta junto com as
regiões de fonte/dreno de forma auto-alinhada, resultando na estrutura da Fig. 7.2-b. O processo de obtenção
de tal estrutura emprega a formação de espaçadores como no processo LDD (Fig. 8.3). Após a obtenção de
espaçadores, segue-se a seguinte seqüência, como mostrado na Fig. 8.4:
deposição de filme fino de metal, Ti ou Co;
18
formação parcial de siliceto, por recozimento a temperatura intermediária;
remoção do metal não reagido sobre as superfícies de óxido (espaçadores e campo);
2º recozimento de silicetação para completar a fase estável do siliceto, TiO2 ou CoSi2.
Para manter boas características em transistores fortemente escalados é fundamental que as junções de
fonte/dreno sejam as mais rasas possíveis. Duas alternativas novas foram propostas:
a) realizar a etapa de silicetação de Co tipo SALICIDE antes da 2ª implantação iônica de
fonte/dreno (de alta dose). Em seguida à silicetação, realiza-se a implantação iônica de
fonte/dreno com energia tal que os dopantes se localizem dentro do siliceto. Um recozimento em
seguida, fará difundir os dopantes a partir do siliceto até uma espessura bem rasa dentro do Si
como ilustrado na Fig. 8.5.
b) Uso de fonte/dreno elevado. Neste caso, após formação da dopagem LDD e espaçadores, realiza-
se um crescimento epitaxial de Si nas áreas de fonte/dreno com espessura de aproximadamente 20
nm. As implantações de fonte/dreno são realizadas agora com energia tal que os dopantes se
localizem dentro da camada SEG crescida, para em seguida esta servir de fonte de difusão para
completar a formação das junções de fonte/dreno como mostrado na Fig. 8.6.
Fig. 8.3. Ilustração da seqüência de processo para obtenção de dreno tipo LDD.
Fig. 8.4. Ilustração das etapas de formação de siliceto auto-alinhado - SALICIDE.
19
Fig. 8.5. Seqüência de processo de formação de junções de fonte/dreno por difusão a partir de siliceto
implantado.
Fig. 8.6. a) Seqüência de processo de formação de junções de fonte/dreno por difusão a partir de filme
SEG implantado e b) Comparação de perfil de Boro obtido por este processo com processo
convencional.
9. Processos de Interconexões
Antes da metalização de contatos e de interconexões do 1º nível deve-se isolar apropriadamente as

junções e linhas de porta, possivelmente com silicetos. Isto pode ser feito por meio de uma oxidação térmica
bem reduzida, para não aprofundar as junções, seguida por processo de deposição de filme de óxido de silício
de aproximadamente 1 µm de espessura, normalmente por CVD. Este óxido normalmente é dopado com P
(chamado de fosforosilicato) ou ainda com P ou B (chamado de borofosforosilicato). Estes dopantes têm duas
funções: a) o P no óxido aprisiona contaminantes tipo Na, que podem causar instabilidades no Vτ dos
transistores; b) reduzir a temperatura em que o óxido comece a fluir e assim suavizar degraus para facilitar a
cobertura posterior por metal. No caso de fosoforosilicato, esta temperatura é da ordem de 1000 a 1100° C e
no caso de borofosforosilicato da ordem de 800 a 950° C.
Após a obtenção da camada de isolante entre o Si e/ou silicetos, faz-se a etapa de fotogravação e
abertura das vias de contatos. Esta representa uma etapa crítica, pois normalmente emprega janelas de
dimensões mínimas, não permite erro de alinhamento que poderia causar curto circuito da junção com o
substrato ou ilha e necessita de precisa determinação do ponto final da corrosão (não pode sobrar óxido no
contato e não é permitido atacar muito a junção). Deve haver também um bom controle das paredes das
janelas de vias. Dependendo da técnica de metalização seguinte (“sputtering” ou evaporação) deseja-se
paredes suaves ou paredes verticais (CVD de W).
20
Em seguida, é feita a metalização propriamente dita, para formar o contato com as junções
fonte/dreno e terminais de porta e interconexões do 1º nível. Podem seguir novas etapas de deposições de
isolantes, abertura de janelas de vias e níveis de metalização, para formar os multiníveis de metalização. A
Fig. 9.1 mostra um desenho em corte transversal de estrutura de contato e 2 níveis de interconexões. Uma
discussão mais detalhada destes processos é apresentada em outro capítulo deste livro.
Fig. 9.1. Corte transversal de estrutura de metalização de contato e de interconexões em 2 níveis.
10. Evolução e Tendências
Desde o início da comercialização de CI’s em 1962, observamos uma contínua redução das
dimensões mínimas (fator 2 a cada 6 anos), um contínuo aumento da área das pastilhas (fator 2 a cada 8 anos)
e uma crescente eficiência de empacotamento (otimização de “layout” e novas estruturas físicas). Estes 3
fatores levaram a um aumento sem precedentes no nível de integração, como ilustra a Fig. 10.1, devendo
chegar ao nível de GSI (Giga Scale Integration) na virada do século. Adicionalmente, em paralelo a esta
evolução, vemos uma participação cada vez maior da tecnologia CMOS, estando hoje acima de 60% do
mercado e devendo atingir na ordem de 83% em 1988.
Recentemente, as indústrias sugeriram a seguinte previsão de evolução, chamada de “road map”
(mapa da estrada), para a produção de CI’s [17]:
Fig. 10.1 a) Evolução do número de dispositivos por pastilha de Si, ou nível de integração e previsão de
desempenho e das dimensões mínimas.
21
Tabela 10.1 “Roadmap”(mapa da estrada) de evolução prevista pela indústria para produção de CI’s.
Ano 1995 1998 2001 2004 2007 2010
LMIN[µm] 0.35 0.25 0.18 0.13 0.10 0.07
DRAM [bits] 64 M 256 M 1G 4G 16 G 64 G
FMAX [MHz] 300 450 600 800 1000 1100
Área/Chip [mm2] 190 280 420 640 960 1400
Níveis de metal 4 5 5–6 6 6–7 7–8
Defeitos/m2 240 160 140 120 100 25
# Máscaras 18 20 20 22 22 22
φ/Wafer [mm] 200 200 300 300 400 400
VDD [V] 3.3 2.5 1.8 1.5 1.2 0.9
PotMAXc/refrig. [W] 80 100 120 140 160 180
PotMAXs/refrig. [W] 5 7 10 10 10 10
Planaridade/metalização [nm] 300 300 250 150 150 150
LMIN de metal 1 [µm] 0.40 0.30 0.22 0.15 0.11 0.08
“Pich” min./metal c. contato [µm] 1.0 0.75 0.55 0.40 0.27 0.20
Dim. Crítica/Via [µm] 0.40 0.28 0.20 0.14 0.11 0.08
Razão de Aspecto/Via 4.5:1 5.5:1 6.3:1 7.5:1 9:1 10.5:1
Razão de Aspecto/Metal 1.5:1 2:1 2.5:1 3:1 3.5:1 4:1
Referências:
1) F. M. Wanlass, C. T. Sah, IEEE Int. Solid-State Circ. Conf., Feb. 1963.
2) S. Wolf, “Silicon Processing for the VLSI Era – Vol. 2 – Process Integration”, Lattice Press, 1990.
3) L. C. Parrillo, “CMOS Active and Field Device Fabrication”, Semiconductor International, April 1988,
pp. 64-70.
4) D. Flandre, J. P. Colinge, “High Temperature Characteristics of CMOS Devices and Circuits on Silicon-
On-Insulator (SOI) Substrates, Anais do IX Congresso da Sociedade de Microeletrônica, Rio de Janeiro,
1991, p. 777.
5) C. T. Sah, “The Evolution of the MOS Transistor”, Proceeding of the IEEE, Vol. 76, nº 10, 1988, p.
1280.
6) J. C. H. Hu, T. Y. Chiu, S. W. S. Wong, W. G. Oldham, Sealed-Interface Local Oxidation Technology”,
IEEE Trans. Electron. Devices, Vol. ED-29, nº 4, 1982, P. 554.
7) K. Y. Chiu, J. L. Moll, J. Manoliu, “A Bird’s Beak Free Local Oxidation Technology Feasible for VLSI
Circuits Fabrication”, IEEE Trans. Electron Devices, Vol. ED-29, nº 4, 1982, p. 536.
8) K. Sakuma et al., “A New Self-Aligned Planar Oxidation Tecnology”, J. Electrochem. Soc., Vol. 134, nº
6, 1987, p. 1503.
9) H. H. Tsai, S. M. Chen, H. B. Chen, C. Y. Wu, “An Evaluation of FUROX Isolation Technology for
VLSi/nMOSFET Fabrication”, IEEE Trans. Electron Devices, Vol. 35, nº 3, 1988, p. 275.
10) T. Kaga, Y. Kawamoto, S. Iijima, Y. Sudoh, Y. Sakai, “Advanced OSELO Isolation with Shallow
Grooves for High-Speed Submmicrometer ULSI’s”, IEEE Trans. Electron Devices, Vol. 35, nº 7, 1988,
p. 893.
11) R. F. Kwasnick, E. B. Karninsky, P. A. Frank, “Burried-Oxide Isolation with Etch-Stop (BOXES)”,
IEEE Electron Device Lett., Vol. 9, nº 2, 1988, p. 62.
12) Y. Niitsu et al., “Latch-up Free CMOS Structure Using Shallow Trench Isolation”, Tech. Dig. IEDM,
1985, p. 509.
13) J. O. Borland, “Low Temperature Silicon Epitaxy for Novel Device Structure”, in “Reduced Thermal
Processing for ULSI”, ed. by R. A. Levy, NATO ASI Series B: Physics Vol. 207, Plenun Press, 1989, p.
393.
14) T. Ohzone, H. Shimura, K. Tsuji, T. Hirao, “Silicon-Gate n-Well CMOS Process by Ful lon-
Implantation Tecnology”, IEEE Trans. Electron Devices, Vol. ED-27, nº 9, 1980, p. 1789.
15) J. W. Swart, “Interconexões e Contatos em Circuitos Integrados”, Cap. 5, em Processos de
Microeletrônica, ed. V. Baranauskas, SBV e SBMicro, 1990.
16) M. L. Chen et al., “Constrains in p-Channel Device Engineering for Sub-micron CMOS Technologies”,
Tech. Dig. IEDM, 1988, p. 390.
17) P. Singer, “Looking Down the Road to Quarter-Micron Production”, Semiconductor International, Vol.
18, nº 1, 1995, p. 46.
22
Capítulo 9
Estruturas de Dispositivos Semicondutores
Até este ponto estudamos técnicas de síntese de semicondutores e a sua

lapidação para a obtenção de lâminas, seguido pela teoria de semicondutores,
intrínsecos e extrínsecos com dopagem uniforme. Neste e no próximo capítulo,
seguiremos a mesma filosofia didática no estudo de estruturas de semicondutores que
compõe os diversos dispositivos. No presente capítulo, apresentaremos as diversas
técnicas de fabricação de estruturas, bem como alguns exemplos de estruturas
características de dispositivos. Finalizaremos o capítulo com um histórico da evolução
das técnicas, estruturas e dispositivos. Este conhecimento servirá de motivação para o
estudo da teoria básica de dispositivos, como as diversas junções de materiais, a ser
tratado no capítulo seguinte.
Os dispositivos semicondutores são constituidos por estruturas semicondutoras

com dopagens, e eventualmente composições, variadas e localizadas, por camadas
isolantes e contatos e interconexões metálicas. Veremos a seguir várias técnicas para
moldar a dopagem e composição do substrato semicondutor, como obter camadas
isolantes e condutoras e como moldá-los para que tenham as dimensões tridimensionais
desejadas. Nota: a palavra camada refere-se a um material de espessura bem menor
que o do substrato. Um termo substituto e sinônimo muito usado para camada é o termo
filme. Nós usaremos estes dois termos indistintamente. Filmes podem ainda ser
classificados do tipo fino ou grosso, dependendo se sua espessura é menor ou da ordem
de 1 µm ou maior que 1 µm, respectivamente. Em tecnologias de fabricação de
estruturas e dispositivos semicondutores usa-se tipicamente filmes finos. Filmes
espessos são usados em algumas tecnologias de circuitos impressos e alguns circuitos
híbridos.
9.1 Obtenção de Camadas Semicondutoras Dopadas
Descreveremos aqui três técnicas para moldar a dopagem de substrato

semicondutor: a) por crescimento de nova camada semicondutora com dopagem, e
eventualmente composição, específica, b) pela introdução de dopantes, em regiões
localizadas da superfície, por processo de difusão térmica e c) pela introdução de
dopantes, em regiões localizadas da superfície, por processo de implantação de íons.
a) Crescimento epitaxial:
Epitaxia é uma palavra Grega que significa “arranjo sobre” e refere-se à técnica de
deposição de camadas atômicas, em arranjo cristalino, sobre um substrato cristalino,
seguindo a mesma estrutura e orientação cristalográfica deste. A epitaxia classifica-se
em dois tipos: homoepitaxia e heteroepitaxia. A homoepitaxia refere-se ao caso de
crescermos um filme sobre um substrato, ambos do mesmo material. Como exemplo

temos, crescer uma camada de Si sobre um substrato de Si (independendo das
dopagens da camada e do substrato, que podem ou não ser diferentes). No caso da
heteroepitaxia temos o crescimento de uma camada semicondutora de composição
diferente ao da composição do material do substrato, porém ambos com a mesma
estrutura e orientação cristalográfica. Como exemplos temos camada de Si sobre safira,
ou Si/Al2 O3 (SOS – “silicon on sapphire”), SiGe/Si, GaAs/Si, AlGaAs/GaAs, InGaAs/InP,
etc. A Fig. 9.1 ilustra alguns destes exemplos de estruturas obtidas por crescimento
epitaxial.
Fig. 9.1 Exemplos de estruturas obtidas por crescimento epitaxial: a) camada de Si tipo n
sobre substrato tipo n+ ( + refere-se a nível de dopagem de alta concentração), b) camada
de Si tipo n sobre substrato tipo p com regiões tipo n+, c) camada de AlGaAs tipo n sobre
substrato de GaAs não dopado ou semi-isolante (S.I.).
Existem algumas técnicas distintas para o crescimento epitaxial. Entre estas, a

mais usada em tecnologia de Si é a técnica chamada VPE (Vapor Phase Epitaxy), ou
epitaxia por fase vapor. Em tecnologia de Si, VPE tipo homoepitaxial, é usado na
fabricação de CI’s tipo bipolares e CMOS (ver item 9.4). Neste caso o interesse é a
obtenção de uma camada de Si de dopagem distinta à do substrato, tipicamente a
camada com nível de dopagem menor sobre um substrato ou região mais dopada. O
processo VPE é realizado num reator específico com uma câmara de processo, onde
carregamos as lâminas sobre um susceptor (suporte de lâminas) com temperatura
controlada. Entrando-se com gases de processos com fluxos apropriados e temperatura
apropriada do susceptor, teremos reações químicas dos gases na superfície das lâminas,
resultando na formação da camada sólida epitaxial. A Fig. 9.2 mostra um diagrama em
blocos esquemático de um sistema de crescimento epitaxial por VPE. A câmara do reator
é alimentada por: a) potência elétrica para o aquecimento do susceptor, b) água para
refrigerar as demais partes do reator que não devem ser aquecidas, c) gases de
processos como fontes do material da camada (ex. SiH4 ) e da sua dopagem (ex. AsH3 ) e
d) gases de homogeinização e diluição dos fluxos de gases (ex. N2 e H2). Normalmente,
por questões de segurança e ecológicas, os gases passam por um lavador de gases
após passarem pelo reator e antes de serem descartados para o ambiente. Neste
processo de lavagem, os gases são reduzidos ou neutralizados. Os tipos de reatores
mais comuns são mostrados na Fig. 9.3. No caso barril radiante, temos um susceptor
sextavado de grafite com as lâminas, colocado num barril de quartzo. Uma bobina RF ao
redor do barril permite a indução de corrente RF no susceptor de grafite, aquecendo-o a
uma temperatura controlada pela potência RF. Os gases são introduzidos na parte
superior do barril e fluem paralelo à superfície das lâminas. No sistema b) da Fig. 9.3
temos o sistema chamado vertical, onde as lâminas são suportadas por um susceptor
plano de grafite, tendo uma bobina RF abaixo do susceptor para o seu aquecimento por

sinal RF indutivo. Uma campânula de quartzo fecha o sistema. Neste caso, os gases
entram verticalmente pelo centro e são conduzidos para fora pelas laterais do sistema.
No terceiro sistema, usa-se um tubo de quartzo horizontal envolto novamente por uma
bobina RF, que induz corrente no susceptor de grafite levemente inclinado. A inclinação
do susceptor é para uniformizar a taxa de crescimento da camada epitaxial da primeira
até a última lâmina, colocadas em seqüência no susceptor. No caso de crescimento
epitaxial de Si, pode-se usar uma das fontes de Si listadas na Tabela 9.1. A tabela
mostra também faixas típicas de taxas de crescimento e a faixa de temperatura
apropriada para cada tipo de gás fonte. A tendência atual é pelo uso do gás silana (SiH4 )
uma vez que a tendência é por camadas mais finas e uso de temperaturas mais baixas
(para evitar problemas com o uso de lâminas de diâmetro cada vez maiores).
Fig. 9.2 Diagrama esquemático de um sistema de crescimento epitaxial por fase vapor
(VPE).
Fig. 9.3 Desenho esquemático de 3 tipos de reatores de crescimento epitaxial.

Tabela 9.1 Parâmetros de processos de crescimento epitaxial de Si em ambientes
hidrogênio com diferentes fontes gasosas de Si.
Fonte gasosa Taxa de crescimento [µm] Faixa de temperatura [°C]
SiCl4 0.4 – 1.5 1150 – 1250

SiHCl3 0.4 – 2.0 1100 – 1200
SiH2Cl2 0.4 – 3.0 1050 – 1150
SiH4 0.2 – 0.3 950 - 1050
O processo de crescimento epitaxial pode ser melhor entendido pela apresentação

do modelo atomístico de crescimento, como ilustrado na Fig. 9.4. Considerando as
lâminas no reator a uma temperatura apropriada, temos os seguintes passos envolvidos
no processo:
• Espécies químicas do gás são adsorvidas na superfície do Si.
• Reações químicas ocorrem na superfície, catalizadas por esta, produzindo Si e
dopantes adsorvidos na superfície e liberando produtos voláteis.
• Os átomos adsorvidos na superfície começam a difundir (caminhar na superfície),
movidos pela energia térmica do material, indo parar em posições da superfície onde
o número de ligações químicas a átomos vizinhos seja o maior possível. Estas
posições preferenciais são as quinas formadas pelos platôs dos planos
cristalográficos de superfície, como ilustrado na Fig. 9.4. Desta forma, estes platôs
crescem horizontalmente até se completarem, formando-se assim, planos atômicos
sucessivos.
Observa-se que este modelo explica porque o material crescido tende a seguir a mesma
estrutura e orientação cristalográfica do substrato.
Uma técnica mais refinada e muito mais cara é a técnica chamada MBE
(Molecular Beam Epitaxy) ou Epitaxia por feixe molecular. Esta técnica é realizada em
câmara de ultra-alto vácuo (aprox. 10-11 torr), esquematizado na Fig. 9.5. Células de
efusão, evaporam materiais, formando finos feixes de vapor do elemento químico
carregado na célula. Os feixes moleculares são direcionados para a amostra, fixa em
suporte com temperatura controlada. Os átomos condensam na superfície da lâmina e
formam as novas camadas atómicas, seguindo a mesma estrutura e orientação do
substrato. Um sistema de anteparos (“shutters”) permite a interrupção de um ou mais
feixes moleculares. Isto permite controlar a espessura, a composição e a dopagem das
camadas crescidas seqüencialmente. Obtém-se o crescimento de camadas com controle
muito preciso, a nível de uma camada atômica, sobre estes parâmetros. Esta técnica é
apropriada para a fabricação de dispositivos com hetero-estruturas e dispositivos
especiais tipo optoeletrônicos e eletrônicos de alta freqüência.
b) Difusão térmica de dopantes:

Impurezas atômicas em contato íntimo com a superfície de um sólido, poderão penetrar
neste, por mecanismo chamado difusão. A difusão apenas ocorre, se a impureza atômica
tiver mobilidade suficiente dentro da estrutura cristalina do sólido. Esta mobilidade pode
ser obtida pela elevação da temperatura do material. Normalmente, utilizam-se fornos
térmicos para realizar processos de difusão de dopantes em semicondutores. Estes

fornos são constituídos por espiras resistivas e um tubo de sílica de alta pureza no seu
interior. A temperatura do forno é controlada pela corrente elétrica que passa pelas
espiras resistivas. No interior do tubo de sílica são colocadas as lâminas de
semicondutores e a fonte de impurezas dopantes desejadas. A fonte do dopante, a ter
contato com a superfície da lâmina de semicondutor, pode ser gasosa, líquida ou sólida.
Na Fig. 9.6, apresentamos desenho esquemático de forno de difusão, usando como
fontes de dopantes um gás. Como fontes gasosas para dopantes tipo As, P e B, usados
em tecnologia de Si, tem-se: AsH3 , AsF3 , PH3, PF3 , POCI3 , B2 H6, BF3, BCL3, outros.
Alguns destes gases apresentam alto nível de toxidade e devem ser manipulados com o
máximo de segurança.
Fig. 9.4 Representação do modelo atomístico de crescimento epitaxial de Si com

dopagem de átomos de As.
Fig. 9.5 Desenho esquemático de um sistema de crescimento epitaxial tipo MBE.

Fig. 9.6 Desenho esquemático de um forno térmico de difusão, com entrada de gases:
gás dopante e gases portadores para homogeinização do fluxo no interior do tubo.
O aluno deve estar se perguntando: mas por quê ocorre a difusão dos dopantes
no cristal semicondutor? A resposta é a mesma à estudada no capítulo anterior, item
8.7.2, no caso da difusão de portadores de cargas (elétrons e lacunas). A difusão de
dopantes ainda é similar à difusão da fumaça de cigarro no ar, a qual ocorre mesmo à
temperatura ambiente. Nos sólidos, ao contrário, a difusão é normalmente desprezível à
temperatura ambiente e ocorre apenas se aumentarmos consideravelmente sua
temperatura. Como em qualquer processo de difusão, a força propulsora do mecanismo
é a existência de um gradiente de concentração. Partículas com movimento térmico
aleatório apresentarão um fluxo líquido da região de maior concentração para uma região
de menor concentração. Assim, poderemos ter a difusão de dopante da superfície de
uma lâmina para seu interior, se introduzirmos uma alta concentração do mesmo na sua
superfície, por exemplo, através de um gás ou vapor deste elemento. A difusão não
necessariamente é da superfície para o interior da lâmina, mas sim necessariamente da
região mais dopada para a menos dopada. Poderemos ter a difusão a partir de uma
camada altamente dopada no interior da lâmina, como por exemplo, de camada
enterrada obtida após etapa de crescimento epitaxial (ver Fig. 9.1b).
O caso de difusão térmica em lâmina de Si, a partir de um vapor do dopante em um

forno, é comum para a fabricação de junções pn. Partindo-se de uma lâmina tipo n por
exemplo, podemos difundir boro a partir da superfície, para produzir a camada tipo p na
superfície. A difusão irá produzir um perfil de dopagem como esquematizada na Fig. 9.7.
Note que a conversão da superfície da lâmina de tipo n para tipo p, apenas ocorre se
introduzirmos uma concentração p maior que a do substrato n. Se a lâmina de Si tiver
sua superfície totalmente desprotegida, teremos a formação da junção ao longo de toda
sua superfície. Ao contrário, é possível restringir a área da junção se protegermos partes
da superfície das lâminas. Isto é normalmente feito, usando-se uma camada de óxido de
silício, crescido termicamente na superfície da lâmina, seguida por uma etapa de
fotogravação para a abertura de janelas (ver item 9.2). A Fig. 9.8 mostra esta seqüência
de etapas para o fabricação de diodos de área delimitada. Neste processo, a espessura

do óxido deve ser suficiente para impedir que o dopante, que difunde também no óxido, a
atravesse e alcance a interface do SiO2/Si. Os dopantes tipo As, P e B apresentam
menor difusão térmica no óxido comparado ao Si. Isto faz com que este dopantes sejam
normalmente usados para a obtenção de diodos.
Além da questão da força propulsora, devemos nos perguntar sobre como os

átomos de impurezas podem caminhar dentro do sólido, ou seja, qual o mecanismo da
difusão. Foram propostos 2 modelos básicos de difusão de átomos em sólidos, que são,
o mecanismo de difusão intersticial e o mecanismo de difusão substitucional. Na difusão
Fig. 9.7 Perfil típico de dopagem de uma junção pn, obtido pela difusão de impurezas a
partir da superfície.
Fig. 9.8 Formação de diodo com área delimitada: a) abertura de janela em filme de óxido
de silício, b) desenho em secção de corte da janela antes da difusão e c) após etapa de
difusão.
Fig. 9.9 Representação do mecanismo de difusão intersticial de impureza em cristal.

intersticial, os átomos migram pelos interstícios da estrutura cristalina do material,
pulando de uma posição intersticial ao vizinho, como ilustra a Fig. 9.9. Certos elementos
difundem preferencialmente por este mecanismo. Na difusão substitucional, as impurezas
ocupam posições substitucionais da rede e migram pela interação com defeitos pontuais
tipo vacâncias ou auto-intersticiais. Estes defeitos pontuais, criados ou chegando junto à
posição da impureza substitucional, interagem com este e ajudam na deslocação da
impureza para uma posição substitucional vizinha, como ilustra a Fig. 9.10.
O processo de difusão pode ser representado matematicamente pelas duas leis de

Fick. A primeira lei de Fick afirma que o fluxo de partículas (átomos no caso) é
proporcional ao gradiente da concentração das mesmas:
∂N (x,t)
F = −D . (9.1)
∂x
onde D é uma constante, chamada de coeficiente de difusão. D é uma constante que

depende das condições da difusão: tipo de material do substrato, tipo de impureza,
temperatura e ambiente do processo. Quanto maior a temperatura, maior a energia de
vibração térmica dos átomos, maior a concentração de defeitos pontuais, maior a
freqüência de pulos dos átomos para suas posições vizinhas, ou seja, maior será o
coeficiente de difusão. Na realidade, o coeficiente de difusão aumenta exponencialmente
com a temperatura, como mostram os dados da Fig. 9.11. Esta figura apresenta a
variação do coeficiente de difusão de vários elementos em silício, em curvas chamadas
do tipo Arrhenius. Como D aumenta exponencialmente com a temperatura, obtém-se
curvas lineares quando a abcissa for o inverso da temperatura. A inclinação da curva é
inversamente proporcional à energia de ativação do processo, ou seja, a energia
necessária para ocorrer o deslocamento do átomo para uma posição vizinha.
Matematicamente tem-se:
− E a kT
D = D0 e (9.2)
onde Ea é a energia de ativação, k é a constante de Boltzmann e T a temperatura em

Kelvin.
Observa-se da Fig. 9.11 que os elementos químicos de colunas III (aceitadores) e V
(doadores) apresentam coeficientes de difusão relativamente baixos e com alta energia
de ativação. Isto deve-se ao fato destes elementos difundirem-se por mecanismo de
difusão substitucional. Os metais como Cu, Ni, Li e Fe, por outro lado, apresentam
coeficientes de difusão bem mais elevados e com baixa energia de ativação. Neste caso
o mecanismo de difusão é do tipo intersticial. Como curiosidade, fazendo-se
extrapolações destas curvas até temperatura ambiente, resulta que, para difusão
intersticial tem-se aproximadamente um deslocamento a cada minuto, enquanto que para
difusão substitucional tem-se um deslocamento a cada 1045 anos. Ou seja, os átomos
que difundem via mecanismo substitucional, ficam realmente congelados em suas
posições quando a temperatura for ambiente.

A 2ª lei de Fick está relacionada ao princípio da conservação da matéria, que nos
ensina que a variação temporal da concentração de partículas num volume infinitesimal é
igual á variação do fluxo das partículas neste ponto:
Fig. 9.10 Representação do mecanismo de difusão substitucional de impureza em cristal,

a) assitido por vacância e b) assistido por auto-intersticial.
Fig. 9.11 Gráfico tipo Arrhenius do coeficiente de difusão de vários elementos químicos
em Si.

∂N (x ,t) ∂F ( x,t) ∂  ∂N (x , t) 
= − = D (9.3)
∂ t ∂x ∂ x  ∂x 
Caso D seja constante no espaço (isto nem sempre é verdade, pois ela pode variar com
a concentração da impureza), podemos simplificar a expressão (9.3) para:
∂N (x,t) ∂ 2
N ( x, t)
= D (9.4)
∂t ∂x 2
Estas duas leis de Fick permitem calcular o perfil de dopagem após uma etapa de difusão
térmica. Analisemos 2 casos:
a) No caso do processo ser tal que ela imponha como condição de contorno, a
concentração de superfície (x=0) ser constante (por exemplo, num forno contendo um
fluxo constante de gás contendo o dopante), teremos um perfil de dopagem decrescente
a partir da superfície, com NSup = constante e profundidade do perfil crescente com o
tempo, como ilustra a Fig. 9.12. A solução matemática deste caso é dada por uma função
tabulada chamada de erro complementar:
 x 
N (x,t) = N sup . erfc   (9.5)
 2 D .t 
b) Um segundo caso de interesse é quando temos inicialmente uma certa quantidade

total de dopantes introduzidos próximo à superfície do cristal e realizarmos uma difusão
térmica sem nova fonte de dopantes. Neste caso teremos uma difusão com a condição
de contorno aproximado por:
∞
Q= ∫0 N ( x ) = cte
Q(x,t = 0) = Q.δ( x)
A difusão térmica resulta numa redistribuição dos dopantes com a penetração dos
mesmos no material, resultando em perfis de concentração graduais, com profundidade
crescente e concentração superficial descrescente com o tempo, como ilustra a Fig. 9.13.
A solução matemática neste caso é uma meia Gaussiana dada por:
−x 2
Q
N ( x, t) = e 4 Dt
(9.6)
π Dt
As soluções analíticas dadas acima podem ser usadas apenas como soluções
aproximadas de primeira ordem. Na realidade, como já mencionamos, a suposição de
que D seja constante com a profundidade não é correta e resulta em erro na solução
analítica. Caso consideremos mais realisticamente, D variável com x, não existe solução

analítica e deve-se resolver o problema por cálculo numérico, o que é feito normalmente
pelos programas de simulação de processos.
Fig. 9.12 a) Perfís de dopagem após etapa de difusão em forno com fluxo constante de
gás contendo o dopante, para tempos de processo crescentes, b) ilustração e definição
da coordenada x.
Fig. 9.13 Evolução do perfil de dopagem após sua redistribuição em forno sem nova
introdução de dopantes.

No ponto x onde a concentração do perfil da impureza igualar à concentração de
impurezas do substrato original, supostamente de tipo oposto, teremos o ponto da junção
metalúrgica p-n. Observa-se que, quanto maior o tempo de difusão, maior a profundidade
da junção.
c) Implantação de Íons:
A implantação de íons é uma técnica alternativa para introduzir impurezas no
semicondutor. Ela é realizada por meio de um acelerador de partículas especialmente
projetado para esta aplicação. A Fig. 9.14 apresenta um desenho esquemático de um
implantador de íons. Uma fonte de íons é alimentada por um gás ou vapor, contendo o
elemento que se deseja implantar. Por meio de uma descarga elétrica o gás é ionizado
na fonte e extraido através de um orifício por um campo elétrico, criando-se assim um
feixe de íons, que neste ponto ainda pode ser composto de íons de diferentes elementos
ou radicais. Cada íon deixa o orifício com uma velocidade específica que depende da sua
massa:
1
EC = m ion v 2 = − q .V (9.7)
2
onde V é a tensão da fonte de extração dos íons. Da relação (9.7) obtém-se o valor da
velocidade cinética do particular íon ou radical.
Após a geração do feixe de íons, este entra num seletor de massas, constituído
por um imã com campo magnético, B, variável (ajustável pela corrente na bobina) e com
percurso de ¼ de um círculo. A força de Magnética sobre os íons faz com que estes
sigam um percurso circular de raio Rion obtido pela seguinte igualdade:
m ion .v 2
q .v . B = (9.8)
R ion
Das relações 9.7 e 9.8 obtém-se:

2 .m ion .V / q
R ion = (9.9)
B
Caso o raio do percurso do íon coincida com o raio do imã, este íon selecionado sairá do
seletor. No caso contrário, os íons de massa diferente ao do selecionado, terão percurso
de raio distinto ao do raio do ima e irão colidir nas paredes do mesmo, permanecendo
adsorvidos ou implantados nestas paredes e não conseguem sair no final do seletor.
Após o seletor de massa, o feixe de íons é constituido de um único tipo de

elemento químico e isotopicamente puro (deixemos de lado, possíveis coincidências com
outros radicais iônicos). Neste ponto, o feixe puro produzido será manipulado por campos
eletrostáticos, primeiramente para acelerá-lo com energia extra desejada e em seguida
com uma varredura, nos eixos x e y, para evitar que a implantação se dê em um único
ponto da lâmina e sim uniformemente distribuido sobre toda sua superfície.
Por fim, o feixe de íons incide sobre a lâmina que fica dentro de um copo de
Faraday (com abertura com área bem determinada) e conectada a um integrador de

corrente elétrica. Desta forma, cada íon que entra no copo de Faraday é contado e
obtém-se uma contagem precisa (melhor que 2%) do número de íons introduzidos na
superfície da lâmina. Dividindo-se este número pela área da abertura do copo, obtém-se
a dose implantada por unidade de área. A grande vantagem da técnica de implantação
de íons é exatamente esta alta precisão da dose implantada. Isto é uma característica
fundamental para muitos dispositivos, especialmente os transistores MOS, cujo valor da
tensão de limiar (V T) depende fortemente da concentração de dopantes na superfície do
semicondutor, abaixo do metal de porta. Pode-se afirmar que a microeletrônica e a
tecnologia MOS em particular, não teriam a grande evolução e sucesso, se não fosse a
disponibilidade desta técnica de dopagem.
Uma outra parte também importante do equipamento é o sistema de bombas de

vácuo. O interior do equipamento é mantido em baixa pressão, da ordem de 10-6 torr,
para manter a pureza e direção dos íons do feixe. Mesmo nesta baixa pressão, uma
pequena fração dos íons pode-se chocar com átomos do gás residual no sistema e sofrer
sua neutralização de carga. Neste caso, este íon continuará sua trajetória com
aproximadamente a mesma energia cinética, porém sem carga elétrica, causando um
erro na contagem dos dopantes implantados. Para reduzir este erro desenvolveu-se um
truque, inclinando a parte final do tubo e defletindo os íons por meio da adição de um
campo elétrico apropriado. Este campo elétrico corrige apropriadamente a trajetória dos
íons e não tem efeito sobre as partículas neutralizadas, que irão se perder nas paredes
do tubo do sistema, evitando assim o erro na contagem de íons.
Os íons usualmente usados para dopar o semicondutor de Si são: 11B+ , 31P+, 75As+
(o número refere-se à massa atômica do isótopo do elemento selecionado e o símbolo +
refere-se ao fato do íon estar ionizado, pela perda de um elétron). A energia típica dos
íons pode variar de 30 a 200 keV (máquinas especiais permitem uma faixa maior de
energia, de 5 a 1000 keV). As doses típicas usadas variam de 1012 a 5x1015 íons/cm2 (em
aplicações especiais pode variar de 1011 a 1018 íons/cm2).
Os íons, ao incidir sobre a superfície da lâmina, irão penetrar no material,

chocando-se com os núcleos e os elétrons do mesmo. Por meio destes choques, os íons
perdem velocidade até chegarem ao repouso. A posição final da trajetória dos íons
resulta numa distribuição estatística, aproximadamente Gaussiana. A distribuição,
resultante desta seqüência de colisões randômicas, é descrita por uma mediana,
chamada de alcance médio, RP, um desvio padrão vertical, ∆RP e um desvio padrão
lateral, ∆R⊥, como ilustra a Fig. 9.15a. As colisões dos íons incidentes com os átomos da
rede cristalina, causam uma transferência de momentum e energia cinética. Caso a
transferência de energia numa colisão seja maior que a energia de ligação do átomo da
rede (da ordem de 15 eV, no caso do Si), este átomo da rede será arrancado da sua
posição, criando-se um defeito pontual. Ao longo da trajetória do íon são criados vários
defeitos e de forma randômica, em função da proximidade da trajetória do íon com o
núcleo de cada átomo da rede. No caso colisão frontal, o átomo da rede pode sair da sua
posição com alta velocidade e produzir defeitos em cascata. A Fig. 9.15b ilustra uma
trajetória do íon e a geração de defeitos. Dependendo da acumulação do número de
defeitos pontuais, a matriz, originalmente cristalina, pode transformar-se localmente em
região amorfa ou não. Em todo caso, após uma etapa de implantação de íons é

Fig. 9.14 Desenho esquemático de um equipamento de implantação de íons.
Fig. 9.15 a) Definição dos parâmetros da distribuição Gaussiana da trajetória e posições

finais dos íons implantados, b) ilustração dos danos produzidos no cristal pelos choques
dos íons incidentes com os átomos da rede cristalina.

fundamental a realização de um recozimento térmico para a recomposição da ordem
cristalina.
Já mencionamos que a distribuição final dos íons implantados pode ser

aproximada por uma Gaussiana, ilustrada na Fig. 9.16:
 − (x − RP )2 
N (x) = N . . exp  
2 ∆ R P2
MAX
(9.10)
 
onde valem ainda as seguintes relações:

∞
φ = dose = ∫0 N ( x ) dx (9.11)
φ φ
N = ≅ o .4 (9.12)
∆RP
MAX
2 π .∆ R P
Os parâmetros RP e ∆RP da Gaussiana têm uma dependência com o íon

implantado, o tipo de substrato e a energia dos íons incidentes. Esta dependência é
ilustrada nas curvas da Fig. 9.17, que apresentam valores de RP e ∆RP para vários íons
usados como dopantes em semicondutor de Si e em semicondutor de GaAs. Observa-se
que, quanto maior a energia do íon e/ou menor a sua massa, maior será o alcance médio
e o desvio padrão da distribuição. De forma indireta pode-se concluir que para um
substrato de maior densidade (GaAs: 5.32 g/cm3, Si: 2.33 g/cm3), os mesmos parâmetros
serão menores (compare por exemplo os dados de Be em GaAs com B em Si, lembrando
que Be é mais leve que B). Existem tabelas com os valores de RP e ∆RP, para os mais
variados elementos e substratos e energias. Os mesmos podem também ser obtidos por
programas especiais, como por exemplo o programa TRIM (disponível na rede).
Baseados nos dados de RP e ∆RP, podemos projetar os parâmetros de uma implantação
(tipo de dopante, energia e dose da implantação; pode ser uma composição de algumas
implantações seqüenciais) para obter-se um dado perfil desejado de impurezas.
Já foi mencionado a necessidade de realizar um recozimento térmico após uma etapa de

implantação de íons, com o intuito de reconstituir a ordem cristalina dos átomos,
eliminando assim os defeitos produzidos. Porém este não é o único motivo para o
recozimento. Em adição à remoção dos defeitos, necessitamos que as impurezas
implantadas tornem-se eletricamente ativas, ou seja, que os dopantes tornem-se
substitucionais. Apenas em posições substitucionais os dopantes se comportam como
doadores ou aceitadores. Requer-se uma energia térmica para permitir a migração e
estabelecimento das ligações químicas dos dopantes nestas posições. Fica a pergunta:
que condição de recozimento é necessária para se obter uma boa ativação elétrica? A
resposta vem de dados experimentais, como por exemplo os mostrados na Fig. 9.18,
para a implantação de B em Si. Esta figura mostra a condutividade Hall (densidade de
portadores por unidade de área, que contribuem com a condução elética) normalizada
com a dose implantada. Quando a condutividade Hall normalizada for 1, todos os

dopantes introduzidos estão eletricamente ativos, contribuindo com a geração de uma
lacuna no caso. Observa-se das curvas que a temperatura de recozimento necessária
depende das condições de implantação (dose no caso) e que um recozimento a 1000 °C
por 30 min é suficiente para as 3 doses apresentadas. Observa-se ainda um fenômeno
de recozimento reverso (redução da condutividade Hall com temperatura crescente) para
as duas curvas de dose maior e em torno da temperatura de 600 °C. Este fenômeno está
relacionado com a evolução dos defeitos e a precipitação de dopantes nestes complexos.
Um recozimento a temperatura maior acaba eliminando estes complexos e liberando os
dopantes para ocuparem posições substitucionais da rede. Deve-se lembrar ainda que
durante a etapa de recozimento, os dopantes podem também redistribuir-se por processo
de difusão. Isto resultará numa alteração (aprofundamento) do perfil de dopagem. Em
tecnologias modernas, as profundidades das camadas dopadas ou junções devem ser
cada vez menores. Assim enfrentamos um sério compromisso entre ativar eficientemente
os dopantes e eliminar defeitos contra reduzir a difusão dos dopantes (junção rasa). Uma
solução encontrada é manter a alta temperatura, porém reduzir drasticamente o tempo
do recozimento, até da ordem de poucos segundos. Isto é possível de ser feito em fornos
especiais de recozimento térmico rápido (RTA – rapid thermal annealing). Este forno é
formado por uma câmara pequena de quartzo, para processar uma única lâmina por vez
e o aquecimento é realizado por radiação luminosa a partir de um banco de lâmpadas
tipo halogênicas (como as usadas para iluminação em filmagens ou fotografias). Por esta
radiação, a temperatura da lâmina pode subir com taxas controladas de 50 a 100 °C/s,
ser mantida fixa num patamar por alguns a dezenas de segundos, para em seguida
resfriar rapidamente pelo desligamento das lâmpadas.
Fig. 9.16 Definição dos parâmetros R P e ∆RP numa distribuição Gaussiana normalizada.

Fig. 9.17 Curvas com dados de alcance projetado (RP) e desvio padrão (∆RP) de
dopantes implantados em substratos de Si e de GaAs.
9.2 Tecnologia Planar de Fabricação de Dispositivos
O processo planar constitui o princípio fundamental dos processos de fabricação

de dispositivos e circuitos integrados. Ele permite a moldagem localizada da superfície do
semicondutor: dopando-o, removendo-o por ataque químico, contactando-o por linha
metálica ou de outras formas. A Fig. 9.19 mostra um desenho de secção em corte de
uma estrutura semicondutora moldada localmente por processo planar, pela formação de
uma trincheira, posteriormente preenchida por óxido, formação de duas regiões com
dopagem p, formando 2 diodos tipo p-n, abertura de vias no óxido isolante para contatos
e formação de linhas metálicas para interconexão. O processo é tal que a moldagem
localizada possa ser feita ao mesmo tempo em várias (até bilhões) áreas num mesmo
plano ou superfície. Ele permite assim a fabricação de vários dispositivos ou estruturas,
lado a lado e isolados entre si.

A moldagem localizada na superfície de uma lâmina é realizada pela proteção da
superfície por um filme, pela abertura de janelas ou remoção parcial deste filme protetor,
para, em seguida, realizar a moldagem nas regiões desprotegidas. Os filmes comumente
empregados para esta função são os isolantes, como o óxido de silício (SiO2) ou nitreto
de silício (Si3N4). Descreveremos em seguida as etapas de processo envolvidas no
processo planar, começando com a obtenção do filme isolante e em seguida o processo
de fotogravação para definição e abertura das janelas no filme.
a) Processos de Obtenção de Filmes Isolantes:
O processo planar desenvolveu-se junto com a tecnologia do Si, tendo em vista que
este apresenta uma vantagem fundamental sobre os outros semicondutores, devido às
seguintes propriedades:
• Permite a formação de um filme de SiO2 por oxidação térmica da superfície do Si.
• O SiO2 formado é extremamente estável
• A interface entre Si e SiO2 é de excelente qualidade
• O Si e o SiO2 apresentam coeficientes de expansão térmica compatíveis (2.6x10-6 °C-
1
para Si e 0.5x10-6 °C-1 para SiO2)
As características acima do sistema SiO2/Si levam alguns autores a chamar o material Si
como uma dádiva de Deus, tendo em vista que elas facilitam em muito a fabricação de
dispositivos de boa qualidade. Isto justifica porque aproximadamente 98% dos
componentes semicondutores sejam feitos em Si.
a1) Oxidação térmica de Si:
O Si reage de forma controlada, a altas temperaturas, com espécies oxidantes

como o oxigênio e vapor de água. O processo é normalmente realizado em forno térmico,
similar ao usado para a difusão de dopantes, com temperatura na faixa de 800 a 1200
°C. A Fig. 9.20 mostra um desenho esquemático do sistema. Foi proposto e convalidado,
para larga faixa de condições de processo (temperatura, tempo e ambiente) o seguinte
modelo matemático para o crescimento do óxido térmico:
x 2 + A. x o = B .( t + τ )
o (9.13)
onde: xo = espessura do óxido

t = tempo de oxidação
A, B e τ são constantes que dependem de: temperatura, ambiente (gás), pressão
e orientação da superfície da lâmina de Si. A constante τ depende ainda da espessura
inicial do óxido existente antes de iniciar a oxidação.
A Fig. 9.21 mostra a curva do modelo de oxidação com os eixos de espessura e
tempo normalizados com as constantes. Observa-se que esta função parabólica pode ser
aproximada para funções linear, para tempos curtos, e quadrática simples, para tempos
longos. Ou seja, no início da oxidação tem-se um crescimento linear do óxido com o
tempo e após longo tempo, o óxido cresce com a raiz quadrada do tempo. Os valores
das constantes A, B e τ devem ser determinados experimentalmente para as diversas
condições de processo. De posse dos seus valores, pode-se projetar o processo de
oxidação para obter-se uma espessura desejada de óxido. As espessuras empregadas
na fabricação de dispositivos e circuitos integrados semicondutores podem variar
tipicamente na faixa de 2 a 1000 nm. Vale a pena ainda ressaltar que, embora o
substrato empregado seja cristalino, a estrutura do óxido de silício formado não tem
ordenação e pode ser considerado amorfo.
a2) Deposição de isolante por CVD:
Tanto o isolante SiO2 como o isolante Si3N4 podem ser depositados por técnica
CVD (“Chemical Vapor Deposition” ou deposição química em fase vapor). Neste
Fig. 9.18 Curvas de condutividade Hall (total de portadores contribuindo), normalizada

com a dose implantada, versus temperatura de recozimento com tempo fixo e 30 min,
para 3 doses diferentes de implantação de 11B+ a 150 keV.
Fig. 9.19 Desenho esquemático de secção em corte de estrutura microfabricada por

processo planar, com moldagem localizada da superfície.

Fig. 9.20 Desenho esquemático de um forno de oxidação para lâminas de Si, com opção
de ambientes de O2 seco, O2 + H2 (forma H2 O) ou vapor de H2O.
processo, o filme é obtido pela reação química de gases introduzidos num reator, sobre a
superfície da lâmina, sendo a reação catalizada por esta. Existe uma variedade muito
grande de reatores. O reator CVD pode ser similar ao reator descrito no item anterior
sobre crescimento epitaxial de Si por VPE. Ele deve ter os seguintes coponentes básicos:
controle de pressão no reator (pode ser a baixa pressão com sistema de bombas de
vácuo), controle de entrada de gases, controle de temperatura da lâmina. Opcionalmente
pode ter um sistema de geração de plasma do gás. Como exemplos de processos temos:
• SiH4 + O2 → SiO2 + 2 H2 (T ~ 450 °C)

• Si(C 2H5O)4 + 12 O2 → SiO2 + 8 CO2 + 10 H2O (T ~ 700 °C)
• 3 SiH4 + 4 NH3 → Si3H4 + 12 H2 (T ~ 700 – 900 °C)
• 3 SiCl2H2 + 4 NH3 → Si3H4 + 6 HCl + 6 H2 (T ~ 700 – 800 °C)
A taxa de deposição pode variar tipicamente de 10 a 1000 nm/min e depende dos

parâmetros do processo: tipos de gases precursores, fluxos dos gases e sua mistura,
pressão na câmara, temperatura da lâmina e potência de sinal de RF como fonte de
plasma, quando usado. Gases em estado de plasma, contêm grande número de
espécies excitadas energeticamente. As espécies químicas neste estado tornam-se
muito mais reativas e fazem com que a taxa de deposição seja consideravelmente
aumentada, ou ainda, permite que se realize o processo em pressões mais baixas e/ou
temperaturas mais baixas (condições desejadas em certas aplicações).
Como já mencionado, uma importante aplicação destes filmes isolantes é delimitar
áreas da superfície da lâmina para dopagem localizada (difusão ou implantação iônica),
remoção localizada de material por corrosão química e outras etapas. Mas além desta
aplicação fundamental para o processo planar, os isolantes têm também as seguintes
aplicações em dispositivos semicondutores:
• proteção ou passivação da superfície do semicondutor
• isolação elétrica entre metal e semicondutor e entre multi-níveis de metais.
• isolante para capacitores
• Isolante para porta de dispositivos de efeito de campo (MOS –
metal/óxido/semicondutor).

b) Processo de Fotolitografia:
Fotolitografia é a técnica usada para imprimir padrões geométricos e abrir janelas

em camadas na superfície da lâmina. Descreveremos a técnica, dividindo-a em três
passos:
1º Passo: Fabricar uma máscara:

A máscara é constituida por uma placa de material transparente e superfície bem
plana. O material pode ser quartzo ou outro. Inicialmente a placa deve ser coberto por um
filme de material opaco, por exemplo Cr ou Cr2O3, e sobre este um filme de emulsão foto-
sensível ou eletro-sensível. Imprime-se neste filme de emulsão o padrão geométrico,
idealizado pelo projetista do dispositivo ou circuito, por um dos seguintes processos:
• Projeção óptica a partir de um desenho em folha com alto contraste (mailer com
rubilit).
• Escrita direta sobre a emulsão por “flashes” de luz, comandado por computador, a
partir de um sistema CAD (Computer Aided Design).
• Escrita direta sobre a emulsão por feixe de elétrons, comandado por computador.
Os últimos dois processos são os mais usuais atualmente. Após esta etapa, é realizada a
revelação química da emulsão (similar à revelação de fotografia), que dissolve a área
exposta e sensibilizada da emulsão. Em seguida, uma etapa de corrosão química remove
o metal das áreas não mais cobertas por emulsão. Depois o restante da emulsão é
removido por um solvente, já que não se necessita mais dele. Desta forma conclui-se a
fabricação da máscara, que possui agora regiões opacas e regiões transparentes, de
acordo com a geometria desejada. A Fig. 9.22 mostra uma fotografia de uma máscara.
2º Passo – Transferir o Padrão para a Lâmina:

Um processo semelhante ao usado na fabricação da própria máscara é usado para
transferir o desenho dela para a superfície da lâmina. A seqüência de sub-passos é como
segue:
a) Aplica-se um filme fotosensível, chamado de fotorresiste, sobre a lâmina que contém
a camada a ser moldada. O fotorresiste é um material orgânico dissolvido em solvente
e portanto é liquido inicialmente. Ele é aplicado por conta gotas na superfície da
lâmina e espalhado uniformemente em um prato rotativo, com rotação de alguns
milhares rpm. A Fig. 9.23 mostra uma fotografia desta etapa de aplicação e
espalhamento de fotorresiste. Após a aplicação do fotorresiste é realizada uma cura
do mesmos (estufa ou prato quente a aprox. 90 °C) para a evaporação do solvente e
solidificação do fotorresiste. A Fig. 9.24a mostra um desenho de secção em corte da
lâmina após esta etapa.
b) Expõe-se a lâmina com o fotorresiste a fonte de luz, através da máscara, como ilustra
a Fig. 9.24b. Caso já exista uma geometria anterior na lâmina, normalmente deve-se
alinhar a nova geometria em relação à esta. As máquinas de exposição, chamadas de
foto-alinhadoras, possuem sistema de microscópia para fazer este alinhamento.
c) Remove-se em seguida a máscara e faz-se a revelação química do fotorresiste. O
revelador dissolve as partes do fotorresiste que foram expostas, no caso de
fotorresiste positivo (existe também fotorresiste negativo, onde ocorre o inverso),
como mostrado na Fig. 9.24c.

3º Passo – Corrosão Química da Camada e Remosão do Fotorresiste:
A corrosão química da camada pode ser feita por solução líquida, por exemplo HF
para a corrosão de camada de SiO2 , ou por um plasma com radicais reativos, por
exemplo plasma de CF4 com H2 para corroer camada de SiO2. No passado, o usual era o
uso de soluções líquidas enquanto atualmente usa-se cada vez mais plasmas reativos.
Por meio de plasma consegue-se definir geometrias com dimensões menores e com
obtenção de paredes verticais nas janelas. A Fig. 9.24d mostra um desenho em secção
em corte da estrutura após a etapa de corrosão da camada. Em seguida podemos
remover todo o fotorresiste, já que ele não é mais necessário. A estrutura final é como
ilustrada na Fig. 9.24e.
Terminada a fotolitografia, a superfície está pronta para a próxima etapa, como por
exemplo a dopagem por difusão ou por implantação iônica. Neste caso, a dopagem
ocorre apenas nas regiões não cobertas por óxido. Seqüência semelhante é usada para
Fig. 9.21 Curva normalizada da espessura de óxido versus tempo, obtido por crescimento
térmico.

Fig. 9.22 Fotografia de uma máscara para um processo de fotolitografia.
Fig. 9.23 Fotografia do processo de aplicação e espalhamento centrifuga de fotorresiste

em sistema com prato rotativo.

a) b)
c)
d) e)
Fig. 9.24 Desenhos de secções em corte da estrutura da lâmina com camada de SiO2 ,
após as várias etapas do processo de fotolitografia: a) aplicação do fotorresiste, b)
exposição do fotorresiste através da máscara, c) revelação do fotorresiste, d) corrosão
química da camada de SiO2, e) remoção do fotorresiste final.
Fig. 9.25 Idem à Fig. 9.24, com desenhos em duas dimensões.

fabricar trincheiras no semicondutor, abrir vias para contatos ou ainda para definir linha
de metais de interconexões.
A Fig. 9.25 mosta mais uma vez a seqüência de etapas do processo de

fotogravação, com ilustrações em duas dimensões.
9.3 Metalização e Diagramas de Fases
O termo metalização é usado para descrever as etapas de obtenção dos contatos

ôhmicos nos dispositivos semicondutores e as linhas de interconexões entre os diversos
pontos do circuito integrado. Trata-se de um tópico crítico da fabricação de CI´s, pois ela
afeta diretamente o seu desempenho, o rendimento de produção e a confiabilidade do
componente final. O termo confiabilidade refere-se a taxa de falhas ou tempo médio de
vida do componente. Tipicamente, um componente eletrônico deve ser projetado e
fabricado para ter um tempo médio de vida de pelo menos 10 anos. O rendimento de
produção por sua vez, refere-se ao número de componentes (em %) que passam pelos
testes funcionais e de desempenho do componente logo após a fabricação. Ele pode
variar bastante, dependendo da complexidade do circuito e do tempo de maturidade da
versão tecnológica empregada. Produtos mais simples e “maduros” podem apresentar
rendimento acima de 90%, enquanto que produtos complexos (microprocessadores por
exemplo) e em fase inicial de produção podem apresentar rendimentos de dezena a
algumas dezenas de %. A metalização afeta também fortemente o desempenho dos
circuitos como mencionamos acima. Isto se deve aos seguintes fatos: a) associado ao
contato semicondutor-metal existe uma resistência série parasitária associada. O valor
desta resistência depende fortemente da metalurgia deste contato, além da área do
contato; b) as linhas de inteconexões apresentam uma resistência série parasitária, que,
associada a sua capacitância de linha, introduz um atraso de propagação do sinal
elétrico. A propagação do sinal pode ser modelada pelo produto RC característico da
resistência e capacitância distribuida da linha. Assim, para aumentar a velocidade de
operação do CI, devemos empregar metais com a mais baixa resistividade possível,
isolados por material dielétrico de menor constante dielétrica possível.
A escolha dos metais para a obtenção de contatos ôhmicos e para interconexões,

visando as caracterísicas desejadas de desempenho, rendimento e confiabilidade, requer
um conhecimento profundo das características e comportamento dos metais e das suas
interações metalúrgicas com as camadas vizinhas. Algumas destas informações estão
descritas em diagramas de fase dos materiais.
a) Diagramas de Fase e Contatos:
O diagrama de fases de um material ou de um sistema de materiais, é uma

representação gráfica das suas possíveis fases, em condições de equilíbrio e em função
dos parâmetros: composição, temperatura e pressão. Descrevemos alguns exemplos de
diagramas de fases, bem como, implicações destas informações sobre os processos
usados na fabricação de componentes semicondutores:

1) Diagrama de fase da água: A Fig. 9.26 mostra o diagrama de fase da água,
indicando as condições de temperatura e pressão nas quais têm-se as fases sólida,
líquida e gasosa da água. Este é um dos diagramas mais simples e conhecidos dos
leitores.
2) Diagrama de fase de um sistema binário de componentes similares.

Componentes similares refere-se a componentes que apresentam estrutura cristalina,
diâmetro atômico e ligações químicas similares. Como exemplo temos o caso do sistema
Ge-Si, com seu diagrama de fase mostrado na Fig. 9.27. Este diagrama refere-se à
condição de pressão constante e atmosférica, tendo como variáveis os parâmetros
temperatura e composição dos elementos. O diagrama mostra as temperaturas de fusão
do material com composição 100% Si (1414 °C) e 100% Ge (940 °C), nas quais temos
uma transformação do material de fase sólida para fase líquida ou vice-versa. Para ligas
com composição diferente de 100%, temos 3 fases possíveis em função da temperatura:
sólida, mistura de líquido e sólido, líquida. Observa-se também, que as curvas de
transformação de fase têm comportamento com variação monotônica entre os pontos de
fusão dos elementos puros. O diagrama também contém a informação das quantidades
sólidas e líquidas na condição de fase dupla., dada pela lei da alavanca (uma regra de 3
bem intuitiva). Tomemos como exemplo uma composição Ge-Si, C0, a 1200 °C. Em
condições de equilíbrio, obtém-se do diagrama, que a parte sólida deverá ter composição
CS e a parte líquida, composição CL. Como a composição global deve permanecer C0
(conservação da matéria), por regra de 3 obtém-se as frações sólidas e líquidas:
C0 − C L
% − Sólida = . 100
CS − C L
CS − C0
% − Líquida = . 100
CS −CL
Dos dados da Fig. 9.27 obtém-se uma fase dupla com 37% sólido e 73% líquido.
3) Diagrama de fase de um sistema binário de elementos não similares. Como

exemplos destes sistemas de interesse temos: Au-Si, Al-Si, PdSn, outros silicetos.
3.1) Sistema Au-Si: A Fig. 9.28 mostra o diagrama de fase do sistema Au-Si. Uma
primeira diferença deste sistema em relação ao anterior de elementos similares, é que as
curvas de transformação de fase não apresentam mais um comportamento de variação
monotônica, podendo ter um ponto de fusão de uma liga, com temperatura inclusive
inferior aos dos pontos de fusão dos dois elementos puros. O ponto em particular e
singular de mínima temperatura de fusão é chamado de ponto de fusão eutético. A
composição da liga correspondente é chamada de liga eutética. Para temperaturas
abaixo da fusão eutética, todo o material é sólido. Para material com composição
diferente à da liga eutética, podemos ter 3 fases possíveis, dependendo da temperatura:
sólida, mistura de sólido com líquido, líquida. No caso do sistema Au-Si, observa-se as
seguintes temperaturas de fusão: 1064 °C para Au puro, 1412 °C para Si puro e 363 °C
para a liga eutética composta por 82% de Au e 18% de Si. A característica de formação
de liga eutética é freqüentemente usada para soldar o chip de Si com uma base de Au da

Fig. 9.26 Diagrama de fase da água.
Fig. 9.27 Diagrama de fase do sistema binário Ge-Si.

Fig. 9.28 Diagrama de fase do sistema binário Au-Si.
cápsula final de uso do componente. A Fig. 9.29 ilustra o processo de formação desta
solda. O chip é colocado sobre o suporte metálico contendo uma película superficial de
Au. Por aquecimento até temperatura acima da fusão eutética, começa a fusão na
interface, formando uma fase líquida com composição igual à da liga eutética. Após
resfriamento, temos a solidificação com permanência da liga eutética Au-Si na interface
entre os 2 materiais puros.
3.2) Sistema Al-Si: A Fig. 9.30 mostra o diagrama de fase do sistema binário Al-Si.
Observamos deste diagrama as seguintes temperaturas de fusão: 660 °C para Al puro,
1414 °C para Si puro e 577 °C para a liga eutética composta por 12% de Si e 88% de Al.
Outro detalhe importante é mostrado no gráfico ampliado da região de 0 a 1.5% de Si em
Al. Esta região do diagrama informa o limiar de solubilidade sólida de Si no Al, ou seja,
para pontos dentro do triângulo mostrado, o Si fica solúvel no Al (em estado sólido).
Considerando um ponto dentro do triângulo, por exemplo 0.5% de Si e temperatura de
500 °C, ao reduzir-se a temperatura, observa-se que passamos pelo limiar de
solubilidade sólida em 450 °C. Como conseqüência, o Si tenderá a precipitar-se em
agregados, para temperaturas inferiores a esta. Outra conclusão que podemos tirar do
detalhe deste diagrama é que, se colocarmos o Si e Al em contato direto e em equilíbrio
térmico numa dada temperatura, por exemplo 450 °C, Si irá difundir para dentro do Al até
alcançar a concentração igual à da sua solubilidade sólida nesta temperatura. Estas
considerações são de importância fundamental para o desenvolvimento e estudo de
contatos ôhmicos de Al com Si, como muito usado na fabricação de dispositivos
semicondutores. O processo de formação de contato ôhmico de linha de Al com uma
dada região de dispositivos de Si, segue a seguinte seqüência:
• Fotogravação e abertura de via de acesso através do isolante de superfície (SiO2).

• Deposição de camada de Al (evaporação térmica ou “sputerring”)
• Fotogravação do Al para definir as linhas dos contatos e interconexões.
• Sinterização do contato, por recozimento térmico (450 °C por 30 min). Nesta etapa, a
fina camada de óxido nativo na superfície do Si é parcialmente absorvida pelo metal,
melhorando assim o contato Al-Si.
Como citamos acima, durante a etapa de sintering, Si migra para o filme de Al, devido à
sua solubilidade sólida nesta temperatura. Esta difusão de Si para o Al não se dá de
forma uniforme ao longo da superfície do Si no contato, mas sim, preferencialmente por
pontos mais fracos do óxido nativo. Neste pontos formam-se assim verdadeiras crateras
no Si, como ilustra a Fig. 9.31. A formação destas crateras fica demonstrada pela
fotografia, tirada após a sinterização e a remoção do Al do contato e mostrado nesta
mesma figura. Estas crateras no Si são por sua vez, preenchidas pelo próprio Al,
formando cravos (“spikes”). Isto pode causar falhas no funcionamento de dispositivos em
caso do contato ser formado sobre uma junção rasa (profundidade de junção menor que
a da cratera), curto-circuitando a mesma. Em dispositivos de dimensões maiores, este
problema não causa danos. O problema pode também ser consideravelmente aliviado se
ao invés de usar Al puro, depositarmos uma camada de Al já contendo uma certa fração
de Si, por exemplo, 1% de Si. Como discutimos, durante o sintering temos a difusão de Si
para o Al, porém, além disto, este Si tende a precipitar-se, formando nódulos de Si,
quando resfriamos a lâmina de Si, no final do processo. Estes nódulos são visíveis por
microscópio, como mostrado na fotografia da Fig. 9.32. Esta fotografia mostra a
superfície de um transistor MOS (fabricado no CCS/UNICAMP em disciplina de
Fig. 9.29 Ilustração da solda eutética de chip de Si sobre uma base de Au.

Fig. 9.30 Diagrama de fase do sistema binário Al-Si.
Fig. 9.31 Ilustração da formação de cravos (“spikes”) num contato Al-Si.

Fig. 9.32 Fotografia de um transistor MOS (fabricado no CCS/UNICAMP). Note a
diferença entre as linhas de Al conectadas à fonte e dreno e a linha de porta do
transistor, esta sem formação de nódulos de precipitados de Si.
laboratório). Nota-se que as linhas de Al ligadas aos contatos ôhmicos de fonte e dreno
apresentam muitos pontos pretos correspondentes aos nódulos de Si, enquanto que a
linha de Al de porta do transistor (sem contato com Al) não possui tais nódulos.
3.3) Sistema silicetos: Silicetos são ligas de Si com metais. Vários metais
refratários reagem com o Si uniformemente, a partir de uma interface de contato de filme
metálico sobre Si, quando recozido em temperatura apropriada. Isto resulta em formação
do siliceto com boa morfologia (sem formação de crateras como ocorre no caso da
sinterização do contato Al-Si). A formação do siliceto dá-se pela reação química em
estado sólido, entre os 2 elementos, metal e Si, sendo controlado pela temperatura do
processo. Cada siliceto apresenta algumas fases (liga com dada estequiometria)
possíveis, sendo que cada uma destas tem características específicas. A tabela 9.2
apresenta a resistividade de algumas fases de vários silicetos. Normalmente, a fase mais
rica em Si é a fase mais estável do siliceto daquele metal. Deseja-se usar siliceto com
boa estabilidade térmica e de baixa resistividade. O diagrama de fase do sistema metal-
Si indica todas as fases possíveis do siliceto. A Fig. 9.33 mostra o diagrama do sistema
Pt-Si. Vale ressaltar que os diagramas de fase são obtidos a partir de estudos
metalúrgicos de materiais de corpo (grandes espessuras) e que pode haver algumas
diferenças em relação aos casos de filmes finos. Embora o diagrama de fases do sistema
Pt-Si indique 5 fases de silicetos possíveis, observa-se apenas as transformações por 3
fases de silicetos quando recozemos um filme fino de Pt sobre substrato de Si, ou seja:
Pt/Si transforma-se em Pt2Si e este em PtSi (monosiliceto de platina), como ilustrado no
desenho esquemático da Fig. 9.34. É possível ainda, em certas condições de processo,
limitar a formação siliceto, de forma auto-alinhada, sobre toda a área da janela da via de

contato metal-Si. A Fig. 9.35 ilustra este procedimento. Após a abertura da janela da via
do contato, deposita-se o metal sobre toda a superfície. É feito um primeiro recozimento,
que forma uma fase intermediária do siliceto apenas na janela do contato, evitando seu
crescimento lateral (temperatura e tempo limitados). Em seqüência, uma corrosão
química remove seletivamente o metal não reagido, deixando o siliceto formado sobre os
contatos. Um segundo recozimento é realizado para efetuar a transformação do siliceto
na fase desejada, de menor resistividade e estabilidade superior. Após a formação do
siliceto no contato, pode ser realizada a metalização para a formação das linhas de
inteconexões, por exemplo, linhas de Al. O uso do siliceto nos contatos resulta em
contatos ôhmicos de menor resistência e reduz a formação dos cravos.
Tabela 9.2 Resistividades típicas de silicetos usados em tecnologia de circuitos

integrados.
Siliceto Resistividade (µµ Ω .cm) Siliceto µ Ω .cm)
Resistividade (µ
Co2Si 70 NiSi2 35
CoSi 150 Pd2Si 25
SoSi2 15 PtSi 35
CrSi2 500 TaSi2 50
MoSi2 100 TiSi2 15
NbSi2 50 VSi2 15
Ni2Si 25 Wsi2 100
NiSi 20 ZrSi2 35
b) Linhas de Inteconexões:
As linhas de interconexões nos componentes são necessárias para alimentar os

transistores com as fontes de alimentação ou de polarização e para levar os sinais
elétricos de operação do circuito entre os vários pontos. Um requisito básico para o metal
de interconexão é a baixa resistividade do mesmo. Valores de resistividade de corpo dos
4 metais de menor resistividade são apresentados na tabela 9.3, juntamente com suas
vantagens e desvantagens.
Tabela 9.3 Valores de resistividade e vantagens e desvantagens dos 4 metais de menor

resistividade.
Metal Resistividade (µµ Ω .cm) Vantagens Desvantagens
Ag 1.6 - • Corrosivo
• Filme instável
Al 2.7 • aderência • eletromigração
sobre Si e SiO2 • resistividade
• estável
Au 2.2 - • caro
• difunde no Si e
SiO2
Cu 1.7 - • corrosivo
• difunde no Si e
SiO2

Fig. 9.33 Diagrama de fase do sistema Pt-Si.
Fig. 9.34 Seqüência transformações de fases pela reação entre filme fino de Pt e
substrato de Si.

Fig. 9.35 Formação de siliceto de Ti, de forma auto-alinhada, sobre uma janela de via de
contato.
Entre os 4 metais da tabela 9.3, o Al foi e ainda é o metal escolhido para uso em linhas
de interconexões em circuitos integrados. Isto se deve à sua resistividade aceitável e
excelente aderência sobre superfícies de Si e de SiO2. Porém o grande problema do Al é
a sua alta susceptibilidade ao efeito de eletromigração. Eletromigração é um efeito de
migração de átomos do material, sob efeito da transferência de um momentum da nuvem
de elétrons da corrente elétrica passando pela mesma. Este efeito é maior, quanto maior
a densidade de corrente e a temperatura de operação. Este efeito é também tanto maior
quanto menor o ponto de fusão do material, ou seja, quanto menor a energia das
ligações químicas do material. A eletromigração é um dos mecanísmos de falha de
circuitos integrados, pois ela causa a formação de aberto em linhas e de curtos entre
linhas vizinhas. O efeito é mais problemático quando reduzimos as dimensões das linhas,
uma vez que isto aumenta a densidade de corrente pelos mesmos. Este fato, aliado à
resistividade relativamente alta do Al comparado aos outros metais citados, fez aumentar
a procura por um metal alternativo ao Al. Au e Cu são bons candidatos para substituir o
Al, porém ambos sofrem do problema de alta difusividade no Si e no SiO2. Além disto,
estes metais geram estados profundos na banda proibida do Si, afetando assim
adversamente o tempo de vida de portadores, que por sua vez dá origem a altas
correntes de fugas de junções, entre outras. É, no entanto, possível empregar estes
metais se evitarmos o contato direto dos mesmos com o Si e o SiO2, protegendo-os por
capas de materiais de barreira de difusão e com boa aderência. Após uma década de
pesquisa, chegou-se a um estágio tecnológico que já permite usar Cu com material de
interconexão, sendo incorporado em alguns produtos comerciais desde 1998.
c) Multiníveis de Interconexões
Em circuitos integrados modernos, grande fração da área do chip é ocupado por

linhas de interconexões. Além disto, a velocidade de operação do circuito é fortemente
afetada pelo tempo de propagação de sinais pelas linhas de interconexão. Desta forma,
soluções tecnológicas que resultem na redução da área e consequentemente na redução
do comprimento da linhas é uma procura constante. A solução natural é o uso de
multiníveis de metal. A Fig. 9.36 mostra um desenho esquemático de uma estrutura com
3 níveis de metalização. Uma fotografia de uma estrutura com 4 níveis de metal é
mostrada na Fig. 9.37. Cada nível de metal é isolado do nível subsequente por uma
camada isolante, como óxido de silício ou um material orgânico isolante. A procura atual
é por desenvolver filmes isolantes com a menor constante dielétrica possível, com o
intuito de reduzir a capacitância distribuída da linha e como conseqüência, o tempo de
propagação de sinal na linha. Esta pesquisas incluem filmes de SiO2 quimicamente
modificados ou ainda porosos, bem como novos materiais orgânicos. Os filmes isolantes
devem ser processados para confecção de vias de acesso ao metal inferior. Estas vias
de acesso devem ocupar a menor área possível, usando-se paredes verticais e
preenchimento da via por um tampão (“plug”) condutor, tipicamente de W (resistividade
aceitável para esta função e disponibilidade de processo CVD para a deposição e
preenchimento das vias estreitas com paredes verticais). A filosofia do uso de multiníveis
de metalização em circuitos integrados é similar ao do seu uso em circuitos impressos.
Inclusive, a tecnologia de circuito impresso, bem como a de montagem dos chips no
mesmo, tende a incorporar mais e mais os conceitos desenvolvidos na indústria de
semicondutores. Voltando ao circuito integrado, o melhor dos mundos para a
problemática de interconexões é usar multiníveis de metal em conjunto com o uso de
metal com alta imunidade ao efeito eletromigração, que no caso é o Cu. Desta forma,
podemos usar linhas mais estreitas, reduzindo assim a área do chip, o comprimento das
linhas, as capacitâncias associadas e o tempo de propagação de sinal. A Fig. 9.38
mostra uma fotografia de um chip usando 6 níveis de interconexões de Cu, após uma
corrosão seletiva do dielétrico (só para melhor observação).
Fig. 9.36 Ilustração esquemática de uma estrutura de três níveis de metalização.
Fig. 9.37 Fotografia de microscópio eletrônico de uma secção de área em corte de

estrutura com 4 níveis de metal.
Fig. 9.38 Fotografia de microscópio eletrônico de uma estrutura de 6 níveis de metal de
Cu, após uma corrosão química seletiva do material isolante (Processo CMOS 0,75 da
IBM).
9.4 Exemplos de Estruturas de Dispositivos
Neste item apresentaremos vários exemplos de estruturas de dispositivos.

Baseado na descrição dos processos básicos de microfabricação apresentados acima,
fica fácil imaginar uma seqüência de processos para a obtenção das estruturas. Um
exemplo de seqüência de processos, ou de integração de processos, será apresentado
no próximo item, para uma tecnologia específica e simples. O presente item não visa
detalhar o funcionamento de dispositivos, tema este do próximo capítulo, mas apenas
mostrar suas estruturas físicas.

a) Diodo pn: A Fig. 9.39 mostra um desenho esquemático de uma estrutura de
diodo pn, composto por substrato tipo n e região difundida tipo p. O desenho mostra a
delimitação da junção na superfície e o contato ôhmico de Al.
b) Diodos LED e Laser: A estrutura de diodos LED (Light Emitting Diode) e Laser
(Light Amplification by Stimulated Emission of Radiation) são mostrados na Fig. 9.40.
Estes tipos de diodos são fabricados tipicamente em semicondutores compostos do tipo
III-V, com diodo pn composto por heterojunção, ou seja, junção com materiais distintos. A
região emissor de luz é composto por camada de semicondutor com banda proibida (E G)
menor, para confinar os portadores e estimular sua recombinação e emissão de fótons.
c) Transistores BJT (Bipolar Junction Transistor): A Fig. 9.41 mostra desenhos

esquemáticos de estrutura de transistor tipo npn, como usado em tecnologia de circuito
integrado. Neste caso, o substrato é do tipo p e não é usado como parte ativa dos
transistores npn. Cada transistor npn é isolado dentro de uma “ilha”. O transistor bipolar
npn é formado por duas junções pn muito próximas e em oposição. A função da camada
enterrada tipo n+ é apenas reduzir a resistência série do coletor.
d) Transistores de efeito de campo: MESFET e MOSFET: Como ilustra a Fig. 9.42,

o transistor tipo MESFET é constituido por um canal, tipo n neste caso, já formado e com
duas regiões de contato chamados de fonte e dreno. Um contato metal-semicondutor,
terminal de porta no centro do dispositivo, forma um diodo tipo Schottky, que permite
controlar a quantidade de portadores de condução de corrente pelo canal. No caso do
transistor MOSFET, ou simplesmente MOS, temos duas diferenças (ver Fig. 9.42b), a
saber: o metal de porta é isolado do canal por uma fina camada de isolante (SiO2 por
exemplo) e o canal tipicamente não existe por construção, mas sim é formado por
indução pelo potencial aplicado na porta. Analogamente ao MESFET, ela possui duas
regiões para os contatos de fonte e dreno. No caso da Fig. 9.42b, mostramos o transistor
chamado nMOS (de canal tipo n), que é construido sobre um substrato (ou regiâo) tipo p.
e) Tecnologia CMOS: A tecnologia CMOS refere-se a uma estrutura composta pela associação de
transistores MOS complementares, ou seja, de transistores nMOS e pMOS. Tipicamente, os
transistores nMOS e pMOS são associados em série, tendo o terminal de entrada ligado às duas
portas dos transistores complementares. A Fig. 9.43 mostra o desenho esquemático de uma
estrutura CMOS. Necessitamos de regiões (poços ou ilhas) tipo n e tipo p para a fabricação dos
transistores pMOS e nMOS respectivamente. Normalmente o material de porta usado é uma
camada de silício policristalino altamente dopada. Para reduzir resistências parasitárias das linhas
de porta e de fontes e dreno, é comum ainda formar um siliceto na superfície das
mesmas, por exemplo TiSi2 ou CoSi2. A grande motivação pela tecnologia CMOS é o seu
baixo consumo de potência, de grande importância para CI´s com milhões a bilhão de
transistores. Atualmente, a grande maioria dos CI´s são fabricados em tecnologia CMOS
(> 85%).

Fig. 9.39 Desenho esquemático da estrutura de um diodo pn.
Fig. 9.40 Desenho esquemático da estrutura de um a) LED e b) Laser.

Fig. 9.41 Desenho esquemático da estrutura de um transistor npn em tecnologia de
circuito integrado, desenho em 2 dimensões.
Fig. 9.42 Desenho esquemático da estrutura de transistores de efeito de campo, a) tipo

MESFET e b) tipo MOSFET.
Fig. 9.43 Desenho esquemático da estrutura CMOS, composto pela combinação de

transistores MOSFET canal n e canal p.

Fig. 9.44 Desenho esquemático da estrutura CMOS/SOI (Si sobre isolante).
f) Tecnologia CMOS/SOI: SOI significa “silício sobre isolante” (Silicon On

Insulator). Neste caso fabrica-se uma camada monocristalina de Si sobre a superfície de
lâmina de Si contendo uma camada de SiO2. Existem diferentes processos para obter tal
estrutura. Um método bastante usado, é pela implantação de íons de oxigênio em alta
dose e energia seguido por um recozimento, formando assim uma camada enterrada de
SiO2. Em seguida, fabrica-se os transistores nMOS e pMOS na camada de Si e isola-se
os mesmos pela corrosão da camada de Si das regiões de campo. Por este
procedimento, os 2 tipos de transistores ficam totalmente isolados e apresentam
reduzidas capacitâncias parasitárias. A Fig. 9.44 ilustra um desenho esquemático da
estrutura CMOS/SOI. Esta tecnologia apresenta várias vantagens em relação ao do
CMOS tradicional, fabricado diretamente na lâmina de Si, e vem sendo indicado como
muito promissora para o futuro.
9.5 Exemplo de Integração de Processo: nMOS
A título de ilustrar melhor como podemos obter as estruturas apresentadas no item

anterior, descreveremos a seguir uma seqüência de processos, ou integração de
processos, para a fabricação de circuitos integrados com uma tecnologia nMOS particular
e simples. A seqüência de processos é como segue e é ilustrada pelos desenhos
apresentados na Fig. 9.45:
• Usar lâmina de Si tipo p, orientação (100) e resistividade de 2 a 20 ohm.cm.
• Limpeza química das lâminas
• Oxidação térmica do silício para obter uma fina camada de SiO2, chamada de
almofada, para acomodar filme de Si3N4, o qual apresenta grande diferença de
coeficiente de expansão térmica com relação ao substrato de Si.
• Deposição de filme de Si3N4 por técnica CVD (Fig. 9.45a).
• Fotogravação do filme de Si3N4, deixando-o sobre as áreas ativas dos transistores
(Fig. 9.45b) – Máscara M1.
• Oxidação térmica do Si para obter um óxido espesso nas regiões de campo. As áreas
ativas não são oxidadas devido à proteção destas áreas com filme de Si3N4. Este
processo é chamado de LOCOS (LOCal Oxidation of Silicon), (Fig. 9.45c).

• Remoção das plataformas de Si3N4, por corrosão química (Fig. 9.45d).
• Oxidação térmica do Si para obter filme fino de óxido de porta (Fig. 9.45e).
• Deposição de filme fino de si-policristalino por processo CVD (Fig. 9.45f).
• Fotogravação do filme de si-poli, para definição das linhas de porta dos transistores
MOS (Fig. 9.45g) – Máscara M2.
• Implantação de íons de fósforo, com alta dose, para dopar as regiões n+ de
fonte/dreno e as linhas de Si-poli de porta.
• Recozimento pós-implantação iônica para ativar os dopantes, seguida por uma
oxidação do Si para passivar as junções.
• Depositar filme de óxido de silício por técnica CVD para aumentar a espessura do
óxido de isolação sobre as regiões de fonte/dreno e porta (Fig. 9.45h).
• Fotogravação para abertura de vias de contatos no óxido de silício sobre regiões de
fonte/dreno e porta (Fig. 9.45i) – Máscara M3.
• Evaporação de filme metálico, Al, para inteconexões.
• Fotogravação do filme de Al para definir as linhas de interconexões (Fig. 9.45j) –
Máscara M4.
• Recozimento final de sinterização dos contatos Al-Si e passivação dos estados de
superfície na interface SiO2/Si.
Neste estágio os CI´s estão concluídos a nível de lâmina. Após este ponto, os CI´s
devem ser testados funcionalmente, usando um sistema com pontas de prova
diretamente sobre a lâmina. Os chips que não passarem no teste recebem um pingo de
tinta vermelha, para sua identificação de eliminação posterior. Em seguida, a lâmina é
colada numa tecido plástico e elástico. Uma serra diamantada faz cortes na lâmina nos
espaços deixados entre as colunas e linhas de chips. Esticando-se em seguida o tecido
suporte, os chips são fisicamente separados. Os chips sem o pingo de tinta vermelha são
em seguida montados e soldados sobre a base de cápsulas. Uma máquina de solda de
fios executa a conexão entre as áreas de solda dos terminais externos no chip até os
terminais da cápsula. Finalmente as cápsulas são seladas. Antes do uso ou
comercialização dos chips, os mesmos devem ser testados exaustivamente, quanto aos
parâmetros funcionais, de desempenho, de controle de qualidade e de confiabilidade.

Fig. 9.45 Ilustração da seqüência de fabricação de uma tecnologia nMOS (ver texto).

9.6 Evolução da Microeletrônica.
No século 19, pouco se sabia a respeito de semicondutores e muito menos de

dispositivos feito com estes materiais. Houve, no entanto, alguns trabalhos empíricos,
como foi o caso da invenção do retificador a estado sólido, apresentado por F. Braun, em
1874. Este retificador foi feito com cristal de PbS, soldado com um fio metálico (diodo de
ponta de contato). Este diodo apresentava característica muito instável e foi abandonado
temporariamente, até uma época em que os diodos a válvula não atendiam à demanda
de uso de freqüências mais altas.
O início do século 20 por sua vez foi fundamental para o desenvolvimento da

microeletrônica, pois houve um enorme progresso na teoria física, com o
desenvolvimento da mecânica quântica, por Heisenberg, Schrödinger e outros,
notadamente durante meados dos anos 20. Em paralelo a este fato, foi proposto um
primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado
sólido. Em 1926, Lilienfiel patenteou a idéia de modular a condutividade de um
semicondutor por meio de um campo elétrico, chamado como dispositivo de efeito de
campo. Lilienfield no entanto não teve sucesso na realização prática da sua proposta. Na
década seguinte dos anos 30, houve um forte crescimento no desenvolvimento de teorias
quânticas em sólidos, ou seja, a aplicação da mecânica quântica em sólidos, com os
conceitos de bandas de energias, bandas proibidas, mecânica estatística, portadores,
etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vários outros (a
maioria da Inglaterra). Estes conceitos teóricos permitiram entender os semicondutores e
motivar a pesquisa por dispositivos semicondutores.
No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para
estudar e desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor
de efeito de campo. Um outro grupo bastante ativo nesta área e que contribuiu
significativamente com o trabalho na Bell Labs era o grupo da universidade de Purdue.
Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si tipo p e tipo n. No
mesmo ano, J.Scaff e H. Theuerer mostram que o nível e o tipo de condutividade do Si é
devido à presença de traços de impurezas. Durante os anos seguintes da II Guerra
mundial, as pesquisas nesta área são suspensas na Bell Labs, devido a outras
prioridades.
Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrônica era
baseado nos seguintes dispositivos básicos:
• Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis,
caras e de alto consumo de potência.
• Relés elétro-mecânicos, que por sua vez eram de comutação muito lenta.
Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento
de novos dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de
pesquisa em estado sólido, agora sob liderança de William Schockley, concentrando
esforços na pesquisa dos semicondutores Ge e Si e de transistores de efeito de campo.
Nesta época, um dos pesquisadores do grupo, Bardeen, sugere uma explicação pela
insucesso na obtenção do transistor FET baseado na alta densidade de estados de
superfície dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa
da invenção do FET, Bardeen e Brattain descobrem por acaso o efeito de transistor
bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor e
esquema elétrico são mostrados na Fig. 9.46. O transistor era constituído por uma base
de Ge tipo n (contato de base pelas costas da amostra) e duas junções de contato tipo p
na superfície, sendo um de emissor e outro o coletor, feitos um próximo ao outro. Após
os cuidados necessários para patentear o invento e convencer o exército americano, que
queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O
descobrimento do efeito transistor bipolar é sem dúvida atribuído aos pesquisadores
Bardeen e Brattain, mas quem desenvolveu a teoria e explicação sobre o funcionamento
do transistor bipolar foi o chefe deles, W. Schokley, em janeiro de 1948. A teoria de
Schockley, de injeção de portadores minoritários pela junção emissor-base, foi
comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J.
Shive. Esta teoria torna-se amplamente acessível com o lançamento do livro “Electrons
and Holes in Semiconductors” por W. Schokley em 1950. Mais tarde, em 1956, Schokley,
Brattain e Bardeen são condecorados com o prémio Nobel de física pelas contribuições
referentes ao transistor bipolar. A pesquisa pela obtenção do transistor de efeito de
campo foi mantida, apesar do descobrimento do transistor bipolar, sendo que em 1952, I.
Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste caso, a porta é
constituída por uma junção pn, que controla a passagem de corrente pelo canal. Desta
forma, contornou-se o problema de estados de superfície, que ainda não tinha sido
resolvido até então.
Um fato histórico que contribuiu muito com o desenvolvimento da microeletrônica

foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preço de US$
25.000,00, empresas como Texas Instruments e Sony, compraram a licença para
aprender e usar a tecnologia de fabricação de transistores. A tecnologia foi transferida
através de um workshop realizada na Bell Labs em abril de 1952. Sony foi a primeira
empresa a fabricar um radio totalmente transistorizado e comercializá-lo em escala,
criando assim o mercado de consumo para transistores.
Em 1955, Schockley deixa a Bell Labs e funda sua própria empresa, Schockley
Semiconductors, que marca a origem do Vale do Silício, no estado de California. A sua
empresa em sí não foi marcante, porém ela começou com pesquisadores e
empreendedores de alto nível, que depois criaram a Fairchild (1957) e Intel, entre muitos
outros. Entre estes pesquisadores destacam-se Gordon Moore e Robert Noyce.
Não muito depois, já em 1962, a Philco instala fábrica de diodos e transistores em

São Paulo. Ou seja, já no início da era dos semicondutores, o Brasil tinha atividades de
microeletrônica.
Uma vez dominado alguns processos de fabricação de transistores, nasceu a idéia

de se fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da
Texas Instruments, no ano de 1958. Kilby demonstrou sua idéia com um circuito
fabricado sobre um único bloco de Si, contendo um transistor (em estrutura tipo mesa),
um capacitor e um resistor. Estes dispositivos eram no entanto interconectados por meio
de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito integrado
rudimentar é mostrado na Fig. 9.47. Em paralelo, um grupo da Fairchild desenvolve um
processo superior para fabricar transistores (J. Hoerni) e chamado de processo planar
(apresentado no item 9.2 deste capítulo). Este mesmo processo é adaptado logo em

seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos
integrados. Este processo foi fundamental para o progresso da microeletrônica, já que
seu princípio básico, acrescido de várias inovações e evoluções, vem sendo usado até
hoje na fabricação dos modernos CI´s. O início da comercialização de CI´s inicia-se a
partir do ano de 1962, não parando mais de crescer em termos de volume e de
densidade de transistores por chip. A Fig. 9.48 mosta a fotografia do primeiro CI
fabricado pelo processo planar. Marcos precursores e fundamentais para a invenção do
processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre
difusão de dopantes doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam
camadas de SiO2 para delimitar as áreas de difusão; c) em 1955, Andrus e Bond
desenvolvem materiais tipo fotorresiste para a litografia e gravação de padrões em filmes
de SiO2.
O estudo e desenvolvimento de processos de oxidação de Si permitiram

finalmente o desenvolvimento do tão sonhado transistor de efeito de campo com porta
isolada, ou seja, o transistor MOSFET ou simplesmente MOS (veja Fig. 9.42b). Em 1960,
um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o transistor MOS. A interface
SiO2/Si é uma interface de muito boa qualidade com baixa densidade de estados de
superfície. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre,
causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste
problema era a falta de controle de contaminação de impurezas. Mais especificamente,
Fig. 9.46 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro

de 1947, por pesquidores da Bell Labs, b) esquema elétrico correspondente (fig.3 – paper 1)

Fig. 9.47 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.
impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta
e que causa um desvio na tensão de limiar dos transistores (altera a densidade de
portadores induzidos no canal). A combinação de transistores MOS de canal n e de canal
p num mesmo substrato, levou F. Wanlass a propor a tecnologia CMOS em 1963 (ver
Fig. 9.43). Outros marcos históricos que contribuíram enormemente para o avanço das
tecnologia MOS foram, a) o uso de filme de silício policristalino dopado como material de
porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para
o ajuste da tensão de limiar do transistores, pela dopagem da região de canal com muita
precisão.
Além dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio
século de vida da era dos semicondutores. K. K. Ng apresenta uma revisão ampla destes
dispositivos (“A Survei of Semiconductor Devices”, IEEE Trans.Electr. Dev., vol.43, no.
10, p.1760, Oct. 1996), que recomendamos como leitura. Ele classifica como sendo 67
dispositivos distintos, com mais aproximadamente 110 outros dispositivos relacionados,
com pequenas variações em relação aos primeiros, como parcialmente ilustrado na Fig.
9.49. Uma relação resumida destes dispositivos é apresentada na tabela 9.4, com os
mesmos organizados em grupos, baseado em suas funções e/ou estruturas.

Tabela 9.4 Grupos de dispositivos semicondutores, organizados por função e/ou estrutura.
Grupo Sub-grupo Dispositivos
Diodos Retificadores Diodo p-n
Diodo p-i-n
Diodo Schottky
Diodo de barreira dopada panar - PDB
Diodo de heterojunção
Resistência negativa Diodo túnel
Diodo de transferência de elétrons
Diodo túnel ressonante
Diodo RST
Diodo IMPATT
Diodo BARITT
Resistivos Resistor
Contato ôhmico
Capacitivos Capacitor MOS
CCD´s (Charge-coupled devices)
Chaves de 2 MISS (Metal-Insulator-Semicond. Switch)
terminais PDB (Planar-Doped-Barrier Switch
Transistores Efeito de Campo MOSFET
JFET
MESFET
MODFET
PBT
Efeito de Potencial BJT – Bipolar Junction Transistor
HBT – Heterojunction Bipolar Trans.
MBT – Metal Base Transistor
RTBT – Resonant-Tunneling Bipolar
Memórias não FAMOS
voláteis MNOS
Tiristores SCR – Silicon-Controlled Rectifier
IGBT – Insulated-Gate Bipolar Trans.
Transistor unijunção
SIThy – Static-Induction Thyristor
Fontes de Luz LED
Laser
VCSEL – Vertical-cavity surface emitting laser
Fotodetetores Fotocondutor
Fotodiodo p-i-n
Fotodiodo de barreira Schottky
CCIS – Charge-coupled image sensor
APD – Avalanche Photodiode
Fototransistor
MSM – metal-semicondutor-metal
Dispositivos Ópticos Biestáveis SEED – Self-eloctrooptic-effect device
Etalon bi-estável
Outros Dispositivos Fotônicos Célula solar
Modulador eletroóptico
Sensores Termistor
Sensor Hall
Strain Gauge (piezoelétrico)
Transdutor Interdigital, tipo SAW
ISFET – Ion-sensitive FET

O estudo e entendimento destes diversos dispositivos requerem basicamente os
seguintes conhecimentos:
a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos

construtivos para os dispositivos, como representados na Fig. 9.50:
• Interface metal-semicondutor
• Interface de dopagem, ou seja, junção p-n
• Heterojunção
• Interface semicondutor-isolante
• Interface isolante-metal
O estudo destes blocos construtivos será objeto do capítulo seguinte.
b) Conhecimento dos mecanismos de transporte. Vários destes mecanismos foram

estudados no capítulo 8. A seguir relacionamos estes mecanismos juntamente com
exemplos de dispositivos onde os mesmos se aplicam:
• Deriva resistores, transistores FET
• Difusão junções p-n, transistores bipolares
• Emissão termiônica barreiras Schottky, diodos PDB
• Tunelamento diodo túnel, contato ôhmico
• Recombinação LED, Laser, diodo p-i-n
• Geração célula solar, fotodetetor
Avalanche diodo IMPATT, diodo Zener, diodo APD.
Fig. 9.48 Fotografia do primeiro circuito integrado fabricado por processo planar na
Fairchild em 1961.

Fig. 9.49 Parte da árvore de dispositivos semicondutores (Ng, fig.1, p.9.44)
Fig. 9.50 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos

construtivos básicos de dispositivos.
Este número grande de dispositivos justifica-se pelas necessidades específicas nas

diversas aplicações. Dentro dos circuitos integrados no entanto, os dispositivos e
tecnologias predominantes são as tecnologias MOSFET e BJT, como mostram os dados
da Fig. 9.51. Estes dados são restritos ao período de 1974 a 1986. Desde aquela época,
a mesma tendência de redução relativa da participação da tecnologia BJT e aumento do
uso da tecnologia MOSFET, em particular a CMOS, continuou. Atualmente, na virada do
século 20, mais de 85% do mercado de semicondutores corresponde à tecnologia
CMOS.
A evolução da microeletrônica não se restringe ao desenvolvimento de novos

dispositivos, apresentados acima, mas apresenta também outros aspectos tão
importantes quanto. Estes outros aspectos incluem os seguintes:

• Uma redução contínua das dimensões mínimas, como indicado na Fig. 9.52. Esta
evolução corresponde a uma redução com fator 2 a cada 6 anos. Esta evolução foi
possível graças a avanços tecnológicos nos processos de fabricação em geral e em
especial, nos processos de fotolitografia.
• Uma evolução na área máxima dos chips, como mostra a Fig. 9.53. Esta evolução
corresponde a um aumento de fator 2 na área do chip a cada 4 anos. A área máxima
dos chips está relacionada com a densidade de defeitos por unidade de área, que
garanta um rendimento aceitável de produção. A evolução na qualidade dos
processos de fabricação resulta numa redução gradual da densidade de defeitos e
como conseqüência permite este aumento gradual da área dos chips.
• Uma evolução na eficiência de empacotamento, ou seja, do número de dispositivos
por área de dimensão mínima da tecnologia. Esta evolução está quantificada na Fig.
9.54 e está relacionada a otimização do layout empregado e do uso de novas
estruturas físicas dos dispositivos, isolação e interconexões. No início, havia muito
espaço de melhoria, resultando numa média de aumento de 21 vezes por década.
Após os anos 70, houve uma redução na taxa de aumento da eficiência de
empacotamento para 2.1 vezes por década.
• A combinação das 3 evoluções citadas acima, de redução nas dimensões mínimas,
aumento da área dos chips e aumento na eficiência de empacotamento, levou a um
aumento assombroso no número de dispositivos por chip, como mostra a Fig. 9.55.
Associado a cada faixa de número de dispostivos por chip convencionou-se chamar o
nível de integração pelas siglas: SSI (Small Scale Integration), MSI (Medium Scale
Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration), ULSI
(Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada
do século, estamos entrando na era do GSI. O crescimento contínuo do número de
dispositivos por chip é de aproximadamente um fator 2 a cada 18 meses, ao longo
das últimas 3 a 4 décadas. Este crescimento é conhecido como a lei de Moore.
• Uma evolução contínua na redução do custo por transistor ou por bit de informação é
mostrado na Fig. 9.56a. Esta redução de custo tem levado a um enorme crescimento
do uso de eletrônica, com um crescimento médio anual de 16% no mercado de
semicondutores ao longo das últimas décadas. Ressaltamos que nenhum outro setor
econômico teve tal crescimento na história da humanidade. A Fig. 9.56b mostra o
aumento contínuo do número de bits de DRAM produzidos.

Fig. 9.51 Evolução da participação das diversas tecnologias do mercado de
semicondutores, no período de 1974 a 1986.
Fig. 9.52 Evolução nas dimensões mínimas empregadas nas estruturas em CI´s.

Fig. 9.53 Evolução da área máxima de chips.
Fig. 9.54 Evolução na eficiência de empacotamento

Fig. 9.55 Evolução do número de dispositivos por chip.
Fig. 9.56 a) Evolução na redução do custo de bit de memória (DRAM) e b) evolução da

quantidade de bits de memória (DRAM) produzidos por ano.

É relativamente difícil imaginar o significado das dimensões mínimas e números
apresentados acima. Para melhor compreendê-los, considere as seguintes comparações:
a) Na Fig. 9.57 mostramos uma fotografia de microscópio eletrônico de um fio de cabelo
sobre uma estrutura de memória DRAM de 4 Mbit, correspondente a uma tecnologia
(já ultrapassada) de 1986, com dimensões mínimas de aproximadamente 1 µm.
b) Ao invés de fabricar estruturas de dispositivos, poderíamos usar a mesma tecnologia
para desenhar um mapa. Logicamente ninguém consegue fazer um negócio rentável
com tal produto, já que não é nada prático usar tal mapa, seria necessário o uso de
microscópio, e atualmente, microscópio eletrônico. Na Fig. 9.58 apresentamos uma
seqüência de mapas que poderiam ser desenhadas em chips com as diversas fases
tecnológicas. Ou seja, atualmete (1998) poderemos desenhar um mapa da América
do Sul num chip, contendo todas a ruas, rios e estradas, em escala.
c) Atualmente (1998), o número de transistores produzidos anualmente no mundo é da
ordem de 1017. Este número corresponde a aproximadamente o número de formigas
existente no mundo e a 10 vezes o número de grãos de cereais produzidos no mundo
por ano.
Os números e analogias apresentados mostram que a microeletrônica cresceu

desproporcionalmente em relação a outras áreas tecnológicas, representando uma área
fascinante de engenharia. Mais e mais caminhamos para sistemas completos em um
único chip. Isto significa que o projeto em eletrônica resumir-se-á ao projeto do chip. Uma
pergunta natural seria, quais são as forças propulsoras para tão rápido avanço
tecnológico, ou ainda, para que complicar tanto? A força propulsora fundamental é o
capital, ou seja, o mercado. Mas o desenvolvimento não agrada apenas o dono do
capital, mas também os engenheiros e cientistas que trabalham nos desafios de
conseguir sempre um produto melhor ou uma nova invenção. Portanto, a evolução tem
procurado soluções que resultem em produtos melhores e mais baratos ou mais
rentáveis. No caso, a evolução da microeletrônica como apresentada inclui os seguintes
aspectos:
• Maior densidade de integração. Considerando uma mesma função, isto resulta em
maior número de chips por lâmina e aumento do rendimento (supondo uma densidade
fixa de defeitos). Portanto, isto resulta em ganho econômico.
• Maior velocidade de operação. Com dimensões menores tem-se menores
capacitâncias, o que resulta em menores tempos de chaveamento das portas,
melhorando portanto o desempenho do CI. Os dados de tempos de atrasos por porta
e por linha de interconexão estão mostrados na Fig. 9.59, simulados para
interconexões de linhas de Al e linhas de Cu.
• Menor consumo de potência. Novamente, devido às menores dimensões e menores
capacitâncias, a energia associada na mudança da tensão em cada nó do circuito
será menor, e como conseqüência, teremos um menor consumo de potência.
• Menor número de chips por sistema. Considerando agora chips mais complexos, com
mais funções integradas, poderemos fabricar sistemas com menor número de chips, e
no limite, com um único chip. Este fato traz como vantagem, menor número de
conexões entre chips. Isto por sua vez resulta em aumento da confiabilidade do
sistema, uma redução do seu tamanho e uma redução do custo de montagem do
mesmo.

Fig. 9.57 Fotografia tirada por microscópio eletrônico de um fio de cabelo sobre um chip
de memória DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas
gravadas de largura de 2 µm.
A evolução obtida até este ponto, bem como a que está por vir, é resultado de um
esforço muito grande de muitas pessoas, empresas e instituições de ensino e pesquisa.
Nenhuma empresa sozinha, nenhum país sozinho, poderia ter trilhado tão rapidamente
este caminho. Os países avançados e suas empresas têm consciência deste fato e que
torna-se mais necessário ainda para o futuro. Os avanços futuros necessitam de recursos
mais volumosos ainda e portanto de ações conjuntas de pesquisa e desenvolvimento.
Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor Industry
Association) do USA, elabora um relatório trienal, onde ela propõe um mapa de estrada
para o futuro (The National Technology Roadmap for Semiconductors). Na tabela 9.5
apresentamos alguns dados do relatório publicado em 1997. Assim, prevê-se uma
evolução gradual até pelo menos dimensões mínimas de 50 nm (ano 2012). A partir
deste ponto, provavelmente as várias limitações, físicas e tecnológicas, impedem a
realização de transistores com comprimento de canal menor que isto. Portanto, novos
conceitos físicos devem ser usados para inventar dispositivos alternativos aos dos
tradicionais MOSFET e bipolares. Entre estes já existem os dispositivos de bloqueio
Coulombiano, entre outros dispositivos de um único elétron. São propostos também os
dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio por

exemplo). Estruturas de nano-tubos de carbono é outra idéia proposta. São tubos de 1.4
nm de diâmetro e de 10 µm de comprimento que contituem canais de corrente e que
permitem realizar circuitos tipo moleculares. Chaveamento a freqüência de 10 THz é
previsto. Certamente não chegamos no final do túnel da evolução.
Fig. 9.58 Ilustração de mapas desenhados, contendo detalhes de todas as ruas, em

áreas de chips nas diversas fases tecnológicas.
Fig. 9.59 Tempos de atrasos de propagação de sinal através de portas e de linhas de

inteconexões, considerando linhas de Al e de Cu e dois tipos de dielétricos (SiO2 e outro
de baixa constante dielétrico).

Tabela 9.5 Dados de previsão de evolução extraídos do relatório da SIA de 1997.
Dado\Ano 1997 1999 2001 2003 2006 2009 2012
LMIN. (nm) 250 180 150 130 100 70 50
DRAM (bits) 256M 1G - 4G 16G 64G 256G
Área chip DRAM (mm2) 280 400 480 560 790 1120 1580
Diâmetro / lâmina (mm) 200 300 300 300 300 450 450
Níveis de metal (lógica) 6 6-7 7 7 7-8 8-9 9
Compr. metal (lógica) (m) 820 1480 2160 2840 5140 10000 24000
VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 0.6
FMAX de relógio (MHz) 750 1250 1500 2100 3500 6000 10000
Número máscaras 22 23 23 24 25 26 28
Defeitos (m-2)*** 2080 1455 1310 1040 735 520 370
Custo/bit DRAM inicial (µc) 120 60 30 15 5.3 1.9 0.66
***
Nota: para rendimento inicial de 60% e memória DRAM.
9.7 Outras Aplicações das Técnicas de Microfabricação
As técnicas de microfabricação foram desenvolvidas para a microeletrônica, para a

fabricação de dispositivos eletrônicos discretos e circuitos integrados, como
apresentamos nos itens anteriores. Porém, as mesmas técnicas encontraram campo fértil
também em outras áreas. Duas destas já mencionamos, ou seja, a fabricação de
dispositivos optoeletrônicos e sensores (ver tabela 9.4). Podemos citar as seguintes
aplicações para as técnicas de microfabricação, fora da microeletrônica:
• Dispositivos optoeletrônicos
• Dispositivos e estruturas fotônicos (ver capítulo 12)
• Sensores e atuadores
• Micromecânica
• Estruturas para biologia e medicina
• Fabricação de placas de circuitos impressos e suas evoluções.
Um subconjunto destes dispositivos formam o universo novo chamado MEMS

(Micro-Electro-Mechanical Systems). Este universo inclui a integração de microsensores
e autuadores, além de sistemas micromecânicos. Os sensores e atuadores são
dispositivos que realizam alguma forma de conversão de energia ou de sinal. Entre estes
temos: radiação eletromagnética, campo elétrico, campo magnético, potencial eletro-
químicos, elementos químicos, força mecânica, pressão, temperatura e outros.
Normalmente deseja-se a conversão de uma destas grandezas em sinal elétrico ou vise-
versa. Assim, podemos processar o sinal por meio de um circuito eletrônico. Os produtos
MEMS comerciais mais comuns atualmente são o acelerômetro (sensor de pressão)
incluído no sistema “airbag”, cabeças de impressoras tipo jato de tinta (“inkjet”) e micro-
espelhos eletrostáticos para “displays” de projeção. O mercado anual de produtos MEMS
é da ordem US$ 13 bilhões (1998) e deverá ser da ordem de US$ 34 bilhões no ano
2002. A co-integração de dispositivos MEMS com o circuito eletrônico, forma o que

chamamos de MEMS inteligentes. MEMS inteligentes formam sistema capazes de
detectar sinais, processar a informação, atuar e comunicar-se.
Outras aplicações importantes para MEMS incluem: o nariz eletrônico, para
detectar cheiros ou elementos químicos e processar sinais, para inúmeras situações; o
laboratório no chip, para realizar uma série de exames clínicos de forma rápida e simples;
micro-motores, micro-bombas e micro-válvulas para medicina e outras área; cabeças
leitoras para discos magnéticos e ópticos; pontas de prova de cabeça de microscópio de
força atômica ou de tunelamento. Como ilustração de alguns destes dispositivos,
apresentamos algumas fotografias nas Figuras 9.60 a 9.63.
Fig. 9.60 Fotografia do acelerômetro inteligente usado em sistema “airbag”.

Fig. 9.61 Fotografia de um circuito com espelho óptico de Si e sistema de acionamento
eletro-mecânico.
a) b)
Fig. 9.62. a)Fotografia de detalhe de uma engrenagem mecânica e b) Fotografia sistema

de engrenagens com uma formiginha (http://mems.sandia.gov).

Exercícios
9.1 Descreva o processo de crescimento epitaxial.

9.2 O que significa heteroepitaxia
9.3 Cite alguns dos gases usados para epitaxia de Si.
9.4 O que é a técnica de MBE e quais as suas vantagens?
9.5 O que e como é realizada a etapa de difusão de dopantes?
9.6 Quais são os 2 mecanismos principais de difusão?
9.7 Quais são as duas leis de Fick?
9.10 Como varia o coeficiente de difusão com a temperatura?
9.11 Descreva a técnica de dopagem por implantação iônica?
9.12 Quais são os fatores que determinam o alcance médio dos íons na implantação de
íons?
9.13 Porque necessitamos recozer o semicondutor após a implantação de íons?
9.14 Qual a motivação do desenvolvimento da tecnologia planar?
9.15 Como é realizada a oxidação térmica?
9.16 Defina a técnica de CVD para deposição de filmes?
9.17 Que gases são usados para depositar filme de SiO2 por CVD?
9.18 Que gases são usados para depositar filme de Si3N4 por CVD?
9.19 Quais são as aplicações de filmes de SiO2 na fabricação de CIs?
9.20 Como fabrica-se máscaras usados na fabricação de CIs ?
9.21 Descreva o processo de fotogravação.
9.22 O que vem a ser um diagrama de fase?
9.23 O que é um ponto eutético? Exemplifique como isto facilita a solda entre o chip de Si
e metal coberto por Au.
9.24 O diagrama de fase Si - Al, informa que na faixa de temperatura de sinterização do
contato Al/Si (450 - 500 °C), Si é solúvel em Al até concentração de 0.5 a 1 %. Que
efeitos causa isto na formação do contato?
9.25 Como são formados filmes finos de silicetos em contatos?
9.26 Porque o Al é o metal comumente escolhido para metal de interconexão em CIs?
9.27 Descreva o fenômeno de eletromigração (possível falha de linhas metálicas).
9.28 Qual a motivação para uso de multiníveis de interconexões?
9.29 Desenhe a estrutura de um transistor bipolar e de um transistor MOS.
9.30 Qual a tecnologia mais empregada atualmente na fabricação de CIs e para que tipos
de aplicações escolha-se preferencialmente a tecnologia CMOS e a bipolar?
9.31 Quais as forças propulsoras para a tendência de se usar dimensões menores e
áreas de chip cada vez maior?

Plasma Etching
Patrick Verdonck
1. Plasmas: useful but complex.

Plasma etching is a relatively new technique in the fabrication of integrated circuits. It was introduced in
the seventies, mainly for stripping resists. In the eighties, plasma etching became a mature technique to etch
layers and was introduced in the production of integrated circuits. Reactive Ion Etching was the main
technology, but new techniques were developed. In the nineties new techniques, such as electron cyclotron
resonance (ECR) ,and inductively coupled plasmas (ICP), were introduced, with mixed success. The use of
plasma etching is widespread in the industry, but contrary to other techniques (e.g. lithography ), the
theoretical understanding of the different mechanisms involved in plasma etching is still very poor. This
explains why no reliable (TCAD) simulator for plasma etching exists (yet).
The use of plasmas in general is also increasing for other applications. In the semiconductor industry,
plasmas are used also for e.g. sputtering and PECVD. Other industries are relying increasingly on plasmas to
improve their products. One of the newest applications of plasmas is in the reduction of air pollution, where
plasmas neutralise the harmful components of certain exhausts.
As will become clear later in this text, plasmas are very complex “entities”, what makes them difficult to
understand and to describe. The physical and chemical reactions in plasma etching, the electrical interaction
between the different particles themselves and between electrically charged particles and electromagnetic
fields are not simple. initially, literature described only the main reactions in plasma etching, as e.g. in [1,2].
The chapters on plasma etching in books on semiconductor manufacturing are in general quite easy to read,
even for beginners in the field, but rather limited to the description of general principles. Classics in the
literature on plasmas are [3] and [4]. Both books give very good basic information, deducing specific plasma
phenomena, starting from basic physical laws. Students in their last year of engineering and physics find here
very valuable information to understand the basics of plasmas and in some degree of plasma etching. This
knowledge is sufficient to start development of processes and research in “common” plasmas used in the so-
called “Reactive Ion Etching” and “Plasma Etching” techniques, where capacitively coupled plasmas are
used, mainly at the 13.56 MHz frequency. Until the beginning of the nineties, these techniques were used in
more than 90% of the applications of plasma etching. A very good overview of plasma etching techniques
and characterizations was given in [5]. Plasma etch chemistry and diagnostics are the strong points of this
book.
At the same time, specific etch processes were reported in specialized journals, such as the Journal of the
Electrochemical Society, Journal of Vacuum Science and Technology, Applied Physics etc. The results
reported in these papers were very difficult to reproduce, because the construction details of the reactor
influence the final etch results very much. However, general information could be obtained from these
papers. One should also be very careful with the mechanisms which were proposed in this era. The
understanding of plasma etching was rather poor ( it still is, in a certain way) and some conclusions are
certainly not applicable in more general situations. A short review of the main characteristics of RF plasmas
and how to develop processes for the most common layers in lC fabrication can be found in [6].
In the nineties, new techniques were introduced and more knowledge became available on the different
process mechanisms in etching. Relatively successful techniques such as ECR and ICP employ magnetic
fields to enhance the densities of the plasmas. The electrical characterization of the plasmas becomes much
more complex in these systems. A very good, but rather complex overview can be found in [7]. All the basic
interactions are treated in detail, what allows the authors to describe capacitively coupled plasmas,
inductively coupled plasmas and wave-heated discharges.
At the same time, more results on basic etching mechanisms were reported in literature, such as the
journals mentioned above.
In this text, we shall try to explain, briefly and simplified, the most used plasma etching techniques and
give an overview of the basic etch mechanisms as they are accepted today.
Plasma etching pág. 1

2. Capacitively coupled RF plasmas
2.1 The formation of a DC voltage.

A plasma is a (partially) ionized gas. In the plasmas we deal with, free electrons collide with neutral
atoms/molecules and, through a dissociative process, they can remove one electron from the atom/molecule,
which gives a net result of 2 electrons and 1 ion. Depending on the energy of the incoming electron, this
collision can result also in other species, such as negative ions, because of electron association, excited
molecules, neutral atoms and ions. The light emitted by the plasma is due to the return of excited electrons to
their ground state. As the energies between the electron states are well defined for each element, each gas
will emit light at specific wavelengths, which will give us the possibility to analyse the plasma.
Capacitively coupled RF plasmas are still the most common plasmas used in dry etching. A typical
reactor chamber is shown in figure 1. The power is applied to the lower or the upper electrode (or in some
special cases to the reactor walls ). In general the frequency of the applied power is 13.56 MHz. A so-called
dark sheath is formed in the neighbourhood of all surfaces in the reactor, electrodes and wails. This dark
sheath can be considered as some kind of dielectric or a capacitor. So one can consider that the applied
power is transmitted to the plasma through a capacitor.
At frequencies between 1 MHz and 100 MHz, the free electrons are able to follow the variations of the
applied electric field and, unless they suffer a collision, they can gain considerable e energy, of the order of
some hundred eV. On the other hand, in this frequency range, the movement of the much heavier (positive )
ions is very little influenced (one may simplify that they are not influenced) by these electric fields: their
energy comes completely from the thermal energy of the environment and is of the order of a few hundredths
of an eV (i.e., ~0.01eV).
In the pressure range of these plasmas, from a few mTorr to a few hundreds of mTorr, the electrons will
travel much longer distances than the ions, and in this way, they will much more frequently collide with the
reactor walls and electrodes and consequently be removed from the plasma. This would leave the plasma
positively charged. However, plasmas remain neutral. To guarantee this neutrality, a DC electric field has to
be formed in such a way that the electrons are repelled from the walls. The capacitor between the power
generator and the electrode, shown in figure 1, helps to form the DC charge. During the first few cycles,
electrons generated in the plasma escape to the electrode and charge the capacitor negatively. In this way, a
negative DC bias voltage is formed on the electrode, which repels the electrons. The AC voltage becomes
then superposed on this negative DC voltage as shown in figure 2.
pág. 2 V Oficina de Microeletrônica

What happens to the plasma in the neighbourhood of grounded conductive walls? Free electrons escape
from the plasma in higher numbers to the walls than ions do. So, one also needs a certain DC voltage to repel
the electrons from the walls. In this way, one can understand that the DC voltage of the plasma will always
be the most positive of all the DC voltages in the reactor.
Figure 3 shows how the DC voltage varies between the lower and upper electrode. This figure indicates
clearly how the electrons are repelled from the walls and electrode towards the plasma. The ions are attracted
towards the wall. However, because of their large mass, only the ions which arrive “by coincidence” at the
interface of the plasma with the dark sheath will be attracted towards the electrodes or the walls. Within the
plasma, the ions are not influenced by the electric fields and move randomly.
In most reactors, one can clearly observe this so-called dark sheath as a region with less luminosity than
the bulk of the plasma. In this region, the density and energy of the free electrons is lower. Therefore, less
collisions with molecules will occur, causing less excitations of electrons (bound to molecules) and
therefore less photons will be emitted from this region.
2.2 How to influence the DC voltage

The value of the DC voltage is influenced by many parameters. It depends in the first place on the
dimensions of the etching reactor. It also depends on the plasma process parameters ( gas, flow,

pressure, power etc.). There are other second and third order influences (e.g. material of the reactor), which
will not be treated in this text.
2.2.1 Influence of the dimensions of the reactor and etching mode

One can demonstrate that:
VDC ~(A1/A2)n (1)
with:
VDC: the voltage drop between plasma and electrode 2
A1 the area of electrode 1
A2 the area of electrode 2
n an exponential factor, which is typically between 1 and 2.
Formula (1) is valid for whatever electrode is powered. If electrode 1 is powered and electrode 2 is
grounded, VDC is in this case the DC potential of the plasma, see figure 3.
One can prove that n = 1 or that n = 4, depending on the (very reasonable ) assumptions one makes about
the plasma. Anyway, the modulus of the DC voltage will increase with the ratio of grounded surface area to
powered surface area. In RIE systems, the powered electrode has in general much less area than the grounded
surfaces, resulting in a large negative DC voltage on the lower electrode. The consequences on the etching
results will be discussed later. In PE systems, the upper electrode is powered and the lower electrode is in
general grounded, together with the walls. This results in general in a small voltage drop between plasma and
lower electrode. One can decrease the voltage drop between plasma and electrode even more, when one
leaves the electrode floating. i.e. no electrical connection is made to the lower electrode.
2.2.2 Influence of the plasma parameters

In general, the dimensions of the reactor are fixed. In this case, one can influence the DC voltage by the
process parameters. One should remember that the DC voltage is created to repel electrons. Therefore, the
higher the electron density and the higher the electron energy, the higher the modulus of the DC voltage will
be: a more negative voltage is necessary to repel a larger number of electrons, with higher energies. Using
this reasoning, one is able to predict the tendencies of the DC bias voltage.
2.2.2.1 Gases and flows

The electronegativity of used gas(es) is a determining factor. When all other process parameters remain
constant, the electronegativity of the gas will determine the DC voltage. Gases with low electronegativity,
such as O2, N2 etc. have very negative DC bias voltages. Fluorine, chlorine and bromine containing gases are
much more electronegative: the atoms of group VII are very prone to absorb any free electron which passes
nearby. In this way, these gases decrease the density of the free electrons in the plasma (increasing the
number of negative ions). Fluorine containing gases are more electronegative than chlorine containing gases,
which are more electronegative than bromine containing gases. SF6 is a very electronegative gas: its main use
is in fact as an insulator gas in places with high electric fields, e.g. around linear accelerators. When all other
plasma parameters remain the same, the DC voltage of a SF6 plasma can be a factor of 10 less than the DC
voltage of a N2 plasma.
The absolute flow of the gases does in general not affect the DC voltage.
if a mixture of gases is used, the DC bias will be a monotonically increasing function of the relative flows
of the gases. In general, the DC bias tends to become rapidly more negative when a small flow of a gas with
low electronegativity is entered in the plasma. Small flows of electronegative gases do not influence the DC
bias very much.
2.2.2.2 Pressure
The pressure of the plasma does also influence the DC bias voltage, but to explain its influence is a little
more complicated.

At higher pressure, more molecules are available for the electrons to collide with and to generate a new
free electron - and a positive ion. In this way, an increase in pressure would increase the number of free
electrons, turning the DC voltage more negative.
On the other hand, an increase in pressure increases the density of species, i.e. it decreases the mean free
path of the electrons before colliding. In this way, the electrons will gain less energy before colliding. This
decrease in energy results in less formation of a new electron-positive ion pair. This mechanism decreases
the formation of free electrons and ions.
So, one has two tendencies in opposite ways. In the pressure ranges used for plasma etching, one can
observe that in the 1- (approximately) 100 mTorr range, the number of free electrons increases, the plasma
becomes more dense with increasing pressure. At higher pressure, the plasma density decrease with pressure.
The DC voltage is also a function of the energy of the free electrons. At higher pressure, electrons suffer
more collisions, therefore they gain less energy between collisions. The electron energy decreases with
pressure.
Taking all these mechanisms in account, one can understand that the DC bias voltage becomes less
negative with increasing pressure.
2.2.2.3 Power
The influence of power is straightforward: an increase of power increases both the density and the energy
of the free electrons. Therefore, the DC voltage becomes more negative with increasing power.
2.2.2.4 Conclusions
When a wafer is placed on the lower electrode, one obtains a high voltage drop between wafer and
plasma:
- when a gas with low electronegativity is used, or added to an electronegative gas (e.g. N 2 to SF6)
- at low pressure
- for high power
- in RIE mode
To obtain a low voltage drop, the inverse conditions have to be used.
2.3 Etching mechanisms

The etching mechanisms explained in this chapter are valid for all types of plasmas, not only for RF
capacitively coupled plasmas.
In general, plasma etching is a chemical etching, not a physical etching. This means : a chemical reaction
takes place between the solid atom ( from the film to be etched ) and gas atoms to form a molecule, which is
removed from the substrate. Because of the existing DC bias, there is always some sputtering. For the large
majority of etching processes, this physical etching component is so small it can be neglected.
The main steps in the etching process are:
1) formation of the reactive particle
2) arrival of the reactive particle at the surface to be etched
3) adsorption of the reactive particle at the surface
4) chemisorption of the reactive particle at the surface, i.e. a chemical bond is formed
5) formation of the product molecule
6) desorption of the product molecule
7) removal of the product molecule from the reactor.
These 7 steps will be commented now in more detail. As an example, we shall take the etching of silicon
using SF6.
The gases enter the reactor in the form of molecules. In general, these molecules are not reactive enough
to react chemically with the substrate. The plasma is able to dissociate the molecules into reactive atoms
(radicals). For our example:
SF6 + e- -> SF5 + F + e- (2)
SF5 + e- -> SF4+ F + e- (3)
etc.

The fluorine has then to diffuse to the surface of the substrate. Only a part of the formed fluorine atoms
will arrive, a part will recombine, another part can be lost to the walls or go to the pump etc.
The fluorine has then to adsorb ( typically by the formation of a Van der Waals bond ) and then to
chemisorb (forming a covalent bond ) with the silicon.
Si + F -> SiF (4)
SiF is not a volatile molecule: it will remain on the surface. At room temperature, the first volatile
compound formed is SiF4. This compound can be formed or by reactions (5) to (7) or by reactions (5) and
(8). What exactly happens is not completely understood. For more details, see references [5,8,9].
SiF + F -> SiF2 (5)

SiF2 + F -> SiF3 (6)
SiF3 + F -> SiF4 (7)
SiF2 + SiF2 -> SiF4+ Si (8)
Once SiF4 is formed at the surface of the substrate, it can desorb form the surface and become a gas
molecule, which is then removed from the reactor through the pump to the exhaust.
2.4 The influence of the DC bias on the etching characteristics

In a first approximation, one can consider that the etch rate of a film will be limited by the slowest
process of the steps 1-6 of the etching mechanism explained in 2.3.
These etching mechanisms can be influenced by ion bombardment. Ion bombardment is caused by
positive ions which arrive at the interface plasma / dark sheath and are then accelerated by the negative DC
voltage towards the electrode and the wafer placed on this electrode.
The effect of the ion bombardment depends on the quantity of ions which arrive at the sheath, i.e. on the
density of ions in the plasma, and on the energy the ions, which is determined by the DC voltage.
This ion bombardment can influence steps 1, 3, 4, 5 and 6. In general, several of these steps are
simultaneously influenced by ion bombardment [9]
The plasma itself influences step 1: the denser the plasma, the higher the density of reactive particles, in
our example fluorine atoms. For special gases, e.g. XeF2, some of the fluorine atoms are not formed in the
plasma: XeF2 molecules adsorb on the surface and an incoming ion dissociates the molecules into Xe and 2 F
atoms. In this case, the DC voltage will also influence the generation of the reactive particles.
Ion bombardment can influence the adsorption rate. It is possible that impinging ions break some Si-Si
bonds, in this way forming active sites, which can more easily be “filled” with fluorine. The adsorption 01 the
fluorine is accelerated by the ion bombardment ( step 3).
The incoming ions can also deliver the necessary energy to form the covalent bond of the fluorine to the
silicon (step 4).
Reaction (4) occurs more easily than reactions (5), (6) (7) or (8) [8] mainly because the first bond can be
formed at the top of the surface while the other bonds occur “under” the silicon atom. The ion can furnish
enough energy to rearrange the silicon and fluorine atoms, so the incoming fluorine can more easily form the
remaining bonds to finally form SiF4 (step 5).
The product molecule remains initially at the surface of the substrate : it needs a certain energy to be
removed. An incoming ion can furnish this energy.
The influence of the incoming ions on the etch rate was first demonstrated in [10] : the resulting etching
is called ion bombardment enhanced etching. Its main importance is not as much in the fact that the etch rate
is increased, but that the vertical etch rate is increased, while the horizontal etch rate remains constant. For
this reason, it is possible to obtain an anisotropic etching with plasmas, even for noncrystalline structures,
what is not possible with wet etching.
The most common mechanism to obtain an anisotropic etch process is through the use of a passivation
layer at the vertical surfaces.
The plasma parameters are chosen in such a way that together with the etching process occurs the
deposition of a polymer. Where the ions bombard the surface, this polymer is being removed and the
(chemical) etching can continue, the bombardment only occurs on horizontal surfaces (or surfaces parallel to
the electrode) and not on vertical surfaces, therefore, only etching in the vertical direction occurs, resulting in
the (desired) anisotropic etching.

The polymer is normally formed by C and H and/or F atoms, resulting in a C xFyHZ polymer. To form this
polymer, one needs a certain amount of carbon atoms. These carbon atoms can proceed from the feed gases,
such as CF4, CH4 etc., from a graphite electrode or from the resist itself. One has to find a compromise: one
should form enough polymer to protect the sidewalls, but one should not form too much polymer, if not, even
the vertical etching could be stopped. With a more negative DC bias voltage, there is more ion bombardment,
so it is easier to obtain a vertical profile.
The formation of polymers does not occur only on the wafers, but on all the reactor surfaces. This can
result in bad consequences, such as the excessive formation of particulates, which can redeposit on the wafer
and locally prohibit the etching, resulting in a rough surface, or sometimes even in incomplete removal of the
etched layer. In these cases, the reactor walls have to be cleaned regularly, which reduces the uptime of the
equipment and increases the cost of ownership. But very often, the formation of this polymer is the only way
to obtain vertical etching.
One can conclude that to obtain a vertical wall profile, a large DC bias voltage is preferred.
Unfortunately, a large DC bias voltage has some negative consequences.
In the first place, the selectivity between the etched film and the underlying film will decrease. In the
same way, the resist etch rate will also increase considerably with larger DC voltages. Another consequence
is the introduction of several types of damage by ion bombardment [11,12]. The resulting roughness in the
etched film will also increase when the ion bombardment energy is higher.
Ali these examples show that one must tailor carefully his process, that each application has its specific
characteristics and that the etch process must be adapted to those characteristics.
2.5 Limitations of capacitively coupled RF plasmas

Capacitively coupled RF plasmas have been used for decades as the main tools for plasma etching. Their
big advantage is that the reactors to generate these plasmas are (very) simple to manufacture. With a good
knowledge of vacuum fundamentals, one was able to design and fabricate an RF reactor. But on the other
hand, these types of plasmas suffer considerable limitations.
The first limitation is that the reactive particle density is directly coupled to the ion energy. If one wants a
dense plasma, rich in free atoms ( which are in general the particles which react with the surface atoms ),
one has as a consequence also lots of ions with high energies. To obtain high densities of reactive particles,
one has to increase the power in the plasma. This increase of power will also increase ion density and energy.
Increasing the pressure can increase the reactive particle density and decrease ion density and energy
somewhat, but not to a great extent: in general the effect of increasing the pressure is much lower than the
effect of increasing the power.
So, if one desires a highly reactive plasma, with little bombardment, to attain a mainly chemical etching
process, these types of plasmas are not very adequate. Neither will they be very useful for the “inverse” type
of plasma: a ( chemically) low density plasma with very high ion density and ion energy.
A second drawback is that it is not possible to generate plasmas at low pressures: 10 mTorr is typically
the lowest pressure at which a plasma can be sustained. At lower pressures, there are not enough collisions to
generate enough free electrons to generate/sustain the plasma. (Of course, the “real” value of the lowest
attainable pressure depends on reactor design, gas, power etc.). To attain the lowest possible pressure without
losing the plasma, one can strike the plasma at a higher pressure and then slowly decrease the pressure:
striking a plasma is more difficult than keeping the plasma on.
In today’s plasmas, very high aspect ratios are required. These can only be obtained if the ions come in at
(nearly) perpendicular angles. To obtain this condition, little or no collisions should take place in the dark
sheath : a large mean free path is needed. Therefore, the pressure must be reduced as much as possible. At
low pressures, less sidewall passivation is necessary to obtain a vertical profile. At the same time, the
microloading effect is less pronounced.
Inductively coupled plasmas and electron cyclotron resonance plasmas are 2 types of plasmas which
combine the quality of a high density plasma at a low pressure.
3. Inductively coupled RF plasmas

There exist two types of inductively driven sources : using cylindrical or using planar geometries, as
shown in figures 4 and 5. The use of multipole permanent magnets is not indispensable, but their

presence will increase the plasma density and mainly the uniformity of the plasma. An RF voltage is applied
to the coil, resulting in an RF current which induces a magnetic field in the reactor. Therefore, the wall has to
be a dielectric, it must not be “magnetically conductive”. It is possible to apply an extra (RF, low frequency
or DC) bias voltage to the substrate holder, as shown in both figures, to increase the ion bombardment on the
substrate. This voltage is small, in general, and does not “generate” the plasma: the ions and electrons are
mainly generated by the inductive coupling. In this way, it is possible to “control” independently the plasma
density and the energy of the incoming ions. This gives the process engineer an extra parameter with which
he can optimise the process characteristics.
The most common geometry for production equipment is with the planar coil, which, together with
multipole magnets, results in high density and uniform plasmas [7,13]. Besides, it requires less dielectric,
which turns this geometry easier to fabricate. Quartz would be a good dielectric, would it not be etched, as
when using e.g. fluorine containing plasmas. Therefore, the preferred dielectric material is alumina (A1203),
which has excellent electric characteristics, but is hard and expensive to manufacture.
If no plasma is formed in the reactor, the magnetic field generated by the coil, enters the reactor. If a
plasma is formed in the reactor, an electric field can be formed in the reactor, because of Faraday’s law:
X E = µo (δH/δt) (9)
This electric field creates a current in the plasma, and the resulting total magnetic field will be null in the
reactor. The absorbed power in the plasma is then proportional to the real part of the product of the vectors of
the current and the electric field in the plasma.
Ion densities of the order of 1011 to 1012 per cm3 at pressures lower than 20 mTorr, can be obtained in these
discharges. This is one to two orders of magnitude higher than for traditional capacitively coupled

plasmas. Note however, that a RF power of at least 100 W is needed to sustain the inductively coupled
plasma.
Beside the inductive coupling, there is also a small capacitive coupling: the dielectric serves as the
dielectric of a capacitor formed between the lower part of the coil and the plasma. At the high voltage end of
the coil, RF voltages of the order of 2000 V have been measured. Therefore, a capacitively coupled plasma is
also formed. This capacitive coupling can help to strike and sustain the plasma. On the other hand, a local
DC voltage can be formed, which results in sputtering of the dielectric. The presence of dielectric material in
the plasma can induce serious contamination on the wafer, or chemical changes in the plasma, and has to be
avoided. Therefore, it is necessary that the dielectric plate is thick enough to reduce the capacitive coupling.
Another way to decrease the capacitance of the coil, is to place it a few millimeter above the dielectric,
although this makes the manufacturing a little bit more difficult.
Since the beginning of the nineties, inductively coupled plasmas have been increasingly applied in the
industry. The most sold aluminium etcher in this decade uses an inductively (or as the manufacturer baptised
it a transformer) coupled plasma source. The fact that high density, uniform plasmas can be obtained at low
pressures, and that the electron and ion density can be controlled independently from the energy of the ions
which collide with the substrate, make this power source much more powerful than a capacitively coupled
source.
Etch rates of the order of 1 µm per minute can easily be obtained at pressures around 10 mTorr. At this
low pressures, it is easier to obtain walls with a well controlled, vertical profile [14].
Inductively coupled plasmas are here to stay.
4. Electron Cyclotron Resonance plasmas

The basic mechanism for the generation of Electron Cyclotron Resonance (ECR) plasmas is the
possibility of the coupling of an AC electric field, E, with a frequency which matches the frequency at which
the electrons rotate in the constant magnetic field, B.
When applying a constant magnetic field, B, electrons rotate at the electron cyclotron frequency, f:
2π f = eB/m (10)
with: e : the electron charge

m : the electron mass
If a variable electric field has the same frequency, f, the electrons gain energy during the whole cycle, as
shown in Figure 6. The energy gained by the electron is proportional to the time between collisions.
Therefore, ECR works only at low pressures, typically below 10 mTorr.
Microwave energy is often used to generate plasmas. These plasmas are, in general, denser than RF
plasmas, certainly in cavities. On the other hand, these cavities are located at a considerable distance from
the wafer. Therefore, reactive particle densities at the wafer level are often lower than for RF plasmas, and
the uniformity of the etching is in general rather poor. Using an ECR equipment, as shown in figure 7, the
densities of electrons, ions and other reactive particles can be increased, and the uniformity will be much
better than for a simple microwave reactor.

Figure 7 shows that the electron cyclotron resonance does not occur all over the reactor, because the
magnetic field is not uniform over the reactor: only in a relatively small region, the magnetic field will match
the electric field frequency to generate the resonance.
There exist several types of ECR reactors [7], but it is not within the spectrum of this paper to discuss the
different configurations.
The drawback of using microwave plasmas, is that the applied magnetic field has to be large : for a
frequency of 2.45 GHz, the magnetic field to obtain resonance, is approximately 875 G. For RF plasmas, an
electron cyclotron resonance can be obtained at much lower magnetic fields. Equation (11) shows that the
applied magnetic field is linearly proportional to the frequency, f:
B ~ f/2.8 (11)
with B in Gauss and f in Mhz.
Over the last few years, several papers appeared on the electrical characterization of ECR plasmas,
mainly using Langmuir probes [15,16]. These papers show that high ion and electron densities can be
generated. High etch rates, with good anisotropy can be obtained at low pressures. The main drawback
of ECR etching is still the low uniformity of the etching as the plasma is generated at some distance
from the wafer and it then spreads out, as shown in figure 7, so that it is hard to obtain good
uniformities over large wafer diameters. As the tendency of silicon wafers is to grow ever larger, it is
the opinion of the author that ECR will be used less and less for these applications. On the other hand,
for other substrates, with (much) smaller diameters, ECR is a good technique.
5. Conclusions.
Plasma etching will remain an important technique in the fabrication of integrated circuits and microsystems
for years to come. For several applications, the use of (simple) capacitively coupled RF plasmas will remain
the best option. For specific applications, mainly where a high aspect ratio is required, plasmas at low
pressures deliver a better solution. In this text, ECR and Inductively Coupled plasmas have been discussed as
two options. ECR plasmas have serious limitations when large substrates are used, but for smaller samples,
they can be an excellent solution. Inductively coupled plasma systems, mainly with a planar coil, together
with an extra bias at the substrate holder, have proven to be very versatile, which deliver already excellent
results in production. For low pressure plasmas, this kind of equipment seems to be the most promising.
6. Acknowledgements
The author would like to thank Ronaldo Domingues for discussion of the manuscript.
7. References
[1] Mogab, “Dry Etching” in VLSI Technology, p 303, editor Sze, McGraw-Hiii, 1983
[2] Lee, “Fundamentals of Microelectronics Processing”, McGraw-Hill, 1990
[3] Nasser, “Fundamentals of Gaseous Ionization and Plasma Electronics”, John Wiley & Sons, 1971
[4] Chapman, “Glow Discharge Processes”, John Wiley & Sons, 1980
[5] Manos, Flamm, “Plasma Etching An Introduction”, Academic Press Inc., 1989
-
[6] Verdonck, “Dry Etching for Integrated Circuit Fabrication”, in Processos de Microeletrônica, editor
Baranauskas, 1990
[7] Lieberman, Lichtenberg, “Principles of Plasma Discharges and Materials Processing”, John Wiley &
Sons Inc. 1994.
[8] Lo, Shuh, Chakarian, Durbin, Varekamp, Yarmoff, “XeF2 etching of Si (111): The geometric
structure of the reaction layer”, Physical Review B, vol 24, p 15648 (1993)
[9] Joosten, Vugts, Spruijt, Senhorst, Beijerinck, “Dynamics of ion-assisted etching in the
Si(100)/XeF2/Ar~ system on a time scale 100 µs-1000s, J. Vac Sci.Technol. A, vol 12, p 636 (1994)
[10] Coburn, Winters, “Plasma etching: a discussion of mechanisms”, J. Vac. Sci. Technol., vol 16, p 391
(1979)
[11] Fonash, “An Overview of Dry Etching Damage and Contamination Effects”, J. Electrochem. Soc.
vol 137, p 3885 (1990)
[12] Gabriel, Mc Vittie, “How Plasma Etching Damages Thin Gate Oxides”, Solid State Technology,
June 1992, p81
[13] Paranjpe “Modeling an inductively coupled plasma source”, J. Vac Sci.Technol. A, vol 12, p 1221
(1994)
[14] Hill, “Characterization of a low pressure, high ion density, plasma metal etcher”, J. Vac Sci.Technol.
B, vol 14, p 547 (1996)
[15] Tepermeister, lbbotson, Lee, Sawin, “Comparison of advanced plasma sources for etching purposes:
II: Langmuir probe studies of a helicon and multipole electron cyclotron resonance source”, J. Vac
Sci.Technol. B, vol 12, p 2322 (1994)
[16] Gibson, Sawin, Tepermeister, Ibbotson, Lee, “Comparison of advanced plasma sources for etching
purposes III Ion energy distribution functions for a helicon and multipole electron cyclotron resonance
source”, J. Vac Sci.Technol. B, vol 12, p 2333 (1994)
Deposição de Filmes Finos
Peter J. Tatsch
1. Introdução
Filmes finos desempenham uma função essencial nos dispositivos e circuitos integrados. São utilizados
nas conexões das regiões ativas de um dispositivo, na comunicação entre dispositivos, no acesso externo aos
circuitos, para isolar camadas condutoras, como elementos estruturais dos dispositivos, para proteger as
superfícies do ambiente externo, como fonte de dopante e como barreira para a dopagem. Os filmes finos
podem ser condutores, semicondutores ou isolantes, normalmente crescidos termicamente ou depositados a
partir da fase vapor.
Os filmes finos utilizados na fabricação dos circuitos VLSI devem apresentar características
rigorosamente controladas. A espessura, a estrutura atômica e a composição química devem ser uniformes,
com baixa densidade de defeitos e mínima contaminação por partículas.
As geometrias diminutas dos dispositivos resultam em circuitos com superfícies bastante rugosas. Os
filmes nelas depositados devem ter boa aderência, baixa tensão e prover uma boa cobertura de degraus.
Normalmente as propriedades de um material na forma de filme diferem substancialmente das
propriedades do mesmo material na sua forma maciça devido à influência da superfície; a relação entre a
superfície e o volume é muito maior no caso do filme. Por outro lado as propriedades dos filmes são
altamente dependentes dos processos de deposição.
Os processos de formação dos filmes podem ser divididos em dois grupos fundamentais:
a) crescimento dos filmes pela reação da superfície do substrato com as substâncias presentes no
ambiente de processo;
b) crescimento dos filmes por deposição sem reação com o substrato.
Fazem parte do caso a) a oxidação e a nitretação térmica do Silício e a obtenção de Silicetos pela reação
do Silício com filmes metálicos depositados.
O caso b) pode ser subdividido em três subgrupos:
b.1) deposição química a partir da fase vapor: neste processo, denominado CVD (Chemical Vapor
Deposition), os filmes são formados pela reação química de espécies convenientes na superfície do substrato.
Quando o processo é utilizado para formar filmes monocristalinos ele é denominado epitaxia.
b.2) deposição física a partir da fase vapor: neste processo as espécies do filme são arrancadas
fisicamente de uma fonte, por temperatura (evaporação) ou por impacto de íons (Sputtering), e como vapor
se deslocam até o substrato onde se condensam na forma de um filme. O ambiente de processo é mantido em
baixa pressão.
b.3) deposição a partir de líquidos: neste processo a espécie, em forma líquida, é gotejado e centrifugado
sobre o substrato. Neste capítulo serão tratados os processos de deposição.
2. Mecanismos de crescimento
Normalmente os filmes são formados pela condensação (solidificação) de átomos ou moléculas de um
vapor sobre o substrato. O processo de condensação se inicia pela formação de pequenos aglomerados de
material, denominados núcleos, espalhados aleatoriamente sobre a superfície do substrato. Forças de atração
eletrostáticas são as responsáveis pela fixação dos átomos à superfície. O mecanismo de fixação é
denominado adsorção química quando ocorre a transferência de elétrons entre o material do substrato e a
partícula depositada e adsorção física se isto não ocorrer. A energia de ligação associada à adsorção química
varia de 8eV a 10EV e a associada à adsorção física é de aproximadamente 0.25eV. Átomos adsorvidos
migram sobre a superfície do substrato interagindo com outros átomos para formar os núcleos. O processo é
denominado nucleação. A medida que mais átomos interagem os núcleos crescem. Quando os núcleos
entram em contato uns com os outros ocorre a coalescência que resulta em estruturas maiores. O processo
continua formando canais e buracos de substrato exposto, preenchidos com novos núcleos até a formação de
um filme contínuo com esquematizado na figura 1.
Filmes finos pag. 1

3. Estrutura dos filmes
Normalmente os filmes são formados por grãos monocristalinos dispostos em várias direções
cristalográficas. O tamanho dos grãos depende das condições da deposição e dos tratamentos térmicos
posteriores. Grãos maiores geralmente estão associados à temperaturas maiores de processamento. A
rugosidade de um filme está relacionada com o tamanho dos grãos. Deposições em alta temperatura tendem a
produzir filmes menos rugosos. A densidade de um filme pode dar informações sobre sua estrutura física;
densidades menores que a da substância bruta indicam porosidade.
4. Propriedades mecânicas
4.1 Aderência
A aderência de um filme depositado deve ser muito boa. O seu soltamento pode acarretar um
comportamento falho dos dispositivos A aderência depende bastante dos procedimentos de limpeza e da
rugosidade do. substrato. Uma certa rugosidade pode aumentar a aderência (maior área de contato).
Rugosidade excessiva no entanto pode gerar defeitos de cobertura prejudicando a adesão.
A aderência pode ser qualitativamente verificada colando-se uma fita adesiva sobre a superfície. Ao se
remover a fita o filme deve permanecer sobre o substrato. Outro método consiste em se raspar a superfície do
filme com uma ponta de aço-cromo com tensões variadas até que o filme seja removido. Esta tensão crítica
dá informações sobre a aderência.
4.2 Tensão
A tensão interna de um filme pode ser de compressão ou de expansão. Filmes com tensões de compressão
tendem a expandir paralelamente à superfície do substrato. Em casos extremos podem formar protuberâncias
na superfície. Filmes com tensões de expansão tendem a se contrair paralelamente ao substrato, podendo
apresentar fissuras ao exceder seu coeficiente de elasticidade. Normalmente, as tensões em um filme variam
entre 108 a 1010 dinas/cm2.
pag.2 V Oficina de Microeletrônica

A tensão total de um filme resulta da soma de três tensões:
a) Tensão térmica - que resulta dos diferentes coeficientes de expansão do filme e do substrato;
b) Tensão externa - que pode provir, por exemplo de um outro filme;
c) Tensão intrínseca - que está relacionada com a estrutura do filme e portanto é fortemente dependente
de parâmetros como temperatura de deposição, espessura, taxa de deposição, pressão de processo e tipo
de substrato.
Uma tensão de expansão pode curvar o substrato tornando-o côncavo (figura 2a). Uma tensão de
compressão pode tornar um subtraio convexo (figura 2b). Pode-se utilizar um feixe de Laser para se medir a
curvatura do substrato. A tensão do filme será dada por:
___σ = ED ;
6rT
onde σ é a tensão, E é o módulo de Young do substrato D é a espessura do substrato, r é o raio de

curvatura do substrato e T é a espessura do filme.
5. Processo CVD
O processo CVD, pode ser descrito de forma concisa pela seguinte seqüência de etapas:
1- reagentes específicos e gases diluentes inertes são introduzidos em determinada quantidade (com fluxo
controlado) em uma câmara de reação;
2- os gases difundem até a superfície do substrato;
3- os reagentes são adsorvidos na superfície;
4- os átomos adsorvidos reagem formando o filme;
5- os subprodutos da reação são dessorvidos e removidos da câmara.
A energia necessária para a reação pode ser provida por diferentes fontes como calor e fótons, No entanto
a energia térmica é a mais utilizada.
Embora seja desejável que a reação química ocorra apenas na superfície, ou pelo menos perto dela (a
chamada reação heterogênea), normalmente ela pode ocorre também na fase gasosa (reação homogênea). A
reação homogênea produz partículas que se introduzem no filme resultando em pouca aderência, baixa
densidade e alta concentração de defeitos[2]. A reação na superfície aquecida pode ser modelada pela
seguinte expressão:
R = R0 exp( -Ea ) ;
kT
Filmes finos pag. 3

onde R é a taxa da reação, R0 é uma constante, Ea é a energia de ativação em eV, k é a constante de
Boltzman e T é a temperatura em 0K.
Segundo este modelo a taxa de reação aumenta com a temperatura. No entanto a velocidade da reação só
pode aumentar se o suprimento de gases for suficiente. Se a situação for tal que taxa é tão alta que consome
todos os gases que chegam, ela não pode crescer mais. Neste caso diz-se que a deposição está sendo limitada
por transporte de massa. Se a temperatura for reduzida pode ocorrer o inverso. A taxa de reação pode ser tão
baixa que os gases não são totalmente consumidos. Neste caso diz-se que a deposição está sendo limitada
pela taxa de reação. Na figura 3 representa-se esquematicamente o comportamento da taxa de reação com a
temperatura para um determinado afluxo de gases.
Num processo limitado por transporte de massa o controle de temperatura do substrato torna-se
importante. Por outro lado, num processo limitado por taxa de reação o controle da concentração dos
reagentes em toda a superfície do substrato torna-se um fator importante.
6. Sistemas para CVD

Na figura 4 apresenta-se uma das classificações possíveis para os sistemas CVD [1]. Nesta classificação
considera-se fatores como pressão de operação, temperatura das paredes do reator e utilização de plasma. A
energia pode ser suprida por resistência elétrica, por indução de rf, por descarga gasosa (plasma) e por
fótons.
Quando a fonte de calor envolve toda a câmara de reação, tanto o substrato como as paredes da câmara
ficam aquecidas. Deste modo o filme deposita-se não só no substrato mas também nas próprias paredes. Este
tipo de sistema exige portanto constantes procedimentos de limpeza.
Sistemas que utilizam lâmpadas de infravermelho internas ou rf aquecem preferencialmente o substrato e
seu suporte, mantendo a temperatura das paredes baixas. Em alguns casos se faz necessária a refrigeração das
paredes para se garantir a temperatura baixa.

6.1 Reatores CVD de pressão atmosférica - APCVD
Estes reatores foram os primeiros a serem utilizados pela indústria microeletrônica. Sua estrutura é
simples e permitem deposíções com altas taxas. No entanto é susceptível à reações em fase gasosa, necessita
de alto fluxo de gases e não apresenta uma boa cobertura de degraus. Na figura 5 mostra-se o esquema de
três sistemas APCVD.
Filmes finos pag. 5

O primeiro (Figura 5a), consiste de um tubo de quartzo horizontal com um suporte de amostras também
horizontal. Os reagentes são insuflados por uma das extremidades do tubo e os produtos da reação são
retirados do sistema pela outra extremidade. O aquecimento é feito por resistências elétricas. O sistema pode
ser utilizado na deposição de Potisilício e Si02 No entanto os filmes produzidos apresentam uniformidade
.
ruim e contaminação por partículas.

Os dois outros tipos (Figuras 5b e 5c) são reatores de processamento contínuo. A região de deposição e
isolada por uma cortina de fluxo de gases inertes. Produz filmes uniformes e de baixa contaminação. Devido
ao alto rendimento de produção é bastante utilizado na deposição de Si02 em baixa temperatura.
6.2 Reatores CVD de baixa pressão LPCVD -
Os reatores LPCVD apresentam melhores resultados que os reatores APCVD em termos de uniformidade
do filme depositado, cobertura de degrau e contaminação por partículas [3]. O processo de deposição ocorre
predominantemente no regime limitado pela taxa de reação devido a pressão média
utilizada (0.25 - 2.0 torr) e a alta temperatura (550 - 600 0C ). Estes sistemas são utilizados na deposição de
filmes como Polisilício, Si02, Si3N4, PSG, BPSG e W. As maiores desvantagens desses sistemas são a baixa
taxa de deposição (10 - 50 nm/mín) e a alta temperatura utilizada.
A figura 6 mostra dois tipos de reatores LPCVD: horizontal de paredes quentes (6a), no qual se pode
processar ate 200 por fornada, e vertical de paredes frias (6b).
6.3 Reatores CVD assistida por plasma - PECVD

A característica fundamental destes reatores é que a energia é suprida tanto termicamente como por uma
descarga luminosa (plasma) gerada por um campo de rf. No plasma ocorre a dissociação, a ionização e a
excitação dos reagentes. As espécies, com alia energia e muito reativas, (predominantemente radicais), são
então adsorvidas na superfície do filme. A temperatura de processo é mais baixa que nos processo APCVD e
LPCVD permitindo a deposição de filmes como Si02 e Si3N4 sobre metais de baixo ponto de fusão. Os filmes
apresentam boa adesão e boa cobertura de degraus.
No entanto, geralmente os filmes obtidos não são estequiométricos e subprodutos de reação,
especialmente hidrogênio, oxigênio e nitrogênio, podem se incorporar ao filme. Um excesso destes
contaminantes pode causar fissuras no filme e eventualmente solta-lo em ciclos térmicos posteriores.

Existem três tipos principais reatores PECVD, esquematizados na figura 7: de placas paralelas (7a), de
tubo horizontal (7b) e para substrato único (7c). E desejável para todos os sistemas que o potencial do
eletrodo de potência e o do eletrodo de terra em relação ao potencial de plasma sejam aproximadamente
iguais. Isto é feito pela conexão do eletrodo de potência à terra por um indutor, evitando sua auto polarização
excessiva e diminuindo a energia dos íons que incidem sobre o substrato.
As freqüências de rf utilizadas variam de 450 kHz a 13.5 Mhz e as pressões de 0.1 a 5 Torr. O reator de
tubo horizontal é do tipo paredes quentes. O suporte das amostras é formado por placas paralelas de grafite
que atuam como eletrodos. Os substratos de até 120 mm de diâmetro são colocados entre os eletrodos. O
reator de substrato único permite o processamento de substratos com diâmetros maiores que 200 mm, que
são aquecidos rapidamente por uma fonte radiante (como lâmpadas) num processo denominado RTP (Rapid
Thermal Processing).
6.4 Reatores CVD com plasma remoto - RPECVD
Uma variante dos reatores PECVD são os reatores de plasma remoto [4]. (RPECVD) nos quais o plasma
é gerado em uma câmara separada da câmara de reação onde se encontram os substratos. As espécies
excitadas são transferidas para a câmara de reação por difusão. A grande vantagem do sistema e que os
substratos não ficam expostos diretamente à radiação do plasma e portanto não são bombardeados pelos íons
de alta energia. Como nos sistemas PECVD a temperatura de processo é baixa.
Filmes finos pag. 7

Entre os reatores RPECVD destaca-se o ECR (Electron Cyclctron Resonance). Nestes reatores o plasma
é gerado por um campo elétrico com freqüência de microondas em um campo magnético que provoca a
ressonância cíclotron do elétron. Deste modo consegue-se um plasma até 100 vezes mais denso em espécies
reativas. Na figura 8 apresenta-se o esquema de um reator ECR.
6.5 Tipos de reatores e suas aplicações

Em resumo, são as seguintes as características dos reatores CVD:
Reator APCVD
Aplicações - Óxidos de baixa temperatura, dopados ou não;
Vantagens - Simples, alta taxa de deposição e baixa temperatura;
Desvantagens - Cobertura de degraus ruins e contaminação por partículas.

Reator LPCVD
Aplicações - Óxidos de alta temperatura, dopados ou não, Nitreto de Silício, Polisilício, W e WSi;
Vantagens - Excelente uniformidade e pureza, cobertura de degrau conforme, processamento de
lâminas de grande diâmetro;
Desvantagens - Alta temperatura e baixa taxa de deposição.
Reator PECVD
Aplicações - Deposição de dielétricos sobre metais em baixa temperatura, Nitreto de Silício para passivação;
Vantagens - Baixa temperatura, alta taxa de deposição, boa cobertura de degrau;
Desvantagens - Contaminação química, como H2, e por partículas.
Reator RPECVD
Aplicações - Mesmas que PECVD e dielétricos de porta em estruturas MOS;
Vantagens - Mesmas que PECVD sem a radiação do substrato pelo plasma;
Desvantagens - Baixa taxa de deposição.
Reator ECR
Aplicações - Mesmas que RPECVD;
Vantagens - Baixa temperatura, alta qualidade dos filmes depositados, alta taxa de deposição e boa cobertura
de degrau;
Desvantagens - Alto custo do equipamento.
7. Deposição de filmes por CVD
7.1 Silício Policristalino
Filmes de Silício policristalino são formados de pequenos grãos monocristalinos com cerca de 100 nm
dispostos aleatoriamente. A interface entre os grãos, formada por átomos com ligações insaturadas, com alta
concentração de defeitos, é denominada contorno de grão. A tensão intrínseca dos filmes finos de Polisilício
é de compressão (de 1 a 5 dinas/cm2 em filmes de 200 a 500 nm, com dopagem de até 1020 átomos/cm3 e
temperaturas de tratamento térmico de 250 a 1100 0C).
A resistividade elétrica depende do tamanho de grão e da dopagem e normalmente varia entre de 10 a
30Ω/.
Filmes policristalinos geralmente são depositados pela decomposição térmica (pirólise) da Silana
(SiH4) em temperaturas que variam de 560 a 650 0C. Normalmente se utiliza a técnica LPCVD devido a
uniformidade e pureza do filme obtido, e a economia do processo [5].
A seqüência das reações é:
SiH4 + sítio na superfície → SiH4 adsorvido
SiH4 adsorvido → SiH2 adsorvido + H2 (gás)
SiH2 adsorvido → Si (sólido) + H2 (gás)

A reação geral é dada por:
SiH4 (vapor) → Si (sólido) + 2H2 (gás)
Na figura 9 mostra-se a taxa de deposição de Silício policristalino em função da temperatura para duas
pressões de Silana.
Filmes finos pag. 9

Normalmente são utilizados três processos de deposição. O primeiro utiliza 100% de Silana e pressões
totais de 0.3 a 1 torr. O segundo processo utiliza Silana 25%, diluída em Nitrogênio, nas mesmas pressões e o
terceiro utiliza Silana 25 % diluída em Hidrogênio e pressões em torno de 1 torr.
A estrutura do filme é fortemente dependente da temperatura. Abaixo de 580 0C o filme é essencialmente
amorfo enquanto que para temperaturas acima de 580 0C o filme se torna policristalino. Filmes amorfos
podem ser cristalizados com tratamentos térmicos em temperaturas acima de 900 0C.
Os filmes podem ser dopados por difusão térmica (900 a 1000 0C), por implantação de íons ou pela
adição de dopantes durante o processo CVD. Neste caso adiciona-se um gás, como Diborana ou Fosfina à
Silana.
7.2 Óxido de Silício

O Óxido de Silício CVD tem uma estrutura amorfa formada por tetraedros de Si04. Dependendo das
condições de deposição a densidade pode ser menor e a estequiometria diferente da do óxido térmico,
resultando em mudanças das propriedades elétricas e mecânicas. Deposições em alta temperatura ou
tratamentos térmicos em alta temperatura após a deposição podem alterar as propriedades para valores
semelhantes aos do óxido térmico. O valor do índice de refração é freqüentemente utilizado para avaliar a
qualidade do óxido depositado: maior que 1.46 (correspondente ao óxido térmico) indica um filme rico em
Silício, enquanto que menor indica um filme poroso de baixa densidade.
As faixas de temperatura utilizadas na deposição de filmes de Si02 dependem do tipo de reator e dos
reagentes empregados:
a) deposições em baixa temperatura (300 a 450 0C) - reatores APCVD, LPCVD e PECVD, e reação de Silana
com oxigênio. Para se obter filmes dopados adicionam-se dopantes. A adição de PH3 produz um
Fosforosilicato (PSG), e a adição de B2H6 produz um Borosilicato. As reações químicas que ocorrem neste
caso são
SiH4 + O2 → SiO2 + 2H2

4PH3 + O2 → 2P205 + 6H2.

O Óxido de Silício produzido em baixa temperatura apresenta uma densidade menor que o óxido térmico.
Óxido de Silício pode ser depositado em temperatura na faixa de 200 a 400 0C por PECVD pela reação de
Silana com Óxido Nitroso [6]
SiH4 + 2N20 → Si02 + 2N2 + 2H2
b) deposições em temperatura média (650 a 750 0C) - reatores LPCVD pela decomposição de Tetraetil
Ortosilicato (TEOS). Os filmes depositados apresentam uma ótima cobertura conforme. A reação total é
Si(OC2H5)4 → SiO2 + produtos da reação.
c) deposição em temperatura alta (~900 0C) - reatores LPCVD pela reação da Diclorosilana com Óxido
Nitroso. Os filmes depositados são muito uniformes com propriedades semelhantes ao do óxido térmico. A
reação total é
SiH2Cl2 + 2N2O → SiO2 + 2N2 + 2HCl.
7.3 Nitreto de Silício
O Nitreto de Silício é um filme amorfo, isolante, utilizado como camada de passivação, máscara para
oxidações seletivas e como dielétrico de porta em dispositivos MNOS. Normalmente é depositado por duas
técnicas, dependendo da aplicação. Para oxidações seletivas e dispositivos MNOS utiliza-se a técnica
LPCVD em alta temperatura (700 a 800 0C). Os filmes resultantes tem alta densidade e apresentam uma
ótima cobertura de degrau e pouca contaminação por partículas. No entanto os filmes apresentam altas
tensões e tendem a fender para espessuras maiores que 200nm. Os reagentes são a Dicforosilana e a Amônia
que reagem segundo a reação total
3SiCI2H2 + 4NH3 → Si3N4 + 6HCl + 6H2.
Para passivação, devido aos metais de baixo ponto de fusão, utiliza-se normalmente a técnica PECVD
(200 a 400 0C). Os filmes tendem a ser não estequiométricos, com alta concentração de Hidrogênio atômico
(10 a 30 % atômica), sendo representados como SixNyHz. Os reagentes utilizados são a Silana e o Nitrogênio.
A reação total é descrita por
3SiH4 + NH3 (ou N2) → SixNyHz + xH2.
A taxa de deposição depende muito da potência e freqüência de rf, fluxo de gases e pressão.
7.4 Oxinitretos
Oxinitretos [SiOxNy(Hz )] podem ser formados com várias composições reagindo Silana, Óxido Nitroso e
Amônia. Pode ser usado como camada isolante entre níveis de Alumínio.
7.5 Resumo
A tabela 1 apresenta um resumo das reações CVD para Polisilício, Óxido de Silício, PSG, BPSG e
Nitreto de Silício.
Filmes finos pag.11

PRODUCT REACTANTS METHOD TEMP (oC) COMMENTS
Polysilicon SiH4 LPCVD 580-650 may be in situ doped
Silicon Nitncle SiH4 + NH3 LPCVD 700-900
SiCI2H2 + NH3 LPCVD 650-750
SiH4 + NH3 PECVD 200-350
SiH4 + N2 PECVD 200-350
Si02 SiH4 + O2 APCVD 300-500 poor step coverage
SiH4 + O2 PECVD 200-350 good step coverage
SiH4 + N20 PECVD 200-350
Si(0C2H5)4 [TEOS] LPCVD 650-750 liquid source, conforxnal
SiCI2H2 + N20 LPCVD 850-900 conformal
Doped Si02 SiH4 + O2 + PH3 APCVD 300-500 PSG
SiH4 + O2 + PH3 PECVD 300-500 PSG
SiH4 + O2 + PH3 + B2H6 APCVD 300-500 BPSG, low temperature flow
SiH4 + O2 + PH3 + B2H6 PECVD 300-500 BPSG, Iow temperature flow
Tabela 1 - Reações CVD.
8. Deposição por evaporação

A deposição de filmes finos pode ser realizada pelo aquecimento do material fonte dos filmes em um
ambiente de alto vácuo. O material aquecido se evapora e se deposita nos substratos e nas paredes da câmara
de processo. A taxa de evaporação da fonte por unidade de área e por unidade de tempo R pode ser estimada
pela expressão
R= 5.83x10-4 (M/T)1/2 pe
onde M é massa molecular do material evaporado, T é temperatura em 0K e pe é a pressão de vapor em torr.

A pressão de vapor deve ser maior que 10 mtorr para se conseguir taxas significativas de evaporação. As
temperaturas de necessárias para se atingir tal pressão de vapor variam de 1200 0C para o Al até 3230 0C para
o W. O processo de evaporação permite altas taxa de deposição (como 0.5 µm/min para o Al) sem causar
danos à superfície do substrato devido à baixa energia das espécies incidentes, contaminação mínima do
filme pelo gás residual devido ao alto vácuo e pouco aquecimento do substrato (o aquecimento decorre
apenas do calor de condensação do filme e da radiação da fonte). No entanto o processo de evaporação não
permite o controle da composição de ligas.
A uniformidade da espessura do filme é obtida distribuindo-se os substratos em um suporte tipo sistema
planetário que, durante a evaporação, gira em torno do eixo vertical da câmara de processo enquanto que os
vários suportes giram em torno de um eixo secundário como mostrado na figura 10 [7]. Normalmente os
evaporadores possuem um sistema de monitoração da espessura que atua durante o processo (cristal
piezelétrico). Podem-se evaporar ligas diretamente ou forma-las durante a deposição pela evaporação
simultânea de dois ou mais materiais. De qualquer modo, o controle da composição sempre é difícil pela
diferença das taxas de evaporação dos vários materiais. Filmes de multi-camadas podem ser obtidos pela
evaporação seqüencial dos materiais que compõe o filme.
A pressão residual na câmara de um sistema convencional de evaporação, antes de uma deposição, vale
tipicamente 5x107 torr. Existem basicamente três tipos de sistemas de evaporação, que diferem pelo seu
método de aquecimento: aquecimento resístivo, aquecimento por feixe de elétrons e aquecimento indutivo.
pag.12 V Oficina de Mlcroeletrônica

8.1 Aquecimento resistivo
Neste tipo de evaporador coloca-se o material fonte em uma barquinha metálica ou suspenso por um
filamento de W. Por efeito Joule (passagem de corrente) processa-se então o aquecimento do suporte
fundindo o metal fonte. Embora muito simples, a evaporação por aquecimento resistivo apresenta varias
restrições:
a) metais refratários não podem ser evaporados devido ao seu alto ponto de fusão;
b) evaporação do material do filamento pode contaminar o filme;
c) não se consegue controlar com precisão a espessura do filme;
d) não se consegue controlar a composição de ligas.
8.2 Evaporação por feixe de elétrons
Neste tipo de evaporador, um feixe de elétrons de alta energia (5 a 30 keV), extraído de um ânodo e
direcionado por um campo magnético, bombardeia o material a ser evaporado. O feixe de elétrons pode
fundir e evaporar qualquer material desde que consiga suprir energia suficiente. Podem-se alcançar taxas de
deposição de até 0.5 µm/min. O material fonte é colocado em um cadinho resfriado. Como o feixe de
elétrons é focalizado e varrido de maneira controlada sobre o alvo, apenas o material fonte é fundido,
permitindo a obtenção de filmes de alta pureza.
O grande problema deste tipo de evaporador é a produção de raios-X causada pelo freamento dos
elétrons no alvo. A radiação pode provocar danos ao óxido de porta dos dispositivos MOS.

8.3 Evaporação por aquecimento indutivo
Neste caso, o aquecimento é produzido por uma fonte de rf. O cadinho que suporta o material fonte
normalmente é de BN, envolto por uma bobina resfriada à qual se aplica o sinal de rf. Este sistema não
produz radiação ionizante mas tem a desvantagem do contato direto entre o material fonte e o cadinho, o que
pode provocar a contaminação do filme depositado.
9. Deposição por sputtering

Sputtering designa o mecanismo de ejeção de material de uma superfície (alvo) pelo bombardeamento de
partículas com alta energia. O material ejetado se deposita sobre o substrato e seu suporte, colocados em
oposição à superfície bombardeada. Esta técnica permite a deposição de uma grande variedade de materiais,
incluindo Alumínio, ligas de Alumínio, Platina, Ouro, Titâneo, Tungstênio, ligas de Tungstênio,
Molebidênio, Silicio, Oxido de Silício e silicetos. Apresenta uma série de vantagens sobre a evaporação:
a) permite uma deposição uniforme sobre grandes áreas pela utilização de alvos de diâmetro grande;
b) controle preciso da espessura pelo controle dos parâmetros de processo;
c) controle das propriedades dos filmes como cobertura de degrau e estrutura de grão;
d) limpeza da superfície da amostra por sputtering antes da deposição sem exposição ao ambiente;
e) deposição de multi-camadas com a utilização de alvos múltiplos;
f) não produz raios-X.
As desvantagens são:
a) alto custo do equipamento;
b) a taxa de deposição de alguns materiais pode ser bastante baixa;
c) alguns materiais degradam pelo bombardeamento de alta energia;
d) como o processo é efetuado em pressões maiores que as utilizadas em evaporações, pode ocorrer uma
incorporação de impurezas ao filme depositado.
As partículas de alta energia que bombardeiam o alvo, normalmente íons de Argônio, são gerados em
plasmas de descarga luminosa. A descarga luminosa se alto sustenta, e é produzida pela aplicação de um
campo elétrico DC (com tensão em torno de 1.5 kV) entre dois eletrodos (o alvo negativo, cátodo, e o
suporte da amostra positivo, ânodo) dispostos em oposição dentro de uma câmara. O Argônio é colocado na
câmara com pressão inicial de aproximadamente 1 torr. O espaçamento entre os eletrodos é da ordem de
15cm.
Quando o material do alvo é um dielétrico (portanto não condutor) é necessário utilizar um campo de rf
para manter a descarga. Isto se deve ao fato do dielétrico ficar carregado positivamente durante a
descarga DC, diminuindo a diferença de tensão entre o cátodo e o ânodo até um valor abaixo do qual a
descarga não mais se processa.
A ionização dos átomos de Argônio no plasma se processa pelas colisões com elétrons. Para se aumentar
a eficiência desta ionização, pode-se confinar os elétrons perto da superfície do alvo por meio de um campo
magnético. Neste caso, a técnica é denominada Magnetron Sputtering.
9.1 Conformação de degrau por sputtering
O perfil de um degrau pode ser modificado por um fenômeno de facetamento vinculado ao processo de
Sputteríng, como mostrado na figura 11. O Facetamento decorre da dependência da taxa de remoção com o
ângulo de incidência dos íons que bombardeiam a superfície. A taxa é maior para superfícies que não estão à
900 com a direção dos íons incidentes. O fenômeno se inicia normalmente nas bordas, que sempre são
arredondadas. Como mostrado na figura 11, o facetamento do Fotoresiste pode acabar sendo transferido para
o filme subjacente. Aberturas com bordas inclinadas podem apresentar uma melhor cobertura pelo filme
superior (melhor cobertura de degrau). O facetamento é realizado antes da deposição do filme.
Filmes finos pag. 15

9.2 Deposição de filmes por sputtering
Filmes de Al com espessuras variando de 300 a 1200 nm são depositados por Magnetron Sputtering por
exigir altas taxas de deposição ( 300 a 1000 nm/min). Para se obter uma boa cobertura de degrau aquece-se o
substrato, o que aumenta a mobilidade dos átomos na superfície. Devem-se tomar precauções em relação ao
gás residual. Sua incorporação no filme pode causar efeitos deletérios. A presença de 02 no ambiente de
processo pode aumentar muito a resistividade do filme. O N2 causa tensões, enquanto que o H2 pode induzir à
formação de hillocks.
Ligas de Al como Al:Cu e Al:Si podem ser depositados a partir de alvos compostos simples ou a partir de
alvos múltiplos.
Ligas Ti:W são depositados por Magnetron Sputtering, por descarga DC ou rf, a partir de alvo
composto. O filme resultante tem menos Ti (~50%) devido fato do Ti ser mais facilmente espalhado pelos
átomos de Argônio (os átomos de Ti são mais leves). Deste modo, boa parte do Ti acaba sendo depositado
nas paredes da câmara.
9.3 Sputtering reativo
Filmes compostos podem ser obtidos pela introdução de gases reativos na câmara. Filmes de TiN podem
ser obtidos a partir de um alvo de Ti e um plasma de Argônio e Nitrogênio.
pag.1 6 V Oficina de Microeletrônica

10. Metais refratários e seus silicetos
Com a diminuição das dimensões dos circuitos, o atrasos RC devidos às linhas de interconexão tornam-se
cada vez mais evidentes, podendo eventualmente exceder os atrasos causados pelo chaveamento dos
dispositivos MOS. Para condutores com larguras de linha W ≥ 3µm o produto RC pode ser calculado, de
modo aproximado, por
RC = RS L2 ε0x / x0x ,
onde RS é a resistência de folha do condutor ( RS = ρcom / xcom ), L é o comprimento da conexão, ε0x é a
constante dielétrica do Si02, x0x é a espessura do Si02 subjacente, ρcon é a resistividade do condutor e xcon, é a
espessura do condutor. Portanto o produto RC decresce com a diminuição de RS. A figura 12 mostra a
variação de RC, de alguns materiais, com a largura das linhas condutoras de 1 cm de comprimento. Para
comparações, mostra-se também o atraso de porta, por estágio, de um dispositivo MOS. É portanto
imperativa a busca de materiais de baixa resistividade para se conseguir fabricar circuitos densos de alto
desempenho.
Filmes finos pag 17

Polisilício, muito utilizado em portas de dispositivos MOS, apresenta uma resistividade por quadrado de
15 a 30 Ω/. O Al, que exibe uma resistividade muito menor, é incompatível com os processos subseqüentes
de alta temperatura ( o Al não deve ser submetido à temperaturas superiores à 500 0C devido ao seu baixo
ponto de fusão ). Materiais alternativos ao Polisilício são os metais refratários como W, Ta e Mo, silicatos de
metais refratários como WSi2, TiSi2, MoSi2 e TaSi2, e estruturas multi-camadas com um filme refratário
sobre o filme de Polisilício dopado, denominadas polycide. Na figura 13 apresenta-se uma estrutura polycide.
Os metais refratários possuem alto ponto de fusão, mas podem apresentar impurezas que prejudicam as
propriedades dos dispositivos MOS e seus óxidos normalmente são de baixa qualidade ou voláteis, como é o
caso dos óxidos de Mo e W. Os silicetos destes materiais apresentam problemas semelhantes. Uma boa
opção é o uso de estruturas multi-camadas, formadas por filmes de metais refratários ou silicetos, e
Polisilfcio,
Na tabela 2 são apresentadas as características dos silicetos mais utilizados, recozidos em temperaturas
inferiores à 1000 0C . A resistividade é fortemente dependente do método de formação, dos tratamentos
térmicos da estequiometria do composto e da pureza.
________________________________________________________________________________
Material Metal + Poly-Si Metal + Si Crystal Co-Sputtcr Co-Evaporation CVD
TiSi2 13 15 25 21 21
TaSi2 35 50 38
MoSi2 90 15 100 40 120
WSi2 70 30 40
PtSi 28 35_______________________________
Tabela 2 - Resistividade de filmes silicetos.
pag.18 V Oficina de Mlcroeletrônica

10.1 Formação de silicetos
Os silicetos podem ser formados basicamente por quatro técnicas, todas elas exigindo uma etapa de
sinterização (tratamento térmico ) ou recozimento posterior à deposição:
1- deposição do metal puro sobre Silício;
2- evaporação simultânea do metal e do Sílício (fontes separadas);
3- sputtering de um alvo composto e sputtering de alvos independentes;
4- CVD.
Na técnica de deposição do metal puro, a formação do siliceto se da pela reação metalúrgica direta entre o
metal e o Silício, na etapa de sinterização:
M + xSi → Msix
O metal pode ser depositado por evaporação, por sputter ou por CVD. O filme resultante é rugoso e a
composição depende das fases formadas que, por sua vez dependem do ambiente de sinterização. O filme
permite corrosão seletiva. TiSi2 é formado em temperaturas acima de 600 0C, enquanto que a reação de Pt e
Si já se processa à 350 0C.
A técnica de evaporação simultânea resulta em filmes lisos. A etapa de sinterização não é crítica. No
entanto, o filme não permite corrosão seletiva, apresenta uma cobertura de degrau ruim e o controle da
composição é difícil. As altas temperaturas de fusão dos metais (1700 0C, 2500 0C e 3200 0C para Ti, Mo e
W respectivamente) podem causar contaminação dos filmes devido à desgasificação dos componentes da
câmara de processo.
A técnica de sputtering é ótima para a fabricação de filmes de silicetos. No caso de alvos independentes,
existe uma dificuldade na calibração da composição do filme depositado. No caso de alvo único composto,
deve-se escolher uma composição adequada para se conseguir a composição desejada do filme. Uma vez
tomadas estas precauções, um ótimo controle de composição é obtido.
A técnica CVD exibe uma série de vantagens sobre as outras técnicas: melhor cobertura de degrau, filmes
mais puros ( baixa concentração de O2 ) e alto rendimento de produção. No entanto, requer a existência de
compostos voláteis dos metais para a sua realização. A reações utilizadas para a deposição de Wsi2 e TiSi2
são:
WF6 (vapor) + 2SiH4 (vapor) → WSi2 (sólido) + 6HF + H2
TiCl4 (vapor) + 2SiH4 (vapor) → TiSi2 (sólido) + 4HCl + 2H 2
WF6 é um gás corrosivo, com densidade relativamente alta e pressão de vapor moderada na temperatura
ambiente. TiC14 é um líquido corrosivo, com pressão de vapor de 11 torr em temperatura ambiente.
10.2 Tecnologia de siliceto auto-alinhada ( Salicide)
Na medida em que as dimensões dos contatos diminuem, a resistência de contato, assim como a
resistividade de folha das junções rasas de dreno de fonte, aumentam. Para reduzir o valor destes parâmetros
e da resistência das linhas de Polisilício. foi desenvolvida a tecnologia de siliceto auto-alinhada. Nesta
tecnologia, o metal é depositado sobre uma estrutura MOS, reagindo com o Si exposto do dreno, da fonte e
da porta de Polisilício para formar um siliceto, Espaçadores de óxido, com espessura entre 200 e 300 nm,
evitam que a porta, o dreno e a fonte sejam conectadas eletricamente pelo siliceto formado. Em seguida, uma
corrosão seletiva remove o metal que não reagiu com o Si. Na figura 14 mostra-se a seqüência do processo.

O siliceto mais utilizado nesta tecnologia é TiSi2 por apresentar a menor resistividade, além de reduzir o
óxido nativo do Si e do Polisilício por reação térmica. No entanto, o TiSi 2 pode reagir com o óxido do
espaçador, o que é indesejável. Além disto, o TiSi2 é menos estável que os silicetos como Wsi2 e MoSi2.
10.3 Interconexões com metais refratários
Filmes de Polycide possuem uma resistência de folha de 1 a 5 Ω/. Para se obter resistências menores, é
necessário utilizar diretamente os metais refratários. Na tabela 3 são apresentadas as propriedades dos
principais silicetos e metais refratários.
_______________________________________________________________________________________________
Material Melting Point (0C) Resistivity (µΩ-cm) Thermal Coefflcient of Expansion (10-6/0C)
Si 1420 500 (heavíly doped poly) 3.0
TiSi2 1540 13-17 10.5

MoSi2 1870 22- 100 8.2
TaSi2 2400 8-45 8.8
WSi2 2050 14-17 6.2
Ti 1690 43-47 8.5

Mo 2620 5 5.0
Ta 2996 13-16 6.5
W 3382 5.3 4.5

Tabela 3 - Propriedades dos silicetos e dos metais mais importantes.

O W é um dos metais que mais se destacam para aplicações em circuitos VLSI devido a sua baixa
resistividade, baixa tensão (<5xl 09 dinas/cm2 ), excelente cobertura conforme de degrau, coeficiente de
expansão térmica quase igual a do Si, boa resistência à eletromigração e deposição seletiva. Por outro lado
adere pouco ao Óxido de Silício e ao Nitreto de Silício, oxida em temperaturas maiores que 400 0C e forma
siliceto em temperaturas acima de 600 0C.
10.4 Deposição de W por CVD

Tungstênio pode ser depositado tanto em sistemas de parede quente e baixa pressão como em sistemas de
parede fria e baixa temperatura. Como fonte podem ser utilizados WF 6 ou WCI6. O WF6 tem a vantagem de
ser líquido com razoável pressão de vapor (o WCI6 é sólido, com baixa pressão de vapor). A redução pode
ser realizada com Silício, Hidrogênio ou Silana segundo as reações:
2WF6 (vapor) + 3Si (sólido) → 2W (sólido) + 3SiF4 (vapor)
WF6 (vapor) + 3H2 (gás) → W (sólido) + 6HF
2WF6 (vapor) + 3SiH4 (vapor) → 2W (sólido) + 3SiF4 (vapor) + 6H2 (gás)
Na redução com Hidrogênio em temperaturas <500 0C, as superfícies de Si, de metal ou de silicetos
atuam como catalisadores da dissociação do H2, o que não ocorre com as superfícies de SiO2, o que resulta
em uma deposição seletiva,
No caso da Silana a seletividade é conseguida em temperaturas abaixo de 3250C.
A redução por Si é auto-limitante, podendo ser utilizada na deposição de filmes finos de W. O filme de
W depositado atua como barreira para o Si, impedindo a reação.
11. Problemas nos filmes metálicos

Além dos vários problemas como contaminação, adesão, tensões, formação de fissuras, tamanho de grão,
estequiometria em ligas, cobertura de degrau e espessura não uniforme já mencionados, os filmes podem
também apresentar a formação de hillacks e falha por eletromigração:
Hilocks são projeções de metal causadas pelos valores diferentes dos coeficientes de expansão do metal e
do filme subjacente. Se o filme metálico tem uma expansão muito maior que a do substrato, durante um
processo de recozimento ele fica submetido a uma tensão de compressão alta que é aliviada pela formação
das projeções. Os hillacks podem provocar curto circuitos entre camadas condutoras de estruturas multí-
níveis e problemas no processo litográfico.
Eletromigração é o fenômeno do deslocamento do metal em linhas finas de interconexão, provocado pela

transferencia da quantidade de movimento dos elétrons que fluem no condutor aos átomos que compõe o
metal. O resultado desta migração é a formação de depressões no filme, devidas à falta de metal, ao lado de
projeções, devidas ao seu acúmulo. No estrangulamento do filme ocorre um aumento de temperatura (a
resistência fica maior) que acelera o processo, peio aumento de mobilidade dos átomos do metal, levando o
filme à ruptura.

12. Referências
[1] Maissel e Glang, ed., Handbook of thin fiIm technology, 1970.
[2] WOLF, W. e Tauber, R.N., SiIicon processing for VLSI era, Lattice press, vol. 1, 1986.
[3] Kern, W., e Schnable, G.L., IEEE Trans. Electron Devices ED-26, pag. 647,1979.
[4] Granneman, E. H. A., J. Vac. Sci. Technoi. B, vol. 12, pag. 2741, 1994.
[5] Harbeke, G., et al., J. Eletrochem. Soe., vol. 131, pag. 675, 1984.
[6] Goczyca, T. B. e Gorowitz, B., VLSI Electronics Microstructure Science, vol. 8, pag. 69, Academic
Press, 1984.
[7] Sze, S. M., VLSI Technology, McGraw-HiII, 1988.
pag.22 V Oficina de MicroeIetrânica

12. Conceitos de Vácuo
Muitos processos de microeletrônica, como a deposição de filmes finos por CVD, assim
como, plasma etching, sputtering e evaporação, são feitas em câmaras de vácuo, em regimes
de pressão reduzida e/ou em ambientes com fluxo de gases. É importante portanto, para a
melhor compreensão destes processos, o conhecimento da terminologia e conceitos da
tecnologia de vácuo. Abordaremos de forma bastante resumida nesta secção as definições
básicas e os equipamentos utilizados para a produção e medidas de vácuo.
12.1. Comportamento dos Gases em Vácuo
As moléculas do gás numa câmara se movimentam de forma aleatória sem nenhuma

direção preferencial (Fig. 1), pois no estado gasoso as moléculas são mais independentes um
do outro. O estado do gás é descrito pelas seguintes características: espécie e massa do gás,
o volume da câmara que contém o gás, pressão e a temperatura do gás. A pressão exercida
pelo gás sobre as paredes da câmera é causada pelas colisões das moléculas do gás com as
respectivas paredes.
V, T, p
Figura 1 : Gás em Equilíbrio numa Câmera
O comportamento do gás em vácuo pode ser descrito usando o conceito de "gás ideal".
Um "gás ideal" é um gás cujo estado é tal que o volume total de todas as moléculas é
desprezível comparado com o volume da câmera em que estão confinadas e a energia de
atração entre as moléculas é desprezível comparada com a energia térmica média do gás.
Num gás ideal o volume, a pressão e a temperatura estão relacionadas por:
p.V = cte , se T = cte ; lei Boyle e Mariott

p/T = cte , se V = cte ; lei de Gay-Lussac
V/T = cte, se p = cte ; lei de Gay-Lussac
e
pV = nRT ; lei de Boyle/Gay-Lussac
onde
R = 8.314 J/K.mol
(constante molar dos gases)
Num gás ideal as moléculas gasosas são tratadas como se fossem minúsculas esferas de
massa m movendo em direções aleatórias. A figura 1 ilustra o movimento molecular do gás numa
câmara de volume V, contendo N moléculas. A densidade n de moléculas no gás é n = N/V.
Devido ao grande número de colisões entre as moléculas e destas com as paredes internas da
câmara, as velocidades estão continuamente mudando de direção e valor. Para um gás em
equilíbrio e uniformemente distribuído no espaço, Maxwell encontrou que a distribuição das
velocidades das moléculas é dada por:
(1/n)(dnv/dv) = √[(2m3)/(π
πk3T3)].v2.exp[-(mv2/2kT)
que dá a fração das moléculas com uma velocidade absoluta v num intervalo unitário em torno de
v.
n = número de moléculas/volume; dnv = no de moléculas com velocidades entre v e v+dv ; m =
massa da molécula; k = constante de Boltzman = 1.38x10-23 J.K-1; T = temperatura absoluta.
A figura 2 ilustra a distribuição das velocidades das moléculas de nitrogênio em 2
temperaturas. As curvas representam, numa dada temperatura e num dado instante, o número de
moléculas que têm uma determinada velocidade. O pico da curva dá a velocidade mais provável e
a maioria das moléculas apresentam velocidades desta ordem. Mas existem uma pequena fração
das moléculas que se movimentam a velocidades relativamente lentas, assim como, as que se
movimentam a velocidades mais rápidas. A velocidade média é denotada por v. Nota-se também
que não há moléculas com velocidade zero ou com velocidade infinita.
Figura 2 : Distribuição das Velocidades das Moléculas
A partir da equação de Maxwell, podemos determinar :
velocidade mais provável: vmáx = √(2kT/m) (1)

velocidade média: v = √[(8kT)/(π
πm)] = 1.13 vmáx (2)
velocidade quadrática média: vrms = √v2 = √[(3kT)/m] = 1.22 vmáx (3)
Observamos que quanto maior a temperatura T, maior é a velocidade média e que para
gases diferentes, a velocidade média será maior para o gás com moléculas de menor massa
(menor M). Alguns valores típicos de velocidade média a temperatura ambiente: hidrogênio - 1760
m/s; hélio - 1245 m/s; nitrogênio - 470 m/s, Argônio - 400 m/s; vapor de água - 587 m/s.
Pressão e Livre Caminho Médio
A pressão P exercida pelo gás pode ser calculado a partir de :

P = (1/3)nmv2rms = nkT (4)
Como a pressão P é devida a força exercida sobre a parede da

câmara, resultante do impacto das moléculas do gás com as paredes
da mesma : → a pressão total depende do número de impactos e do
momentum (= massa x velocidade) das moléculas que colidem com
as paredes (dependência com n e T ).
Se há mais de um gás no sistema, a pressão total é a soma das

pressões parciais exercidas por cada um dos gases.
Temos ainda da equação (4) : temperaturas altas levam a

pressões também altas.
Note-se que, para uma dada temperatura, a pressão exercida

pelo gás depende somente da densidade n de suas moléculas e não
da sua identidade química. Assim, por exemplo:
os gases hélio e nitrogênio exercem a mesma pressão a uma

dada temperatura, se as suas densidades n forem iguais, apesar de
terem diferentes massas moleculares.
A razão é que as moléculas leves de hélio, embora eles

movimentem bastante rápidos na média e tenham alta taxa de
colisões sobre as paredes da câmara, transportam momentum mais
baixos.
Outros dois parâmetros importantes para compreender o

comportamento dos gases em vácuo são o fluxo das moléculas que
incidem sobre as paredes e o livre caminho médio.
Como já vimos as moléculas do gás numa câmara estão

aleatoriamente distribuídos e movem com velocidades diferentes. Isto
implica que cada um deles caminham uma distância em linha reta
diferente (caminho livre) antes de se colidir com uma outra partícula.
caminhos livres, λ, chamado
como livre caminho médio, é
dado por :
λ = 1/[21/2.π
π.do2.n]
onde :
do é o diâmetro molecular e
n a concentração do gás
A concentração n geralmente
não e conhecida. Substituindo
Movimento Aleatório das na expressão por n = p/kT,
Moléculas
temos:
Nem todos os caminhos livres
são de mesmo comprimento. λ = kT/21/2.π
π.do2.p
Segundo a teoria cinética dos
gases, o valor médio destes
O livre caminho médio λ é claramente dependente da

densidade do gás, aumentado a medida que este diminui. Depende
também da temperatura e da pressão.
Para o caso do ar a temperatura ambiente, o livre caminho
médio pode ser estimado através de uma relação mais simples e
conveniente.
λ= 6.6/p(Pa) = 0.05/p(torr)
Nesta aproximação, o modelo indica que :
- 63% das colisões das moléculas do sistema ocorrem numa

distância menor do que λ,
- cerca de 35-37% entre λ e 5λ
λ, e
- somente cerca de 0.6% das moléculas movem distâncias
λ sem sofrer a colisão.
maiores que 5λ
Para o nitrogênio à temperatura ambiente e pressão

atmosférica, a distância λ é de 6.6x10-8 m ou 200 diâmetros
molecular. No caso do argônio a temperatura ambiente temos :
3.3x10-3 mm a pressão de 1.5 torr e de 333 mm a pressão de 1.5
mtorr.
Quanto ao diâmetro das moléculas, as moléculas diatômicas
simples como N2 e O2 é da ordem de 3 .
A densidade de fluxo das moléculas ou número de colisões

de moléculas por unidade de área na parede por unidade de tempo é
dado por:
πmkT)1/2 = [(3.5x1022)/(MT)1/2]p colisõesxcm-2s-1

J = nv/4 = p/(2π
onde : p = pressão em torr;

M = peso molecular em grama; e T = temperatura em °K.
Gás de nitrogênio a temperatura ambiente e pressão

atmosférica :
J é de aproximadamente 6x1029 colisões/(cm2xs).
Unidades de Pressão e Fatores de Conversão
- pascal (Pa = 1 N/m2) → unidade de medida de P no sistema SI.

- são também utilizadas várias outras unidades.
- torr, por exemplo, que mede a pressão que suporta 1 mm de
altura de coluna de mercúrio tem sido amplamente usada para
especificar os equipamentos de vácuo.
Fatores de conversão para algumas unidades:
1 pascal (Nm-2) = 7.5x10-3 torr

1 torr = 133.3 Pa = 1.316x10-3 atm = 1.333x10-3 bar
1 bar = 1x105 Pa = 750 torr
1 atm = 1.013x105 Pa = 760 torr = 760 mm Hg = 1.013 bar
1 PSI (lbf.in2) = 6.895x103 Pa = 51.71 torr
Fluxo e Escoamento de Gases
O escoamento é provocado por um gradiente na pressão ou
temperatura. Mesmo um pequeno gradiente na pressão faz com que
o gás flua da região de alta para a de baixa pressão.
Um dos aspectos importantes do fluxo de gases é que sua

natureza pode variar consideravelmente, dependendo da pressão e
da geometria da câmara ou da tubulação em que o mesmo está se
movendo.
A pressões altas o livre caminho médio λ é curto, portanto, o

comportamento das moléculas é praticamente regido pelas colisões
com outras moléculas do gás. Em fluxos de gás deste tipo, as
moléculas movem como um jato(figura a). O regime de escoamento
de gases deste tipo são chamados de fluxo viscoso e podem ser:
- tipo laminar → quando as camadas de fluxo forem paralelas,

- ou viscoso turbulento → quando a velocidade do gás exceder
a certos valores. As camadas de fluxo não são mais
paralelas, havendo a formação de bolsões de baixa pressão
entre as camadas.
Representação esquemática das velocidades das moléculas em

um tubo estreito: (a) - em fluxo viscoso e (b) - em fluxo
molecular.
A pressões baixas, os livres caminhos médios podem ser bastante

longos e as colisões das moléculas são quase que exclusivamente
com as paredes da câmara ou do tubo e não entre si.
Os movimentos das moléculas são independentes, ao contrário
do caso de fluxo viscoso, quando há movimento coletivo. Fluxos
deste tipo são chamados de fluxo molecular (figura b).
Em geral, temos :
- um fluxo viscoso quando a dimensão D da câmara de vácuo

ou diâmetro do tubo em que o gás está fluindo for maior do
que o livre caminho médio (D >> λ) e
- regime de escoamento molecular quando (λλ >> D).
As pressões tais que λ ≈ D o escoamento é chamado de regime

intermediário, e a freqüência de colisões molécula-molécula são da
mesma ordem que a freqüência de colisões das moléculas com as
paredes do tubo.
Como uma conseqüência das diferenças de comportamento do

gás de um regime para outro, as condutâncias e correntes
moleculares são diferentes nos três regimes.
Critério para se determinar o regime de escoamento :
- laminar se número de Reynolds Re, Re < 1100; e

- turbulento se Re > 2100.
- O limite entre o escoamento turbulento e laminar é um
número entre 1100 e 2100, que depende entre outros
fatores, da rugosidade interna do tubo.
Definições das Grandezas Fundamentais

Velocidade de Bombeamento e Corrente Molecular do Gás
Velocidade de Bombeamento e Corrente Molecular do Gás
O escoamento se processa na direção indicada pela seta. Seja

P a pressão numa seção transversal da tubulação. Por essa seção
escoa um certo volume ∆V do gás no intervalo de tempo ∆t.
Chamamos de velocidade de bombeamento S, na seção

considerada, a relação:
S = ∆V/∆
∆t (l/s)
A corrente molecular do gás:
Q = P.S (torr.l/s)
logo, a corrente molecular do gás é dada por:
∆V/∆
Q = P.∆ ∆t (torr.l/s)
Admitindo : T = constante; Q pode ser equacionado em função

do número de moléculas ∆N que atravessam a seção do tubo no
intervalo de tempo ∆t. Inicialmente, derivando a equação de estado
de um gás ideal em relação ao tempo temos:
P(dV/dt) + V(dP/dt) = kT(dN/dt)
Se o escoamento se processar em regime estacionário, isto é, P

independente do tempo, teremos dP/dt = 0. Então:
P(dV/dt) = Q = kT(dN/dt)
As bombas de vácuo são geralmente especificados pela
velocidade de bombeamento.
Condutância do Tubo
Condutância do Tubo
Se no tubo mostrado na figura acima existe um fluxo de gás, é

porque há uma diferença de pressão entre dois planos quaisquer A e
B transversais ao tubo. A direção do fluxo é a do plano de pressão
maior para o de menor.
Fazendo uma analogia com o fluxo de corrente elétrica num condutor,

temos a definição da condutância do tubo limitado pelos dois planos
A e B:
CAB = Q/(PA - PB) (l/s)
com a diferença de pressão ∆P = PA - PB análoga a diferença de

potencial elétrico. Como em eletricidade, ao inverso da condutância
dá-se o nome de impedância:
ZAB = (CAB)-1 = (PA - PB)/Q (s/l)
A condutância é geralmente medida em litro/segundo e a

impedância em segundo/litro.
Fisicamente, o conceito de impedância está associado com a
dificuldade (resistência) oferecida pelo tubo à passagem do gás.
É fácil imaginar, por exemplo, que quanto mais fino for um tubo
maior será a dificuldade de passagem do gás e portanto maior a sua
impedância.
Um outro conceito importante está relacionado com a
conservação da corrente molecular: a corrente molecular Q tem o
mesmo valor em qualquer seção de uma tubulação. Essa
afirmação é verdadeira, mesmo que a seção reta do tubo não seja
uniforme. É fácil entender a conservação da corrente, se lembrarmos
que uma variação da mesma ao longo do tubo implicaria num
acúmulo (ou diminuição) do gás em certas regiões, o que causaria
variações de P com o tempo, contrariando a hipótese de escoamento
estacionário.
Enquanto Q é constante, os valores de S e P variam de ponto

para ponto ao longo do comprimento de uma tubulação.
Condutâncias em Série
Os componentes de vácuo também podem ser associados em
série ou em paralelo.
Associação em Série de 2 Tubos
Na figura acima, se C1 e C2 são as condutâncias dos dois tubos

conectados em série.e P1, P2 e P3 são as pressões nos planos das
seções retas 1, 2 e 3, temos:
P1 - P2 = Q/C1 e P2 - P3 = Q/C2
Somando as duas equações:
P1 - P3 = Q[(1/C1) + (1/C2)] = Q/Ctot
onde Ctot é a condutância total da associação :

1/Ctot = 1/C1 + 1/C2
Generalizando para n tubos associados em série:
1/Ctot = 1/C1 + 1/C2 + + 1/Cn
Condutâncias em Paralelo
Associação em Paralelo de Tubos
Se C1 e C2 são as condutâncias dos dois tubos associados em

paralelo e PA e PB são as pressões nos planos A e B, tomando cada
tubo em separado temos:
C1 = Q1/(PA - PB) e C2 = Q2/(PA - PB)
somando, C1 + C2 = (Q1 + Q2)/(PA - PB)
Considerando a associação como um todo, a condutância total

da associação será:
Ctot = Qtot/(PA - PB)
onde,
Qtot é a corrente molecular total (Q1 + Q2)
logo :
Ctot = C1 + C2
Generalizando para n tubos associados em paralelo temos:
Ctot = C1 + C2 + + Cn
Variação da Velocidade de Bombeamento ao Longo da

Tubulação
Variação da Velocidade de Bombeamento ao Longo do Tubo
A velocidade de bombeamento S em um plano qualquer de uma

tubulação pode ser determinada em função da velocidade de
bombeamento noutro plano e da condutância entre os dois planos.
Consideremos um tubo como a mostrada na figura acima. A e B são
dois planos perpendiculares ao eixo do tubo e PA e PB são as
pressões nos planos.
No plano A a velocidade de bombeamento é:
SA = Q/PA ∴ 1/SA = PA/Q
No plano B a velocidade de bombeamento é de:
SB = Q/PB ∴ 1/SB = PB/Q
A subtração das equações acima resulta em:

1/SA - 1/SB = (PA - PB)/Q = 1/CAB
Portanto, SA = (SBCAB)/(SB + CAB) (l/s)
Como CAB/(SB + CAB) ≤ 1, isto implica em SA ≤ SB, ou seja, a

velocidade de bombeamento na região de mais alta pressão é
sempre menor que a velocidade de bombeamento na região de mais
baixa pressão.
Faixas de Pressão
Ambiente de vácuo : várias faixas de pressão.

A divisão é no entanto, bastante flexível, sendo aproximadamente :
baixo(primário ou grosso) vácuo : 0.1 a 760 torr ou 10 a 105 Pa

médio vácuo : 10-4 a 10-1 torr ou 10-2 a 10 Pa
alto vácuo : 10-8 a 10-4 torr ou 10-7 a 10-2 Pa
ultra alto vácuo : < 10-8 torr ou < 10-7 Pa
Aplicações por faixa
- vácuo grosso e médio : CVD, sputtering, plasma etching

- alto vácuo : limpeza da câmara, evaporação, implantação
de íons
- ultra alto vácuo : MBE
Bombas de Vácuo
- Ambiente de vácuo: dividido em várias faixas.

- Não existe bomba capaz de bombear a câmara em toda a
sua extensão, ou seja, da pressão atmosférica para o alto
vácuo ou ultra alto vácuo.
- Há muitas bombas mas cada qual operam efetivamente entre
os níveis de pressão específicos.
- A figura abaixo mostra as faixas de pressão operacional de
uma variedade de bombas de vácuo.
Região de Pressão das Bombas de Vácuo
Para bombear da pressão atmosférica para o alto vácuo, usa-se

inicialmente uma bomba de vácuo primário para a evacuação da
câmara até a região de médio vácuo e então, com a bomba de alto
vácuo se faz o bombeamento até a pressão de alto vácuo.
Basicamente, as bombas de vácuo podem ser classificadas em
duas diferentes categorias:
- bombas de transferência e
- bombas de captura.
No primeiro caso, a bomba simplesmente transfere o gás bombeado

de uma região do sistema de vácuo para outra. Por exemplo, de uma
câmara para um tubo de exaustão que canaliza o gás para fora do
ambiente do laboratório. Nas bombas de captura, as moléculas do
gás por elas bombeadas, ficam presas nas próprias bombas.
Dois fatores de grande importância em bombas de vácuo:

a) a pressão mais baixa que uma bomba pode alcançar,
geralmente chamado de pressão final, e
b) a qualidade do vácuo produzido.
Com relação a este último aspecto, algumas bombas de vácuo, como

as bombas de difusão, podem emitir vapores de óleo para o interior
do sistema de vácuo, o que para algumas aplicações, não podem ser
tolerado.
A seleção ou escolha da bomba de vácuo a ser usada é

definida pelos parâmetros como : pressão desejada; o intervalo de
pressão; a velocidade de bombeamento; e a pressão de exaustão.
a) Pressão desejada: pressão mínima na boca da bomba;

b) Intervalo de pressão: é aquele no qual a bomba pode bombear;
c) Velocidade de bombeamento: não e constante, no entanto, é
função da pressão;
d) Pressão de exaustão: é a pressão através da qual a bomba pode
ser operada, que ocorre de três formas diferentes: 1)
bombeamento a partir da pressão atmosférica, como por exemplo,
a bomba rotativa de palheta; 2) bombeamento a partir de pressões
bem abaixo da pressão atmosférica, como por exemplo, a bomba
difusora, roots e a turbomolecular; 3) imobilização do gás, por
exemplo, a bomba de sorção e a de ionização, que só podem ser
ligadas quando a pressão da câmara estiver bem baixa.
Velocidade de bombeamento de várias bombas em termos da
velocidade máxima de bombeamento Smáx. (1) - bomba rotativa
de palheta de um estágio sem gás ballast; (2) - a mesma, com
gás ballast; (3) - bomba roots; (4) - bomba ejectora; (5) - bomba
difusora; (6) - bomba turbomolecular.
Bombas Mecânicas
As bomba utilizadas para baixo vácuo são de deslocamento

positivo do gás obtido através de movimento mecânico de um piston,
palheta, êmbolo, ou diafragma. Estas bombas envolvem três etapas:
captura de um volume do gás; compressão do volume capturado
e expulsão do gás. A imagem conceitual mais simples deste tipo de
bomba é a bomba de piston. Inicialmente, o movimento do piston
arrasta consigo o gás a ser bombeado para dentro do cilindro através
da válvula. No ciclo seguinte, a válvula se fecha e o gás é
comprimido. Por final, abre-se a segunda válvula e o gás é expelido
para a região de alta pressão. Em geral, as válvulas abrem
automaticamente em resposta a diferença na pressão. A taxa de
compressão das bombas de piston é bastante baixa. Por exemplo, se
a pressão de exaustão for de 1 atm e a taxa de compressão da
bomba de piston de 100:1, a pressão mais baixa que pode ser
alcançada por esta bomba é de 0.01 atm ou 7.6 torr.
a) - Bomba de piston que comprime e expele o gás. B) - Bomba de
diafragma comprimindo e expelindo o gás, devido ao movimento do
eixo fora de centro.
As bombas de piston não são muito utilizados em processos de

microeletrônica.
As bombas mais comuns utilizadas nas regiões de baixo e
médio vácuo são as bombas mecânicas de palhetas rotativas,
mostrada na figura abaixo.
Bombas Rotativas de Palheta

Neste tipo de bomba, um rotor excêntrico com palhetas gira
no interior de uma cavidade também cilíndrica (estator). O rotor é
movimentado por um motor elétrico e seu eixo é paralelo ao eixo de
simetria do estator na parte superior. Ele encosta bem justo no
estator, com uma pequena folga da ordem de 0.001 cm, de forma
para fazer a vedação entre a entrada e a saída da bomba. O rotor
gira na direção que mostra a flecha. Durante o movimento, as
palhetas ficam permanentemente em contato com a superfície
interna do estator, devido as molas que existem entre elas dentro
do canal do rotor, no qual estas estão encaixadas.
O óleo é usado para selar as palhetas e auxiliar na sua
lubrificação. O óleo auxilia também no resfriamento da bomba,
dissipando o calor gerado pela fricção e compressão do gás.
Um dos problemas associados com as bombas do tipo
compressão é a condensação de vapores. Quando o gás é
comprimido, se a pressão parcial de vapor dos gases for maior do
que a pressão de vapor do correspondente liquido na temperatura
do gás, poderá condensar formando gotículas de vapor
condensado. Estas gotículas misturam com o óleo da bomba e
podem causar a corrosão do mesmo. No caso da água por
exemplo, como a pressão de vapor a temperatura ambiente é de 20
torr, se o gás é comprimido por um fator de 104, a água se
condensará se a pressão parcial da água na câmara for maior do
que 2 mtorr. O problema é mais sério quando bombeamos gases
corrosivos condensáveis como o Cl2 e clorosilanas. A formação de
vapores condensáveis pode ser evitado utilizando um pequeno fluxo
de gás inerte, N2 na câmara da bomba(gás ballast). Porém, o uso
do gás ballast limita a pressão final da bomba.
Curvas de velocidade de bombeamento vs. Pressão

das bombas rotativas de um e dois estágios
A figura 14 mostra as curvas de velocidade de bombeamento em função da pressão
para duas bombas rotativas de palhetas com um e dois estágios. O eixo horizontal refere-se a
pressão na entrada da bomba. A linha cheia refere-se a bomba sem o gás ballast e linha
tracejada com o gás ballast. A velocidade de bombeamento é aproximadamente constante
numa ampla faixa de pressão. Note-se que o uso do gás ballast aumenta a pressão final
alcançada pela bomba. O intervalo de pressão mostrado na figura é típico para bombas
rotativas de palhetas.
A curva de velocidade de bombeamento em função da pressão é em geral o primeiro
dado que se examina quando se considera uma bomba para uma dada aplicação. A velocidade
de bombeamento nominal é definida como velocidade correspondente ao máximo da curva.
Para as curvas da figura 14, a velocidade nominal das bombas é de aproximadamente 18 m3/h.
Nas bombas rotativas de palhetas a corrente molecular Q (torr.l/s) é aproximadamente
proporcional a pressão de entrada da bomba. Para aumentar este parâmetro temos duas
alternativas: usar uma bomba de capacidade maior ou usar uma segunda bomba entre a
câmara e a bomba rotativa. Em muitos casos a segunda opção é a escolha mais econômica. A
bomba projetada para este propósito é a bomba Roots.
Figura 15 : Ilustração do principio de funcionamento da bomba rotativa Roots

Figura 16 : Taxa de Compressão vs. pressão de entrada da bomba Roots
As bombas Roots são bombas de transferência com dois rotores em forma de 8,

paralelos que giram sincronamente em sentidos opostos dentro de um estator, conforme
mostrado na figura 15. Durante o movimento, um pequeno espaçamento constante menor que
0.1 mm é mantido em relação a cada um dos rotores e a superfície do estator. Como não há
contato (selagem mecânica entre as superfícies), a taxa de compressão destas bombas é baixa
sendo dependente da pressão, geralmente da ordem de 30:1, como mostra a figura 16. Mas
como os rotores podem girar em altas velocidades (3000 - 3500 rpm) sem produção de calor
devido ao atrito, favorece a produção de rápidos deslocamentos de gás, ou seja, altas
velocidades de bombeamento para bombas de dimensões relativamente compactas. Como a
Roots comprime o gás e compressão produz calor, há o aquecimento dos rotores e estator. Se
este calor for excessivo, pode ocorrer, devido a expansão térmica, contato entre os rotores,
danificando a bomba. Devido a isso, as bombas Roots são usualmente operadas em série com
as bombas rotativas que tenham aproximadamente 1/10 da velocidade das Roots.
Bombas Difusoras
As bombas para a região de alto vácuo utilizadas nos processos de fabricação de

microeletrônica pertencem a duas categorias: as bombas que bombeam o gás por
transferência de momentum para as moléculas gasosas e as bombas por aprisionamento das
moléculas gasosas. Dentre estes, as bombas da primeira categoria têm sido preferidos para o
bombeamento de gases corrosivos e/ou tóxicos, ou quando bombeamos elevados fluxos de
gases. Enquanto que os de aprisionamento são empregados para o bombeamento de fluxos
pequenos de gases inertes ou quando bombeamos a câmara para o pré-processamento. Os
dois tipos de bombas mais populares de transferência de momentum, são as bombas de
difusão e as bombas turbomoleculares.
.
Figura 17 : Diagrama esquemático do princípio de funcionamento da bomba difusora
As bombas difusoras são simples e robustas

A figura 17 ilustra o principio de funcionamento de uma bomba difusora. Um aquecedor
elétrico ajustado na base do corpo da bomba, aquece o fluído (óleo) a uma temperatura tal que
ocorra a formação de vapor. O vapor de óleo sobe pelo tubo de vapor e é ejetado através de
uma abertura anular estreita no topo do tubo, em direção à parte inferior da bomba. Devido a
uma diferença de pressão relativamente grande entre as regiões interna e externa do tubo, o
jato de vapor é ejetado a uma velocidade muito alta (supersônica). Estes vapores colidem com
as paredes refrigeradas da bomba, que condensam e escorrem de volta para o reservatório de
fluído. Os gases são bombeados pela transferência de momentum entre o jato de vapor e as
moléculas do gás, mas estas também podem ser transportadas diluídas no vapor. Como as
moléculas do fluído tem peso elevado, elas transferem eficientemente momentum às moléculas
do gás a ser bombeado, impulsionando-as para a parte de baixo, onde existe a saída
conectada a uma bomba de apoio. Como em outros tipos de bombas, as bombas de difusão,
necessitam de uma bomba de apoio para operar, geralmente uma bomba rotativa de palhetas.
As bombas difusoras possibilitam obter taxas de compressão da ordem de 108. Estas
bombas têm uma velocidade de bombeamento bastante elevada se a pressão de entrada
estiver em regime de fluxo molecular.
Figura 17 : Bomba difusora de múltiplo estágio com armadilha(trap) na parte superior
A grande maioria das bombas de difusão empregadas tem várias aberturas de ejeção
de fluído e são chamadas de bombas multiestágio. A figura 17 ilustra uma bomba com três
estágios(ejetores) e alguns acessórios. A câmara a ser bombeada é conectada no flange
superior e a bomba de apoio é acoplada no flange inferior(foreline). Um problema inerente as
bombas de difusoras é a perda de fluído cujo vapor se difunde para fora da bomba. A perda
através do tubo de saída pode ser diminuída usando série de placas refrigeradas(baffle), que
re-condensam o fluído, devolvendo-o ao reservatório. A perda através do topo da bomba pode
ter conseqüências mais sérias uma vez que o vapor de óleo pode migrar para o sistema de
vácuo(backstream), contaminando a câmara de vácuo e o processo de fabricação. Este
problema pode ser evitado em grande parte pela utilização de um dispositivo chamado de
"armadilhas" (traps), com superfícies frias muito eficientes para reter o vapor de fluído. A
primeira dessas armadilhas(baffle) é projetada de tal forma que as moléculas de gás ou vapor
não atravesse sem colidir pelo menos uma vez com a superfície da placa. As moléculas de
vapor que cruzam esta armadilha, terão chance de serem capturadas na segunda
armadilha(cold trap) resfriada à baixa temperatura, com nitrogênio líquido.
Bombas Turbomoleculares
A bomba turbomolecular é uma bomba do tipo compressão que funciona de forma

similar a bomba difusora. A diferença é de que ao em vez da transferência de momentum por
colisões com jato de vapor ejetado a alta velocidade, no caso da bomba turbomolecular, o
momentum é transferido por impacto das moléculas com as palhetas que giram em alta
velocidade. Uma bomba turbomolecular moderna, conforme mostrada na figura 18a, apresenta
uma estrutura semelhante a uma turbina de avião a jato. Vários sistemas de palhetas são
presos a um mesmo eixo impulsionado por um motor de alta rotação (rotor). Este sistema
movimenta a uma velocidade extremamente alta, maior do que 20 000 rpm. Um outro sistema
de palhetas está preso à carcaça da bomba (estator). O espaçamento entre o estator(palhetas
fixas) e rotor(palhetas móveis) é da ordem de 1 mm.
Figura 18a : Ilustração de uma bomba turbo molecular - Corte longitudinal.
As bombas turbomoleculares sempre necessitam de uma bomba de apoio, geralmente

uma bomba rotativa de palhetas, que é conectado no lado da alta pressão, visto que a pressão
de saída deve ser mantida a baixa pressão. Como a transferência de momentum depende da
massa da molécula gasosa, a taxa de compressão também depende do gás a ser bombeado.
A taxa de compressão das bombas turbomoleculares podem chegar a 109. A figura 18b mostra
o comportamento da velocidade de bombeamento e da taxa de compressão de uma bomba
turbomolecular típica, em função da pressão de entrada, para vários gases. Uma bomba típica
que tenha taxa de compressão de 109 para N2, terá uma taxa de compressão de 103 para H2.
Figura 18b : Velocidade de bombeamento e taxa de compressão de uma bomba
turbomolecular típica em função da pressão de entrada
Medidores de Pressão
Região da tecnologia de vácuo: estende a cerca de 19 ordens
de grandezas abaixo da pressão atmosférica, isto é,
aproximadamente 10-16 torr.
Não existe medidores para medir intervalos tão grandes.
Na prática, existem vários medidores para diferentes regiões.
Conforme mostra a figura abaixo, cada tipo de medidor é sensível a
variação de pressão numa região específica.
Região de pressão dos medidores de vácuo
Quando vamos escolher um medidor para um determinado

propósito devemos levar em consideração:
- a região de pressão para o qual o medidor é desejado;
- se queremos medir a pressão total ou parcial;
- se a leitura do medidor pode ser dependente do tipo de gás ou
não;
- a precisão da medida desejada e tipo de montagem.
Medidores Bordon
Medidor Bordon
O medidor Bordon consiste basicamente de um tubo flexível

recurvado. Uma das extremidades do tubo é ligada ao sistema de
vácuo e a outra é selada. Quando há uma mudança de pressão no
interior do tubo, a sua curvatura se modifica, o que causa uma
mudança da indicação do ponteiro.
Medidor de Diafragma
Principio: a pressão causa uma deformação no diafragma.
O movimento de deformação do diafragma, desloca o ponteiro que
se move sobre uma escala calibrada.
As escalas dos medidores Bordon e Diafragma independem do gás.
São calibrados nos intervalos de 0 - 25; 0 - 50; 0 - 125 e 0 - 1000
mbar. Precisão : ±5%.
Medidores de Membrana Capacitiva - Baratron
Medidor de Membrana Capacitiva (Barocel)

Um medidor de membrana consiste basicamente de uma
placa sensora (um lado de um capacitor plano) isolada do meio por
uma membrana sensível.
A variação de pressão exercida pelo meio na membrana,
provoca uma deflexão desta em relação à placa sensora.
Se mantermos o dielétrico constante, teremos uma variação
da capacitância proporcional à pressão exercida sobre a membrana.
O circuito eletrônico básico usado para a medida da variação
da capacitância, é um oscilador "LC" onde um dos capacitores é o
próprio elemento sensor. Assim, pela variação da capacitância
deste, teremos uma variação da freqüência do oscilador, que é
convertida em tensão.
O medidor mede desde a pressão atmosférica até 10-6 mbar,

com a precisão de 0.05 - 3 %.
Vantagens: robustez, vida útil longa, maior sensibilidade,

maior faixa de operação, e pode ser utilizado em temperaturas
elevadas e em ambientes altamente corrosivos.
Medidor de Condutividade Térmica (Pirani)

O principio de funcionamento de um medidor de vácuo tipo
Pirani é o da condutividade térmica dos gases.
Um filamento é aquecido por uma corrente elétrica na
atmosfera do gás cuja pressão se quer medir. Devido a presença do
gás, o filamento irá dissipar energia térmica por condução. A
dissipação será tanto maior quanto maior for a pressão.
Consequentemente, a temperatura do filamento é uma função da
pressão (∆T α P), decrescendo monotonicamente com a mesma.
a) circuito para o medidor Pirani; b) cabeça do medidor; (1)

filamento; (2) suporte do filamento; (3) capa (envelope)
O sensor de um medidor Pirani consiste de um tubo contendo
o filamento e se acopla ao sistema de vácuo.
No esquema do circuito elétrico de medição associado ao

sensor, o filamento Rf constitui um dos braços da ponte de
Wheatstone. Os outros braços são R2, R3 e R4.
R2 é um resistor idêntico a Rf encapsulado a vácuo dentro de

um tubo de vidro. Esse tubo é colocado em posição adjacente a Rf
de modo a compensar flutuações de voltagem na ponte devida as
variações de temperatura na região onde se instala o sensor. R3 e
R4 são resistores variáveis.
Uma maneira de se medir Rf (e consequentemente determinar

P, quando se conhece a curva de calibração), é ajustar os valores
de R3 e R4 de modo a zerar a corrente do galvanômetro G. Nesse
caso:
Rf = R2 x R3/R4
Como a condutividade térmica varia conforme o gás, implica

em curvas de calibração distintas para diferentes gases.
Quanto menor for a condutividade térmica de um gás, menor

será a temperatura do filamento para um mesmo valor de P.
De um modo geral a escala de um medidor Pirani é calibrada

para nitrogênio. A curva de calibração de um medidor Pirani não é
PxT, mas P em função da resistência elétrica R do filamento.
Esses dois gráficos são na realidade equivalentes, uma vez

que a resistência elétrica de um condutor é uma função da sua
temperatura.
Componentes e Acessórios de Sistemas de Vácuo
Armadilhas(traps)
Armadilha de nitrogênio líquido. (1) - nitrogênio líquido; (2)

- local de gradiente térmico; (3) - anteparo(baffle) refrigerado
a água
Seção transversal de uma armadilha de nitrogênio (trap)

Válvulas
Válvula de Isolação tipo fole
Válvula tipo borboleta (1/4 de volta)
Válvula agulha para controle de entrada de gás na câmara

Flanges, Anéis de Vedação, Selagem e Ligação de componentes
Componentes diversos de vácuo
Dois tipos de selagem com o'ring para vácuo médio e flange

Conflat para selagem de sistemas auto vácuo
O'rings de viton - usado para vedação até alto vácuo. P > 10-7 torr
apresenta vazamentos.
Flange "conflat" com anel de Cu e CuAg, usado para alto e ultra alto
vácuo.
Ligação de duas componentes tubular e grampo tipo

dobradiça em vários estágios de funcionamento
Projeto de Processos e Dispositivos
Jacobus W. Swart, Hugo R. Jimenez Grados e Paula C. S. Dutra
Ajustar os processos de fabricação de dispositivos e de circuitos integrados

de forma empírica por tentativa e erro custa muito dinheiro e demora muito tempo.
Para evitar este custo e desperdício de tempo de experiências, foram
desenvolvidos programas de simulação de processos e de dispositivos. Um
programa de simulação de processo permite obter a estrutura física do
dispositivos em função dos parâmetros das etapas de processo, tais como
temperaturas, tempos e ambientes dos tratamentos térmicos, deposição de filmes
finos e fotogravações, etc. Uma vez obtido a estrutura do dispositivo devemos
analisar o desempenho do mesmo. Isto pode ser obtido por meio de um simulador
de dispositivos. Caso o desempenho não for o desejado, altera se o processo de
fabricação e conseqüentemente a estrutura do dispositivo até se obter o
desempenho adequado do mesmo.
Existem vários produtos de programas de simuladores disponíveis no
mercado. No CCS usamos os programas, desenvolvidos na Universidade de
Stanford, USA. O programa de simulação de processo é o SUPREM (versão
IV.GS) e o programa de simulação de dispositivo chama-se PISCES (versão
2ET). A Fig. 1 ilustra uma seqüência de simulações, indo até o nível de circuito,
onde um programa de pós-processamento extrai os parâmetros SPICE das
curvas de desempenho do dispositivos obtido pelo PISCES para em seguida
realizar a simulação SPICE do circuito. Isto tudo sem fabricar os dispositivos e o
circuito.
Fig. 1 Seqüência de simulações de processo, dispositivo e circuito.
1
A rede
Simuladores de processos e dispositivos tratam a seção da estrutura de um
dispositivo como uma rede de pontos. Em cada ponto, as equações são
resolvidas para a grandeza em interesse (concentração de dopantes, potencial
elétrico ou densidade de corrente). Em simuladores unidimensionais, o
espaçamento da rede é especificado apenas na direção vertical (perpendicular à
superfície do silício. Em simuladores bidimensionais, o espaçamento é
especificado tanto na direção vertical como lateral.
Regiões em que o parâmetro que está sendo simulado varia rapidamente com a
distância requer um espaçamento menor (um grande número de cálculos devem
ser feitos numa pequena distância). Em regiões em que o parâmetro muda mais
lentamente o espaçamento pode ser maior sem comprometer a precisão e com
um menor tempo de computação.
Geralmente a região imediatamente abaixo da superfície do silício é onde a
concentração de dopante muda rapidamente, portanto uma rede mais apertada é
necessária para alta resolução.
SUPREM:
Este programa baseia-se nas equações dos modelos das etapas de

processos, tais como de oxidação, difusão, implantação de íons, deposição de
filmes finos, litografia e corrosão. Estas equações são resolvidos tendo como
base os parâmetros de cada etapa de processo, tais como temperatura, tempo,
ambiente, tipo de dopante, etc. A versão SUPREM IV.GS é do tipo bidimensional,
obtendo-se uma descrição física do dispositivo por uma secção de corte do
mesmo. A Fig. 2 mostra um diagrama em blocos esquemático das operações do
programa. As Figuras 3 e 4 mostram exemplos de perfis de dopagem em regiões
de fonte/dreno de transístor MOS.
Fig. 2 Diagrama em blocos das operações do programa SUPREM
2
Fig. 3 Perfis de dopagem unidimensional e bidimensional de região de
fonte/dreno com dopagem de As e P (estrutura LDD).
Fig. 4 Perfil de dopagem bidimensional de região de fonte/dreno, com

inclusão da dopagem sob região de campo.
Segue um exemplo de arquivos de entrada para simulação unidimensional

de bidimensional de transístor nMOS com porta de Si-poli tipo n+, por SUPREM
IV.GS. Os resultados destas simulações são apresentados nas figuras 5 e 6.
Arquivo de entrada para simulação unidimensional de canal:

option quiet
mode one.dim
#
3
phos poly /gas Trn.0=0.0
bor poly /gas Trn.0=0.0
phos oxide /gas Trn.0=0.0
bor oxide /gas Trn.0=0.0
#the vertical definition
line x loc=0.0 tag=top spacing=0.01
line x loc=0.1 spacing=0.01
line x loc=3.0 tag=bot
#the silicon wafer
region silicon xlo=top xhi=bot
#set up the exposed surfaces
bound exposed xlo=top xhi=top
bound backside xlo=bot xhi=bot
#calculate the mesh
init boron conc=2.50e14
#35 the pad oxide
deposit oxide thick=0.030
#36 the uniform boron implant
implant boron dose=1.2e12 energy=30 pearson
#37 oxide etching
etch oxide all
#38 anneal of implant (boron) gate oxidation
diffuse time=5 temp=950 nitrogen
diffuse time=60 temp=950 dry
#39 deposit the poly
deposit poly thick=0.500 div=10 phos con=1.0e19
#40 anneal phos diffuse in poly
#42 anneal Si poly
#save: outfile
struct outf=poly.str
#49 the uniform phos implant (drain/source)
implant phos dose=2e15 energy=30 pearson
#49 the uniform arsenic implant (drain/source)
implant arsenic dose=7.5e15 energy=30 pearson
# 52 anneal of implant (phos+ars) drain/source
#54 phos-ars anneal (drain/source)
struct outf=imp4.str
##plot the final profile of gate (unidim. program) -1Dim
select z=log10(phos)
plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0
4
select z=log10(boron)
plot.1d x.max=2.0 cle=f axi=f
select z=log10(abs(doping))
plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0
end
O perfil de dopagem de canal resultante desta simulação está mostrado na

figura 5
Fig. 5 Perfil de dopagem de canal obtido por simulação SUPREM.
Arquivo de entrada para simulação bidimensional de fonte/dreno e

canal:
set echo
cpu log
phos poly /gas Trn.0=0.0
5
bor poly /gas Trn.0=0.0
phos oxide /gas Trn.0=0.0
bor oxide /gas Trn.0=0.0
#This line x was modified to get the full device/2
#the vertical definition
line x loc=0.0 tag=lft spacing=0.25
line x loc=2.0 tag=rht spacing=0.25
#the horizontal definition
line y loc=0.0 tag=top spacing=0.01
line y loc=0.1 spacing=0.01
line y loc=1.0 tag=bot
#the silicon wafer
region silicon xlo=lft xhi=rht ylo=top yhi=bot
#set up the exposed surfaces
bound exposed xlo=lft xhi=rht ylo=top yhi=top
bound backside xlo=lft xhi=rht ylo=bot yhi=bot
#calculate the mesh
init boron conc=2.50e14
#35 the pad oxide
#36 the uniform boron implant
implant boron dose=1.2e12 energy=30 pearson
#37 oxide etching
etch oxide all
#38 anneal of implant (boron) gate oxidation
#39 deposit the poly
deposit poly thick=0.500 div=10 phos con=1.0e19
#40 anneal phos diffuse in poly
#42 anneal Si poly
#43 etch the poly away
etch poly right p1.x=1.05 p1.y=-0.020 p2.x=0.95 p2.y=-0.55
#save: outfile
struct outf=poly.str
#49 the uniform phos implant (drain/source)
implant phos dose=2e15 energy=30 pearson
#49 the uniform arsenic implant (drain/source)
implant arsenic dose=7.5e15 energy=50 pearson
6
#52 anneal of implant (phos+ars) drain/source
#54 phos-ars anneal (drain/source)
struct outf=imp4.str
# plot the total profile (drain) -2Dim.
select z=log10(abs(phos+ars))
plot.2d bound fill y.max=1.0
foreach v (15.0 to 21.0 step 0.5)
contour val=v
end
O perfil bidimensional de dopagem resultante desta simulação está

mostrado na figura 6.
Fig. 6. Perfil bidimensional de dopagem do transistor MOS.
7
PISCES:
Programas como PSICES e outros tomam a descrição física do dispositivo

e realizam uma simulação elétrica do mesmo, calculando as distribuições de
potencial elétrico, campo elétrico, densidade de portadores, densidade de
corrente elétrico e corrente total em cada terminal do dispositivo, tendo como
condições de contorno as tensões aplicados nos mesmos. Estes resultados
oferecem as curvas de corrente versus tensões aplicadas (curvas características),
anomalias e limitações de desempenho, detalhes de funcionamento interno do
dispositivo (não visível por medidas elétricas). O programa baseia-se na solução
bidimensional da equação de Poisson e da equação de continuidade de
portadores, tendo em vista a estrutura física e as tensões aplicadas aos terminais,
como ilustra o diagrama de blocos da figura 7. A figura 8 mostra a distribuição
bidimensional de potencial elétrico de um dado transistor MOS.
Fig. 7 Diagrama de blocos dos cálculos PISCES a) por método simultâneo

e b) por método iterativo.
8
Fig. 8 Distribuição de potencial elétrico em um dado transistor MOS, obtido
por simulação PISCES.
Exemplo de Simulação PISCES:

Segue um exemplo de simulação realizado, tendo um transistor nMOS com
as seguintes características físicas: L=2µm, XJ=0.5µm, TOX=35nm, um perfil de
ajuste de VT raso com NA de superfície de 8 x 1016 cm-3, porta de Si-poli tipo n+.
O arquivo de entrada PISCES é como segue:
Title Short Channel (L=2.0 um) MOSFET with doping for ajust of VT
$ Name: Hugo R. Jimenez Grados
$ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um
$ O L efetivo 'e menor pelo efeito de difusão lateral.
$ * * * A : define rectangular grid * * *
mesh rectangular nx=38 ny=23 outf=nmeshb.msh
x.m n=1 l=0 r=1
x.m n=4 l=0.50 r=.7
x.m n=8 l=0.70 r=.75
x.m n=15 l=1.0 r=1.0
x.m n=17 l=1.2 r=1.0
x.m n=24 l=1.8 r=1.0
x.m n=26 l=2.0 r=1.0
x.m n=31 l=2.30 r=.8
x.m n=35 l=2.50 r=1.33
x.m n=38 l=3.00 r=1.40
y.m n=1 l=-.035 r=1
y.m n=4 l=0 r=1
y.m n=9 l=0.10 r=1.25
y.m n=14 l=0.40 r=1.15
y.m n=16 l=0.50 r=1.15
y.m n=23 l=2.0 r=1.25
$ * * * eliminate
elim ix.lo=13 ix.hi=26 iy.lo=20 iy.hi=23 y.dir
9
$ * * * distort * * *
spread left w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3
+ gr2=.5 mid=13 y.mid=0.35
spr righ w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3
+ gr2=.5 mid=10 y.mid=0.3
$ * * * regions
region num=1 ix.l=1 ix.h=38 iy.l=1 iy.h=4 oxide
region num=2 ix.l=1 ix.h=38 iy.l=4 iy.h=23 silicon
$ * * * electrodes
elec num=1 ix.l=4 ix.h=35 iy.l=1 iy.h=1
$ * * * doping and fixed charge
dop reg=2 unif conc=2.5e14 p.type
DOP GAUSS CONC=8.0E16 P.TYPE
+ JUNC=0.75 y.top=0 y.bot=0 char=0.1
dop reg=2 n.type gaussian x.right=.90 ratio.lateral=.8
+ conc=1e20 junction=.5
dop reg=2 n.type gaussian x.left=2.1 ratio.lateral=.8
+ conc=1e20 junction=.5
$....Plot grid
options plotdev=xterm
$options plotdev=lw plotfile=grid.ps
$plot.2d grid no.top bound pause
$plot.2d no.top bound junction pause
$contour doping abs log min=15 max=20 del=0.5
$plot.2d junction no.top bound pause
$contour poten ncont=5
$$ Perfil do doping in y=0
$plot.1d dop log abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$$Perfil vertical em x=0.2 (Source)
$plot.1d dop log abs a.x=0.2 b.x=0.2 a.y=0 b.y=2 pause
$$ Perfil vertical em x=1.5 (gate)
plot.1d dop log abs a.x=1.5 b.x=1.5 a.y=0 b.y=2 pause
$$Perfil vertical em x=2.8 (drain)
$plot.1d dop log abs a.x=2.8 b.x=2.8 a.y=0 b.y=2 pause
end
Title Long Channel MOS (2.0 um channel) with doping for ajust of VT=0.8 v
$$ Name: Hugo R. Jimenez Grados
$ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um
$ * * * define rectangular grid
$ date from program grid.p2 : file nmeshb.msh
mesh inf=nmeshb.msh
$ * * * Symbolic Factorization (Gummel) and Parameters
10
symb gummel carr=1 electrons
method iccg damped
$ * * * Materials/Contacts
mater num=2 g.surf=0.75
contact num=1 n.poly
$ * * * Models
models conmob temp=300 fldmob print
$ * * * Solve Initial Bias Point; Save in nbiasbinit
solve initial outfile=nbiasbinit.slv
$ * * * Switch to Newton Method
symb newton carriers=1 electrons
method autonr
$ * * solve for gate characteristics * *
$ * * Solve for Vds = 1.0 volts; Save in nbiasb15a
$ solve v4=2.0 outf=nbiasb15a.slv
$ * * Setup I-V Log File
$log outf=nIVb15.log
$ * * Step Vgs from 0 to 1.0 volts (vds=1.0 volts)
$ solve v1=0.0 vstep=0.1 nsteps=10 electrode
$ * * solve for drain characteristics * *
$ * * Solve for Vgs = 1.0 volts; Save in ivds
$solve v1=1.0
$log outf=ivds.log
$ * * Step Vds from 0 to 5.0 volts (vgs=0.0 volts)
$solve v4=0.0 vstep=0.1 nstep=50 elect=4
$ * * solve for n , for poten and for Efield
solve v4=5.0 v1=0.0 v3=0 v2=0 outf=nbias.slv
options plotdev=xterm
$options plotdev=lw plotfile=JELECT.ps
$* * Plot Id vs Vgs (Log and Linear Scales)
$plot.1d x.axis=v1 y.axis=i4 pause
$plot.1d x.axis=v1 y.axis=i4 log points pause
$* * Plot Id vs Vds (Log and Linear Scales)
$plot.1d x.axis=v4 y.axis=i4 log points pause
$plot.1d x.axis=v4 y.axis=i4 pause
$ * * *Perfil do potential in y=0
plot.1d poten abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * * Perfil do potential in y=1.0
$plot.1d poten abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause
$ * * Perfil do potential bidimen
plot.2d no.top bound junction pause
contour poten min=0.0 max=7 del=0.5 pause
$ * * electron concentration in y=0
plot.1d electron log abs a.x=0 a.y=0 b.x=3 b.y=0
+ min=0 max=20 spline nspl=300 points pause
$ * * electron concentration in y=1.0
$plot.1d electron log abs a.x=0 a.y=1.0 b.x=3 b.y=1.0
$+ min=0 max=20 spline nspl=300 points pause
$ * * electron concentration - bidimen
11
plot.2d no.top bound junction pause
contour electron log min=10 max=20 del=1.0 pause
$ * * Electric field in y=0
$plot.1d E.field abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * Electric field in y=1
$plot.1d E.field abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause
$ * * Electric field - bidimen
$contour E.field log min=0 max=20 del=2.0 pause
$ * * *current densities in y=0
$plot.1d J.Electr abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * current densities - bidimen
$contour J.Electr log min=2 max=10 del=0.5 pause
end
A figura 9 apresenta curvas de corrente de dreno versus tensão de porta,

para VDS=2V e VBS=0. Observa-se uma corrente muito grande na região sublimiar
e de comportamento não exponencial, como seria esperado em transistor com
boa operação. Este comportamento é atribuído ao efeito punchtrough, que
representa uma corrente pelo substrato em região abaixo da superfície. Este
fenômeno é detalhado pelas distribuição do potencial elétrico, da concentração de
elétrons e de densidade de corrente, mostrando um caminho de corrente de
elétrons abaixo da superfície, mostrados nas figuras 10 a 12 respectivamente.
Fig. 9 Curva de IDS x VGS para VDS=2V em escala: a) linear e b) logarítmica
12
Fig. 10 Distribuição de potencial elétrico.
Fig. 11 Distribuição da densidade de elétrons (limite inferior = 10 10 cm-3).
Fig. 12 Distribuição da densidade de corrente de elétrons
A anomalia apresentada pelo transistor deve ser corrigida pelo aumento

da concentração da dopagem de substrato na região abaixo do canal. Este
exemplo mostra o potencial desta ferramenta de CAD para projeto de
processo/dispositivo.
13
Microssistemas Integrados (MEMS)
Renato P. Ribas
Instituto de Informática – UFRGS
E-mail: rpribas@inf.ufrgs.br
O crescente interesse de pesquisadores e industriais sobre os microssistemas, nesses últimos

anos, é facilmente justificado pelos inúmeros dispositivos e aplicações potenciais nas mais
diversas áreas emergentes de telecomunicações, automobilística, médica e biomédica. O
desenvolvimento de técnicas de fabricação de micro-estruturas suspensas têm motivado a
construção de sensores e atuadores miniaturizados, muitas vezes fabricados sobre pastilhas
de circuitos integrados. Dessa forma, torna-se possível a obtenção de microssistemas
monolíticos, onde partes não-eletrônicas (sensores e atuadores), interface analógica e
controle digital são construídas no mesmo chip. O interesse nessa nova área de
desenvolvimento é o mesmo que motivou a evolução dos CIs digitais nas últimas décadas, ou
seja, redução de tamanho (peso), melhor desempenho, menor consumo, maior flexibilidade de
projeto, além dos menores custos de fabricação para grande escala de produção. Neste
capítulo será apresentada de forma simples, clara e ordenada uma visão geral sobre as
técnicas de fabricação de microssistemas e sobre alguns dispositivos promissores associados
a esta nova linha de desenvolvimento tecnológico, além de uma breve discussão sobre
modelagem e ferramentas de CAD para MEMS.
1. Introdução
Após o sucesso dos circuitos integrados (CIs) digitais na década de 80, com a
extraordinária evolução da capacidade de integração, confiabilidade e desempenho, tudo isso
associado à redução dos custos de fabricação, a década de 90 foi marcada principalmente pelo
interesse nos microssistemas e nas micro-máquinas. O avanço nos processos de fabricação de
CIs permite hoje a construção de micro-estruturas mecânicas (suspensas), móveis ou não, que
podem ser exploradas como sensores e/ou atuadores em sistemas miniaturizados. Certamente
inúmeras são as áreas de interesse e aplicações potenciais para essas micro-estruturas. A
indústria automobilística, as telecomunicações, os sistemas médicos e biomédicos representam
o mercado principal, embora as áreas de instrumentação, controle de processos, aeronáutica e
certamente a automação industrial vêem nesses micro-mecanismos mecânicos uma forma de
desenvolver sensores e atuadores para aplicações antes limitadas pelo tamanho dos
dispositivos. O mercado mundial de microssistemas, representava 12 bilhões de dólares e 1,3
bilhões de unidades em 1996, e deverá passar para 34 bilhões de dólares e 5,4 bilhões de
unidades até o ano 2002. Hoje o crescimento dos mercados de sensores de pressão e
acelerômetros (1 eixo) é de 18% e 15%, respectivamente.
Embora os microssistemas não sejam realmente novos (sensores de pressão

miniaturizados datam da década de 60), a nomenclatura utilizada ainda não está padronizada.
O termo ´micro-máquinas´ (micromachines) é muito usado na Ásia, enquanto que os
europeus preferem o termo ´microssistemas´ (microsystems). Nos EUA a sigla ´MEMS´
(Micro-Electro-Mechanical Systems) permanece o termo dominante para referenciar não
apenas dispositivos eletro-mecânicos mas também estruturas micro-usinadas de forma geral. O
termo ´MOEMS´ (Micro-Opto-Electro-Mechanical Systems) pode também ser encontrado
quando componentes óticos estão envolvidos. Talvez o termo mais abrangente seja
´MST´(Microsystems Technology), embora ainda pouco encontrado. O termo
´micromachining´, por sua vez, refere-se às técnicas ou ao processo de micro-usinagem
propriamente dito.
Os microssistemas poderiam ser definidos como sistemas miniaturizados compostos

por três blocos fundamentais, ilustrados na Figura 1: o bloco de comunicação com o meio
exterior que age como sensor e/ou atuador; o bloco de interface analógica para
aquisição/transmissão e amplificação dos sinais dos sensores/atuadores; e o bloco de controle
e tratamento numérico.
Microssistema
Ambiente Sensores Amplificadores Controle Digital

Externo Atuadores A/D - D/A DSP
Bloco não-eletrônico Interface analógica Tratamento digital
Figura 1: Blocos funcionais dos microssistemas integrados.
O principal esforço mundial hoje está na miniaturização e na integração dos sensores e

atuadores, uma vez que o desenvolvimento dos circuitos eletrônicos, tanto digitais quanto
analógicos, apresentam-se bastante avançados. Além disso, o microssistema final pode ser
implementado de forma híbrida ou monolítica. Híbrida quando este é composto por mais de
um chip, geralmente quando a eletrônica é separada das estruturas micro-usinadas
(mecânicas). Monolítica no caso da integração do sistema completo dentro de um único chip.
A possibilidade de fazer algo monolítico é geralmente preferencial devido à redução dos
problemas de interface entre os chips (confiabilidade e desempenho) e aumento do rendimento
de fabricação em grande escala de produção.
Por fim, assim como ocorre nos CIs eletrônicos, o silício é o material mais usado para a
construção dos microssistemas integrados principalmente pelo seu custo e pelo avançado
estado de desenvolvimento das tecnologias disponíveis [PET82]. Por outro lado, materiais
alternativos como o AsGa, InP e o quartz têm sido considerados para aplicações onde o silício
não se apresenta apropriado (opto-eletrônica, piezoeletricidade, altas temperaturas,...)
[HJO94][LEC98].
2. Processos de Fabricação
Portanto, o grande desafio consiste em fabricar micro-sensores e micro-atuadores sobre
um substrato antes utilizado apenas para a construção de componentes eletrônicos
(transistores, diodos, resistores,...). Estes dispositivos têm sido construídos principalmente
através do uso de micro-estruturas suspensas ou micro-usinadas. As estruturas comumente
3
encontradas são pontes, vigas e membranas, embora outras geometrias podem também ser
realizadas para as mais diversas aplicações.
É possível dividir as técnicas de fabricação de micro-estruturas em dois grandes

grupos: processos específicos para microssistemas e processos compatíveis com a
microeletrônica. Os processos específicos para a construção de microssistemas, como por
exemplo o LIGA e o SCREAM, geralmente comprometem a integração da eletrônica e, por
consequencia, apenas microssistemas híbridos podem ser realizados [EHR88][SHA94]. As
técnicas compatíveis com os processos de fabricação de circuitos integrados (microeletrônica),
por sua vez, poderiam ainda ser classificadas segundo as regiões ou camadas que são
removidas (corroídas) para a liberação das estruturas suspensas, conforme visto na Figura 2 :
• remoção do substrato pela face anterior ou frontal (front-side bulk micromachining);

• remoção do substrato pelo face posterior (back-side bulk micromachining); e
• remoção de camadas sacrificiais da superfície do substrato (surface micromachining).
A construção de tais estruturas é geralmente feita após a fabricação dos circuitos

eletrônicos devido à complexidade dos processos de microeletrônica, enquanto que muitas
vezes uma simples etapa de corrosão é suficiente para a liberação das estruturas suspensas. Os
termos ´gravação´, átaque´ e úsinagem´ serão utilizados aqui indistintamente para se referir
ao ato ou etapa de corrosão do material (etching).
Back-Side Bulk Front-Side Bulk Surface

Micromachining Micromachining Micromachining
etching
etching etching
substrato
etching
Figura 2: Formas básicas de micro-usinagem para a construção de estruturas suspensas.
2.1. Usinagem em Volume (Bulk Micromachining)

Micro-estruturas suspensas são facilmente construídas a partir da corrosão da face
anterior e/ou posterior do substrato (micro-usinagem em volume), front- e back-side etching,
respectivamente. As diferenças entre essas duas técnicas de micro-usinagem são bastante
acentuadas tanto no processo de fabricação quanto no tipo de estrutura desejada.
4
No caso da usinagem pela face anterior, a suspensão da estrutura deve-se
principalmente ao processo de corrosão lateral (underetching). Neste caso o alinhamento da
máscara para a etapa de gravação é muito simples (convencional dos processos de
microeletrônica), permitindo a obtenção de estruturas menores e refinadas. A geometria da
estrutura é determinada pelo posicionamento das aberturas na máscara previstas para a
corrosão do substrato.
Um exemplo desta técnica consiste em preparar a exposição da superfície do substrato

durante a fabricação do circuito integrado através da superposição de vias, contatos e aberturas
na passivação (camadas convencionais de um processo de microeletrônica). Após a conclusão
do CI os chips são então expostos a uma solução química que ataca o material do substrato
sem atacar de forma significativa as camadas presentes na superfície deste, ou seja, a
metalização dos pads para contato externo e a passivação do circuito que protege os
componentes eletrônicos [MOS90]. Esta técnica é eficiente em termos de custos e tempo de
fabricação assim como em relação à compatibilidade com a eletrônica. Porém, a quase
inexistente liberdade de alteração das etapas do processo e as características das camadas
existentes (espessura, resistividade, dopagem,...) comprometem a flexibilidade do projeto e
limitam as aplicações alvejadas. Em outras palavras, nesta abordagem os dispositivos e
aplicações devem ser cuidadosamente identificados para cada processo de fabricação
utilizado. Serviços de fabricação de protótipos de microssistemas como MOSIS (EUA) e CMP
(França) oferecem este tipo de abordagem [TOM88][COU97].
A usinagem pela face posterior do substrato, por sua vez, é bastante utilizada para a
realização de membranas. O objetivo principal é a realização de uma corrosão profunda e
praticamente sem corrosão lateral significativa. Porém, neste caso, o alinhamento da máscara
posterior geralmente representa uma dificuldade, assim como o controle da profundidade da
corrosão, resultando consequentemente em estruturas maiores e mais grosseiras.
As soluções químicas utilizadas na corrosão do substrato podem ser tanto úmidas

(líquidas) quanto secas (gases, plasmas). Elas apresentam propriedades bastante particulares
que fogem porém do escopo deste texto. As soluções úmidas têm sido preferidas por sua
simplicidade e facilidade de aplicação. Características importantes da gravura úmida são a sua
anisotropia, quando as direções de ataque do material são preferenciais segundo a disposição
dos seus planos cristalográficos, e a seletividade do ataque entre diferentes materiais, onde o
princípio é remover um material, chamado de camada sacrificial, sem atacar outros,
denominados como camadas de parada de ataque (etch stop layers) [SEI84][WIL96][COL97].
2.2. Usinagem de Superfície (Surface Micromachining)

O termo em inglês ´surface micromachining´, ou seja, a micro-usinagem de superfície
refere-se exatamente aos processos de construção de micro-estruturas suspensas a partir da
remoção ou corrosão de camadas presentes na superfície do substrato [LIN92]. Estas camadas
podem ser tanto dielétricos quanto metais que quando utilizadas para tal fim são denominadas
de camadas sacrificiais. Portanto, após a fabricação do CI, uma certa camada que esteja
5
acessível externamente pode ser removida através de um ataque seletivo. O óxido de silício e o
alumínio são bastante utilizados como camadas sacrificiais em processos de silício.
Um processo comercial para a construção de micro-estruturas na superfície do

substrato é oferecido pela organização MCNC MEMS Technology Applications Center, onde
a remoção da camada sacrificial de óxido de silício permite a suspensão de espessas camadas
de polissilício, conforme ilustrado na Figura 3 [KOE96]. Esta tecnologia não permite a
integração de componentes eletrônicos, sendo usada exclusivamente para a construção de
estruturas mecânicas sobre o substrato de silício.
SiO2 SiO2
Metal
Poly-Si_3
Poly-Si_2
Si3N4
Figura 3: Fabricação de estruturas suspensas na superfície do substrato.
Um problema que merece muita atenção durante a construção das estruturas é a

colagem das camadas suspensas (stiction effects) devido às forças de capilaridade presentes
nas soluções de corrosão líquidas (úmidas).
3. Dispositivos Micro-Usinados e Aplicações

As estruturas suspensas ou micro-usinadas têm sido utilizadas principalmente para a
construção de sensores e atuadores miniaturizados. Diversos fenômenos ou efeitos físicos e
químicos podem ser considerados como estímulos externos para a realização de uma
determinada tarefa, tanto de sensação quanto de atuação [GAR94][SZE94].
Além de deformações mecânicas, geralmente observadas em sensores e atuadores

móveis, a isolação térmica para a obtenção de um aquecimento diferenciado de determinadas
regiões em relação ao substrato também têm sido bastante considerada na utilização de micro-
estruturas. Partes suspensas apresentam menor área de dissipação térmica por condução
(principal forma de condução de calor) e portanto maior resistência térmica. Por consequência,
estas partes aquecem mais do que o restante do chip quando expostos às fontes de calor. A
seguir serão apresentados alguns tipos de dispositivos micro-usinados e aplicações ou sistemas
em que eles possam ser eficientemente usados.
Para uma melhor exposição do assunto, os dispositivos foram divididos nos seguintes
grupos :
• dispositivos térmicos;
• dispositivos óticos;
6
• dispositivos mecânicos;
• dispositivos para RF e microondas.
Observa-se que a classificação adotada neste texto não inclui todos os dispositivos
micro-usinados possíveis ou existentes. Sensores químicos ISFET, sensores acústicos SAW,
sensores magnéticos Hall são alguns exemplos de dispositivos que podem também tirar
proveito de técnicas de micro-fabricação para melhorar o seu desempenho. Além disso, alguns
dispositivos poderiam ser apresentados em dois ou mais grupos, como no caso de espelhos
móveis (mecânicos) para aplicações óticas, ou atuadores térmicos para chaveamento
mecânico.
3.1. Dispositivos Térmicos

O fato de criar regiões no chip onde não há contato, ou melhor, onde a área de contato
com o substrato é bastante reduzida, permite um aquecimento desproporcional e mais elevado
destas regiões em relação ao restante do chip. Isto porque a dissipação térmica da estrutura
fica limitada à condutividade dos pontos de apoio (braços) e ao transporte de calor por
convecção e radiação [MEI94]. Se o substrato do chip é tomado como temperatura de
referência, a temperatura mais elevada obtida nas estruturas pode ser usada como parâmetro de
observação e medida de fenômenos que provoquem aquecimento como, por exemplo, a
absorção de luz infra-vermelha.
Talvez o elemento mais simples e de fácil compreensão é o resistor suspenso. O

resistor pode ser representado tanto por um semicondutor quanto por um metal. Este, quando
posicionado sobre uma ponte ou membrana aquecida, apresentará uma variação do seu valor
de resistência proporcional à elevação da temperatura, representado pelo coeficiente TCR
(temperature coefficient of resistivity) do material (ver Figura 4a). O uso de um segundo
resistor de referência sobre o substrato permite a avaliação da temperatura. A aplicação mais
direta deste dispositivo é o bolometro para detecção de irradiação infra-vermelha [SHI96].
Além disso, a resistência suspensa é muito usada na geração de calor (heaters) e detecção da
dissipação térmica sobre as estruturas suspensas. Por outro lado, componentes eletrônicos
ativos (diodos e transistores) suspensos apresentam também aplicações interessantes como a
construção de conversores RMS (root mean square) e controle de temperatura em circuitos
analógicos [KLA97].
Os termopares, por sua vez, apresentam várias propriedades interessantes quando

comparados a outros sensores usados para medidas de diferença de temperaturas. Os
termopares são baseados no efeito Seebeck, que consiste na geração de uma diferença de
potencial a partir da diferença de temperatura entre as extremidades [HER86][MEI94]. Para o
aproveitamento deste efeito é necessário o uso de materiais com coeficientes Seebeck (α)
diferentes a fim de que a tensão gerada seja recuperada em uma mesma temperatura e de
forma que os coeficientes Seebeck não se anulem (no caso do uso de dois materiais iguais).
Com isso, a diferença de potencial ou tensão (V) nos terminais ´frios´, por exemplo, é dada
pela diferença dos coeficientes Seebeck (αab) multiplicado pela diferença de temperatura (∆T)
entre as junções ´frias´ e ´quentes´:
7
V = αab . ∆T
Como resultado, os termopares não necessitam de tensão ou corrente de polarização

para seu funcionamento e, portanto, não há consumo. Além disso, não há offset no sinal de
saída pois não pode haver sinal de saída sem um estímulo de entrada; a leitura do sensor é
simplificada sendo necessário apenas um voltímetro para tal finalidade; e praticamente não há
interferência causada pela variação dos parâmetros do processo de fabricação.
No caso dos termopares integrados as junções ou pontos ´quentes´ são posicionadas

sobre a porção da micro-estrutura mais distante do substrato, onde são colocados os pontos
´frios´, a fim de aumentar a diferença de temperatura entre os mesmos [HER89]. Pode se
pensar ainda na conexão em série de termopares formando termopilhas que resulta na adição
das tensões geradas. Mas cabe observar que um maior número de termopares em série resulta
em maior área de condutividade térmica e consequentemente em menor diferença de
temperatura entre as junções. Este compromisso é essencial para o projeto de termopilhas.
Na escolha dos materiais para a construção dos termopares deve-se verificar

principalmente seu coeficiente Seebeck e sua condutividade térmica. Alguns filmes finos
como SbTe e BiSbTe têm se apresentado bastante eficientes para tal propósito. Porém, têm
havido muito esforço para o desenvolvimento de termopares utilizando camadas existentes em
processos convencionais de microeletrônica de forma a simplificar a integração da eletrônica
juntamente com a termopilha. Neste caso, o polissilício tem mostrado bons resultados em
processos CMOS, enquanto que em processos III-V camadas de AsGa e AlGaAs podem ainda
se apresentar mais eficientes para este tipo de dispositivo, principalmente por causa do seus
elevados coeficientes Seebeck (300-600 µV/K).
Em termos de aplicações, os sensores de raios infra-vermelhos são eficientemente

construídos, como no caso de uma câmera estática da Terra para ser colocada em um satélite,
onde os fatores de tamanho e consumo de energia são extremamente importantes (ver Figura
4b) [LEN93][SCH95]. O uso de camadas absorventes de luz sobre as junções suspensas
(´quentes´), chamadas de ćamadas pretas´ (black layers), podem aumentar significativamente
o desempenho do dispositivo.
Outra aplicação interessante é o conversor eletro-térmico (ETC - Electro-Thermal

Converter) [JAE92][WOJ97]. Este consiste no uso de um resistor suspenso próximo as
junções ´quentes´: a corrente que circula no resistor é convertida em calor (efeito Joule) que,
por sua vez, é transmitido a estas junções ´quentes´ gerando a tensão Seebeck no termopar ou
na termopilha (conversão do calor em sinal elétrico). Este conversor pode ser usado, por
exemplo, como sensor de potência em circuitos microondas (microwave power sensor). Outras
aplicações baseadas na estrutura do ETC são os sensores de pressão, vácuo, fluxo de líquidos e
gases onde a dissipação por convecção é o elemento que permite tais avaliações. Os
dispositivos são calibrados nas condições normais de trabalho, e as alterações na pressão do ar
ou na velocidade de passagem de gases alteram as dissipações térmicas por convecção,
alterando a diferença de temperatura.
8
(a) (b)
TIMA].
Figura 4: Sensores infra-vermelhos CMOS - (a) bolometro e (b) termopilha [
No último exemplo de dispositivo térmico micro-usinado a ser discutido, a flexão

mecânica causada pela dilatação térmica de materiais pode ser usada para a construção de
micro-atuadores ou para a elevação e movimento de estruturas. No caso de uma viga pode-se
imaginar elevá-la a ângulos bem controlados de forma que esta viga sirva de antena de
radiação variável ou micro-espelho para a reflexão de sinais óticos. A passagem de uma
corrente elevada através de uma linha metálica posicionada sobre a viga provoca seu
aquecimento e consequentemente a sua flexão devido aos diferentes coeficientes de dilatação
térmica apresentados pelas camadas suspensas. No caso de técnicas de micro-usinagem em
superfície, um movimento horizontal pode ser obtido usando duas vigas de mesmo material
mas de larguras diferentes unidas na extremidade, conforme visto na Figura 5. A passagem de
corrente irá causar um aquecimento diferenciado dessas duas vigas provocando a sua flexão
para um dos lados. Chaveamentos mecânicos e micro-pinças podem ser pensados usando este
dispositivo.
UW-Madison].
Figura 5: Atuador mecânico de dilatação térmica diferenciada [
3.2. Dispositivos Óticos
9
A utilização de estruturas micro-mecânicas ou micro-estruturas tri-dimensionais (3D)
podem ser aproveitadas em circuitos óticos e opto-eletrônicos. A denominação MOEMS
refere-se exatamente ao uso de estruturas micro-usinadas (geralmente móveis) para a produção
de alterações ou efeitos em sinais óticos, muitas vezes detectados ou monitorados com o
auxílio de circuitos elétricos. O interesse nesta linha de desenvolvimento representa uma
extensa lista de aplicações que vão desde impressoras a laser, scanners, leitores de código de
barras, até sistemas de projeção de imagens.
A primeira e talvez a mais evidente utilização de estruturas micro-usinadas para a área

da opto-eletrônica é a construção de micro-espelhos para a reflexão de sinais luminosos. Os
espelhos podem se apresentar tanto verticais quanto horizontais, e tanto fixos quanto móveis.
Um espelho vertical fixo pode ser exemplificado por uma parede refletora com orientação de
45º em guias de ondas para a mudança de direção de 90º na propagação do sinal [DEI91].
Espelhos horizontais móveis eletrostáticos, ou de torção, por sua vez, correspondem

basicamente a largas membranas refletores sustentadas por estreitos eixos flexíveis, conforme
mostrado na Figura 6a [BUH97][DIC98]. O movimento ou posicionamento de tais membranas
horizontais é feito com o uso de eletrodos colocados dentro da cavidade (sobre o substrato) e
abaixo da estrutura. Este tipo de espelho é bastante promissor para a construção de conjuntos
ou arrays de pixels.
Um terceiro tipo estrutura, e certamente o mais complexo, corresponde aos espelhos

verticais móveis, normalmente construídos com processos de usinagem da superfície (com o
uso de camadas sacrificiais). Observa-se na Figura 6b que uma estrutura mecânica contendo
várias partes móveis e dobradiças permite elevar uma placa metálica refletora (espelho) a
ângulos de inclinação controlados [KIA98]. Algumas estruturas permitem ainda o movimento
do espelho em torno do seu eixo vertical.
(a) (b)
Figura 6: Espelhos micro-usinados : (a) horizontal e (b) vertical [BUH97][KIA98].
Além disso, técnicas de micro-usinagem são bastante úteis para a construção de

sensores baseados em guias de ondas suspensos ou mesmo para a preparação de guias de
10
ondas fixos. Guias de ondas colocados sobre membranas podem servir como sensores de
pressão e de força [BEN95]. Por outro lado, guias de ondas formados por camadas suspensas
na superfície do substrato, apresentado na Figura 7, são interessantes como sensores de
deslocamento baseado na modulação de sinais óticos [HAR98]. Esta estrutura em particular
apresenta o grau de liberdade de movimento no próprio plano de propagação dos sinais óticos,
permitindo com isso o uso na detecção de estímulos acústicos, mecânicos (acelerômetro) e
fluxo de líquidos e gases.
Figura 7: Guias de ondas suspensos para a detecção de movimento [HAR98].
Estruturas 3D móveis também podem ser aproveitadas para o chaveamento ótico,

conforme mostrado na Figura 8 [JUA98]. O desvio ou suspensão de um sinal luminoso é
realizado através do uso de um espelho vertical que se coloca no caminho do sinal. A estrutura
mecânica utilizada para movimentar este espelho pode trabalhar de forma ´quase´ estática para
o simples desvio do sinal, ou em uma frequência de ressonância (vibração) para a modulação
do sinal, nesse caso com o auxílio de um comb-drive (a ser discutido mais adiante) para
estímulo. Outras formas mais simplificadas de chaveamento ótico podem ser desenvolvidas
através do simples desvio de guias de ondas em pontos de descontinuidade.
Figura 8: Chaveamento ótico através do uso de espelho vertical móvel [JUA98].
Existem ainda diversas outras estruturas que são construídas através de técnicas de
micro-usinagem para o seu uso em circuitos opto-eletrônicos, como cavidades ou espelhos de
11
Bragg, dispositivos Mach-Zehnder e cavidades ressonantes Fabry-Perot para a filtragem,
seleção e modulação de sinais óticos [LEC98].
3.3. Dispositivos Mecânicos

No contexto deste trabalho entende-se por dispositivo mecânico toda estrutura micro-
usinada que realiza um movimento ou sofre uma deformação mecânica para sensação de
estímulos externos ou atuação sobre determinadas tarefas. Observe que alguns atuadores
térmicos (baseados na dilatação térmica) e óticos (micro-espelhos) já apresentados
representam dispositivos mecânicos.
Inicialmente, no caso de sensores de pressão/força e aceleração é importante

compreender a diferença básica entre esses dispositivos, pois ambos poderiam ser pensados
como sendo idênticos por sentirem o movimento de uma micro-estrutura. Os sensores de
pressão ou de força são geralmente construídos utilizando-se finas membranas: quanto menor
a espessura da membrana maior a sensibilidade do dispositivo. O acelerômetro, por sua vez,
necessita de uma massa de prova suspensa que irá sentir um movimento brusco ou sofrer o
efeito da aceleração: quanto maior a massa suspensa maior será sua sensibilidade.
Há pelo menos quatro formas de se traduzir essas deformações mecânicas em sinais

elétricos, são elas: utilizando-se capacitores variáveis, por efeito piezo-resistivo, por efeito
piezo-elétrico, ou por interferência em sinais óticos (discutido anteriormente).
Os dispositivos baseados em efeito capacitivo são os mais usados para a detecção de

deslocamentos, sejam estes decorrentes de pressões ou acelerações submetidas ao dispositivo.
A compreensão do seu funcionamento é simples: a variação na distância entre duas placas
metálicas (que caracteriza um capacitor), sendo uma fixa e a outra móvel, provoca uma
variação da própria capacitância entre essas placas, sendo facilmente detectada através de um
circuito elétrico. Estes capacitores variáveis podem estar tanto dispostos horizontalmente
quanto verticalmente, como no caso do comb-drive (estrutura em pente). No comb-drive os
´dentes´ formam capacitores, onde um grupo de ´dentes´ está fixado ao substrato enquanto que
o outro grupo encontra-se posicionado sobre uma massa móvel (ver Figura 9). Este dispositivo
é bastante usado em acelerômetros comerciais. Os dispositivos com capacitores horizontais,
por sua vez, são usados normalmente como sensores de pressão. Uma desvantagem dos
sensores capacitivos é o consumo de energia associado aos mesmos.
12
TIMA].
Figura 9: Estrutura comb-drive para o uso em acelerômetros [
Os dispositivos que utilizam o efeito piezo-resistivo de materiais têm sido

considerados em sensores fabricados com processos estandares de circuitos integrados. No
caso de processos CMOS, camadas de polissilício são bastante eficientes como componentes
piezo-resistivos, e são geralmente posicionados nas regiões de maior estresse em vigas, pontes
e membranas. É fácil imaginar um circuito elétrico simples que permita monitorar uma
resistência variável, porém, da mesma forma que o dispositivo capacitivo, é praticamente
inevitável o consumo de potência associado.
Uma forma de evitar a dissipação de potência do sensor, muitas vezes indesejável para
aplicações onde o consumo de energia representa um fator crítico, é a utilização do efeito
piezo-elétrico para a sensação de movimentos. Porém, nem todo material apresenta a piezo-
eletricidade, como no caso o silício que é piezo-resistivo mas não é piezo-elétrico. Para a
construção de sensores deste tipo em processos CMOS deposita-se ZnO na superfície do
mesmo, juntamente com eletrodos metálicos. O AsGa, por sua vez, é piezo-elétrico e por isso
permite uma fácil integração de sensores com módulos elétrico/eletrônicos em seus processos.
A principal vantagem deste tipo de componente é justamente a ausência de consumo, pois o
próprio efeito piezo-elétrico gera cargas elétricas durante um estresse mecânico.
Por outro lado, no caso de atuadores mecânicos, duas forças principais podem ser
utilizadas para movimentar as estruturas, são elas as forças eletrostáticas geradas por fortes
campos elétricos e a piezo-eletricidade. Pode-se pensar também em movimentos lineares ou
vibratórios (dispositivos ressonantes). O uso de forças eletrostáticas exige normalmente
tensões elevadas e não permitem grandes deslocamentos. Por outro lado, conforme visto
anteriormente, nem todo material é piezo-elétrico, e além disso o direcionamento
cristalográfico do material deve ser cuidadosamente escolhido para a exploração deste efeito.
Movimentos lineares podem ser exemplificados por relés, pinças, ou mesmo atuadores
por dilatação térmica. No caso de movimentos vibratórios, os atuadores ressonantes têm sido
muito usados. Os tipos de vibrações apresentados pelas estruturas assim como as frequências
13
de ressonância estão diretamente associadas às geometrias das mesmas [TAY98]. Em se
tratando de dispositivos micro-usinados, o silício e o quartz apresentam um alto fator de
qualidade (Q-factor) e outras propriedades mecânicas que os torna os melhores candidatos
para tal propósito [STE91]. O AsGa pode também ser eficientemente usado em atuadores
ressonantes pela presença da piezo-eletricidade [SOD94]. Aplicações interessante para esses
componentes são a construção de filtros e conversores eletro-mecânicos [LIN98].
Os micro-motores representam talvez o mais impressionante avanço nesta área de

micro-fabricação. Há diversas maneiras de implementação dos motores, e estes podem
apresentar as mais variadas formas de movimento. Conforme mostrado na Figura 10a, forças
eletrostáticas podem movimentar um rotor. Outro tipo de motor, visto na Figura 10b, é
excitado por braços capacitivos, da mesma forma que a estrutura comb-drive, para
movimentos circulares vibratórios. Estruturas mais complexas como micro-engrenagens
também são factíveis e permitem um excelente grau de liberdade de movimentos (ver Figura
10c). Os micro-motores e micro-engrenagens têm sido utilizados para o chaveamento de sinais
elétricos e para o movimento de micro-estruturas mecânicas tais como espelhos e pinças.
(a) (b) (c)

MCNC][
Figura 10: Micro-motores e micro-engrenagens [ Sandia].
As técnicas de micro-fabricação têm sido bastante aproveitadas para o controle do

fluxo de fluídos (micro-fluídica). As áreas da medicina, análises químicas e automotiva são os
maiores interessados no desenvolvimento desses dispositivos para aplicações onde pequenas
quantidades de um certo líquido devam ser precisamente bombeados ou controlados, como por
exemplo, sistemas de reações bioquímicas, dosagem de remédios em seres humanos e animais,
mistura e injeção de combustíveis.
Micro-válvulas são facilmente construídas combinando-se técnicas de usinagem do

substrato e da superfície, conforme ilustrado na Figura 11a [VAN98]. As válvulas podem
funcionar livremente, sem partes atuadoras para controle, deixando o líquido passar em um
sentido e não no outro. Ou elas podem ser controladas por eletrodos que permitem o seu
fechamento quando tensões opostas são aplicadas (forças eletrostáticas). Isso é necessário
quando o fluxo do líquido é unidirecional e deseja-se controlar a quantidade do mesmo.
Bombas de propulsão são muito úteis para este tipo de aplicação, e sua construção se
mostra um pouco mais complexa. Na realidade as bombas de propulsão fazem uso das micro-
válvulas justamente para controlar a direção do fluxo. Na ilustração da Figura 11b é mostrada
uma micro-bomba construída de forma híbrida, ou seja, utilizando vários substratos
14
sobrepostos e apropriadamente usinados [BER98]. A parte superior representa a parte de
atuação propriamente dita. O aquecimento, para dilatação térmica, e o esfriamento de um
determinado material permitem o movimento. Este material é colocado em ambos os lados do
atuador e excitado de forma complementar: quando um lado aquece e se dilata, o outro esfria e
retorna ao seu tamanho original, sugando ou bombeando o líquido através da cavidade central.
Vista em corte Vista superior

aberto
Saída de fluxo
Entrada de fluxo aberto

Material aquecido
Válvula fechada
Entrada de fluxo
fechado
(a) (b)
Figura 11: Micro-fluídica: (a) micro-válvula e (b) micro-bomba [VAN98][BER98].
3.4 Componentes para RF e Microondas

Além do uso de técnicas de micro-usinagem para a fabricação de sensores e atuadores,
estas podem também ser eficientemente usadas para melhorar o desempenho de dispositivos
eletrônicos em altas frequências (RF e microondas). Isto porque muitas vezes em tais
frequências de funcionamento o comportamento dos componentes são influenciados por
elementos parasitas como capacitâncias e perdas resistivas.
Idealmente, uma linha de transmissão deveria representar um curto-circuito. Porém é

inevitável a influência da resistividade do material da linha. Por outro lado, capacitâncias e
condutâncias parasitas associadas ao substrato, assim como o efeito indutivo desta apresentam
grande influência na transmissão dos sinais. Verificou-se que o fato de suspender linhas de
transmissão eliminam as condutividades intrínsecas do substrato e reduzem consideravelmente
as capacitâncias parasitas em relação ao plano de massa (substrato ou camada metálica
dedicada). Com isso, o fator de qualidade e a frequência de ressonância da linha são
claramente melhoradas.
Os indutores têm sido bastante investigados usando tais técnicas de fabricação. O

interesse na integração de indutores planares é óbvia pela sua importância em circuitos como
amplificadores de baixo-ruído (LNA - Low-Noise Amplifiers), osciladores controlados por
tensão (VCO - Voltage-Controlled Oscilator), filtros, acopladores de impedância (matching
network), misturadores (mixers), entre outros, circuitos estes essenciais para sistemas de
15
telecomunicações em RF e microondas. Embora alguns processos de fabricação baseados em
AsGa, que é um material semi-isolante, estejam atualmente disponíveis para a construção de
circuitos integrados monolíticos para microondas (MMIC - Monolithic Microwave Integrated
Circuits), as capacitâncias parasitas em relação ao plano de massa na face posterior do chip
são as principais responsáveis pela degradação do comportamento desses componentes
[PUC81]. Em silício, este fenômeno é ainda agravado pela ausência de um plano de massa
específico e pela condutividade parasita do substrato.
Excelentes resultados têm sido apresentados através da suspensão dos indutores em

ambos materiais, silício e AsGa [CHA93][RIB98]. Estes estudos têm sido estendidos aos
transformadores planares onde não apenas as capacitâncias para plano de massa são críticas
mas também as capacitâncias entre os segmentos adjacentes das bobinas (ver Figura 12)
[RIB98]. Note que o efeito indutivo desses elementos não são afetados pela micro-usinagem.
Conforme foi apresentado anteriormente, a micro-usinagem é utilizada para a criação

de regiões de baixa condutividade térmica. No caso dos dispositivos suspensos para uso em
microondas, este fator torna-se uma desvantagem em relação aos componentes estandares pois
haverá um aquecimento maior das regiões suspensas e consequentemente um aumento da
resistência da linha. Nos metais o TCR (coeficiente de temperatura da resistividade) é de
aproximadamente 5x10-3/K, o que representa, em outras palavras, um aumento de 50% no
valor da resistividade para um aumento de 100 graus, sendo que esta elevação de temperatura
facilmente obtida em estruturas suspensas com a passagem de correntes elevadas. Por isso,
este fator deve ser cuidadosamente avaliado durante o projeto do circuito.
Outro cuidado importante refere-se a robustez mecânica da estrutura. Em sensores e

atuadores as partes micro-usinadas são em geral preparadas para o sua flexão ou movimento
durante o funcionamento. Neste caso, onde as aplicações alvos são os sistemas de
comunicação (telefones portáteis, satélites, sistemas automotivos e aeronáuticos) os
dispositivos suspensos devem suportar possíveis choques, movimentos e acelerações sem
danos na sua estrutura. Simulações realizadas com método de elementos finitos (FEM - Finite
Element Method) mostraram uma boa rigidez mecânica dos indutores e transformadores,
porém linhas de transmissão muito longas podem quebrar-se facilmente.
Indutores verticais e com núcleos magnéticos têm sido desenvolvidos com o uso de
processos específicos de micro-usinagem. É importante lembrar que nesses processos a
integração da eletrônica é geralmente comprometida [KIM97][YAM95].
16
(a) (b)
Figura 12: Dispositivos para RF: (a) indutor e (b) transformador [RIB98].
4. Modelagem e Ferramentas de CAD

Da mesma forma que os processos de microeletrônica têm sido explorados para a
construção de micro-estruturas mecânicas, há um grande esforço na adaptação de ambientes
de projeto (CAD/CAE) já existentes para o desenvolvimento de tais estruturas [KAR97].
Inicialmente é importante perceber que há diversas formas de modelar um dispositivo não
eletrônico e avaliá-lo juntamente com a eletrônica.
A análise inicial do funcionamento ou do comportamento de dispositivos ou sistemas é

através do uso de expressões matemáticas, conforme ilustrado na Figura 13. Estas podem
apresentar complexidade tal que a resolução manual é quase impraticável, exigindo o uso de
ferramentas computacionais de matemática, como Matlab. Por vezes, de acordo com as
características do dispositivo, várias considerações e aproximações devem ser realizadas a fim
de simplificar as equações e permitir uma avaliação preliminar dos resultados esperados.
Observa-se que o método analítico é geralmente usado em análises estáticas do
comportamento, uma vez que os resultados obtidos são pontuais tendo as demais variáveis
envolvidas pré-definidas.
17
Figura 13: Estrutura de um giroscópio e suas equações matemáticas.
Outra forma de avaliar dispositivos não-elétricos é através de modelos ou circuitos

elétricos equivalentes. Por exemplo, elementos encontrados nos comportamentos mecânicos
e térmicos podem ser representados por equivalentes elétricos como resistências, indutâncias,
capacitâncias, fontes de corrente e tensão (conforme ilustrado na Figura 14). Porém, isso é
válido apenas para comportamentos unidirecionais de deslocamentos e propagação de calor. A
vantagem deste método é o aproveitamento de simuladores elétricos como SPICE, hoje
bastante conhecidos e utilizados na área da eletrônica. Outra característica interessante é a
análise dinâmica do comportamento como constantes de tempo e observação de estabilização
de comportamentos (oscilações, amortecimentos,...).
Figura 14: Estrutura de um micro-relê (a) e seu circuito elétrico equivalente (b) [RIB98].
Caso haja necessidade de uma estudo térmico, mecânico ou mesmo elétrico mais
detalhado e preciso de estruturas tri-dimensionais pode-se fazer uso de ferramentas de
métodos de elementos finitos como ANSYS (ver Figura 15). Este tipo de simulação é
bastante mais complexa e trabalhosa de ser realizada, porém fornece resultados muito
próximos do comportamento real do dispositivo. Por isso, ele é geralmente restrito à avaliação
de dispositivos individuais, para então, a partir dos resultados obtidos, gerar-se modelos
simplificados com os parâmetros desejados do comportamento dos mesmos [ROM98].
18
Figura 15: Ilustrações de simulações com elementos finitos [RIB98].
Uma forma de representar de maneira simplificada a funcionalidade de dispositivos e

sistemas, a partir de uma pré-análise realizada com os demais métodos citados ou a partir de
dados experimentais, é utilizar linguagens de descrição de hardware analógicas como HDL-
A, Spectre-HDL e mais recentemente o VHDL-AMS (VHDL Analog-Mixed Signal), ilustrado
na Figura 16. Estas linguagens permitem a descrição e a simulação funcional em alto nível de
sistemas heterogêneos (elétricos, térmicos, mecânicos, fluídicos, ...).
ENTITY resistor IS
GENERIC (resistance : real := 1.0);
PORT (TERMINAL n1, n2 : electrical);
END ENTITY resistor;
ARCHITECTURE one OF resistor IS

QUANTITY r_e across r_i through n1 to n2;
BEGIN
r_i == r_e/resistance;
END one;
Figura 16: Descrição de resistor em VHDL-AMS.
Em relação as ferramentas de projeto para a elaboração do layout das estruturas micro-

usinadas há vários pontos a serem considerados. Inicialmente, os mesmos editores de layout
utilizados na microeletrônica são compatíveis com estas estruturas, assim como a verificação
das regras de desenho (DRC). A síntese automática de layout, como ocorre com os circuitos
digitais, não é evidente para os circuitos analógicos e não-eletrônicos. Uma forma de auxiliar a
construção do circuito é através do uso de geradores de layout automáticos. A vantagem dos
19
geradores de layout em relação às bibliotecas de células fixas ou parametrizáveis é o grau de
liberdade na definição do dispositivo final a ser construído [KAR96].
Ainda em relação à elaboração do layout surge a necessidade de simuladores ou

verificadores da usinagem para o correto posicionamento e dimensionamento das máscaras de
abertura referentes a esta etapa de pós-processamento [BUT96]. Além disso, visualizadores
em corte e em três dimensões (3D) são úteis não apenas para ilustrar o processo utilizado, mas
para verificar as regiões suspensas e suas espessuras. Algumas destas ferramentas já
encontram-se disponíveis no ambiente de projeto da Mentor Graphics, conforme visto na
Figura 17 [RIB98].
Figura 17: Ambiente Mentor Graphics para o desenvolvimento de microssistemas.
5. Conclusão e Perspectivas
A possibilidade de construção de micro-estruturas suspensas bem como sua utilização
em micro-sensores não é algo novo que surgiu de uma revolução tecnológica na área de
processo de fabricação de circuitos integrados. Pelo contrário, micro-sensores de pressão por
exemplo datam da década de 60. O aumento no interesse sobre esta área de desenvolvimento
deve-se principalmente à evolução e ao amadurecimento da microeletrônica, despertando o
interesse de pesquisadores e industriais sobre a possibilidade colocar mais do que funções
eletrônicas dentro de um único chip, ou seja, permitir a integração completa de microssistemas
20
formados por sensores e atuadores (eletrônicos ou não), interfaces analógicas e controles
digitais inteligentes.
O real avanço desta nova linha de trabalho não deve-se apenas à evolução de técnicas
de fabricação vindos da microeletrônica, mas principalmente à identificação de potenciais
aplicações que despertem o interesse de industriais e áreas afins como as telecomunicações,
medicina e automobilística. Tal visão das necessidades do mercado é essencial para a
proposta, o desenvolvimento e o sucesso de uma nova técnica de micro-usinagem.
Sensores não-usinados (não-suspensos) mas que possam ser integrados ao chip também
devem ser cuidadosamente tratados a fim de desenvolver sensores inteligentes multi-tarefas
fabricados em um único CI. Um bom exemplo disso são os sensores magnéticos ou de efeito
Hall. Outra questão que não deve ser esquecida é quanto ao encapsulamento dos
microssistemas visto que as estruturas micro-usinadas podem ser facilmente danificadas nesta
etapa de fabricação. Além disso, as ferramentas de auxílio a projeto CAD/CAE (Computer-
Aided Design/Engineering) encontram-se bastante imaturas, da mesma forma que as
metodologias para testabilidade e caracterização de tais dispositivos.
A década de 90 foi apenas o despertar da área dos microssistemas tanto a nível

acadêmico quanto industrial. Na realidade, os processos de micro-usinagem utilizados para
construir estruturas mecânicas são na grande maioria muito mais simples do que processos de
microeletrônica por não envolverem etapas como implantações iônicas, dopagem de canal de
transistor, problemas de junções P-N de semicondutores, etc. Logo, o que está sendo realizado
hoje já era tecnologicamente viável a muitos anos. Mas certamente o principal fator que
acelera o progresso de uma determinada tecnologia é o interesse industrial e o volume de
investimentos envolvidos na área. E este crescente interesse do mercado mundial sobre os
microssistemas ou MEMS tem sido ocasionado talvez pela ´saturação´ na evolução dos
circuitos digitais, que hoje apresentam capacidades de integração e desempenho fabulosos e
que é preciso um esforço cada vez maior para obter-se pequenos avanços.
Por isso, passou-se a considerar a possibilidade de integrar sistemas completos dentro

de um único chip incluindo, além da eletrônica, partes mecânicas, térmicas, químicas,
magnéticas e entre outras. Observou-se nesta primeira década de trabalhos que há uma
infinidade de aplicações potenciais nas mais diversas áreas emergentes como
telecomunicações, automobilistica, médica, biomédica, automação industrial,...
O que certamente se vivenciará nos próximos anos ou mesmo no próximo século será
uma revolução tecnológica onde os circuitos integrados eletrônicos representarão apenas uma
pequena parcela do desenvolvimento. Monitoramento dos sinais vitais humanos e animais;
chips funcionando como minúsculas farmácias e atuando no funcionamento de organismos
vivos; desenvolvimento de automóveis mais segurose inteligentes monitados pelos mais
diversos sensores e atuadores; aperfeiçoamento de equipamentos eletrô-mecânicos como
câmeras, microfones, bombas de propulsão e micro-válvulas; análises químicas e bioquímicas
automatizadas; e inúmeras outras aplicações promissoras.
Em particular, as áreas onde esta nova tecnologia terá maior atuação serão a
automobilística e a biomédica principalmente devido ao volume do mercado envolvido.
21
Porém, independente de uma aplicação específica, um fato que será cada vez mais evidente é o
caráter multi-disciplinar dos microssistemas. Não haverá especialistas conhecedores de todos
as questões que envolvem o projeto de MEMS, como é encontrado hoje na eletrônica, na
mecânica ou na química. Mas serão necessárias equipes multi-disciplinares e uma linguagem
comum de comunicação.
Esta questão da multi-disciplinaridade exigirá inicialmente um esforço mundial no

desenvolvimento de ferramentas de projeto que atendam esta necessidade. A preparação destes
ambientes de CAD multi-domínios será inevitável para o registro de verdadeiro início da Era
dos Microssistemas. E eles deverão incluir pelo menos linguagens de descrição para sistemas
heterogêneos, simuladores e verificadores funcionais, interaces entre ferramentas particulares
a cada domínio como simuladores elétricos e de processo, métodos de elementos finitos,
analisadores matemáticos,...
Além disso, o estado atual desta área permite uma total liberdade de desenvolvimento
onde a criatividade pode ser explorada ao máximo para a construção de novos sensores e
atuadores miniaturizados. Futuramente, o próprio progresso do conhecimento definirá um
conjunto de estruturas padronizadas com modelos associados que servirão de base para novos
dispositivos, para então chegarmos ao que observamos hoje com os CIs digitais, ou seja, uma
´saturação´ pela quantidade de profissionais e empresas envolvidas e pela dificuldade de se
obter pequenos progresos.
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24
[Sandia National Laboratories]
25
Introdução à Tecnologia LIGA
Luiz Otávio Saraiva Ferreira - lotavio @lnls.br

Laboratório Nacional de Luz Síncrotron - LNLS
Rua Giuseppe Máximo Scolfaro, 10000 - Bairro Guará
13083-970 Campinas - SP
Tel: (019) 287-4520 Fax: (019) 287-4632
Introdução
No início dos anos 60, em paralelo com o surgimento dos Circuitos Integrados (CIs) , que são a base da
tecnologia eletrônica que ainda está causando profundas transformações no nosso modo de vida, surgiram os
primeiros dispositivos micromecânicos, feitos com a mesma tecnologia utilizada para fazer os CIs. Nathanson,
da Westinghouse, fez o transistor de porta ressonante, constituído de uma haste em balanço de 240µm de
comprimento e 4µm de largura, suspensa 10µm acima da porta de um transistor MOS (Figura 1). Esse
dispositivo era um filtro eletromecânico (Q≅100), e foram construídos exemplares com freqüências de
ressonância entre 1 e 50kHz.
Figura 1 - As primeiras experiências com hastes vibrantes micromecânicas foram feitas na Westinghouse, em
1965, conforme o desenho acima. Um sinal elétrico de entrada faz a haste metálica vibrar, e quando o sinal de
excitação contém harmônicas na freqüência de ressonância da haste a amplitude da oscilação mecânica é
suficiente para induzir um sinal de saída na porta do transistor MOS, que fica sob a haste.
A possibilidade de se construir juntos, no mesmo substrato de silício, circuitos microeletrônicos e estruturas

micromecânicas tais como orifícios, membranas e hastes em balanço, produziu a Micromecânica em Substrato
(Bulk Silicon Micromechanics), cujos frutos mais populares são as cabeças para impressoras a jato-de-tinta
(Figura 2), que são uma combinação de orifícios, canais e cavidades. Outros dispositivos comercialmente bem-
sucedidos são os sensores integrados de pressão (Figura 3) e alguns modelos de acelerômetros integrados
(Figura 4), respectivamente usados em sistemas de injeção eletrônica de combustível em automóveis e nos "air-
bags".
1
Figura 2 - Concepção de uma cabeça de impressora a jato-de-tinta. Vê-se duas placas de vidro, uma espessa e
uma delgada, soldadas anodicamente em uma bolacha de silício; um canal de suprimento de tinta, e uma
cerâmica piezzo elétrica fixada na placa de vidro delgada com resina epoxi [5].
Figura 3 - Sandler e outros, de Stanford, demonstraram um transdutor de pressão capacitivo com circuitos de
interface integrados no mesmo substrato de silício. Esse projeto visava a construção de um transdutor de
pressão implantável para uso em biomédicas. Uma placa de vidro provida de rebaixos é soldada ao silício,
selando o circuito eletrônico e contendo um dos eletrodos do capacitor [5].
2
Figura 4 - O acelerômetro capacitivo integrado é constituído de a) uma haste em balanço acoplada a um
circuito de detecção MOS. A capacitância das hastes é, tipicamente, de 3pF, e faz parte de um circuito divisor
de tensão capacitivo b) que produz variações de tensão em resposta a variações de capacitância, excitando o
transistor de detecção [5].
Outros dispositivos típicos dessa tecnologia (anos 70) são o cromatógrafo de gás de 2" de diâmetro (Figura 5),
cuja coluna capilar mede 1,5 metros de comprimento e foi corroída em uma bolacha de silício de 2" de
diâmetro; um minirefrigerador (Figura 6) utilizado para refrigerar detectores de infravermelho; acopladores para
fibras ópticas (Figura 7); e defletores de feixes de luz (Figura 8).
3
Figura 5 - Este cromatógrafo de gás de 50mm de diâmetro foi feito em Stanford, no início dos anos 80. A
separação de gases é baseada nas diferenças de solubilidade dos vários gases no líquido que reveste a coluna
capilar. Um gás de arraste inerte flui continuamente na coluna capilar. Quando a válvula de injeção é aberta,
um pulso do gás a ser analisado é introduzido na coluna e arrastado pelo gás de arraste. Na medida que a
amostra flui pela coluna, seus gases componentes são sucessivamente absorvidos e adsorvidos no revestimento
líquido da coluna. Cada gás é identificado pelo seu tempo de retenção na coluna. Quando os gases chegam ao
final da coluna eles passam por um orifício até um canal na outra face da bolacha de silício, onde há um
detector de condutividade térmica. Os gases da amostra têm condutividade térmica menor que a do gás de
arraste (He) e produzem picos de tensão na saída do detector. O volume de cada gás é determinado pela área
sob o pico que ele gera [5].
Figura 6 - Refrigeradores criogênicos foram fabricados a partir de canais em substratos de silício. Na

concepção da figura, N2 a alta pressão é injetado e se expande rapidamente na coluna coletora, absorvendo o
calor dos arredores. Uma placa de vidro soldada por solda anódica sela os canais de silício [5].
4
Figura 7 - Dois exemplos do emprego de silício para acoplamento de fibras ópticas: a) Acoplamento uma fibra
com um fotodiodo detector usando-se um canal em V para alinhamento preciso. b) Acoplamento de uma fibra
óptica a uma guia de ondas ópticas de filme fino, onde uma camada enterrada de fim de corrosão é usada para
obter-se melhor precisão no alinhamento vertical [5].
Figura 8 - Defletor de feixes de luz acionado aletromagneticamente. É constituído de uma moldura fixa
(estator) à qual se liga um rotor através de barras de torção. Sobre o rotor estão uma bobina planar e um
espelho. A bobina é alimentada por trilhas que passam sobre uma das barras de torção. Em presença de um
campo magnético externo, há a produção de um torque no rotor ao se passar uma corrente elétrica pela
bobina, e o espelho é assim girado em torno do eixo das barras de torção [6].
As principais limitações dessa tecnologia são:
1. É possível fazer-se apenas cavidades retangulares.
2. Os processos de corrosão anisotrópica de silício utilizados são de difícil compatibilidade com os processos
de fabricação de circuitos integrados.
5
Duas novas tecnologias de microfabricação, que objetivavam a superação desses obstáculos, foram criadas no
início dos anos 80:
Na Universidade da Califórnia em Berkeley foi criada uma tecnologia que utiliza apenas os mesmos processos
de fabricação utilizados em circuitos integrados [1,2,7]. Possibilitou a construção de microturbinas, motores
eletrostáticos e ultrasônicos, juntas mecânicas, etc. (Figura 9), mas a espessura das microestruturas era limitada
a 5µm, e os materiais tinham necessariamente que ser os mesmos utilizados em microeletrônica (Si, SiO 2, Si3N4,
polisilício, Al, Cr, etc.).
Figura 9 - Um trem de engrenagens parcialmente solto do substrato (escala de 100µm por traço) [8].
No Forschungszentrum Karlsruhe, Alemanha, foi criada uma tecnologia em que as partes mecânicas são feitas
em pequenos moldes produzidos por litografia profunda por raios-x (Figura 10). Essa tecnologia possibilita a
fabricação de microestruturas de elevada razão-de-aspecto (por exemplo, uma parede de 200µm de altura por
apenas 2µm de largura) em materiais tão diversos quanto metais, polímeros ou cerâmicas. Essas microestruturas
podem ser adicionadas a circuitos integrados, formando sistemas integrados. Por ser essa tecnologia formada
por etapas sucessivas de Litografia, Eletroformação e Moldagem, foi batizada com as iniciais em alemão dessas
operações (LIGA).
A Tecnologia LIGA
A tecnologia LIGA foi originalmente concebida com base na litografia profunda por raios-x (LIGA-RX)
[1,2,3,8,…,12], mas recentemente, graças a avanços na área de materiais, viabilizou-se uma variante tecnológica
baseada em litografia profunda por ultravioleta (LIGA-UV) [17].
A etapa primária da fabricação de uma microestrutura é a litografia profunda [2,3,4,13,…,16], que pode ser
tanto por raios-x quanto por ultravioleta, mas ambas obedecem ao esquema mostrado na figura abaixo (Figura
6
10), onde usa-se máscaras litográficas convencionais no caso UV e máscaras especiais no caso RX [2,3,4,18]. O
leitor poderá ver uma detalhada descrição do processo de litografia profunda por raios-x em PMMA no texto de
Aida El-Kholi, neste mesmo livro.
RADIAÇÃO
MÁSCARA
(C)
(A)
(B)
Figura 10 - Etapas da litografia profunda: A) Desenho da máscara litográfica, onde as regiões claras são
transparentes à radiação e as regiões escuras são opacas à radiação, B) Projeção da imagem da
microestrutura numa resina fotosensível (fotorresiste), tornando insolúvel as regiões atingidas pela radiação, e
C) Revelação da resina, removendo-se as regiões não-atingidas pela luz e obtendo-se a microestrutura de
fotorresiste.
Caso se deseje uma microestrutura de fotorresiste, já se tem o produto final. Como exemplo deste caso podemos
citar a fabricação de engrenagens plásticas para relógios de pulso, que estão sendo feitas pelo processo LIGA-
UV para a empresa Swatch.
Caso se deseje produzir microestruturas de metal deve-se usar as microestruturas de resiste produzidas por
litografia ou microestruturas de plástico produzidas por moldagem como fôrmas para a eletroformação [2,19]
das microestruturas metálicas (Figura 11).
7
Figura 11 - Microestruturas metálicas podem ser produzidas a partir de formas produzidas por litografia
profunda, empregando-se o processo de eletroformação. Usualmente emprega-se Au, Ni, Cu e Cr no processo
de eletroformação. Dado um molde como ilustrado à esquerda, produzem-se as microestruturas metálicas da
ilustração da direita..
Caso se deseje produzir microestruturas cerâmicas, pode-se usar as microestruturas produzidas por litografia
como fôrmas nas quais se coloca lama cerâmica e procede-se à queima em forno, onde o molde é perdido
[11,12].
O processo de eletroformação é utilizado também para produção de moldes para termomoldagem ou para
injeção de plástico [2,21], casos em que as microestruturas de resiste são replicadas em plástico. Essas estruturas
de plástico, por sua vez, podem ser utilizadas para a produção de partes metálicas ou de cerâmica em grande
escala e a baixo custo, substituindo o fotorresiste nos respectivos processos. Podem ainda as microestruturas de
plástico ser os produtos finais, merecendo especial destaque a produção de microreatores químicos descartáveis
de plástico para uso em laboratórios de análises clínicas [2,21,22]. Os plásticos mais utilizados são o PMMA,
PVDF, POM e PA.
Exemplos de Microdispositivos LIGA

Diversas etapas da tecnologia LIGA já foram desenvolvidas no LNLS, podendo-se apresentar exemplos de
dispositivos de interesse para as áreas de química, bioquímica, biomédicas e mecânica.
O exemplo mais intuitivo é a microegrenagem apresentada a seguir (Figura 14), produzida tanto em fotorresiste
SU-8 quanto em Níquel. Podemos comparar o mesmo projeto de engrenagem microfabricado por LIGA-UV e
por LIGA-RX, notando-se a superior verticalidade das paredes do processo LIGA-RX.
8
A) B)
Figura 12 - Microengrenagem de 470µm de diâmetro e 125µm de espessura produzida por litografia profunda
em fotorresiste SU-8. a) Caso em que se utilizou litografia UV. b) Caso em que se utilizou litografia RX. Note-se
a superior verticalidade das paredes obtida com RX.
Pode-se também fazer canais e eixos verticais de fotorresiste, nos quais podem ser montadas microegrenagens e
microturbinas, formando-se micromáquinas, como mostrado na figura abaixo (Figura 13).
A) B) C)
Figura 13 - A) Micromotor hidráulico, e microfluxômetro. As engrenagens menores do micromotor, de 1mm de
diâmetro, são giradas pelo fluir de um líquido ou gás e o movimento é transmitido às engrenagens maiores, de
2 e 4 mm de diâmetro, respectivamente B) Detalhe do microfluxômetro com turbina de 2mm de diâmetro.
C) Fotografia de uma turbina. Em ambos os casos os canais e eixos foram feitos em fotorresiste SU-8 sobre
substrato de silício e as partes móveis foram feitas à parte e montadas nos eixos. Note-se os canais para fibras
ópticas para medição da velocidade de rotação das engrenagens e da turbina.
Na maioria dos microssistemas de análises químicas e bioquímicas precisa-se realizar as operações de filtragem
e mistura da amostra com um solvente, o que pode ser feito em filtros e misturadores constituídos apenas de
canais e orifícios, como mostrado na figura abaixo (Figura 14).
9
Misturador
Figura 14 - a) Elementos filtrantes para líquidos. As partículas em suspensão no líquido ficam retidas na
matriz de postes. b) Misturador para líquidos. Há duas entradas e uma saída, e na junção dos canais de
entrada há elementos geradores de turbulência (turbuladores) para acelerar o processo de mistura. Ambos os
dispositivos foram feitos no LNLS com litografia profunda UV em fotorresiste SU-8.
Dispositivos mais complexos, feitos pela combinação de partes de polímero e filmes finos, já estão em produção
comercial, merecendo citar-se as bombas para líquidos e as válvulas para líquidos e gases [ 23,…,25]. O leitor
poderá ver a detalhada descrição de um atuador linear LIGA no texto de Manfred Kohl, neste mesmo livro.
Complexos dispositivos metálicos, tais como acelerômetros, filtros para líquidos e conectores elétricos, e
dispositivos ópticos tais como redes de difração, guias de ondas, lentes e chaves, podem ser vistos na referência
[12].
Conclusão
Foi apresentada ao (à) leitor (a) uma visão geral da tecnologia LIGA, preparando-o (a) tanto para o
entendimento dos demais seminários sobre o assunto quanto para a leitura da bibliografia apresentada, onde uma
descrição detalhada de cada tópico pode ser encontrada.
Referências
1. L. O. F Ferreira, “Micromecânica Básica”, Notas de aula–1, V Oficina de Microeletrônica, UNICAMP,
1996.
2. Mark J. Madou, “Fundamentals of Microfabrication”, CRC Press, 1997.
3. P. Rai-Choudhury, editor, “Handbook of Microlithography, Micromachining and Microfabrication; Vol. 1:
Microlithography”,1997.
4. P. Rai-Choudhury, editor, “Handbook of Microlithography, Micromachining and Microfabrication”, Vol. 2:
Micromachining and Microfabrication”, 1997.
5. Petersen, K. E., "Silicon as a mechanical material," Proc. of the IEEE, (USA), Vol. 70, No. 5, pp. 420-457,
May 1982.
6. Ferreira, L. O. S, and Moehlecke, S., "A silicon micromechanical galvanometric scanner," Sensors and
Actuators - A, Vol. 73, No. 3, pp. 252-260, March, 1999.
7. Mehregany, M., Gabriel, K. J., "Integrated Fabrication of Polysilicon Mechanisms," IEEE Trans. On
Electron Dev., (USA), Vol. 35, No. 6, pp. 719-723, June 1988.
8. Frazier, A. B.; Warrington, R. O.; and Friedrich, C., “The Miniaturization Technologies: Past, Present, and
Future,”, IEEE Trans. on Industr. Electron., Vol.42, No. 5, pp. 423-430, october, 1995.
9. Ehrfeld, W.; Lehr, H., "LIGA Method: Deep x-ray Lithography for the Production of Three-Dimensional
Microstructures from Metals, Polymers and Ceramics," (Preprint) Radiation Physics.
10
10. Barcher, W.; Menz, W.; and Mohr, J.,”The LIGA Technique and Its Potential for Microsystems - A
Survey,” IEEE Trans. on Industr. Electron. , (USA), Vol. 42, No. 5, pp. 431-441, october, 1995.
11. Ugarte, D. “Deep X-ray Lithography for Microfabrication”, Proc. of the VII LNLS Users Workshop,
Campinas, SP, Brazil, 15-17 Dec. 1993.
12. Ehrfeld, W. and Münchmeyer, D., “Three-dimensional microfabrication using synchrotron radiation”,
Nuclear Instrums. and Methods in Phys. Res., Neederlands, Vol. A 303, pp. 523-531, 1991.
13. Vladimirsky, Y.; Morris, K; Klopf, J. M.; Vladimirsky, O.; and Saile, V., “X-ray Micro-Lithography
Exposure System for High Aspect Ratio Micromachining”, Proc. of SPIE, (USA), Vol. 2640, pp. 36-44,
1995.
14. Dahlbacka, G. H; Pearce, J.; and Younger, F., “Beamlines for thin and thick resist X-ray lithography”,
Nuclear Instrums. and Methods in Phys. Res. , Neederlands, Vol. A 319, pp. 359-365, 1992.
15. Mohr, J.; Ehrfeld, W.; Münchmeyer, D., “Requirements on resist layers in deep-etch synchrotron radiation
lithography”, J. Vac. Sci. Technol. B, Vol. 6, No. 6, pp. 2264-2267, Nov/Dec 1988.
16. Feiertag, G., Ehrfeld, W., Lehr, H., Schmidt, A. and Schimidt, M., “Calculation and experimental
determination of the structure transfer accuracy in deep x-ray lithography”, J. Micromech. Microeng., Vol.
7, pp. 323-331, 1997.
17. Despont, M., Lorenz, H., Fahrni, N., Brugger, J., Renaud, P., and Vettiger, P., “High-Aspect-Ratio,
Ultrathick, Negative-Tone Near-UV Photoresist for MEMS Applications”, Proc. Of the 10th MEMS
Workshop, Nagoya, Japan, pp. 6412-6416, Jan. 26-30, 1977.
18. Vladimirsky, Y., Vladimirsky, O., Saile, V., Morris, K. H., and Klopf, J. M., “Transfer mask for hign aspect
ratio micro-lithography”, Proc. of the SPIE, Vol. 2437, pp. 391-396, 1995.
19. Maner, W., and Ehrfeld, W., "Electroforming Techniques in the LIGA Process for the Production of
Microdevices," Materials & Manufacturing Processes, 4 (4), 527-537 (1988).
20. Both, A., Bacher, A., Heckele, M., Müller, K. D., Ruprecht, R., Strohrmann, M., “Molding Process with
High Alignment Precision for the LIGA Technology, Proc. of the Micro Electro Mechanical Systems –
MEMS’95, pp. 186-190, 1995.
21. Boone, T. D., Hooper, H. H. and Soane, D. S., “Integrated Chemical Analysis on Plastic Microfluidic
Devices”, Proc. of the Solid State Sensor and Actuator Workshop, Hilton Head Island, South Carolina,
USA, pp. 87-92, June 8-11, 1998.
22. Elderstigm H. and Laarsson, O., “Polymeric MST – high precision at low cost”, J. Micromech. Microeng.,
Vol. 7, pp. 89-92, 1997.
23. Gebhard, U., Hein, H., Just, E. and Ruther, P., “Combination of a Fluidic Micro-Oscillator and a Micro-
Actuator in LIGA-Technique for Medical Application”, 1997 International Conference on Solid-State
Sensors and Actuators, Chicago, June 16-19, 1997, pp. 761-764.
24. Bustgens, B., Bacher, W., Menz, W. and Schomburg, W. K., “Micropump Manufactured by Thermoplastic
Molding”, Proc. of the Micro Electro Mechanical Systems – MEMS’94, pp. 18-21, 1994.
25. Schomburg, W. K., Ahrens, R., Bacher, W., Engemann, S., Krehl, P. and Martin, J., “Long-Term
Performance Analysis of Thermo-Pneumatic Micropump Actuators”, 1997 International Conference on
Solid-State Sensors and Actuators, Chicago, June 16-19, 1997, pp. 365-368.
11
Centro de Componentes Semicondutores
Projetos
de
Circuitos Integrados
Luiz Carlos Moreira

Sumário
1 TÉCNICAS DE PROJETOS DE CI´S

1.1 Introdução
1.2 Especificações do projeto do CI
2 MODELO SPICE DE TRANSISTOR MOS
2.1 Transistor MOS (Metal Oxide Silicon)
2.1.1 Capacitâncias MOS
2.1.2 Estudo da região de depleção
2.1.3 Características I x V do MOS
2.2 Modelamento do MOS no simulador SPICE nível 1
3 CIRCUITO INVERSOR PROCESSO nMOS
3.1 Circuito Inversor nMOS como carga integrada
3.2 Tipos de carga
3.3 Características Estáticas do Inversor
4 CIRCUITO INVERSOR PROCESSO CMOS
4.1 Fluxo de Corrente x Dissipação de Potência para o processo CMOS
4.2 Operação Dinâmica do Inversor
5 PORTAS LÓGICAS
5.1 Porta NAND
5.2 Porta NOR
6 AIMSPICE - TEORIA
6.1 Análise DC do (Ponto de Operação)
6.2 Análise DC (Curva de Transferência)
6.3 Análise DC (Varredura da Temperatura)
6.4 Análise de Transiente
6.5 Análise da da função de Transferência do Inversor
6.6 Análise de Ruído 38
6.7 Processador Gráfico AIM POST PROCESSOR
7 AIMSPICE - PRÁTICA 40
7.1 Experiencia -1 Transistor nMOS
7.2 Experiência - 2 Transistor pMOS
7.3 Experiência - 3 Circuito Inversor pMOS
7.4 Experiência -4 Circuito Inversor pMOS com capacitância na saída
7.5 Experiência -5 Circuito VCO (Voltage Control Oscillator) com transistores pMOS
7.6 Experiência -6 Circuito Flip-Flop RS com transistores pMOS
8 EDITOR DE LAYOUT MICROWIND
8.1 Simulador Elétrico do MICROWIND
8.2 Projeto de um circuito Inversor no processo CMOS
8.3 Visualização 3D do Inversor
9 REFERÊNCIAS BIBLIOGRÁFICAS
Projetos de Circuitos Integrados
1 Técnicas de projetos de CI´s
1.1 Introdução
Atualmente há um grande avanço na área da industria eletrônica de
Telecomunicações e Computação como: Sistemas de Comunicação sem Fio, GPS-Global
Positioning System, Sistemas de TVs a cabo, Microprocessadores e Memórias. Estes
avanços foram possibilitados devido à capacidade tecnológica da microeletrônica que
permitiu a integração de milhões de transistores em um único circuito integrado e de uma
forma resumida temos as seguintes vantagens:
• Aumento da velocidade de operação do CI;
• Capacidade de realizar tarefas complexas;
• Maior confiabilidade;
• Maior segurança de projeto;
• Redução de Custos;
• Menor tamanho físico.
Para atender estas vantagens hoje temos diversas tecnologias comercialmente que são:
• Bipolares em Si;
• Unipolares utilizando a tecnologia MOS em Si;
• Semicondutores compostos tipo III-V como: (GaAS, lnP, etc.).
Cada uma destas tecnologias apresenta vantagens e desvantagens em relação às
outras em função da aplicação especifica. Uma das tecnologias que tem se destacado
muito no mercado e a tecnologia MOS (Metal Oxide Silicon) devido as seguintes
vantagens:
• Baixo consumo de potência ;
• Facilidade de integração.
Devido as estas vantagens foram desenvolvidos técnicas de projetos de circuitos

integrados de aplicações especificas (ASICs) como:
• PLD´s (Dispositivos Lógicos Programáveis) - É um circuito monolítico com fusível ,

anti-fusível, ou lógica baseada em célula de memória, que pode ser programado.
•
• FPGA (Field Programable Gate Array) - É um circuito composto de uma matriz de

transistores MOS, sendo possível a programação do circuito através de softwares
especializados como o MAXPLUS da Altera.
• Gate Array - O circuito integrado monolítico composto de linhas e colunas de

transistores.
• Standard Cell - É um circuito monolítico que é personalizado em todas as camadas

utilizando uma biblioteca que incorpora estruturas de circuitos pré caracterizadas.
Teoria do MOS (Metal Oxide Silicon)
• Full Custom - É um circuito monolítico que pode ser projetado "manualmente" , desde
o início.
Este circuitos integrados podem ser classificados como:

• Circuito Integrado Dedicado - É um CI onde todas as camadas
(mascaras) são personalizadas.
• Circuito Integrado Semi-Dedicado - É um CI onde algumas
camadas (máscaras) são personalizadas.
Para entender melhor as vantagens e desvantagens dos ASICs convém estudar o

diagrama da figura-1 que mostra os tipos de ASICs em função:
Figura 1 O Universo dos ASICs
Donde podemos concluir que o tipo de ASIC mais versátil e com maior capacidade de
integração (Densidade) é o Full-Custom, mas também tem um elevado custo de
desenvolvimento, demora muito tempo para chegar até o mercado e risco de não
funcionar corretamente devido a sua complexidade (Imagine um µprocessador com 9
milhões de transistores). Como podemos ver temos vários modos de projetar um circuito
integrado.
Figura 2 Seqüência de projeto do ASICs.
4
Teoria do MOS (Metal Oxide Silicon)
Para projetar de circuitos integrados devemos primeiramente especificar o projeto a
ser executado conforme mostra a figura-2. Com base nas especificações do projeto
devemos escolher qual o tipo de ASIC´s atende melhor as especificações do projeto. E
finalmente, a ferramentas de CAD apropriadas.
1.2 Especificações do projeto do CI

Nesta etapa, o engenheiro de desenvolvimento deve conhecer todas as
especificações do circuito a ser projetado. Assim, nesta etapa pode ser considerada o
nível físico, ou seja deve-se conhecer todos os níveis de tensão e corrente do projeto,
para abstrair o topologia do circuito a nível de capacitores, resistores e transistores.
ASICs
Com bases nas especificações do projeto o engenheiro de desenvolvimento ou
projetista de circuito integrado pode definir qual o tipo de ASICs deve ser utilizado. Por
exemplo: Temos que projetar um circuito PLL (Phase Locked Loops) para operar com uma
freqüência de 2GHz. Primeiramente, devemos saber qual tecnologia trabalha com está
freqüência. Depois devemos verificar se existe Gate Array, PLD´s, FPGA ou se devemos
utilizar Full-Custom. Com estas bases podemos passar para a etapa seguinte.
Ferramentas de CAD
Após a especificação do tipo de ASICs a ser utilizado devemos verificar se a
ferramentas de CAD estão disponíveis para o desenvolvimento do projeto tanto a nível de
simulação como a nível de layout. Por exemplo, no circuito concluímos que podemos
utilizar Full Custom para projetar o CI utilizando no processo CMOS 0.18µm. Para isso,
diversas empresas de projetos de circuitos integrados oferecem sua ferramentas como:
• Mentor Graphics
• Cadence
• Tanner
• Synops
Na maioria deste pacotes existem simuladores elétricos baseados na filosofia
SPICE. No software Mentor temos o Eldo como simulador elétrico.
5
2 MODELO SPICE DE TRANSISTOR MOS
2.1 Transistor MOS (Metal Oxide Silicon)

Nesta etapa discutiremos primeiramente o modo de operação do MOS (Metal Oxide
Silicon). Para começar mostraremos a sua simbologia de canal N e canal P conforme
mostra a figura-3. Onde podemos verificar que o MOS é composto de quatro terminais:
Fonte, Dreno, Porta e Bulk.
Figura 3 Simbologia do transistor MOS.

2.1.1 Capacitâncias MOS
Para entender melhor o funcionamento de transistores MOS devemos

primeiramente estudar as capacitâncias MOS.
Figura 4 Modelo utilizado para calcular as capacitâncias.
Considere a figura-4 com uma seção transversal de um transistor MOS com as regiões de:
dreno, fonte e substrato. Aplicando uma tensão Vgs na porta do transistor e colocando a
fonte, dreno e bulk para terra formaremos um capacitor MOS. Deste modo, verificaremos
três tipos de capacitância MOS em função da tensão Vgs na porta do transistor:
• Acumulação;
• Depleção;
• Inversão.
Acumulação:
Considere a tensão Vgs < 0 conforme mostra a figura-5. Nesta condição as lacunas se
concentram junto ao óxido de porta. A espessura do óxido no modelo SPICE MOS é
chamado de TOX (Thickness Oxide).
Figura 5 Transistor MOS em acumulação.
Depleção
Considere a figura-4 com uma tensão Vgs não suficiente negativa para ter uma alta
concentração de lacunas ou uma tensão Vgs não suficiente positiva para ter uma alta
concentração de elétrons. Nesta condições teremos uma superfície embaixo da porta do
transistor depletada. Assim, temos duas condições:
• Quando a tensão Vgs torna-se mais negativa (<<0) temos um acumulo de lagunas
em embaixo da porta do transistor.
• Quando a tensão Vgs torna-se mais positiva (>>0) temos um acumulo de elétrons
embaixo da porta do transistor.
7
Logo, com o aumento da tensão Vgs será formada uma capacitância embaixo da porta do
transistor conforme mostra a figura-5 esta capacitância será chamada de "capacitância de
depleção" conforme mostra a figura-6.
Figura 6 Transistor MOS em depleção.
Inversão
Quando a tensão Vgs é maior do que a tensão de limiar Vt (Vgs>Vt) temos uma
grande concentração de elétrons na superfície do Si junto ao óxido de porta conforme
mostra a figura-6.
Na figura-7 podemos verificar a variação da capacitância de óxido Cóx do
transistor MOS. Podemos observar as 3 condições de capacitância de óxido.
Figura 7 Gráfico da configuração da figura-2.
Existem outras capacitâncias envolvidas no transistor MOS conforme mostra a

figura-6. As capacitâncias envolvidas são:
• Cgd - Capacitância entre porta e dreno;
• Cgs - Capacitância entre porta e fonte;
• Cdb - Capacitância entre dreno e bulk,
• Csb - Capacitância entre fonte e bulk.
8
Figura 8 Capacitâncias MOS.
A capacitância entre porta e bulk é dada pela equação-1.

Leff
ε OX .(L − 2LD ).W
Cgb = (1)
Tox
Onde, εox é a constante dielétrica do óxido, W é a largura do transistor, Tox é a espessura
do óxido do transistor e Leff (L-2LD) o comprimento efetivo do canal do transistor.
A capacitância entre porta e dreno, fonte é dada pela equação-2.

ε OX .LD.W
Cgd, s = (2)
Tox
No simulador SPICE as capacitâncias da equação-2 são chamadas de capacitâncias de
"overlap" de dreno e fonte CGDO - ( Capacitance Gate Dreno Overlap) e CGSO -
(Capacitance Gate Source Overlap). Na equação-3 temos o cálculo de capacitância entre
porta e dreno utilizando o parâmetro CGDO e na equação-4 temos o cálculo da
capacitância entre porta e fonte utilizando parâmetro CGSO.
εo.LD
Cgd = CGDO.W = .W (3)
Tox
e
Cgs = CGDO.W (4)
A capacitância total, normalizada independente da largura e comprimento do canal
do transistor MOS, entre o porta e terra no circuito da figura-4 é a soma de Cgs, Cgd e Cgb
conforme a equação-7.
εo
Cóx = (5)
Tox
O termo Cóx é chamado capacitância de óxido para um determinado processo. Por
aF
exemplo da foundry MOSIS (CN20) temos um Cóx de 800 conhecendo o L e W do
µm 2
transistor podemos calcular a capacitância de óxido total do circuito conforme a equação-
6.
Cox = Cóx.W.L (6)
9
Na tabela-1 temos um sumário das capacitância envolvidas no transistor MOS em
diversos tipos de operação.
Tabela 1 Capacitâncias MOS.
Nome Região de Corte Região Linear Região de Saturação
Cgd 1
.W.L.C' ox
CGDO.W CGDO.W
2
Cdb Cjdep Cjdep Cjdep
Cgb C' ox.W.Leff + CGBO.L CGBO.L CGBO.L
Cgs 1
.W.L.C' ox
2
.W.L.C' ox
CGSO.W 2 3
Csb Cjdep Cjdep Cjdep
2.1.2 Estudo da região de depleção

Na figura-6 verificamos a existência de uma região de depleção e podemos verificar que
há uma inversão quando Vgs >Vt (Tensão de Limiar). Nestas condições existe uma região
de Depleção entre o canal invertido e o substrato e a espessura da depleção é dada pela
equação-7.
2.ε si .φ 2ε si φs − φF
Xd = = (7)
q.NA q.NA
Onde, NA é o numero de átomos aceitador no substrato, φs é o potencial eletrostático na
interface óxido-silício. O potencial eletrostático do substrato tipo P é dado por:
K.T NA
φF = − ln (8)
q ni
Onde, ni é a concentração intrínseca do silício=1.45x1010 cm-3.
Na região de depleção não existem carga móveis no material semicondutor tipo P e a
carga concentrada na porta do transistor é dada pela equação-9.
Q´b = q.NA.Xd = 2.εsi.q.NA . φS − φF ⇒ Acumulação ⇒ (φS=φF) ⇒ Q´b=0 (9)
Na condição de tensão de limiar, Vg=Vt, temos φS=-φF. Nesta situação a carga de
depleção é dada por:
Q´bo = 2.εsi.q.NA . − 2φF (10)
Acima temos o substrato e fonte ligados para terra. Se a fonte tem um potencial maior que
o substrato, temos uma diferença de potencial chamada de "Vsb". Neste caso a carga
negativa na região de depleção é dada pela equação-11.
Q´bo = 2.εsi.q.NA . − 2φF + Vsb (11)
Exemplos - 1
Para fixar os conceitos expostos acima temos o seguinte exercício:
Dados:
atoms
• Dopagem de substrato de 1015
cm3
• Vgs = Vt e Vsb = 0
Pergunta:
1) Qual o potencial eletrostático na região do substrato ?
K.T NA 1015
R: φF = − ln = −26mV. ln = −290mV
q ni 14.5 x10 9
2) Qual a largura da camada de depleção ?
10
R: Xd =
2 si φ s − φF
=
( )
2 . (11,7 ). 8.85x10 -14 F/Cm . (2 . 0.29V )
= (0.866µm)
q.N A  C   15 Atoms 
1.6x10  . 10  .
-19
 atom   cm 3 
3) Qual a carga contida na região de depleção debaixo do porta do transistor na

região de depleção
C   15 Atoms   cm3 
R: Q´bo = q.NA.XD = 1.6x10−19 .(0.866µm) = 139
aC
.10 .
 Atom   cm3   1012 m3  µm2
Considere o circuito onde a tensão Vgs = Vt e de acordo com a figura-9. A tensão entre A
e B será VBC :
Figura 9 Cálculo da tensão de Limiar.
Podemos verificar através da figura-9 que há uma capacitância de óxido Cóx cujo isolante
é um óxido e a diferença de potencial é dada pela equação-12.
Q´b
VBC = (12)
Cóx
O potencial de superfície necessário é dado pela equação-13.
Q´b
VB = − 2φF (13)
Cóx
Cargas positivas existem na interface óxido-silício devido a imperfeições da superfície ou
pelo uso de implantação de íons para ajustar a tensão de limiar dos MOS. Estas cargas
positivas são chamadas de Q´ss com a unidade de coulombs/área. Assim, a equação-13
pode ser rescrita conforme equação-14.
Q´b − Q´ss
VB = − 2φF (14)
Cóx
A tensão de limiar é o potencial entre o ponto D (bulk) e o ponto A (Material)
conforme mostra a figura-8. A diferença de potencial entre o porta e bulk (substrato tipo P)
pode ser determinada pela somatória de potenciais entre diferentes materiais do MOS
conforme mostra a figura-10. Somando potenciais de contato entre bulk e porta poly n+
com uma concentração de ND,Poly temos a equação-15.
11
 K.T ND,Poli   K.T NA 
φms = φG − φF =  ln + ln  (15)
 q ni   q ni 
Assim a tensão de limiar Vt será dado pelas equações (16-18).

Q´b − Q´ss
Vt = − 2φF − 2φms (16)
Cóx
Q´bo − Q´ss Q´bo − Q´b
= −φms − 2φF + − (17)
Cóx Cóx
= −φms − 2φF +
Q´bo − Q´ss
Cóx
+
2.q.ε si .NA
Cóx
[ 2φ F + Vsb − 2φF ] (18)
Quando a fonte esta em curto em relação ao substrato Vsb=0.
Q´bo − Q´ss
Vt NO = −φ ms − 2φ F + (19)
Cóx
O coeficiente do efeito de corpo ou fator de corpo é dado pela equação-20.
2.q.ε si .NA
γ= (20)
Cóx
Figura 10 Determinação do potencial de contato entre poly e substrato.
A equação-18 agora pode ser rescrita como:

Vt N = Vt NO + γ. 2φF + Vsb − 2φF (21)
A tensão de Banda Plana é dada pela equação-22.
Q´ss
VFB = −φms − (22)
Cóx
A tensão de limiar zero-bias pode ser escrita em termos da tensão de banda plana.
Q´bo
VT NO = VFB − 2 φF + (23)
Cóx
Exemplo - 2:
Dados:
aF
• NA= 1015
µm 2
aF
• Cóx = 800 conforme parâmetros da Foundry MOSIS.
µm 2
12
Pergunta:
Estime o γ (GAMMA)
 col   15 atoms cm3 

 −19 
.(11.7 ). 8.85 aF   
.10 cm µm
3 3
2. 1.6 x10

atom
  
 µm   
   
1
R: γ= = 0,228 V 2
aF
800
µm 2
Exemplo - 3:
Estime a tensão de limiar zero-bias do MOS do exemplo-1

Dados:
atoms
• Nível de dopagem do poly10 20
cm 3
Pergunta:
O que acontece com a tensão de limiar quando a uma contaminação de sódio causa uma
aC
impureza de 40 na interface óxido-semicondutor ?
µm 2
R:
10 20
φms = φ F − φ G = −290mV − 26mV. ln = 879mV
1.45 x10 9
− 2 φF = 580mV
aC
139
Q´bo µm2
= = 173mV
Cóx aF
800
µm2
Q´ss
= 50mV
Cóx
A tensão de limiar da equação-19 sem a contaminação é de -126mV, com a contaminação
do sódio a tensão de limiar é de -176mV. Para compensar ou ajustar a tensão de limiar
pode ser implantado íons p+. Este íons efetivamente aumentam o valor da tensão de limiar
Cć
por Cóx , onde Q ć é a densidade de carga pela unidade de área devido a implantação.
Se NI é a dose de implantação iônica em atoms/Unidade de área. Assim, podemos
escrever a seguinte equação:
Qć = q.NI
e a tensão de limiar será: (24)
Q´bo − Q´ss + Qć
Vt NO = −φms − 2φF + (25)
Cóx
2.1.3 Características I x V do MOS

Após familiarização com os parâmetros de capacitância e tensão de limiar do
transistor MOS. Agora verificaremos as funções características de operação do transistor
em função da corrente e tensão do transistor nas regiões de Corte, Triodo e Saturação
conforme mostra a figura-11
13
Figura 11 Gráfico das regiões de operação do MOS
Região de Corte
Na região de corte do transistor nMOS com uma tensão de porta Vgs=0 a corrente
entre dreno e fonte será = "0" ( na verdade ela pode ser da ordem de pA ou nA.
Região de Triodo
Quando Vgs>Vt forma um canal invertido em baixo da porta do transistor e com
uma tensão Vds > 0, temos um fluxo de corrente entre fonte e dreno conforme mostra a
figura-12. Inicialmente as cargas são armazenadas sobre a capacitância de óxido Cóx. O
potencial entre o eletrodo de porta e o canal é Vgs-V(y), a carga da camada de inversão
será dada pela equação-26.
Qćh = Cóx.[Vgs − V( y )] (26)
Figura 12 Comportamento do MOS na região de triodo.

Como Q´b está presente na camada de depleção do MOS devido a tensão Vt
conforme mostra a equação-27.
Q´b = Cóx.Vt N (27)
A carga total útil no canal para a condução de corrente entre fonte e dreno é dado
pela diferença entre a equação 26 e 27 conforme mostra a equação-28.
Q I ´( y ) = Cóx.(Vgs − V (y ) − Vt N ) (28)
14
A variação da resistência de canal em função do comprimento dy e da largura W e
dado pela equação -29.
1 dy
dR = . (29)
µn.Q´l(y ) W
Onde, µn é a média da mobilidade de elétrons através do canal com a unidade de
cm2/V.sec.
A queda de tensão na resistência variável é dada pela equação-31.
Id
dV( y ) = ID . .dy (30)
W.µ n .Q´ l (y )
Substituindo a equação-28 em 30 temos:
Id.dy = W.µn.Cóx(Vgs − V (y ) − Vt N ).dV (y ) (31)
Deste modo, teremos a Transcondutância do transistor nMOS conforme mostra a
equação-32.
ε OX
KpN = µn.Cóx = µn (32)
Tox
O transistor pMOS será representado pela equação-33.
ε OX
KpP = µp.Cóx = µp (33)
Tox
A corrente do Id será obtida pela integração do lado esquerdo da equação-31. Os
limites de integração da equação-34 são em função do comprimento de canal (0 a L) e da
tensão entre dreno e fonte conforme mostra a equação-34.
L Vds
Id∫ dy = W .KP. ∫ (Vgs − V (y ) − Vt N ).dV (y ) (34)
0 0
ou
W Vds 2 
Id = KPN. (Vgs − Vt N ).Vds −  (35)
L  2 
Entretanto, descreveremos a equação-35 em função do parâmetro da transcondutância
conforme mostra a equação-36.
W
β = KPN. (36)
L
ou
 Vds 2 
Id = β(Vgs − Vt N ).Vds −  (37)
 2 
A equação-38 descreve a corrente id para o transistor pMOS.
W Vds 2 
Id = KPP . (Vgs − Vt N ).Vds −  (38)
L  2 
Região de Saturação
Quando o transistor MOS opera em pinched-off temos Vds≥Vgs-Vt e Vgs>Vt logo estará
na região de saturação. Substituindo Vds,sat dentro da equação-35 temos a equação-39.
Id =
KPN W
.
2 L
[ 2
]
(Vgs − VtN )2 = β (Vgs − VtN ) (39)
Desprezando a difusão lateral de fonte e dreno, podemos considerar como
comprimento de canal, a diferença entre L e o comprimento da região de depleção junto
ao dreno, como mostra a figura-13
L elc = L draw − XDl (40)
15
Substituindo a equação-40 em 39 temos a representação da corrente de dreno na
equação-41.
Id =
KPN W
. (Vgs − VtN )2 (41)
2 L elec
Figura 13 Comportamento do MOS na região de saturação.

Qualitativamente reduzindo o valor Lelec e aumentando a corrente ID que a largura da
camada de depleção aumenta com o incremento da tensão Vds. Este efeito é chamado de
channel lenght modulation. Para determinar a alteração da corrente de saída entre dreno e
fonte devemos derivar a equação-41 em função da tensão Vds conforme mostra a
equação-42.
(Vgs − VtN )2 . dL elec = Id. 1 . dX dl 
∂Id KPN W 
= . (42)
∂Vds 2 L2 elec dVds  L elec dVds 
ou seja,
1 dX dl
λ= . (43)
L elec dVds
O λ é o parâmetro do comprimento da modulação de canal: é maior que 0.1 para
dispositivos de canal curto e para dispositivos de canal longo é maior que 0.01. Podemos
rescrever a equação-43 dentro da equação 41 e temos como resultado a equação-44.
. (Vgs − Vt N ) .[1 + λ C (Vds − Vds, sat )]
KPN W
Id =
2
(44)
2 L
2.2 Modelamento do MOS no simulador SPICE nível 1
Através dos cálculos na seção 6 podemos montar um arquivo de parâmetros de
modelos para o simular elétrico AIMSPICE.
Nível 1 Parâmetros do modelo para VtN;
Os seguintes parâmetros são relatados para calcular o VtN no SPICE.
16
Símbolo Nome Descrição Default Típico Unidade
VtNO VTO Zero-bias threshold voltage 1.0 0.8 Volts
γ GAMMA Body-effect parameter 0 0.4 V1/2
2φF PHI Surface to bulk potential 0.65 0.58 V
NA NSUB Substrate doping 0 1E15 cm-3
Q'ss/q NSS Surface state density 0 1E10 cm-2
TPG Type of gate material 1 1 -
Os seguintes parâmetros são relatados para calcular o VtN no SPICE.
Símbolo Nome Descrição Default Típico Unidade

KP KP Transcondutance parameter 20E-6 50E-6 Volts
Tox TOX Gate-oxide thickness 1E-7 40E-9 m
λ PHI Channel-lenght modulation 0 0.01 V-1
LD NSUB Lateral diffusion 0 2.5E-7 m
µn,p UO Surface mobility 600 580 2
cm /Vs
Modelos do SPICE para fonte e dreno implantados.
Símbolo Descrição Default Típico Unidade

RD Drain contact resistance 0 40 Ω
RS Source contact resistance 0 40 Ω
RSH Source/Drain sheet resistance 0 50 Ω/sq.
CGBO Gate-bulk overlap capacitance 0 4E-10 F/m
CGDO Gate-drain overlap capacitance 0 4E-10 F/m
CGSO Gate-source overlap capacitance 0 4E-10 F/m
PB , PBSW Bottom, sidewall built-in potential 0.8 0.8 V
MJ , MJSW Bottom, sidewall grading coefficient 0.5 0.5 -
CJ Bottom zero-bias depletion capacitance 0 3E-4 F/m2
CJSW Sidewall zero-bias depletion capacitance 0 2.5E-10 F/m
IS Bulk-junction saturation current density 1E-14 1E-14 A
JS Bulk-junction saturation current density 0 1E-8 A/m2
FC Bulk-junction foward bias coefficient 0.5 0.5 -
Modelos mais completos e mais precisos são:

Nível 2 e 3.
BSIM 1,2 e 3.
17
Circuito Inversor
e
Portas Lógicas
3 Circuito Inversor no processo nMOS
Circuitos inversores são utilizados principalmente em circuitos digitais e sua função

é inverter o sinal de saída em relação ao sinal de entrada. Inversores que fazem uso da
tecnologia MOS (Metal Oxide Silicon) podem ser projetados em diversos processos como
mostra a tabela-2.
Tabela 2 Diversas implementações com transistores MOS.
Processo Carga
Depleção
pMOS
Enriquecimento
Depleção
nMOS
Enriquecimento
CMOS
Neste trabalho, mostraremos circuitos inversores em dois processos um no processo

CMOS e outro no processo nMOS com carga em Enriquecimento.
3.1 Circuito Inversor nMOS como carga integrada

O inversor nMOS usa invariavelmente um dispositivo MOS funcionando como
resistência de carga. O tamanho reduzido do MOS é motivo básico de seu uso como tal.
Enquanto um MOS de carga de 100KΩ ocupa aproximadamente 6.66 ou seja, 25 x 25 µm2 ,
uma resistência do mesmo valor exigiria 7,5µm x 7,5 mm. Outra vantagem importante do
uso do MOS como dispositivo de carga resulta quando se controla sua porta, o qual
permite que o dispositivo de carga conduza apenas em determinados intervalos. É o caso
de circuitos de lógica dinâmica, que apresentam reduzidos níveis de potência.
Como vimos, um inversor é constituído por um transistor de comando QD, e por um
inversor de carga QL . Em princípio, podemos Ter diferentes combinações na constituição
dos inversores levando em conta o tipo de dispositivo (Depleção ou Enriquecimento)
polaridade do canal ( N ou P) e região de operação ( Triodo ou Saturação).
Os inversores com MOS utilizam sempre transistores de comando operando em
modo de enriquecimento. Desta forma as tensões de polarização de dreno e porta são de
mesma polaridade , o que oferece compatibilidade circuital para estágios de acoplamento
direto . Particularizando para canal N, podemos fazer uma lista de combinações obtendo a
tabela-3.
Tabela 3 Inversores com diferentes cargas.
Comando QD Carga QL Designação
nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Triodo) NELT
nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Saturação) NELS
nMOS, enriquecimento(Triodo) nMOS, depleção (Saturação) NDLS
3.2 Tipos de carga:
Carga saturada
A figura-14 mostra este tipo de inversor. Pode-se notar que a porta do transistor de carga
está ligada ao dreno; desta forma Vgs=Vds e por seguinte Vds > V´ds (Tensão de
saturação). Assim, o transistor de carga operará na região de saturação.
Figura 14 Inversor básico nMOS.
Carga não saturada

Se a porta do nMOS de carga se liga a uma fonte de alimentação Vgg de um valor tal que
Vds < V´ds o transistor trabalhará na região triodo. A condição para conseguir isto é :
Vgg-Vt>Vdd (45)
Esta condição é fácil de se verificar; de acordo com a figura - 14 se tem:
Vds=Vgs-(Vgg-Vdd)
Se impormos a condição que:
Vds<Vgs-Vt
Assumindo que
V´ds=Vgs-Vt´
Concluímos que o dispositivo de carga está operando na região de triodo.
3.3 Características Estáticas do Inversor

Em seguida, descreveremos as principais características de corrente continua do
inversor, que serviram como base de projeto do mesmo. A análise será simplificada ,
tendendo a expressões práticas.
Nível Lógico 1 (Superior)
Usaremos durante todo o desenvolvimento, lógica positiva, ou seja, em nosso caso

, nível lógico "1" = + Volts e nível lógico "0" dado por 0 Volts. A seguir calcularemos a
tensão do nível lógico "1" à saída do inversor.
Carga saturada - Referindo-se à figura-14, quando Vin=0V, o nMOS de comando estará
cortado e a corrente que flui pelo transistor de carga será devida á fuga da região
difundida que forma o dreno do transistor de comando, QD e a fonte da carga, assumindo
que (Vgi)D > 0. O nMOS de carga. O nMOS de carga para permitir esta passagem de
corrente deve ter Vgs>Vgi (Vbs); como é difícil de prever esta corrente alguns autores
aproximam Vgs ao valor Vt (Vbs). Desta forma, a tensão de saída, Vo, de nível lógico "1"
será:
20
Vo≈Vdd-Vt (Vbs) (46)
onde, Vt (Vbs) é a tensão de limiar dependente da tensão substrato-fonte, Vbs. Com o

substrato polarizado.
Vbs=Vbg (tensão de substrato)-Vo (47)
b) Carga não saturada - Quando a expressão (Vgg-Vt(Vbs)>Vdd é obedecida, o nMOS

está operando na região de triodo. Pode-se desenhar as curvas Vgg-Vdd=Vgs-Vds sobre
as características de dreno do nMOS de carga, para mostrar que quando Vgg-Vdd >
Vt(Vbs), o transistor de carga somente apresenta corrente quando Vds>0. Desta forma
concluímos que a tensão nível lógico "1" será:
Vo ≈Vdd (48)
A figura-15 mostra as curvas experimentais de transferência para dois tipos de
carga.
Figura 15 Curva de transferência dos inversores.
Nível lógico "0" (Inferior)

O inversor está no estado de condução quando a sua entrada está no nível lógico
superior. O transistor de comando conduz e, como tem maior β que o nMOS de carga , é
capaz de levar a tensão de saída a um valor pequeno. Propomos nos agora a calcular
este valor.
Carga saturada - Para o cálculo do nível lógico inferior que VtD -=VtL posto que
(Vbs)L=Vbg-Vo e como Vo→0, resulta que (Vbs)L=(Vbs)D.
Como nível lógico superior , Vdd-VtL deve excitar adequadamente o estágio seguinte,
assumiremos que Vin = Vdd-Vt.
Posto que Vo deve tender a zero Volts, usaremos as seguintes expressões:
Para QD, Id = β D .(Vgs − Vt ).Vds (49)
βD
Para QL, Id = .(Vgs − Vt ).Vds (50)
2
21
Assim:
βD
β D .(Vdd − 2.Vt ).Vo = .(Vdd − Vo − Vt )
2
2
Desprezando Vo2,
.(Vdd − Vt )
2
Vo = (51)
2.[(Vdd − 2.Vt )(
. βR + 1) + Vt ]
onde
W
 
.β R  L D
βR = = (52)
βL W
 
 L L
b) Carga não saturada - Levando se em conta as aproximações anteriores e com Vin=Vdd

resulta,
 2
β D .(Vdd − Vt ).Vo = β L (Vgg − Vo − Vt )(
. Vdd − Vo ) − (Vdd − Vo ) 
1
(53)
 2 
Desprezando Vo2,
(Vgg − Vt ).Vdd − 1 Vdd 2

Vo = 2 (54)
(Vdd − Vt )(. β R + 1) + Vgg − Vdd
4 Circuito Inversor processo CMOS

O circuito inversor é formado de dois tipos de transistores MOS um tipo N e outro
tipo P no processo CMOS conforme mostra a figura-16. Um modo ideal para explicar o
funcionamento do inversor é através de chaves. Ou seja, quando a chave está fechada o
transistor esta conduzindo e quando a chave esta aberta o transistor está cortado.
A
B C
Figura 16 Circuito Inversor.
Considere uma tensão de entrada Vin igual a =0V na entrada do inversor. Isto faz
com que o transistor pMOS entre em estado de condução e consequentemente a chave
ch esta fechada. No transistor nMOS temos uma situação contrária, ou seja, ele está
cortado e consequentemente a chave ch está aberta conforme mostra a figura-16 B.
Assim, a tensão de saída Vout é igual a Vdd. Considere agora uma tensão de entrada no
22
inversor Vin = Vdd(5v, normalmente) conforme mostra a figura-16 C, teremos uma
situação contrária, ou seja, o transistor pMOS está cortado e o transistor nMOS está
conduzindo. Assim, a tensão de saída Vout do inversor é aterrada. Deste modo, teremos
na saída do inversor uma tensão inversa da entrada. Aprendemos anteriormente que o
transistor MOS trabalha nas regiões de Corte, Saturação e Triodo e que o inversor tem
uma tensão de entrada Vin e tensão de saída Vout. Logo podemos levantar a sua curva
de transferência Vin X Vout conforme mostra a figura-17.
Figura 17 Curva de transferência do Circuito Inversor .
Esta curva é composta de 5 regiões de operações que são chamadas de A,B,C,D e

F. Na região (A) temos o transistor pMOS conduzindo na condição de Triodo e o transistor
nMOS cortado, pois a tensão de entrada está abaixo da tensão de limiar (Vt) conforme
mostra a figura-17. Na região (B) temos a transistor pMOS em Triodo e o transistor nMOS
na Saturação. Na região (C) temos ambos transistores em Saturação. Na região (D) o
transistor pMOS está saturado e o transistor n MOS está em Triodo e na região (E) o
transistor pMOS está cortado e o nMOS está em Triodo. Após o estabelecimento das
condições de operação do inversor podemos formular as equações dos transistor "p" e "n"
MOS para a região de saturação e triodo temos as seguintes equações:
Para a condição de Triodo do transistor nMOS temos:

[
IDN = KN. 2.(Vin − Vt N ).Vout − Vout 2]para Vout ≤ Vin − Vt N (45)
1  W
Onde: KN = µ N .Cox 
2  L 
Para a condição de Saturação temos:

IDN = K N.(Vin − Vt N ) Vout ≥ Vin − Vt N
2
para (46)
Para a condição de Triodo do transistor pMOS temos:
[
IDP = K P . 2.(Vdd − Vin − Vt P ). (Vdd − Vout ) − (Vdd − Vout )
2
] Vout ≥ Vin + Vt P (47)
1  W
Onde: KP = µ P .Cox 
2  L 
Para a condição de Saturação temos:
23
IDP = K P .(Vdd − Vin − Vt P )
2
Vout ≤ Vin − Vt P (48)
Na região C temos o chamado ponto de chaveamento do inversor (Inverter

Switching Point) onde a tensão de saída é igual tensão de entrada (vdd/2=Vsp) e ambos
transistores estão na saturação.
W
µ N .Cox 
=  L  β N,P temos a seguinte equação-49:
Considerando, K N,P =
2 2
βN
(Vsp − Vt N )2 = β P (Vdd − Vsp − Vt N )2 (49)
2 2
Resolvendo temos:
βN
.Vt N + (Vdd − Vt P )
βP
Vsp = (50)
βN
1+
βP
4.1 Fluxo de Corrente x Dissipação de Potência para o processo CMOS
Conforme mostrado anteriormente o inversor CMOS apresenta dois transistores em

série chaveados ao mesmo tempo. A figura-18 mostra que a máxima corrente no inversor
ocorre quando a tensão de entrada é igual a vdd/2 este aumento de corrente influência na
dissipação de potência do circuito.
Figura 18 Curva de potência do inversor MOS.
4.2 Operação Dinâmica do Inversor

Quando projetamos um circuito inversor dentro do circuito integrado temos que
levar em consideração a capacitância de saída conforme mostra a figura-19. Esta
capacitância pode ser de metal-1 para substrato. Geralmente a capacitância de saída do
inversor é da ordem de 10-15 F. Mas dependendo da freqüência de operação, corrente de
carga do inversor e quantidade de interligações com outros circuitos esta capacitância
pode ser significativa. Em função deste problemas apresentados, o sinal na saída do
inversor pode sofrer distorções fazendo com que o circuito seguinte não interprete
24
corretamente o sinal. Para isso, necessitamos calcular o tempo de carga e o tempo de
descarga do sinal. Na figura-19 temos um circuito inversor com uma capacitância ligada
na saída Vout. Assim, podemos verificar o tempo de carga e descarga em função dos
transistores pMOS e nMOS. O transistor pMOS tem a função de carregar o capacitor e o
transistor nMOS tem a função de descarregar o capacitor na sadia do inversor. Logo,
podemos concluir que o tempo de fase de descarga TPHL é diferente do tempo fase de
carga TPLH . Isto deve se à diferença de mobilidade das cargas nos transistores, ou seja, a
mobilidade no transistor nMOS e maior que a do transistor pMOS.
Figura 19 Circuito Inversor com carga capacitiva na saída.
Na figura-20 temos representado a descarga do capacitor através do transistor

nMOS, onde a tensão Vgs do transistor nMOS é igual a Vdd, conseqüente a corrente será
máxima. O tempo de fase do nível alto para baixo TFHL (Tempo de Atraso) pode ser
descrito matematicamente de acordo com a equação-51.
Figura 20 Trajetória do pontos de descarga do capacitor.
25
C.[Vdd − (Vdd − Vt )] C.Vt
TFHL1 = = = Tempo de A → B (51)
K N (Vdd − Vt ) K N (Vdd − Vt )
2 2
No ponto B da figura-19 o transistor está operando na região de triodo de acordo com a

equação (45). E o tempo de descarga do capacitor pode descrito com a equação-52.
IDN.dt = −C.dVout (52)
Substituindo a equação 45 em 52 temos:

KN 1 dVout
.dt = − . (53)
C 2(Vdd − Vt ) 1
Vout 2 − Vout
2(Vdd − Vt )
Para encontrar o tempo atraso de Vdd-Vt até Vdd/2 devemos integrar ambos os lados da
equação-53. Denotando a componente de atraso de TFHF2 temos:
Vdd
Vout =
KN 1 2 1
.TFHL2 = − ∫ dVout (54)
C 2(Vdd − Vt ) Vout = Vdd − Vt 1
Vout 2 − Vout
2(Vdd − Vt )
Usando o fato que:
dx  1
∫ = ln1 −  (55)
ax − x
2
 ax 
Resolvendo a equação-54 temos:
C 1  3Vdd − 4 Vt 
TPHL 2 = − ln  (56)
2.K N .(Vdd − Vt ) 2  Vdd 
O componente da equação-51 e 56 podem ser somados para obter a equação-57.
C  Vt 1  3Vdd − 4 Vt 
TPHL 2 = − . + ln  (56)
K N .(Vdd − Vt )  Vdd − Vt 2  Vdd 
Fazendo, Vt ≈ 0.2 Vdd temos:
0.8.C
TPHL = (57)
K N .Vdd
Para calcular TPLH devemos utilizar um processo semelhante a partir da equação-56 e no
lugar de KN devemos colocar KP.
5 Portas Lógicas
Nesta etapa faremos estudo de portas lógicas NAND e NOR utilizando o processo
CMOS. Para entender melhor o funcionamento, primeiramente devemos fazer as
seguintes considerações para os transistores:
26
• Transistor nMOS - Quando aplicado uma tensão 5V na porta, o transistor
conduz e quando aplicado 0V, o transistor corta.
• Transistor pMOS - Quando aplicado uma tensão 5V na porta, o transistor

corta e quando aplicado 0V, o transistor conduz.
Devemos fazer outra consideração, com relação aos níveis lógicos "0" e "1" onde a nível
"1" entende-se como 5V e para nível "0" entende-se como 0V.
5.1 Porta NAND

Na figura-21 temos uma porta NAND com duas entradas denominadas de "A" e "B", saída
"S" e uma fonte de alimentação de 5V. Com N entradas temos 2N condições, onde N é o
número de entradas. Conforme tabela-4, para 2 entradas temos 4 condições.
Tabela 4 Tabela verdade da porta NAND.
Condição A B S
1 0 0 1
2 0 1 1
3 1 0 1
4 1 1 0
Na primeira condição da tabela verdade temos as entradas "A" e "B" com nível lógico "0",
logo os transistores pMOS estarão no estado de condução e os transistores nMOS
estarão cortados e consequentemente a saída "S" estará em Vdd=5V⇒ nível lógico "1".
Figura 21 Porta lógica NAND.
Na segunda condição da tabela verdade temos as entradas A com nível lógico "0" e a
entrada B com nível lógico "1", logo um transistores pMOS esta no estado de condução e
o outro em estado de corte. Para os transistores nMOS teremos a mesma situação um
conduzindo e o outro cortado. Como os transistores nMOS estão em série e um dos
transistor esta cortado então teremos na saída a tensão Vdd=5V⇒ nível lógico "1". Na
terceira condição teremos uma situação semelhante, mas usando outros transistores. Na
Quarta condição as entradas "A" e "B" estão em nível lógico "1". Desta forma os
transistores pMOS estão cortados e os transistores nMOS estão conduzindo. Deste modo
teremos na saída "S" uma tensão de 0V nível lógico "0". Considerando a) UN = 2.µ P b) N
27
transistores em série apresentam uma impedância equivalente "N" vezes maior, c)
desejamos uma impedância equivalente para a carga (Transistores pMOS) do nó de
saída, a relação entre as dimensões dos transistores deve seguir a relação:
W N W
  = .  (58)
 L N 2  L P
5.2 Porta NOR

Na figura-22 temos uma porta NOR com duas entradas onde os transistores funcionam de
forma semelhante ao da porta NAND, mas a sua arquitetura é diferente em relação a porta
NAND. Na porta NAND temos dois transistores pMOS ligados em paralelo e dois nMOS
ligados em série, e na porta NOR temos uma situação contrária, ou seja temos dois
transistores pMOS ligados em série e dois nMOS ligados em paralelo. Deste modo,
podemos dizer que os transistores T1 e T3 nMOS da porta NOR trabalham em Pull-Down
e os transistores T2 e T4 trabalham em Pull-Up.
Figura 22 Porta lógica NOR.

Analogamente ao caso da porta NAND devemos seguir a seguinte relação para
transistores de porta NOR: conforme mostra a equação-57.
W W
  = 2.N.  (57)
 P
L  L N
28
Simulações Elétricas
com o
AIMSPICE
6 AIMSPICE - TEORIA
30
6.1 Análise DC do (Ponto de Operação)
31
6.2 Análise DC (Curva de Transferência)
32
6.3 Análise DC (Varredura da Temperatura)
33
6.4 Análise de Transiente
34
35
36
6.5 Análise da função de Transferência do Inversor
37
6.6 Análise de Ruído
38
6.7 Processador Gráfico AIM POST PROCESSOR
39
7 AIMSPICE - PRÁTICA
7.1 Experiência -1 Transistor nMOS
Objetivo:
Verificar o comportamento do transistor nMOS através de simulações com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-23 com os seguintes dados: W= , L=
Figura 23 Transistor nMOS.

Faça as etapas abaixo:
1) V1= 0v, V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre
VDS.
2) V1=5v,V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre
VDS.
3) Utilizando a fonte PWL do AIMSPICE. Faça uma fonte V1 de (0-5)V e meça com
passos de 0.5v e anote na tabela-5 abaixo.
Tabela 5
V1 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Ids
Vds
4) Determine a tensão de limiar do transistor nMOS.
5) Utilizando a fonte de tensão PULSE do AIMSPICE determine a máxima freqüência de

operação do transistor nMOS.
40
7.2 Experiência - 2 Transistor pMOS
Objetivo:
Verificar o comportamento do transistor pMOS através de simulações com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-24 com os seguintes dados: W=10µm, L=10µm, VDD=5V.
Figura 24 Transistor pMOS.

1) V1= 0v, V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre
VDS.
2) V1=5v,V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre
VDS.
3) Utilizando a fonte PWL do AIMSPICE. Faça uma fonte V1 de (0-5)V com passos de
0.5v e anote na tabela-6 abaixo.
Tabela 6
V1 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Ids
Vds
4) Determine a tensão de limiar do transistor pMOS.

5) Utilizando a fonte de tensão PULSE do AIMSPICE determine a máxima freqüência de
operação do transistor pMOS.
41
7.3 Experiência - 3 Circuito Inversor pMOS
Objetivo:
Verificar o comportamento de um inversor pMOS através de simulações com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-25 com os seguintes dados: W1=10µm, L1=10µm, W 2=10µm,
L2=10µm, VDD=5V.
Figura 25 Circuito Inversor com transistor pMOS.

1) Para uma tensão vg1 constante coloque uma tensão vg2 utilizando a fonte de tensão
PWL (0v a 5v) do AIMSPICE com passos de 0.5v. Meça a tensão de saída Vs e a
corrente Ids e anote na tabela 7.
Tabela 7
Vgs2 (0 - 5)V
Vgs1
Ids Vs
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
2) Deixando a tensão Vgs1 em 1V, 2,5V e 5V coloque uma fonte de tensão de (0 - 5)V
PWL do AIMSPICE na entrada vgs2. E trace a curva vgs2 X Vs.
42
7.4 Experiência -4 Circuito Inversor pMOS com capacitância na saída.
Objetivo:
Verificar o tempo de subida do sinal de saída do transistor com diferentes
capacitâncias através de simulações com o AIMSPICE.
Procedimento:
Montar o circuito da figura-1 com os seguintes dados: W1=10µm, L1=10µm, W 2=10µm,
L2=10µm, VDD=5V.
Figura 26Circuito Inversor com transistor pMOS.

Faça a etapa abaixo:
1) Para uma tensão vg1 constante de 2.5V aplique uma freqüência conforme mostra a
tabela-4. Anote o tempo de subida (TR) e o tempo de descida da tensão (TF) de saída
Vs pulso de saída.
Tabela 8
Freqüência 100KHz 500KHz 1MHz 10MHz 100MHz 1GHz
Capacitância TR TF TR TF TR TF TR TF TR TF TR TF
100pF
500pF
1nF
10nF
100nF
200nF
500nF
1uF
2) Faça comentários sobre o tempo de subida e de descida do pulso de entrada em

relação ao pulso de saída.
43
7.5 Experiência -5 Circuito VCO (Voltage Control Oscillator) com
transistores pMOS
Objetivo:
Verificar a variação da freqüência de oscilação do circuito VCO em função da
tensão Vg do oscilador.
Procedimento:
Montar o circuito VCO com 5 inversores em série as dimensões dos inversores são
W=10µm, L=10µm conforme mostra a figura-5.
Figura 27 Circuito VCO com transistor pMOS.

Faça a etapa abaixo:
1) Varie a tensão vg1 com passos de 0.5V de 0V até 5V e meça a freqüência de
oscilação para cada tensão vg na tabela-5.
Tabela 9
Vg 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Freqüência
2) Aumente o W do circuito inversor três vezes e execute os passos da etapa 1 e calcule

a freqüência de oscilação na tabela-6.
Tabela 10
Vg 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Freqüência
3) Comente sobre a variação de freqüência.
44
7.6 Experiência -6 Circuito Flip-Flop RS com transistores pMOS.
Objetivo:
Comprovar os valores dos resultados simulados com os valores dos resultados

medidos do circuito Flip-Flop RS Didático.
Procedimento:
Montar o circuito Flip-Flop conforme mostra a figura-6 no AIMSPICE.
Figura 28 Circuito VCO com transistor pMOS.

1. Meça a máxima freqüência de operação do circuito Flip-Flop.

2. Compare com os valores medidos com os simulados.
3. Qual a máxima freqüência de operação do Flip-Flop RS.
45
Editor
de
Layout
de
Circuito Integrado
8 Editor de Layout MICROWIND
8.1 Simulador Elétrico do MICROWIND
48
8.2 Projeto de um circuito Inversor no processo CMOS
49
8.3 Visualização 3D do Inversor
50
9 Referências Bibliográficas
CMOS Circuit Design, Layout, and Simulation

R. Jacob Baker, Harry W. Li and David E. Boyce
IEEE Press Series on Microeletcnics Systems
Microelectronic Circuits
Adel S. Sedra and Kannett C. Smith
Saunders College Publishing
Automatic Integrated Circuit Modeling Spice (AIM-Spice) is based on Berkeley

Spice version 3.E1, the popular analog circuit simulator developed at the University
of California, at Berkeley. http:// www.aimspice.com.
Edgar Charry Rodrigues - Desenvolvimento e aplicações de uma tecnologia MOS

canal N de porta metálica. Tese de Doutorado - 1974.
51
Descrição do Processo MOS do CCS/UNICAMP
José Alexandre Diniz
O processo MOS consiste basicamente das etapas que estão apresentadas na Figura 1. Nos
itens posteriores deste capítulo, as etapas são descritas e explicadas detalhadamente.
1. Lâminas de silício do tipo n, (100), com resistividade entre 4 e 6 ohm 6. Remoção do fotorresiste 1 1 . Fo to gra vação d e co ntato s, etch d o ó x id o e rem o ção do fo to rresiste,
.cm. Lâminas para dispositivos mais uma lâmina teste. fin a liza nd o co m a lim p e za R C A
Medidas de resistividade (4 pontas) e espessura.
7. Implantação Iônica
2. Limpeza padrão RCA completa. a) 11B+, E = 50 keV , 5 x 1015 cm2

1 2 . E vap o ração d e alu m ín io
3. Oxidação úmida, SiO2, Xox = 0,7 micron.
1 3 . Fo to gravação d e interco nexõ es e etch d o alu m ín io , rem o ção do

fo to rresiste e sinteriza ção d e co ntato s
b) 31P+, E = 50 keV, 5 x 1015 cm2, nas costas da lâmina.
4. Aplicação do fotorresiste e exposição à luz ultravioleta
8. Recozimento e oxidação úmida
9. Fotogravação de canal e contatos, etch do óxido e remoção do
fotorresiste, finalizando com a limpeza RCA
5. Etch do óxido em solução de HF/NH4F
Figura 1 Processo pMOS do CCS/UNICAMP para fabricação do chip teste
1. O Substrato de Silício
O tipo de dopante, a orientação cristalina e a resistividade do substrato de Si, que será utilizado,
são características importantes na fabricação e no desempenho dos dispositivos.
O tipo de dopante, p ou n, determina os portadores majoritários, lacunas ou elétrons,
respectivamente, presentes no substrato e qual processo MOS, pMOS ou nMOS, que será empregado.
Em lâminas tipo n, executase o processo pMOS, enquanto em tipo p, o nMOS, pois o canal de modo
enriquecimento ou depleção do transistor MOS é formado por portadores minoritários presentes no
substrato. Dispositivos nMOS apresentam mobilidade maior que os pMOS, pois a mobilidade de elétrons
é cerca de três vezes maior que a de lacunas. O tipo de dopante pode ser determinado por um sistema
de pontaquente ou pela visualização do formato do substrato, como indicado na Figura 2.
Universidade Estadual de Campinas UNICAMP
Centro de Componentes Semicondutores CCS
N<111> N<100>
180o
P<111> P<100>
90o
Figura 2 Tipos de dopantes e as orientações Cristalográficas de Substratos de Si, vistos de cima.
A Figura 2 mostra que a orientação cristalográfica e o tipo de semicondutor podem ser obtidos
por inspeção visual do formato da lâmina. Normalmente, para o Si utilizamse duas possibilidade de
crescimento ou orientação direcional <111> ou <100>. O tipo n ou p de semicondutor pode ser
identificado pela presença e pelo posicionamento dos chanfros laterais. A orientação cristalográfica
pode influir principalmente na taxa de oxidação do substrato e na densidade de defeitos no óxido de Si
crescido sobre a lâmina, que originam centros de armadilhamento de cargas no isolante. Estas cargas
podem responder de forma indesejável ao campo elétrico aplicado ao dispositvo, reduzindo seu
desempenho. Óxidos crescidos sobre lâminas com orientação <100> apresentam menos defeitos que os
crescidos sobre substratos com orientação <111>. Para fabricação do Chip teste do CCS são utilizadas
lâminas tipo n, para executar o processo pMOS, e com orientação <100>, o que resulta em menos
defeitos nos óxidos crescidos.
A resistividade ρ indica qual a concentração de dopantes (portadores majoritários) do substrato
de Si. É calculada pelas expressões (1) e (2), onde V/I é medido em um equipamento de quatro pontas,
Rs é a resistência de folha e t é a espessura do substrato. Quanto maior a resistividade menor é a
concentração de dopantes na lâmina. Normalmente, utilizamse substratos com concentrações da ordem
de 1014 a 1016 cm3, resultando em correspondentes resistividades de 1 a 22 Ω.cm. Para fabricação do
Chip teste do CCS, utilizamse lâminas com valores de resistividade entre 4 e 6 Ω.cm, com concentração
de portadores da ordem de 1015 cm3.
V
R S =4, 53 (Resistência de folha) (1)
I
=R s∗t (Resistividade) (2)
2. Limpeza padrão RCA
A limpeza das lâminas de silício, representadas em corte lateral na Figura 3, é fundamental num
processo de microfabricação. Para garantir uma limpeza eficaz, com a menor quantidade possível de
impurezas, seguese um processo padrão RCA que consiste na seguinte seqüência de etapas,
mergulhandose as lâminas em soluções de:
• H2SO4/H2O2 (4:1) em 80°C por 10 min: esta solução denominada "piranha", utilizase para
remover principalmente quantidades de gordura presentes na superfície das lâminas de silício;
• HF/H2O (1:10) em temperatura ambiente por 10s: nesta etapa de limpeza removese o óxido de
Si (SiO2) nativo na superfície do silício. A reação química do processo é a seguinte:
2
SiO2 + 4HF → SiF4 + H2O.;
• NH4OH/H2O2/H2O (1:1:5) em 80°C por 10 min: nesta etapa, removemse a gordura e os metais
do grupo IB e IIIB (Cu, Ag, Zn, Cd);
• HCl/H2O2/H2O (1:1:5) em 80°C por 10 min: nesta etapa dissolvemse os íons alcalinos e
hidróxidos de Fe+3, Al+3 e Mg+3 das superfícies dos substratos.
Entre uma solução e outra, as lâminas são submetidas a um enxágüe com água DI (deionizada)
18 MΩ.cm por 3min. A secagem destas lâminas é feita com jato de nitrogênio. No item 2.3 é apresentado
o procedimento inteiro de limpeza RCA.
Figura 3 Representação da lâmina de Si em corte lateral
2.1 – Material Utilizado.
O material normalmente utilizado na limpeza de lâminas é listado abaixo:
• 3 béquers de vidro pyrex
• 1 béquer de polipropileno
• 1 "hot plate"
• 1 barqueta de quartzo
• 1 pinça de aço inoxidável
• 1 pinça de polipropileno
• 1 litro de Ácido Sulfúrico (H2SO4)
• 1 litro de Ácido Fluorídrico (HF)
• 1 litro de Hidróxido de Amônia (NH4OH)
• 1 litro de Ácido Clorídrico (HCl)
• 1 litro de Peróxido de Hidrogênio (H2O2)
Toda água utilizada é deionizada de 18 MΩ.cm e todos os produtos químicos utilizados são de
grau eletrônico.
2.2. Limpeza dos béquers, barquetas e pinças.
Antes do início da limpeza das lâminas, verificase se os recipientes e materiais que serão
manipulados estão limpos. Caso contrário, ocorre duas etapas de limpeza destes materiais: a de pré
lavagem e a de retirada de gordura. A etapa de prélavagem é a seguinte: os béquers, as barquetas e as
pinças são lavados com detergente apropriado. Outra possibilidade é que aos invés da lavagem com
detergente, os béquers e as barquetas, que formam basicamente a parte de vidraria, podem ser
mergulhados em uma solução de água régia (HCl/HNO3 (3:1)) com posterior enxágüe em água DI
(deionizada). Em seguida, executase a etapa de retirada da gordura dos materiais com o seguinte
procedimento:
•Fazer uma solução de H2O + H2O2 + NH4OH na proporção de 7:2:1;
•Enxaguar o béquer com água;
•Verificar visualmente se o béquer está realmente limpo (as gotas de água devem escorrer das
paredes do vidro).
2.3. Procedimento para limpeza das lâminas de Silício
Em béquers separados prepare as soluções de:
(I) H2SO4 + H2O2 na proporção de 4:1 (solução “piranha”);
(II) HF + H2O na proporção de 1:10 (solução para remoção do óxido nativo);
(III) NH4OH + H2O2 + H2O na proporção de 1:1:5 (solução para remoção de gordura e metais do
grupo IB e IIIB (Cu, Ag, Zn, Cd));
3
(IV) HCl + H2O2 + H2O na proporção de 1:1:5 (solução para remoção de íons alcalinos e
hidróxidos de Fe+3, Al+3 e Mg+3);
Com estas soluções devese obedecer o seguinte procedimento:
• Aqueça as soluções à 80° C no "hot plate";
• Mergulhe a lâmina por 10 minutos na solução (I);
• Enxágüe em água corrente por 3 minutos e deixe mais 3 minutos dentro do béquer com água;
• Mergulhe a lâmina por 30 segundos na solução (II);
• Enxágüe em água corrente por 3 minutos e depois deixe as lâminas por mais 3 minutos dentro
do béquer com água;
• Mergulhe a lâmina por 10 minutos na solução (III);
• Enxágüe novamente em água corrente por 3 minutos e depois deixe as lâminas por mais 3
minutos dentro do béquer com água;
• Mergulhe a lâmina por 10 minutos na solução (IV);
• Enxágüe novamente em água corrente por 3 minutos e depois deixe as lâminas por mais 3
minutos dentro do béquer com água;
• Seque as lâminas com Nitrogênio (N2);
• Coloque as lâminas na caixa para transportálas;
• Não exponha as lâminas limpas ao ambiente do laboratório.
IMPORTANTE: Neutralizar todas soluções antes de descartar na pia. Utilizar avental e luvas durante
qualquer manipulação de produtos químicos e de lâminas.
3.Oxidação Úmida de Campo para Isolação de Dispositivos
← Substrato de Si tipon
Figura 4 Representação da lâmina de Si em corte lateral com óxido de campo crescido.
A oxidação úmida é realizada colocandose as lâminas de Si no forno térmico convencional em
alta temperatura de 1000 °C e em ambiente de H2O (vapor) e de O2. Esta etapa é executada para
formação do óxido de Si de campo, que isola um dispositivo do outro na lâmina. A Figura 4 representa o
óxido de Si crescido sobre o substrato de Si. Para isso, a espessura do óxido de campo deve ser maior
que 0.5µm. Para controle do processo, clive uma lâmina teste em 4 partes denominadas T1, T2, T3 e
T4. Coloqueas junto com as lâminas inteiras onde serão confeccionados os dispositivos. Com estas
amostras teste podese fazer as medidas de espessura do óxido.
O procedimento de oxidação úmida no CCS/UNICAMP é o seguinte:
• Utilize o Forno de Penetração de Fósforo em temperatura de 1000 °C;
• Execute a entrada da barqueta de quartzo com as lâminas no forno em ambiente de N2, com
fluxo de 1l/min, por um tempo maior que 3 min;
• Deixe as lâminas neste ambiente de N2 por 10 min;
• Desligue a linha de N2 , ligue a linha de O2 , com fluxo de 1l/min, e deixe as lâminas neste
ambiente por 10 min (oxidação seca);
• Ligue o sistema de borbulhador O2/H2O, com aproximadamente 63 gotas de H2O/min, para
manter as lâminas em ambiente úmido por 180 min (oxidação úmida);
• Desligue o sistema de borbulhador O2/H2O, ligue a linha de N2 , com fluxo de 1l/min, e deixe as
lâminas neste ambiente por 10 min (recozimento do óxido crescido);
4
• Execute a saída da barqueta de quartzo com as lâminas do forno em ambiente de N2, com fluxo
de 1l/min, por um tempo maior que 3 min;
Observações: A espessura esperada do óxido é da ordem de 0.8 µm.
4. Processo Fotolitográfico do Primeiro Nível de Máscara
para Obtenção de Fonte/Dreno
A fotolitografia é a etapa de processo exigida para gravar padrões de uma máscara para o substrato
onde é fabricado o chip. A Figura 5 mostra basicamente o processo fotolitográfico. Utilizandose de um
sistema de “spinner” em alta velocidade de rotação, maior que 3000 rpm, por centrifugação espalhase
sobre a camada do óxido uma resina fotoresistiva, que é um líquido orgânico polimérico, denominado
fotorresiste. Este resiste é colocado em uma estufa em temperatura de aproximadamente 100ºC para
secar. A Figura 5(a) mostra a representação do fotorresiste espalhado sobre o óxido de campo. Esta
resina polimerizada não é solúvel em certos solventes, denominados reveladores. Executase a
despolimerização por luz ultravioleta que passa através das aberturas da máscara que contém o padrão
a ser transferido ao substrato, como representado na Figura 5(b). A parte opaca da máscara evita a
exposição à luz ultravioleta das regiões do substrato que serão posteriormente processadas. Para
remover a parte do resiste despolimerizada, utilizase o solvente revelador.
Óxido de Si
Substrato
(a)
Resiste
Óxido de Si

Substrato
(b)
Figura 5 Representação da lâmina de Si em corte lateral com óxido de campo crescido. Representase em (a) o
fotorresiste espalhado sobre o óxido e em (b) a despolimerização do resiste pela exposição à luz ultravioleta para
transferência de padrão da máscara para o óxido.
Para o início da fotolitografia, estando a lâmina limpa e a umidade do ambiente abaixo de 50%,
espalhase sobre a amostra o promotor de aderência do resiste, denominado HMDS, em um spinner em
alta velocidade de rotação de 7000 rpm por 40 segundos. Em seguida, uma camada de fotorresiste é
aplicada sobre a lâmina com o HMDS espalhado. Para isso, depositase algumas gotas de fotorresiste
(AZ 1350J) sobre a lâmina, espalhase o fotorresiste através do spinner em alta velocidade de rotação de
7000 rpm por 40 segundos, colocase a lâmina na estufa para secagem e aderência do fotorresiste. Após
a aderência do resiste, colocase a lâmina e a máscara em uma fotoalinhadora com fonte de luz
ultravioleta. Na fotoalinhadora, alinhase a máscara e a lâmina através do sistema óptico, e acionase a
exposição aos raios ultravioleta (UV) do substrato com resiste, em uma potência de 9mW.cm2 durante
20 segundos, despolimerizando as regiões expostas. A revelação do resiste é executada através da
imersão das lâminas em solução MF312/H2O (1:1) por 60s. Para finalizar, colocase as lâminas na
estufa em 90ºC por 30 min para endurecimento do resiste não revelado.
5
5. Remoção do Óxido para Obtenção da Fonte/Dreno
Resiste
Óxido de Si

Substrato
Figura 6 Representação da lâmina de Si em corte lateral com óxido de campo removido nas áreas sem proteção do
resiste.
Como representado na Figura 6, a etapa de fotolitografia é utilizada para remover seletivamente
o óxido de algumas regiões, que serão processadas posteriormente para a obtenção da fonte/dreno do
transistor MOS. Executase a remoção do óxido mergulhandose as lâminas em uma solução tampão
("Buffer") de HF e NH4F. Para controle da remoção do óxido colocase junto nesta solução as amostras
teste T3 e T4 com óxido crescido sobre os substratos. Esta solução corrói o óxido de silício a uma taxa
de 100nm/min e não reage nem com o resiste e nem com o substrato de Si. Verificase que o óxido está
totalmente removido quando estas áreas nas lâminas sem resiste de proteção ou as amostras teste T3 e
T4 apresentarse totalmente secas quando retiradas da solução “Buffer”. Após a retirada do óxido, retira
se a camada protetora de fotorresiste com acetona. A Figura 7 mostra a lâmina sem a camada protetora
de fotorresiste sobre o óxido e as áreas expostas do substrato.
Óxido de Si
Substrato
Figura 7 Representação da lâmina de Si em corte lateral sem a camada protetora de fotorresiste sobre o
óxido e as áreas expostas do substrato.
6. Implantação de Íons de Boro e de Fósforo para Obtenção da Fonte/Dreno e de
Contato Ôhmico MetalSemicondutor na Base do Substrato, Respectivamente.
Óxido de Si
Substrato
(a)
6
Óxido de Si
Substrato
(b)
Figura 8 Representação da lâmina de Si em corte lateral com óxido de campo crescido protegendo as áreas do
substrato que não devem ser implantadas. Representase em (a) a implantação de Boro para formação de fonte/dreno
do transistor MOS e em (b) a implantação de Fósforo para obtenção de contato ôhmico metalsemicondutor na base do
substrato.
Utilizase a implantação de íons para dopagem do tipo n, com Fósforo, ou p, com Boro, em

substratos de Si. A Figura 8 mostra em (a) a implantação de Boro para formação de fonte/dreno do tipo
p+ do transistor MOS e em (b) a implantação de Fósforo para obtenção de contato ôhmico metal
substrato tipo n+ na base do substrato. O óxido de Si serve como camada protetora contra a implantação
de íons (Figura 8) no substrato.
O processo de implantação iônica permite controlar os seguintes parâmetros:
i) a energia fornecida (pelo campo elétrico) ao íons, que determina a profundidade média de
penetração em uma determinada estrutura atômica;
ii) a carga total implantada (dose), que é fornecida pela corrente do feixe;
iii) a espécie química implantada, que é selecionada por um espectrômetro de massa;
iv) a contaminação mínima do substrato, que é estabelecida pelo alto vácuo (108 Torr) exigido
nas câmaras de implantação e pela execução do processamento em temperatura ambiente (processo
frio);
v) a uniformidade lateral e a definição espacial da região implantada, que são monitoradas pelo
sistema automático de varredura do feixe iônico sobre o alvo (sistema xy com lentes eletrostáticas).
Desta maneira, o processo forma camadas implantadas com controle preciso da uniformidade,
da definição espacial, da contaminação e do perfil de distribuição dos íons que depende da dose
implantada e da energia do feixe iônico. Uma vez que a seleção do íon é feita por um espectrômetro de
massa, não é necessária a utilização de fontes de materiais de alta pureza, para a geração de íons. No
processo pMOS do CCS, para implantação de íons de Boro e de Fósforo empregase as fontes de Nitreto
de Boro (BN) e de Fluoreto de Fósforo (PF5), respectivamente. A implantação iônica é realizada em um
implantador GA4204 EATON. São implantados íons de Boro, para formação de regiões p+ nas áreas de
fonte e dreno, e de Fósforo nas costas da lâmina, para obtenção de contato ôhmico metalsubstrato tipo
n+ na base do substrato. Para controle as amostras T3 e T4 também são implantadas. Os parâmetros de
implantação são:
• íons 11B+, com energia de 50 keV e com dose de 5 x 1015 cm2 para as regiões p+ ;
• íons 31P+ com energia de 50 keV e com dose de 5 x 1015 cm2, para as regiões n+ nas costas da
lâmina.
A lâmina é colocada no portasubstrato do implantador em ângulo de 7º com o feixe e girada
sobre seu próprio eixo de 20º, para evitar a canalização de íons dentro do substrato semicondutor.
7. Recozimento para Ativação de Dopantes Implantados com Posterior Oxidação
Úmida para Formação de Óxido na Região de Fonte/Dreno
O recozimento pósimplantação para reconstrução das camadas implantadas e ativação dos
dopantes nas regiões n+ e p+ (Figura 9). Realizase o recozimento em forno convencional, em ambiente
de N2, com temperatura de 10000C e tempo de 20 min. A oxidação úmida posterior é realizada para a
formação de óxido na região p+ de Fonte/Dreno. Realizase a oxidação também em forno convencional,
7
em ambiente de O2, com temperatura de 10000C e tempo de 100 min. O procedimento para o
recozimento pósimplantação com posterior oxidação úmida é similar ao mostrado no item 3. A única
diferença é que depois da entrada das lâminas no forno convencional ao invés de deixar os substratos
em ambiente de N2 por 10min, aumente este tempo para 20 min para a execução do recozimento. O
restante do procedimento é o mesmo já apresentado. Para controle dos processos colocase junto com
as lâminas, onde estão sendo fabricados os dispositivos, as amostras testes T1, T2, T3 e T4. Obtémse a
medida de espessura do óxido crescido sobre os cacos T1 e T3. Removese com solução “Buffer” de HF
o óxido crescido sobre caco T4. Medese no mesmo caco T4, a resistência de folha Rs e a profundidade
de junção da camada implantada Xj. A medida de Rs é feita pelo equipamento de quatro pontas com
descrito no item 1. Para a medida de Xj, desbastase mecanicamente a lâmina teste e com um líquido
revelador obtémse o contraste de imagem (verificada por um microscópio óptico) entre a parte dopada e
a não dopada, como mostra a Figura 10. O resultado esperado para a região p+ da fonte/dreno é da
ordem de 1,4µm.
8
Óxido de Si

Substrato
Figura 9 Representação da lâmina de Si em corte lateral submetida ao recozimento para ativação de dopantes
implantados com posterior oxidação úmida para formação de óxido na região p+ de Fonte/Dreno
Figura 10 Ranhura feita para medir profundidade de junção Xj
8. Processo Fotolitográfico do Segundo Nível de Máscara para Definição das Áreas
de Porta e de Contatos Metálicos de Fonte/Dreno. Remoção do Óxido de Campo
sobre a Fonte/Dreno seguida da Remoção do Fotorresiste, Finalizando com a
Limpeza RCA.
Fonte/Dreno Porta
Óxido de Si
Substrato
Figura 11 Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do segundo nível de
máscara para definição das áreas de porta e de contatos metálicos com posterior remoção do óxido da fonte/dreno
seguido da remoção do fotorresiste,
finalizando com a limpeza RCA.
O processo fotolitográfico do segundo nível de máscara é feito para a abertura no substrato das
regiões de contatos metalsemicondutor de fonte/dreno e de porta, como mostra a Figura 11. O
procedimento deste processo fotolitográfico é o mesmo apresentado no item 4. Para a abertura destas
regiões no substrato, removese o óxido de campo crescido sobre a fonte/dreno com solução "Buffer" de
HF, seguido da remoção do fotorresiste com as lâminas mergulhadas em acetona, finalizando com uma
limpeza RCA completa. Os procedimentos destas etapas já foram descritos nos items 5 e 2,
respectivamente.
9
9. Oxidação Seca para Crescimento do Óxido Fino de Porta
Óxido de Porta
Óxido de Campo

Substrato
Figura 12 Representação da lâmina de Si em corte lateral submetida ao processo de oxidação seca para crescimento
do óxido fino de porta com 75nm de espessura.
Executase esta etapa para o crescimento do óxido de Si de porta, que forma a estrutura
principal do dispositivo metalóxidosemicondutor. A Figura 12 representa o óxido de Si crescido sobre o
substrato de Si. Para isso, a espessura do óxido de porta deve ser menor que 100nm. Realizase a
oxidação seca colocandose as lâminas de Si no forno térmico convencional em alta temperatura de 1000
°C e em ambiente oxidante com cloro. A presença do cloro na mistura na forma de tricloroetileno, TCE,
neutraliza os íons alcalinos, como o Na+, que podem estar presentes no ambiente de processo e são
cargas móveis nos óxido de Si. Estas cargas respondem rapidamente e descontroladamente ao campo
aplicado na região de porta dos dispositivos MOS, danificandoos. Portanto, empregase o cloro para
manter o controle de contaminantes no ambiente oxidante. Para controle do processo, coloque os cacos
T1, T2 e T3 junto com as lâminas inteiras onde serão confeccionados os dispositivos. Com os cacos T1,
T2 e T3 podese medir as espessuras dos óxidos da região de porta , de fonte/dreno e de campo,
respectivamente.
O procedimento de oxidação seca no CCS/UNICAMP é o seguinte:
• Utilize o Forno de Oxidação com linha secundária de O2+TCE em temperatura de 1000 °C;
fluxo de 1l/min, por um tempo maior que 3 min;
• Deixe as lâminas neste ambiente de N2 por 5 min;
• Desligue a linha de N2 , ligue a linha principal de O2 , com fluxo de 1l/min, e deixe as lâminas
neste ambiente por 5 min (oxidação seca sem cloro);
• Desligue a linha principal de O2 e ligue a linha secundária de O2+TCE, com aproximadamente
1% de TCE na mistura, para manter as lâminas em ambiente oxidante com cloro por 30 min (oxidação
seca com cloro);
• Desligue a linha secundária de O2+TCE e ligue a linha principal de O2, para manter as lâminas
em ambiente oxidante sem cloro por 5 min (oxidação seca sem cloro);
• Ligue a linha de N2 , com fluxo de 1l/min, e deixe as lâminas neste ambiente por 30 min
(recozimento do óxido crescido);
de 1l/min, por um tempo maior que 3 min;
O óxido fino também cresce sobre a região exposta de fonte/dreno, como mostra a Figura 12. A
espessura esperada do óxido de porta é da ordem de 75nm.
10
10. Processo Fotolitográfico do Terceiro Nível de Máscara para Definição das Áreas
de Contatos Metálicos de Porta e de Fonte/Dreno. Remoção do Óxido Fino sobre a
Fonte/Dreno seguida da Remoção do Fotorresiste, Finalizando com a Limpeza RCA.
Fonte/Dreno Porta
com óxido removido
Óxido de Si
Substrato
Figura 13 Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do terceiro nível de
máscara para definição das áreas de contatos metálicos de porta e de fonte/dreno, com posterior remoção do óxido
fino sobre a fonte/dreno, seguido da remoção do fotorresiste, finalizando com a limpeza RCA.
Utilizandose a terceira máscara, executase a fotogravação dos locais de abertura dos contatos
metálicos de porta e de fonte/dreno. O procedimento deste processo fotolitográfico é o mesmo
apresentado no item 4. Para a abertura destas regiões no substrato, removese o óxido de campo
crescido sobre a fonte/dreno com solução "Buffer" de HF, seguido da remoção do fotorresiste com as
lâminas mergulhadas em acetona, finalizando com uma limpeza RCA completa. Os procedimentos
destas etapas já foram descritos nos itens 5 e 2, respectivamente.
11. Evaporação de Alumínio para a Formação de Contatos Metálicos de Porta e de
Fonte/Dreno
Filme de Al Porta
Fonte/Dreno Óxido de Si
Substrato
Figura 14 Representação da lâmina de Si em corte lateral submetida ao processo de evaporação de Alumínio para a
formação de contatos metálicos de porta e de fonte/dreno
Para formação de contatos metálicos de porta e de fonte/dreno, evaporase uma camada de Al de 1µm
sobre toda a lâmina (Figura 14). No CCS/Unicamp, executase a evaporação introduzindose as lâminas
em uma câmara de altovácuo com um sistema de feixe de elétrons, que é usado para fundir a fonte
metálica, que se deseja depositar sobre o substrato. A fonte metálica utilizada é de Al com grau de
pureza de 99,999%. A pressão de base para iniciar o processo é da ordem de 5 x 107 Torr, que é obtida
através de um sistema de vácuo acoplado que contém duas bombas de vácuo do tipos mecânica e
difusora. Durante a evaporação, a pressão é de aproximadamente 5.105 Torr.
11
12. Processo Fotolitográfico do Quarto Nível de Máscara para Corrosão de Alumínio.
Formação de Contatos Metálicos de Porta e de Fonte/Dreno e de Interconexão
Metálica de Dispositivos.
Contato de Al Contato/Porta
Fonte/Dreno
Óxido de Si
Substrato
Figura 15 Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do quarto nível de
máscara para corrosão de Alumínio, obtendose a formação de contatos metálicos de porta e de fonte/dreno e de
interconexão metálica entre dispositivos.
Utilizandose a quarta máscara, executase a fotogravação dos locais entre os contatos, onde o filme de
Al deve ser removido para se separar os contatos e as interconexões (Figura 15). O procedimento deste
processo fotolitográfico é o mesmo apresentado no item 4. Após a fotogravação, executase a remoção
do Al mergulhandose as lâminas em solução de Ácido Orto Fosfórico + Acido Nítrico (9,5:0,5). A taxa de
corrosão do Al nestas condições é de 300nm/min. Em seguida, executase a remoção do fotorresiste com
as lâminas mergulhadas em acetona, como descrito anteriormente.
13. Evaporação de Al para Formação de Contato Metálico nas Costas do Substrato.
Sinterização dos Contatos de Al.
Contato de Al Contato/Porta
Fonte/Dreno
Óxido de Si
Contato de Al
Base Substrato
Figura 16 Representação da lâmina de Si em corte lateral submetida ao processo evaporação de Al para formação de
contatos metálico nas costas do substrato com posterior
sinterização dos contatos de Al.
Para formação de contatos metálicos de base, evaporase uma camada de Al de 1µm sobre as
costas da lâmina (Figura 16). O procedimento de evaporação já foi descrito no item 11. Para terminar os
dispositivos, executase o processo de sinterização. No processo de sinterização dos contatos de Al,
executase o recozimento das estruturas metal/semicondutor ou metal/óxido/semicondutor em baixa
temperatura de aproximadamente 4500C e em ambiente inerte de N2 e de H2. Esta etapa serve para
reestruturar as camadas e reduzir os defeitos nas interfaces das estruturas, que podem ter sido gerados
durante a evaporação. Estes defeitos podem ser cargas superficiais de ligações incompletas nas
interfaces. Estas ligações incompletas são saturadas pelo hidrogênio presente no ambiente. No
CCS/UNICAMP, a fonte de hidrogênio no ambiente de sinterização é o vapor d’água que é arrastado do
borbulhador para dentro do forno pelo gás N2.
O procedimento de sinterização de contatos de Al no CCS/UNICAMP é o seguinte:
• Utilize o Forno de sinterização de contaos de Al em temperatura de 440 °C;
12
fluxo de 1l/min, mais vapor d’água por um tempo maior que 3 min;
• Deixe as lâminas neste ambiente de N2 mais vapor d’água por 30 min;
de 1l/min, mais vapor d’água por um tempo maior que 3 min.
Finalizada a fabricação, a próxima etapa é a da caracterização elétrica dos dispositivos.
13
DESCRIÇÃO DO CHIP DIDÁTICO − CCS 02
1. Introdução
Esse "chip" foi concebido para para ser usado tanto para processo
PMOS quanto para NMOS. Possui diversas estruturas de caracterização
de processo e também alguns circuitos básicos digitais. É possível fabricar
dispositivos MOS de enriquecimento e também de depleção e também
transístores bipolares, mas não simultaneamente, pois esse jogo de
máscaras (de cinco níveis) foi desenhado de forma a se optar uma
sequência ou outra de processos.
2. Descrição
Com área total de 2483 X 3104 micra é composto de marcas de

alinhamento (duas), estrutura de medida de resistividade Berger,
estrutura tipo Kelvin (uma para camada de metal e outra para camada de
dopagem de boro/fósforo), cadeia de contatos entre metal e camada
dopada (boro ou fósforo), vernier para estimar erro de alinhamento
litográfico e estruturas para caracterizar "under e over etch" entre todos
os níveis. Tem também capacitor com anel de guarda, de óxido fino (de
"gate") e de óxido de campo, transístores MOS de diversos tamanhos de
porta, de depleção e enriquecimento, e transistor com óxido de campo. Os
diodos sao de 3 tipos: “área pequena”, “área grande”, e interdigital.
Os transístores bipolares são do tipo lateral e de substrato. Há também um
transistor JFET.
Os circuitos disponíveis são: Flip−flop RS síncrono (com MOS E/E), NOR
( MOS E/E), inversor (um com MOS E/E e outro com E/D), oscilador em
anel de 17 estágios com saída em “buffer” ( um com MOS E/E e outro
E/D).
A seguir há a descrição de cada estrutura.
Curso de Microfabricação – CCS – UNICAMP
Medidas no Chip Teste Fabricado
1.1) Diodo pn
a) Fator de idealidade:
Pelas considerações feitas no estudo de diodos no chip didático, o fator de idealidade

 qV D 
η é obtido do coeficiente angular da expressão I D = I 0 exp  linearizada, expressão
 ηkT 
aproximada para VD > 100 mV:
q. log e
log( I D ) = VD + log( I 0 )
ηkT
1 q log e
η= .
α kT
Dessa forma, utilizando o analisador de parâmetros HP4145B, trace as curvas ID x VD

e log(ID) x VD. Para isto, conecte o catodo (lado n) com o canal SMU que corresponde ao
terminal comum; quanto ao anodo (lado p), conecte-o com o canal que corresponde à var1.
Da curva log(ID) x VD, tome dois pontos na região 0.1 ≤ VD ≤ 0.3 V e obtenha o
coeficiente angular α . Na seqüência, calcule o fator de idealidade η:
α =
η =
Comente os resultados obtidos.
b) Tensão de ruptura BV
Para verificar o comportamento do diodo na região reversa e encontrar o valor da

tensão de rompimento (Breakdown Voltage BV), utilize o analisador de parâmetros,
atentando para o limite do equipamento de +/-100V.
BV [V] =
Comente o resultado.
c) Estudo na região reversa
1
Neste item, meça o valor da corrente reversa para |VD| = 5 V. Compare este valor com
os valores obtidos em outros dispositivos e com o das outras lâminas processadas.
Comente sobre o valor obtido.
1.2) Capacitor MOS
a) Obtenha a curva Capacitância x Tensão para o capacitor MOS, calcule os parâmetros

indicados a seguir e comente os resultados obtidos.
• espessura do óxido (tox)

ε .ε .A ε0 = 8.854 x 10-14 Faraday/centímetro
t ox = 0 ox ε0x = 3,9 (para SiO2)
C ac A ⇒ Área do capacitor em cm2
Cac ⇒ Capacitância na região de acumulação
tox =
• largura da camada de depleção (Wf)
C  ε .ε .A εSi = 11,9
Wf =  ac − 1 ⋅ 0 Si
 C inv  C ac Cinv ⇒ Capacitância na região de inversão
Wf =
• concentração de portadores (NA,D)
4.ε 0 .ε Si  kT   N A,D (n) 

N A,D ( n + 1) = . . ln 
q.W f2  q   n i 
Cálculo recursivo
NA,D(0) = 1015 ⇒ NA,D(1) =

NA,D(1) = ⇒ NA,D(2) =
NA,D(2) = ⇒ NA,D(3) =
NA,D(3) = ⇒ NA,D(4) =
• capacitância de "flat-band"
2
ε 0 .ε Si .A k = 8.62 x 10-5 eletron-Volt/Kelvin

C FB =
ε  ε .ε  kT 
1
2 T ⇒ Temperatura
t ox + ox . 0 Si   q = 1.602 x 10-19 Coulomb
ε Si  q.N A ,D  q 
CFB =
• cargas efetivas de interface (Qef/q)
 kT   N A ,D  φF>0 ⇒ tipo p
φ MS = −0,6 − φ F , onde φ F =  . ln   e
 q   n i  φF<0 ⇒ tipo n
ni= 1,45 x 1010 e VFB é a tensão onde a capacitância é igual à CFB, obtida através da curva C x
V.
= [ VFB − φ MS ]. ac
VFB = Q ef C
ΦF = q q.A
ΦMS =
Qef/q =
1.3) Transistores MOSFET
a) Utilizando o HP4145B, obtenha as curvas características (ID x VDS) de 2 transistores da

lâmina, um de canal curto e um de canal longo. Explique o porquê de seu formato,
indicando as regiões ôhmica e de saturação e compare as curvas dos 2 transistores.
b) Obtenha a curva ID x VGS para |VDS| = 0,1 e |VBS| = 0, 2 e 4V. Determine valor de V T0,
mobilidade (µ) e fator de corpo (γ) e comente os resultados obtidos.
VT0 =
L ⇒ comprimento do canal
L eff ⋅ A ⋅ gm XJ ⇒ profundidade da junção
µ= , onde Leff = L - 1,4 XJ
W ⋅ Cac ⋅ VDS W ⇒ largura do canal
Cac, A ⇒ parâmetros obtidos na medida C x V
gm ⇒ transcondutância máxima
3
µ=
A Cac, A, NA,D ⇒ parâmetros obtidos na medida C

γ= 2qε Si ε 0N A ,D
Cac xV
εSi = 11,9
ε0 = 8.854 x 10-14 Faraday/centímetro
q = 1.602 x 10-19 Coulomb
γ=
c) Obtenha a curva ID x VGS, com VDS = VGS e VBS = 0V. Encontre o valor de VT0 e
compare com o valor encontrado anteriormente. Qual método é mais preciso na
determinação de VT0?
d) Obtenha as curvas ID x VGS em região sub-limiar, com |VDS| = 1, 2 e 3,9 V, e VBS = 0V.
Determine o fator de idealidade e explique o formato das curvas obtidas.
n=
1.4) Cruz Grega
O estudo de resistências no chip fabricado se dá através da estrutura intitulada como

“Cruz Grega”, cuja estrutura é mostrada abaixo.
5 3 1
6 4 2
Figura 1 – Cruz Grega
A obtenção da resistência por quadrado é possível medindo-se a queda de tensão entre

2 e 4, ao mesmo tempo em que se faz uma corrente fluir entre 1 e 3. Isso significa dizer que:
V 24
Rs = ∗ 4,53
I 13
4
Com isso podemos preencher a tabela a seguir:
Tipo I13 (A) V24 (V) R (Ω)

N
P
Tabela 1 – Resistência por quadrado
Outra medida a ser realizada é feita colocando-se uma corrente através de 4 e 6 e

medindo-se a tensão entre 3 e 5. Utilizando-se o valor de resistência encontrado acima,
podemos determinar a razão W/L, através da seguinte fórmula:
V35 W
Rs = ∗
I 46 L
Assim podemos preencher a tabela abaixo:
Tipo I46 (A) V35 (V) W/L

N
P
Tabela 2 – W/L
• Perguntas:
i) Compare os valores obtidos na tabela 7 com os valores obtidos para o caco de teste
durante o processamento?
ii) Compare os valores obtidos para W/L na tabela 8 com o valor nominal de máscara, no
caso de este estar disponível?
1.5) Flip-Flop
Em nosso chip fabricado, dentre as estruturas fabricadas, temos o seguinte flip-flop,

cuja foto segue abaixo.
5
In1 Clock Vss
Vdd In2
Vgg Out1 Out2

Figura 2 – Flip-Flop
Esse flip-flop é formado por 12 transistores p-MOS e a pinagem é a mostrada na

figura acima.
A análise do flip-flop acima será feita através da injeção de níveis lógicos 0 (0V) e 1
(-5V) nas entradas Clock, In1 e In2, sendo Vgg colocado em –12V, Vdd em –5V e Vss em
0V. Realize essa análise conforme indica a tabela a seguir e preencha-a com os níveis lógicos
obtidos nas saídas Out1 e Out2.
Clock In1 In2 Out1 Out2

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Tabela 3 – Flip-Flop Teste – Tabela Verdade
• Perguntas:
i) Analisando os resultados obtidos na tabela 9, comente os mesmos e a partir disto

descubra qual o tipo do Flip-Flop em questão.
ii) Uma vez sabido o tipo do Flip-Flop em questão, descreva o seu circuito elétrico.
6
Medidas nos Chips Didáticos
1.1) Resistores (chip 1)
a) Temperatura e resistência de folha:
O objetivo é verificarmos e estudarmos o efeito da temperatura sobre o valor da

resistência de alguns resistores, e caracterizarmos os mesmos através de sua resistência de
folha.
Para tanto utilizaremos o chip 1, cujo esquemático segue na figura abaixo.
1 16
R1 R2
2 15
R3
contato do substrato
13
14 3
R4 R5
4 5
R6 R7
7 contato do poço p 6
R8
R9
8 12
9 11
10
Figura 1 – Chip didático I
Meça com um ohmímetro os resistores R3 (entre os pinos 2 e 15), R4 (entre os pinos

13 e 14) e R8 (entre os pinos 7 e 13), para duas temperaturas diferentes: ambiente e
aproximadamente 10o C (temperatura interna da geladeira). Anote os valores na tabela
abaixo:
Resistores Tambiente (~25o C) Tgeladeira (~10o C)

R3
R4
R8
Tabela 1 – Resistências para temperaturas diferentes
1
Para o calculo da resistência de folha (Rs), utilizamos a seguinte equação:
resistividade W
RS = = R×
espessura L
onde R é a resistência já medida, W e L as dimensões dos resistores (largura e comprimento
respectivamente). Essas dimensões se encontram na tabela a seguir.
Resistores W (µm) L (µm)

R3 30 1680
R4 10 10150
R8 30 1680
Tabela 2 – Dimensões dos resistores
De posse dos valores dos resistores e das dimensões dos resistores podemos então
calcular a resistência de folha (Rs) e preencher a tabela abaixo:
Resistores Rs (~25o C) Rs (~10o C)

R3
R4
R8
Tabela 3 – Resistência de folha para temperaturas diferentes
• Perguntas:
i) O que é mobilidade? Qual a sua influência sobre o valor dos resistores?

ii) Baseado nos valores obtidos para os resistores (Tabela 1), classifique-os quanto ao
seu material: metálico, semicondutor tipo n e tipo p. Explique o motivo de sua
classificação.
iii) Como a temperatura afeta os valores dos resistores? Esse efeito é igual para os três
resistores?
b) Calculo de resistência através da característica VxI e 4 pontas:
Mediremos novamente o valor do resistor R3, utilizando para tanto a característica

VxI, cuja montagem é mostrada na figura 2, e a medida de 4 pontas, que apresenta uma
montagem diferente (também mostrada na figura 2), havendo a necessidade de se ter corrente
circulando entre os pinos do resistor desejado (pinos 2 e 15) e de se medir a tensão entre
outros dois pinos (1 e 16).
2
1 16
2 15 2 15
Figura 2 – Montagem para característica VxI e 4 pontas

Feitas as medidas, complete a tabela abaixo:
Resistor VxI 4 pontas

R3
Tabela 4 – VxI e 4 pontas
• Perguntas:
i) Qual o princípio da medida de quatro pontas?

ii) Qual tipo de medida é mais precisa? VxI ou 4 pontas? Explique.
1.2) Transistores (chip 2)
A esquema a seguir ilustra os dispositivos que compõem o chip 3 e sua respectiva

pinagem:
figura 3 - Pinagem do chip 2
3
figura 4 - dispositivos do chip 2
Utilizando os transistores N3 e P4, realize as medições que seguem:
1.2) Chip 2
Utilizando os transistores N3 e P4, realize as medições que seguem abaixo:
a) Obtenha suas curvas características utilizando a HP4145 da sala de medições do CCS.

Observe que a mesma possui alguns programas de medições de transistores e diodos
prontos.
Abaixo estão as curvas ID x VDS (curva característica) dos transistores N3 e P4 que
foram traçadas utilizando o programa PT1P1(para PMOS) e PTNP1(para NMOS).
Curva ID x VDS transistor N3:
T R A N S IS T O R N 3 V G S = 7 ,0 V
-4
4 .0 x 1 0
-4 V G S = 6 ,0 V
3 .0 x 1 0
ID S [A ]
-4
2 .0 x 1 0 V G S = 5 ,0 V
-4
1 .0 x 1 0 V G S = 4 ,0 V
V G S = 3 ,0 V
0 .0
0 2 4 6 8 10 4
V D S [V ]
Curva ID x VDS transistor P4:
b) Trace as curvas ID × VGS ( HP4145 ) para |VDS| = 0,1V e |VBS| = 0V , 1,5V , 3,0V e 4,5V
calculando os valores de VT, µ e γ (fator de corpo).
Utilizam-se os programas PT1P2(para PMOS) e PTNP2(para NMOS) para traçar as

seguintes curvas desejadas:
Curva ID x VGS, transistor N3:
-6
8 .0 x 1 0
-6
7 .0 x 1 0 T R A N S IS T O R N 3
FONTE E CORPO EM COMUM
-6
6 .0 x 1 0
-6
5 .0 x 1 0
ID [A ]
-6
4 .0 x 1 0
VBS
-6
3 .0 x 1 0 0V
1 .5 V
-6
2 .0 x 1 0
- 1 .0 x 1 0
-3 3 .0 V V G S = -7 V
-6 T R A N S IS4T.5OVR P 4
1 .0 x 1 0
-4
- 8 .0 x 1 0
0 .0
V G S = -6 V
0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0
- 6 .0 x 1 0
-4 V G S [V ]
V G S = -5 V
I D [A ]
-4
- 4 .0 x 1 0
V G S = -4 V
-4
- 2 .0 x 1 0
V G S = -3 V
V G S = -2 V
0 .0
0 -2 -4 -6 -8 -1 0
V D S [V ]
-5
- 1 .6 x 1 0
-5 VBS=0V
- 1 .4 x 1 0
-5
- 1 .2 x 1 0 T R A N S IS T O R P 4
V B S = 1 .5 V
-5
- 1 .0 x 1 0
V B S = 3 .0 V
ID [A ]
- 8 .0 x 1 0
-6
V B S = 4 .5 V
-6
- 6 .0 x 1 0
-6
- 4 .0 x 1 0
-6
- 2 .0 x 1 0
0 .0
5
0 .0 - 0 .5 - 1 .0 - 1 .5 -2 .0 -2 .5 -3 .0
V G S [V ]
Curva ID x VGS, transistor P4:
Para N3:
Vt (V) VBS (V)
1.78 0,0
Para P4:
Vt (V) VBS (V)
-1.21 0,0
-1.53 1,5
-1.75 3,0
-1.89 4,5
Cálculo do Fator de Corpo:

Para o transistor canal-N observou-se que não houve variação de VT com a tensão
VBS, logo, γ = 0.
Para o transistor canal-P, determinou-se γ, utilizando-se os valores de VT em função
da tensão VBS, da tabela acima e a equação
VT = VT 0 + γ ⋅ [ 2φ F + VBS − 2φ F ]
O valor médio de γ obtido foi
γ= V½
c) Através das curvas de log(ID) × VGS ( HP4145 ) na região sub-limiar com |VBS| = 0V e |VDS
| = 0V , 1,5V , 3,0V e 4,5V , calcule o fator de idealidade destes transistores. Obs: pode-
se traçar uma reta entre dois pontos da curva na HP, o que facilita a obtenção dos
coeficientes angular e linear da reta ou mesmo copiar os dados da HP e colocá-los no
software Origin.
Utilizamos o programa PT1P3(para PMOS) e PTNP3(para NMOS) para traçar as

curvas abaixo.
Curva log(ID) x VGS (região sublimiar) para N3:
1 E -6
T R A N S IS T O R N 3
1 E -7
1 E -8
1 E -9
ID [A ]
VDS
1 E -1 0 0 .1 V
1 .5 V
1 E -1 1 3 .0 V
4 .5 V
1 E -1 2
1 E -1 3 6
0 .0 0 .5 1 .0 1 .5 2 .0
V G S [V ]
O fator de idealidade para N3:.
n = [1/grad]/60mV =
1/grad = 138 mV/dec
Comentários:
Curva log(ID) x VGS (região sublimiar) para P4:
1 E -5
1 E -6
tr a n s is to r P 4
1 E -7
1 E -8
I D [- A ]
VDS
1 E -9
-0 .1 V
1 E -1 0
-1 .5 V
-3 .0 V
1 E -1 1 -4 .5 V
0 .0 - 0 .2 - 0 .4 - 0 .6 - 0 .8 - 1 .0 - 1 .2 - 1 .4 - 1 .6 - 1 .8 - 2 .0
V G S [V ]
O fator de idealidade para P4:

n = [1/grad]/60mV = 1.3
1/grad = -83mV/dec
Comentários:
d) Com o traçador de curvas de capacitância da sala de medidas do CCS, obtenha as

curvas CG × VG para |VD| = |VS| =0V, 1V e 2V. Explique as curvas.
36 PMOS
VSB CONECTADO
34
32
C [p F ]
30
VDB=VSB
28
0V
-1 V
26
-2 V
24
-6 -5 -4 -3 -2 -1 0 1
V G B [V ]
7
Comentários:
1.3) Diodos (chip 3)
A esquema a seguir ilustra os dispositivos que compõem o chip 3 e sua respectiva

pinagem:
figura 5 - Pinagem do chip 3
figura 6 - dispositivos do chip 3
a) Fator de idealidade, tensão de rompimento e capacitância de junção:
8
O modelo existente para a descrição do comportamento do diodo, proposto por

Shockley, estabelece que:
qVD 2 D DP 
I D = I 0 .(e kT
− 1) ; I 0 = qAni  N + 
 LN N A LP N D 
onde k é a constante de Boltzmann

T é temperatura em Kelvin [K]
Para chegar à este modelo, Shockley teve que fazer algumas aproximações,
circunscrevendo o modelo à uma região de validade. Atentando para esta região, é possível
verificar o quão próximo estão as condições dos diodos reais das assunções tomadas por
Shockley.
Um modo para a verificação deste "quão próximo" é pela introdução de um fator no
modelo acima, ad hoc, o chamado fator de idealidade η. Assim, a expressão, para VD > 100
 qV D 
mV, o que implica em exp  >> 1, fica:
 ηkT 
 qV 
I D = I 0 exp D 
 ηkT 
De posse dos dados ID e VD, plotando ID em escala logarítmica, o fator η advém

diretamente do coeficiente angular do modelo linearizado:
q
ln( I D ) = VD + ln( I 0 )
ηkT
Feitas estas considerações, com o chip no escuro, trace a curva I x V dos diodos D4,
D7 e D8 utilizando o analisador de parâmetros HP 4145B, tanto em escala linear como em
logarítmica (base 10).
Como a escala de ID está em base 10, o coeficiente angular α da reta obtida está
relacionado com η por:
1 q log e 1 1 1 1
η= . ≅ . = .
α kT α 60mV GRAD 60mV
onde 1/GRAD é a denominação do inverso do coeficiente angular no analisador de

parâmetros.
Diodo 1/GRAD [mV/dec] η
9
D4
D7
D8
Tabela 5 – Fator de idealidade
À luz do que foi feito, comente os resultados obtidos.

Observando novamente a expressão de Shockley, vê-se que, à medida que VD diminui,
ID tende à I0. Entretanto, conforme VD é diminuído, o modelo proposto deixa sua região de
validade, não contemplando outros fenômenos. Quais fenômenos seriam estes?
Para verificar o comportamento dos três diodos na região reversa e encontrar o valor
da tensão de rompimento (Breakdown Voltage BV), utilize o analisador de parâmetros,
atentando para o limite do equipamento de +/-100V. Além disso, imponha o limite de 10 mA
para a corrente no diodo.
Diodo BV [V]
D4
D7
D8
Tabela 6 – Tensão de rompimento
A tensão de rompimento BV obtida acima pode ser ocasionada devido a dois dos
fenômenos perguntados acima. No presente caso, qual seria o fenômeno responsável pelo
valor obtido de BV? Qual o critério utilizado para esta distinção? Explique qualitativamente o
fenômeno em questão.
Sabido a natureza do fenômeno, como poderia ter sido previsto a ordem das
magnitudes obtidas (em módulo), por exemplo, BVD7 > BVD4 > BVD8? Respalde sua previsão,
ou melhor, sua constatação, com base no leiaute do chip didático e na fórmula a seguir.
 ECR 2 K S ε 0  1 
BV ≅  
 
 2q  N A // N D 
Além dos quesitos até aqui estudados, a característica ID x VD e o comportamento na

região reversa, os diodos também possuem aplicação como capacitor de junção. Um exemplo
disto é encontrado nos circuitos geradores de FM.
10
Para a caracterização desta capacitância é necessário o conhecimento da capacitância

de junção CJ0, ou seja, o conhecimento do valor da capacitância sem a aplicação de tensão no
diodo.
Sob esta condição, VD =0, meça CJ0 com o medidor de capacitância.
Diodo CJ0 [pF]

D4
D7
D8
Tabela 7 – Caracterização da capacitância
Explique os resultados obtidos. Utilize os resultados obtidos para as tensões de BV, os

dados das áreas dos diodos e a fórmula a seguir como auxílio:
AD4 = 100x100 µm2, AD7 = 100x100 µm2 e AD8 = 84x84 µm2
KSε0 A KSε0 A
CJ = = m
W  2K S ε 0 1 
 .(Vbi − V D ). 
 q N A // N D 
figura 7 - Estrutura do diodo
b) Comportamento do diodo sob aplicação de luz
b.1) Característica ID x VD
Os parâmetros estudados anteriormente o foram sob a ausência de luz. Agora, a título

de comparação, trace a característica do diodo D5, no escuro e sob a luz de maior intensidade
da fonte luminosa. Utilize o HP 4145B.
Explique as diferenças observadas.
11
b.2) Potência gerada
Uma vez que pares elétron-lacuna podem ser gerados pelo processo conhecido como
fotogeração, a análise da potência gerada pode ser feita conectando o diodo D5 à um resistor
R = 1MΩ, segundo o circuito abaixo:
figura 8 - Fotogeração
Anote o valor de tensão medido VR nas duas condições. Na condição com luz, utilize a
máxima intensidade da fonte luminosa:
Condição VR [V]
Sem luz
Com luz
Tabela 8 – Fotogeração
Calcule a potência gerada Pg.
V2
Pg = = µW
R
Sabendo que a área do diodo D5 é de A = 6000 µm x 40 µm = 2,4.10-7m2, calcule a

potência por m2 P.
Pg W
P= =
A m2
Calculado P, encontre a área necessária A1W para que uma potência de 1W seja
gerada.
1
1m2 - P ⇒ A1W = = m2
P
A1W - 1W
12
c) Influência da polarização reversa em ID
Uma vez analisado o efeito da luz, agora será estudado o comportamento da corrente
ID variando-se a tensão de polarização reversa.
Para isto, utilize o analisador de parâmetros HP 4145B e complete a tabela abaixo:
ID
VD [V]
Sem luz Com luz
0
-4
-7
Tabela 9 – Polarização reversa
Explique os resultados obtidos.
1.4) Oscilador em Anel (chip 4)
O chip em questão é composto por aproximadamente 1500 transistores, formando um

oscilador em anel com 301 inversores, um decodificador de 3 bits de entrada para configurar
a quantidade de inversores desejada e um divisor de freqüência com 4 divisores, que dividem
as freqüências de saída por 25, 210, 215 e 220. O principio de operação é o mostrado na figura
seguinte:
N inversores saída
Figura 9 – Princípio de operação do oscilador em anel
Para a medida do oscilador em anel utilizamos a montagem mostrada na figura 10,

abaixo:
13
Figura 10 – Montagem para análise do oscilador em anel
Meça a freqüência de oscilação nos pinos 6, 7 10, 12, 14 e 15, para um V DD = 5V, e
preencha a tabela a seguir.
Pino Freqüência (Hz) Razão de divisão

6
7
10
12
14
15
Tabela 10 – Freqüência e razão de divisão
Agora, para o pino 14, varie VDD conforme os valores pedidos na tabela abaixo e após
medir o valor da freqüência complete a tabela abaixo.
VDD (V) F (Hz)

3
5
7
9
Tabela 11 – Variação de VDD
• Perguntas:
i) Qual o princípio de funcionamento de um oscilador em anel?

ii) Analisando a tabela 11, o que se concluí?
14
“Oficina de Microfabricação: Projeto e Fabricação de CI´s MOS”
1. Processo de fabricação dos CI´s pMOS e nMOS tipo

Enriquecimento
CCS/UNICAMP
1) Processo pMOS: Lâminas tipo n, (100), resistividade entre 1 a 10 ohm.cm

Processo nMOS: Lâminas tipo p, (100), resistividade entre 1 e 10 ohm.cm
Lâminas para dispositivos e mais lâminas teste
Data: .
Medida de resistividade por 4 pontas: V/I = ohm
Medida de espessura: µm
Resulta: Rs = ohm/sq.
Resistividade = ohm.cm
Apenas as lâminas nMOS:

Limpeza padrão RCA completa
I/I de 11B+, E=65 keV, 1.0 E13 cm-2 (ajuste de VT)
2) Limpeza padrão RCA completa
Data:
Observar no microscópio
Observação
3) Oxidação úmida, Xox = 0.7 µm
Data:
Forno de Pen. de Boro, T = 1000 C,
Entrada em N2, > 3 min.
N2 = 20 min
O2 = 10 min
O2 / H2O = 180 min. (aprox. 63 gotas / min)
N2 = 10 min
Saída em N2, > 3 min.
Observações:
Medida do óxido: µm (esperado: 0.735 µm).
1
Clivar lamina teste pMOS em 4 quadrantes: T1, T2, T3 e T4 e lâmina teste
nMOS em 4 quadrantes: T5, T6, T7, T8
(opcional, clivar em 2 meias lâminas, para clivar em quadrantes
posteriormente, após etapas # ?)
4) Fotogravação de fonte/dreno (# 1)
Data:
Receita padrão no. F1
Aplicar HMDS 7000 rpm, 30”,
Aplicar AZ 1350J, 7000 rpm, 30”
Soft-bake, 92C, 30 min.
Exposição 14”
Revelador MIF 312 / H2O DI (1/1), 1 min.
Ver no microscópio
Observações:
5) Etch do óxido em BHF
Data:
Até remover todo óxido das costas da lâmina
Tempo = (13´?)
Ver no microscópio
Remover óxido dos cacos T3 e T4, T5 e T6
Observações:
6) Remoção do fotorresiste
Data:
Lavar em acetona
Ferver em acetona, isopropanol, água DI
Fazer limpeza padrão RCA completa
Ver no microscópio
Observações:
7) I/I de Fonte/Dreno
Data:
2
I/I de 11B+, E=50 keV, 5.0 E15 cm-2, laminas pMOS
I/I de 31P+, E=80 keV, 7.0 E15 cm-2, lâminas nMOS
Incluir lâmina para controle: cacos T3 e T4 (pMOS), T7 e T8 (nMOS)
I/I de 31P+, E=50 keV, 5.0 E15 cm-2, nas costas das lâminas pMOS
Observações:
Limpeza padrão RCA completa.
8) Recozimento e oxidação úmida
Data:
Incluir todos os cacos testes.
Forno no. Pen.Boro, T=1000 C
Entrada, N2 > 3 min.
N2 = 20 min
O2 = 5 min.
O2 + H2O = 100 min.
N2 = 10 min.
Saída, N2, > 3 min
Medida da espessura de óxido sobre cacos T1 e T3:
Xo(T1) = µm (esperado 0.94 µm)
Xo(T3) = µm (esperado: 0.54 µm)
Remover óxido sobre caco T4 e T8
Medida de Rs e Xj no caco T4 e T8: Rs = Xj =
Observações:
9) Fotogravação de canal e contatos (# 2)
Data:
Receita padrão no. F1 (ver item 4)
Ver no microscópio
Observações:
Data:
Até remover todo óxido do caco T1 e T5
t= (estimado 18 min).
Ver no microscópio
3
Observações:
11) Remoção do fotorresiste
Data:
Lavar em acetona
Fazer limpeza padrão RCA completa
Ver no microscópio
Observações:
12) Oxidação de porta: 50 nm (incluir cacos teste T1, T2, T3, T5, T6 e T7)
Data:
Forno de oxidação com TCE: , T=1000 C
Entrada, N2 > 3 min.
N2 = 5 min
O2 = 5 min.
O2 + (1%) TCE = 30 min.
O2 = 5 min
N2 = 30 min.
Saída, N2, > 3 min
Medida da espessura de óxido sobre cacos teste T1 e T5 (gate), T2 e T6
(campo) e T3 e T7 (S/D): Xo(T1,5) = Xo(T2,6) = Xo(T3,7) =
Remover óxido do caco T3 e T7 (junto com a etapa 14)
Medida de Rs e Xj no caco T3: Rs = xj =
Observações:
13)Fotogravação de contatos (# 3)
Data:
Ver no microscópio
Observações:
Data:
4
Até remover todo óxido do caco teste T1 e T5, T3 e T7
t= (estimado 1 a 2 min)
Ver no microscópio
Observações:
15) Remoção de fotorresiste
Data:
Lavar em acetona
Ver no microscópio
Observações:
16) Evaporação de Al: 1 µm
Data:
Fazer limpeza padrão RCA sem etapa da piranha.
Pressâo base =
Pressão de evaporação =
Tempo de evaporação =
17) Fotogravação de interconexões (# 4)
Data:
Ver no microscópio
Observações:
18) Etch do Al em: H3PO4 (350 ml) + HNO3 (30 ml)
Data:
Até remover todo Alumínio exposto
t=
Ver no microscópio
Observações:
19) Remoção do fotorresiste.
Data:
5
Lavar em acetona
Ferver em acetona (2 X), isopropanol, água DI
Ver no microscópio
Observações:
20) Evaporação de Al: 0.5 µm nas costas das lâminas
Data:
Fazer limpeza com solventes,
Pressâo base =
Pressão de evaporação =
Tempo de evaporação =
21)Sinterização de contatos.
Data:
Forno de Liga , T = 450 C
Gás verde (forming gás), t = 30 min.
Ver no microscópio
Observações:
22)Medidas Elétricas.
Datas:
Good Luck. !!!
6
Curso de Microfabricação - CCS - UNICAMP
Relatório - Processos pMOS e nMOS tipo enriquecimento
Inicia-se agora uma jornada de três meses através dos processos descritos neste guia,
com o intuito de se fabricar transistores pMOS e nMOS, tipo enriquecimento.
1
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eHF
/NH
4F
Figura 1 - Processo pMOS do CCS/UNICAMP para a fabricação do chip teste
Esta jornada, entretanto, começou muito antes, com a obtenção das lâminas de silício
que estão sendo entregues neste momento. Diversas etapas já foram realizadas até então, que
vão desde a extração do quartzo, sua redução em Si policristalino (grau metalúrgico), sua
purificação em níveis de ppba (grau eletrônico) até a obtenção de Si monocristalino do Si
policristalino fundido, resultando em tarugos que, uma vez laminados, deram origem às
lâminas.
Dependendo da orientação da semente utilizada, isto é, de um pedaço de Si
monocristalino que inicia o processo de crescimento e da quantidade de dopantes inserida no
seu decorrer (processo Czchochralski), as lâminas obtidas terão diferentes orientações
cristalinas e dopagens.
Assim, antes do início de qualquer modificação nas lâminas, é mister caracterizá-las.
1. Caracterização das lâminas (Data: / / )
Conforme a convenção do corte dos chanfros, identifique a orientação e o tipo de

condutividade para os dois processos:
Figura 2 - Convenção de corte de chanfros para identificação da orientação e do tipo de condutividade
Processo pMOS: lâmina tipo , orientação: ( )

Processo nMOS: lâmina tipo , orientação: ( )
O que motiva a escolha desta orientação?
Para a certificação dos tipos de condutividade, utilize a medida de ponta quente.

Logo percebido o porquê do nome da medida, o que dá origem ao deslocamento de
portadores, portanto à corrente elétrica? Quem define o sentido da corrente?
Sabido o tipo de condutividade, é preciso quantificar esta propriedade da lâmina

através da densidade de impurezas aceitadoras ou doadoras.
Para isto, obtenha, primeiramente, a espessura t da lâmina. Utilize o relógio

comparador:
Processo pMOS: t = mm
Processo nMOS: t = mm
Em seguida, meça a resistência V / I através da medida de quatro pontas:

Processo pMOS: ( V / I ) = Ω
Processo nMOS: ( V / I ) = Ω
Conhecido estes valores, calcule a resistividade da lâmina ρ através da seguinte

fórmula:
V 
ρ = 4,53.t. 
I
Quais as condições que determinam a validade da fórmula acima?
Processo pMOS: ρ = Ω.cm

Processo nMOS: ρ = Ω.cm
Os valores obtidos estão de acordo com os fornecidos pelo fabricante?
Conhecido o valor de ρ, obtenha NA e ND através do gráfico ρ x NA,D:

Processo pMOS: ND = cm-3
Processo nMOS: NA = cm-3
 1 
Qual a relação entre a concentração de dopantes e a resistividade?  ρ = 

 qN A, D µ p ,n 
Como último cálculo, obtenha a resistência de folha ou resistência por quadrado:
ρ V 
Rs = = 4.53. 
t I
Processo pMOS: RS = Ω
Processo nMOS: RS = Ω
No meio tempo entre a aula de hoje e a próxima, será realizado nas lâminas do
processo nMOS tanto a limpeza completa, padrão RCA, como a implantação de íons de B, de
acordo com os seguintes parâmetros:
Implantação Iônica de 11B+: energia E = 65 keV ; dose φ = 5E13 cm-2.
Por qual motivo isto é feito? A dopagem nas proximidades da superfície influencia no
valor da tensão de limiar VT? Explique.
  
 Dica : V [V ] = V ± 2 kT  ln N A, D   A
 ± 
  kT   N
 4qε S i ε 0 N A, D   ln A, D 
  q   n
 
T fb
    i   C max   q   ni
2. Limpeza padrão RCA completa (Data: / / )
Para evitar o acúmulo de impurezas na interface entre o Si e o SiO2 que será formado,
realize a limpeza padrão RCA completa, com a submersão da lâmina nas seguintes soluções:
H2SO4/H2O2 (4:1) em 80°C por 10 min (solução "piranha");
HF/H2O (1:10) em temperatura ambiente por 10s;
NH4OH/H2O2/H2O (1:1:5) em 80°C por 10 min;
HCl/H2O2/H2O (1:1:5) em 80°C por 10 min;
Entre uma solução e outra, as lâminas são submetidas a um enxágüe com água
deionizada (DI), resistividade de 18 MΩ.cm, por 3min. A secagem destas lâminas é feita com
jato de nitrogênio.
Descreva as funções de cada etapa da limpeza.
Qual o grau de pureza dos reagentes adequado para o propósito em questão?
3. Oxidação Úmida (Data: / / )
Com o intuito de isolar os dispositivos entre si e formar um anteparo para os processos

vindouros, como a implantação iônica, inicia-se a oxidação úmida da lâmina de Si.
Por que a oxidação úmida é preferível à seca para a realização destas tarefas?
Cônscio da função e do motivo da oxidação úmida, as lâminas são colocadas no forno

de oxidação, sob o seguinte regime de temperatura, ambiente e tempo:
Forno de oxidação, T = 1000 oC

Ambiente Tempo (min)

N2 >3
N2 30
O2 10
O2 + H2O 180
N2 10
N2 >3
Descreva a função de cada etapa.
Como dito no item 1, as lâminas são compostas de Si monocristalino, que foi obtido a
partir de uma matriz também monocristalina, a semente. Nesta etapa, o óxido, além de
consumir parte do Si da lâmina para a formação do SiO2, também está crescendo sobre a
lâmina. Tendo estas considerações em mente, o que se pode afirmar sobre a estrutura
cristalina do óxido?
Retomando a questão feita no item 1, existe alguma influência da orientação da

superfície no que diz respeito à taxa de oxidação e à formação de defeitos? A orientação (100)
é a mais vantajosa?
Finda a oxidação, meça a espessura da camada de óxido utilizando o interferômetro:

tox = µm (valor esperado: 0.7 µm)
Por fim, clive a lâmina de teste pMOS em quatro quadrantes, denominados T1, T2, T3
e T4 e a lâmina de teste nMOS também em quatro, T5, T6, T7 e T8, utilizando a caneta com
ponta de diamante .
4. Fotogravação de fonte e dreno (1a máscara) (Data: / / )

Realizada a oxidação, inicia-se a etapa de fotogravação de fonte e dreno. O primeiro
passo desta etapa consiste na aplicação de fotoresiste sobre a lâmina. Entretanto, antes disso
ser feito, a umidade relativa do ar deve ser observada. Por quê?
Caso a condição de umidade não esteja satisfeita, aplique o promotor de aderência do

resiste HDMS, a uma velocidade de 7000 rpm durante 30 s, para a uniformização da
espessura da camada.
Na seqüência, aplique o fotoresiste AZ 1350J, a 7000 rpm durante 30 s. Durante o
processo de obtenção das lâminas de Si, uma de suas etapas consiste no arredondamento das
bordas da lâmina. Relacione esta prática com a etapa em questão.
Feito isto, coloque a lâmina na estufa à aproximadamente 100oC durante 30 min para
evaporação do solvente e fixação do fotoresiste.
Agora, com o auxílio da fotoalinhadora, grave o padrão da máscara no fotoresiste,
expondo o conjunto em luz ultravioleta, polimerizando as regiões expostas de fotoresiste.
Realize a revelação do fotoresiste, utilizando o revelador AZ 312 MIF e H2O DI (1:1).
Descubra o significado da sigla MIF e, por conseqüência, sua importância para o
processo.
Observe no microscópio a revelação feita.
Para finalizar, coloque as lâminas na estufa em 110ºC por 30 min para o enrijecimento
do resiste não polimerizado.
5. Etch do óxido (Data: / / )

Utilizando a solução-tampão (buffer) de HF e NH4F, remova o óxido das regiões
expostas até que todo o óxido presente nas costas tenha sido removido. Com relação aos
cacos T3, T4, T7 e T8, a remoção deve ser total.
Qual é a função do buffer? Por que se utiliza o HF?
Observe no microscópio a remoção feita. Atente para a remoção lateral, sob o

fotoresiste.
6. Remoção do fotoresiste (Data: / / )
Feita a gravação no óxido, o fotoresiste, com sua missão cumprida, deve ser removido.
Isto é feito utilizando-se acetona fria, seguida por isopropanol frio, acetona quente e H2O DI.
Terminado, faça a limpeza padrão RCA completa novamente.
Observe no microscópio o resultado final.
7. Implantação Iônica de fonte e dreno (Data: / / )
Nesta etapa serão formadas as regiões de fonte e dreno do transistor MOS. Para isto, é
preciso alterar as dopagens nestas regiões. Uma das técnicas empregadas para este serviço é a
implantação de íons. Quais são as vantagens desta técnica? Qual sua importância para a
tecnologia MOS?
Cônscio do papel desta técnica para a microeletrônica e demarcadas as regiões de

fonte e dreno, ajuste o implantador GA-4204 EATON conforme os seguintes parâmetros
(inclua os cacos pMOS T3 e T4 e nMOS T7 e T8 no processo) :
Lâminas pMOS: I/ I de 11B+; E = 50 keV ; φ = 5E15 cm-2

Lâminas nMOS: I/ I de 31P+; E = 80 keV ; φ = 7E15 cm-2
Lâminas pMOS (costas): I/ I de 31P+; E = 50 keV ; φ = 5E15 cm-2
Descreva sucintamente o funcionamento do implantador de íons.
Por que é necessário aumentar a dopagem nas costas da lâmina n?
Finda a implantação, faça a limpeza padrão RCA completa.
8. Recozimento e oxidação úmida (Data: / / )
Aparte das vantagens da técnica de implantação de íons, existe uma desvantagem: a

geração de defeitos na rede cristalina a ponto de amorfizar algumas regiões.
A solução para este problema, visando reconstruir estas regiões, é o recozimento
térmico. Além deste, qual é o outro motivo para a realização do recozimento?
Aproveitando a necessidade do recozimento, a oxidação úmida é feita em conjunto

para aumentar a espessura do óxido de isolação entre dispositivos.
Os parâmetros deste processo, do qual fazem parte todos os cacos, são os seguintes:

N2 >3
N2 5
O2 10
O2 + H2O 100
O2 10
N2 10
N2 >3
Meça as seguintes espessuras com o interferômetro:

toxT1 = µm (valor esperado: 0.8 µm)
toxT3 = µm (valor esperado: 0.6 µm)
Por que toxT1 não cresceu na mesma proporção que toxT3?
Após isto, remova o óxido dos cacos T4 e T8 e meça RS e xj. Para medir xj, desbaste
mecanicamente a lâmina e utilize o líquido revelador para contrastar a imagem entre a região
dopada e a não dopada :
Processo pMOS: ( V / I ) = Ω ⇒ RS = Ω
Processo nMOS: ( V / I ) = Ω ⇒ RS = Ω
Processo pMOS: xj = µm
Processo nMOS: xj = µm
Faça os comentários pertinentes.
9. Fotogravação de canal e contatos (2a máscara) (Data: / / )
Seguindo os preceitos do item 4, realiza-se a fotogravação de canal e de contatos.

Observe a gravação feita no microscópio.
Utilizando a solução-tampão (buffer) de HF, remova o óxido das regiões expostas.

Para o caso dos cacos T1 e T5, a remoção do óxido deve ser completa.
Observe no microscópio a remoção feita.
Remova o fotoresiste utilizando acetona fria, seguida por isopropanol frio, acetona
quente e H2O DI.
Na seqüência, faça a limpeza padrão RCA completa.
Observe no microscópio o resultado final.
12. Oxidação de porta (Data: / / )
O óxido formado nesta etapa deve ser o de melhor qualidade. Por quê?
Por que a espessura do óxido é reduzida cada vez mais?
Para que este objetivo seja alcançado, faz-se a oxidação segundo parâmetros a seguir.
Inclua no presente processo os cacos T1, T2, T3, T5, T6 e T7.

N2 >3
N2 5
O2 5
O2 + 1% TCE 30
O2 5
N2 30
N2 >3
Por qual motivo se utiliza O2 na terceira etapa? Explique o motivo do uso do TCE e de
sua baixa concentração.
Terminado o processo, meça as seguintes espessuras de óxido:

toxT1,T5 (óxido na região da porta) = µm (valor esperado: 0.05 µm)
toxT3,T7 (óxido sobre S/D) = µm (valor esperado: 0.05 µm)
toxT2,T6 (óxido de campo) = µm
Faça os comentários cabíveis.
13. Fotogravação dos contatos (3a máscara) (Data: / / )
Considerada as ressalvas feitas no item 4 com relação à umidade, aplique o fotoresiste

AZ 5214E à 4000 rpm durante 40 s. Por que se utilizou este fotoresiste em detrimento do AZ
1350J?
Aplicado o fotoresiste, coloque as lâminas em estufa à 118 oC durante 2 min.

Na seqüência, grave o padrão da máscara correspondente, expondo as lâminas à luz
ultravioleta.
Realize a revelação do fotorresiste, utilizando o revelador AZ 312 MIF e H2O DI

(1:1).
Por fim, coloque as lâminas em hot plate à 118 oC durante 40 s.
Observe-as no microscópio.
Utilizando a solução-tampão (buffer) de HF, remova o óxido das regiões expostas.

Para o caso dos cacos T3 e T7, a remoção do óxido deve ser plena.
Observe no microscópio a remoção feita.
Removido o óxido dos cacos T3 e T7, meça RS e xj:
Processo pMOS: (V/I)= Ω ⇒ RS = Ω

Processo nMOS: (V/I)= Ω ⇒ RS = Ω
Processo pMOS: xj = µm
Processo nMOS: xj = µm
Por que o óxido sobre a região dos contatos foi removido no item 9, uma vez que isto
poderia ter sido feito nesta etapa?
quente e H2O DI.
Observe no microscópio.
16. Evaporação de Al, 1µm (Data: / / )
Antes de depositar o Al, faça a limpeza padrão RCA sem a etapa da "piranha" e a de
HF. Por que estas etapas foram excluídas?
Em seguida, ajuste os seguintes parâmetros na evaporadora:

Pressão base = 5 x 10-7 Torr
Pressão evaporação = 5.10-5 Torr
Tempo de evaporação = 3 min
Como funciona a evaporadora? Para que serve o planetário?
17. Fotogravação de interconexões (4a máscara) (Data: / / )
Como o Al foi depositado sobre toda a lâmina, é necessário retirar os curtos formados.
Para isto repete-se, para a máscara em questão, o processo descrito no item 4.
Observe o resultado no microscópio.
18. Etch do Al (Data: / / )
Exposta a região de interesse, a remoção do Al é feita utilizando a solução H3PO4 (350

ml) + HNO3 (30 ml) até que todo Al exposto seja removido.
Qual a função de cada ácido na solução utilizada?
Observe no microscópio o resultado deste etch.
quente e H2O DI.
Observe no microscópio.
20. Evaporação de Al: 0.5 µm nas costas das lâminas (Data: / / )
Para evitar o armazenamento de impurezas na interface Si e Al, limpe a lâmina com

solventes.
Em seguida, deposite o metal com o auxílio da evaporadora.
21. Sinterização de contatos (Data: / / )
Agora, coloque as lâminas no forno a 450 oC durante 30 min em ambiente de N2 com

vapor d'água.
Por que se utiliza vapor d'água?
É possível classificar as cargas existentes no sistema SiO2 / Si em quatro tipos: cargas

móveis, fixas, presas no óxido e presas na interface. Cite as fontes de cada uma e mencione as
soluções adotadas no decorrer de todo o processo de modo a minimizar sua concentração.
Bem, após meses, a longa jornada chega ao seu fim. Agora, é tempo de coletar os
resultados deste trabalho. Se bom ou se ruim, somente elas, as medidas elétricas, dirão.
Enquête de Avaliação do Curso
Dê uma nota de 0 a 10 para as apresentações. No item conteúdo, dê um dos qualificativos: R

(reduzido), A (apropriado) ou D (demasiado).
Tema Instrutores Conteúdo Apresentação

Rev. Semicondutores Jacobus
Proc MOS-CCS e Cap. MOS Jacobus
Modelo de oxidação e litografia Diniz
Integração processos nMOS e CMOS Jacobus
Difusão e implantação Jacobus
Etching úmido e seco Stanislav
Simulação SUPREM/PISCES Jacobus, Lacerda
Processos CVD Doi
Evolução de Microeletrônica, Escalam. Jacobus
Cargas SiO2/Si Diniz
Vácuo e Metalização Doi
Modelos MOSFET Jacobus
Dispositivos Optoeletrônicos Newton
Introd. Projeto CI´s de RF Everson
Introd. MEMS e Micro-usinagem Jacobus
Microssensores de Si Fabiano
Eng. de tecidos e BioMEMS Cláudio Cutrim
Lab. CAD SUPREM/PISCES Lacerda, Felipe, Leandro
Lab. CAD Magic Leandro
Lab. CAD MEMS Vitor
Lab. de Fabricação MOS Vários
Lab. de Microusinagem Clovis, Márcia
Lab. Medidas físicas/processos Mara, Beny, Ricardo
Lab. medidas elétricas Diniz, Beny, Fabio
Visitas aos laboratórios Vários
SEMINATEC
Relatório
Nota geral do curso
Apresente comentários e sugestões: a) gerais sobre o curso, b) sobre os temas específicos

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“Oficina de Microfabricação:

Projeto e Construção de CI´s MOS”

Livro Texto e Laboratório

Coordenador: Prof. Jacobus W. Swart

1. Evolução de Microeletrônica a Microssistemas

Nota: Os capítulos 1 a 16 encontram-se gravados em CD e apenas os

O curso “Oficina de Microfabricação: Projeto e Construção de CI’s MOS” foi

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