UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Universidad del Perú, Decana de América

FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y
TELECOMUNICACIONES

FAMILIAS LÓGICAS ESTÁTICAS Y

DINÁMICAS

INFORME PREVIO Nº2

Nombre: Cuba Miranda, Lucero Milagros

Código: 15190005
Curso: Laboratorio de Microelectrónica
Profesor: Dr. Ing. Rubén Alarcón Matutti
Horario: Lunes 2:00pm – 4:00pm

Lima, 21 de Abril del 2019

 INFORME PREVIO
2. Diseñar un RESTADOR completo de 1 BIT usando PUERTAS DE PASO (Use dos
transistores en paralelo, tipo N y tipo P). (Entradas: A, B, D; Salidas: RESTA y
DESBORDE).

Primero hallamos la tabla de verdad del RESTADOR COMPLETO:

A B C DESBORDE RESTA
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

Hallamos su mapa de Karnaught:

CB CB
00 01 11 10 00 01 11 10
A A
0 1 1 1 0 1 1
1 1 1 1 1
DESBORDE = 𝐴̅B + 𝐴̅C + BC RESTA = 𝐴̅𝐵̅𝐶 + 𝐴̅𝐵𝐶̅ + 𝐴𝐵𝐶 + 𝐴𝐵̅𝐶̅
DESBORDE = 𝐴̅(𝐵 + 𝐶) + 𝐵𝐶 RESTA = A ⊕ B ⊕ C
 4. Diseñar la función dada usando el estilo CMOS dinámico. Use el DT(*) dado.

𝑭(𝑿𝟏, 𝑿𝟐, 𝑿𝟑, 𝑿𝟒) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅

(𝑿𝟏𝑿𝟐) + (𝑿𝟑𝑿𝟒)

Primero, procedemos a hallar su tabla de funcionamiento:

X1 X2 X3 X4 F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

Para diseñar esta función lógica añadiremos una señal de RELOJ que dividirá el ciclo de operación
de la función en dos fases:

 PRECARGA: (Cuando RELOJ es 0), la salida se carga incondicionalmente a 1.

 EVALUACIÓN: (Cuando RELOJ es 1), en función de las entradas la salida eventualmente
se descarga a 0.

Es así que tendremos un circuito como el siguiente:

Por lo que obtendremos el LAYOUT siguiente:

De la simulación obtendremos el siguiente gráfico de tiempos obtenido según el DT(*) dado:

Como vemos, cada que la señal de RELOJ esté en cerológico, la señal de salida será unológico.
Caso contrario, la señal de salida tomará el valor evaluado de las entradas con respecto a la
función lógica.

Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 28𝑝𝑠, por lo tanto:

FRECUENCIA MÁXIMA DE OPERACIÓN:

1 1
𝑓𝑚á𝑥 = = = 35.71𝐺𝐻𝑧
𝑇𝑝𝑚á𝑥 28𝑝𝑠
 6. Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO
CMOS DOMINÓ. Use el DT(*) dado.

𝑮(𝑿𝟏, 𝑿𝟐, 𝑿𝟑) = 𝑭 𝒙𝒐𝒓 𝑿𝟑 𝑭(𝑿𝟏, 𝑿𝟐) = 𝑿𝟏 𝒙𝒐𝒓 𝑿𝟐

Analizamos la tabla de funcionamiento de F:

X1 X2 F
0 0 0

0 1 1
1 0 1
1 1 0

Como se puede ver en la tabla, la salida F se conecta a tierra cuando ambas entradas (X1 y X2) son
iguales. Como se debe cumplir que ambas entradas deben ser iguales, se conectan en serie los
transistores nMOS. Además serán dos ramas, una para cuando sean las entradas igual a 1 y otra
para cuando sean iguales a 0.

Para la implementación del árbol nMOS se utilizara el siguiente esquema:

En esta implementación se incorporará un inversor CMOS a la salida para no solapar la activación

de los transistores de precarga y evaluación de etapas encadenadas.

 PRECARGA: (Cuando RELOJ es 0), la entrada del inversor se carga incondicionalmente,

siendo la salida de esta estructura 0. Todas las etapas lógicas (tipo nMOS) alimentadas por
esta salida están cortadas.
 EVALUACIÓN: (Cuando RELOJ es 1), en función de las entradas, la entrada pasa
eventualmente a 0 y la salida de la estructura pasa a 1, permitiendo que las siguientes etapas
evalúen.
Para este caso, implementaremos el siguiente circuito producto de las funciones lógicas presentadas
anteriormente:

Implementando este circuito en Microwind:

En este LAYOUT tenemos los 2 cmos tipo P y 2 cmos tipo N conectados a la señal Reloj. La
conexión en cascada está siendo tomada por la conexión Metal 1 en la parte superior.
De la simulación obtendremos el siguiente gráfico de tiempos obtenido según el DT(*) dado:

Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 100𝑝𝑠, por lo tanto:

FRECUENCIA MÁXIMA DE OPERACIÓN:

1 1
𝑓𝑚á𝑥 = = = 10𝐺𝐻𝑧
𝑇𝑝𝑚á𝑥 100𝑝𝑠
 8. Compruebe la obtención del layout mostrado mediante los grafos de Euler.

Dado su diagrama STICK simplificado CMOS

estático, interprete dicho diagrama, dibuje el
circuito esquemático de transistores y obtenga
la función lógica de salida. Verifique mediante
su tabla de funcionamiento.

De este diagrama STICK obtendremos el layout siguiente:

Observaremos el comportamiento del layout a través de su diagrama de tiempo siguiente:

Del gráfico anterior tenemos que el retardo máximo es 𝑇𝑝𝑚á𝑥 = 43𝑝𝑠, por lo tanto:

FRECUENCIA MÁXIMA DE OPERACIÓN:

1 1
𝑓𝑚á𝑥 = = = 23.26𝐺𝐻𝑧
𝑇𝑝𝑚á𝑥 43𝑝𝑠

De acuerdo al layout presentado, se determinará el siguiente circuito lógico:

Cuya función lógica estará dada por:

𝑂𝑈𝑇 = 𝐴̅(𝐵̅ + 𝐶̅ ∗ 𝐷
̅)

𝐎𝐔𝐓 = 𝐀. 𝐁 + 𝐀. 𝐂. 𝐃
 Su tabla de funcionamiento será:

A B C D OUT
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

PREGUNTAS OBLIGATORIAS

9. En el circuito de la figura y la tabla se define una lógica ternaria (tres niveles de voltaje): GND
(DATA0), Vdd/2 (NULL), Vdd (DATA1).

El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los circuitos Detec0 y
Detec1. A partir del cual se puede implementar puertas lógicas que tendrán DOS salidas
representando el equivalente en lógica ternaria dada la tabla.

Analizar el funcionamiento de los circuitos y diseñar la implementación en lógica ternaria de una

puerta NOR de 2 entradas ternarias (Ain y Bin) y la salida codificada en DOS líneas (F0 y F1). Buscar
en Internet la tabla de verdad para lógica ternaria.

Hacer el layout correspondiente en la tecnología L=0.25 micras, considerar para los transistores
MOS con las dimensiones W/L adecuadas (no mínimas necesariamente). Verificar su
funcionamiento mediante la simulación. Vdd puede ser 5V o 2.5V.
La lógica ternaria para la puerta AND es la siguiente:
(Ain)
Ain Bin AND
(Bin)

DATA0 X DATA0

X DATA0 DATA0

NULL NULL NULL

DATA1 NULL NULL

NULL DATA1 NULL

DATA1 DATA1 DATA1

Para la implementación del circuito primero se procederá con los detectores, uno para la entrada
Ain y otro para el Bin. Estos detectores serán como se muestra en la figura anterior. Luego se
diseñara la puerta AND según la lógica mostrada en la tabla anterior mediante Karnough.
De la tabla anterior:
Ain Bin AND

OUT0 OUT1 OUT0’ OUT1’ F0 F1

0 0 0 0 0 0

0 0 0 1 0 1

0 0 1 0 X X

0 0 1 1 1 1

0 1 0 0 0 1

0 1 0 1 0 1
 0 1 1 0 X X

0 1 1 1 1 1

1 0 0 0 X X

1 0 0 1 X X

1 0 1 0 X X

1 0 1 1 X X

1 1 0 0 1 1

1 1 0 1 1 1

1 1 1 0 x X

1 1 1 1 1 1

Los casos 10 en los detectores no son permitidos según la tabla. Mediante karnough obtenemos:
𝐹0 = 𝐴 + 𝐶 = ̅̅̅̅̅̅̅
𝐴̅ . 𝐶̅
𝐹1 = 𝐴 + 𝐵 + 𝐶 + 𝐷 = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐴̅ . 𝐵̅ . 𝐶̅ . 𝐷
̅
Esquema en transistores parar F0:

Q9
PMOSFET

Q13
PMOSFET
Q10
PMOSFET

Q12 Q14
NMOSFET

Q11
NMOSFET

NMOSFET

De forma similar es el esquema para F1, pero con cuatro entradas.

LAYOUT:
Para la simulación se usó una onda senoidal para obtener los tres niveles. Solo para efecto de
simulación y comprobar el funcionamiento del circuito.
10. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene una señal reloj de
frecuencia f, la salida será 2f.
En la línea de retraso de inversores, incrementar las dimensiones W/L de los transistores para usar
menos de cinco inversores en total.
Se pide diseñar el circuito, hacer el LAYOUT y verificar la simulación.

Para la solución de este problema dividiremos el circuito en dos etapas:

 PRIMERA ETAPA: Esta etapa de encargarse de retardar la señal de entrada.

Usaremos el siguiente diagrama de Stick:

 SEGUNDA ETAPA: salida XOR

Aquí usaremos el siguiente diagrama Stick:

Para la etapa de los inversores que serán capaces de dar el retardo necesario.

Finalmente vemos la implementación en Microwind a Full Custom pero aún muchas cosas que se
necesitan mejorar:
Finalmente el Diagrama de Tiempos que arroja el circuito como frecuencia máxima de operación a
491 MHz.

Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el retardo que se
logro fue de 791pseg y 783pseg de los cuales debemos tomar la inversa del retardo máximo lo cual
nos arroja 1.26 GHz como maxima frecuencia de operación de nuestro circuito multiplicador de
frecuencia.