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Tutorial III – Circuitos Digitales en CMOS

Wilson Chanchí Cerón
Ingeniería Electrónica y Telecomunicaciones
Universidad del Cauca

Resumen— En este informe se encuentra el desarrollo del tercer tutorial del entorno de trabajo para simulación de circuitos
LTSpice XVII en transistores de tecnología CMOS para el tema Circuitos Digitales en CMOS.

Palabras Clave— Circuitos Digitales, CMOS, LTSpice. NAND, Inversor, Simulación, CLK, OCLK

I. INTRODUCCIÓN

El propósito de esta práctica es la simulación de circuitos digitales CMOS a partir de las configuraciones de los anteriores
tutoriales; el inversor y el análisis de las señales en configuración de oscilación y la parametrización de los símbolos en la
configuración de compuertas digitales para diseñar un FlipFlip Maestro esclavo con transistores CMOS.

Además, el tutorial permite conocer la herramienta de simulación LTSpice en el análisis de resultados para esquemas a nivel
de redes de transistores nMOS y pMOS de circuitos lógicos digitales e interrelacionar los conocimientos sobre circuitos
electrónicos en cursos anteriores.

II. TUTORIAL

A. Simulación circuito I

Fig. 1. Inversor parametrizado y salida con retardo causado por la carga.

La siguiente gráfica muestra las salidas de cada uno de los nodos del circuito I.
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B. Simulación circuito II

Fig. 2. Circuito de salida con compensación por carga.

Fig. 3. Comparación curva de transferencia de voltaje para inversores con y sin compensación por carga.
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III. EJERCICIOS PLANTEADOS

A. Compuerta de Transmisión - Transmission Gate

Fig. 4. Circuito compuerta de transmisión.

Proceso de generación de símbolo para la compuerta de transmisión.

Fig. 5. Creación de símbolo con circuito de transmisión.

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Se muestra los parámetros usados para la simulación del símbolo de compuerta de transmisión

Fig. 6. Parámetros de simulación pruebas compuerta de transmisión.

Las salidas son iguales a las obtenidas en la figura del esquema de la compuerta de transmisión, lo que confirma que no hay
errores en la creación del símbolo parametrizado.

Fig. 7. Circuito de salida prueba de compuerta de transmisión.

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B. Compuerta AND negada (NAND)

Los transistores M2 y M3 se parecen al par complementario conectado en serie del circuito del inversor. Ambos están
controlados por la misma señal de entrada (entrada A), el transistor superior se apaga y el transistor inferior se enciende
cuando la entrada es "alta" (1), y viceversa. Se observa también cómo los transistores M1 y M4 están controlados de manera
similar por la misma señal de entrada (entrada B), y cómo también exhibirán el mismo comportamiento de activación /
desactivación para los mismos niveles lógicos de entrada. Los transistores superiores de ambos pares (M3 y M4) tienen sus
terminales de fuente y drenaje en paralelo, mientras que los transistores inferiores (M1 y M2) están conectados en serie. Lo
que esto significa es que la salida será "alta" (1) si alguno de los transistores superiores se satura, y se pondrá "baja" (0) solo
si los dos transistores inferiores se saturan.

Fig. 8. Circuito compuerta NAND.

Para el montaje anterior se tienen los siguientes parámetros:

- M1, M2: Ln=500n Wn=1000n
- M3, M4: Lp=500n Wp=3500n

La curva de transferencia de voltaje de la compuerta NAND se presenta a continuación:

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Fig. 9. Curva de transferencia de voltaje NAND.

Ahora, se va a probar el funcionamiento de la compuerta NAND con la entrada A y B conectado a un mismo tren de pulsos:

Fig. 10. Prueba compuerta NAND con A,B de la misma fuente.

Funciona como un inversor cuando A y B es “1” la salida es negada “0” y viceversa.

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Fig. 11. Salida compuerta NAND para entradas A,B iguales.

Para la siguiente prueba se ponen las entradas A y B de la compuerta NAND con señales complementarias y con los
parámetros que se muestran en el recuadro, de esta forma se debería obtener una salida en ceros:

- A=1 y B=0, Salida= 1

- A=0 y B=1, Salida= 1

En esta configuración la salida siempre va a ser la de VDD.

Fig. 12. Prueba NAND con entrada A,B complementarias.

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Fig. 13. Salida NAND con entradas complementarias, la señal de salida (VDD) no se logra completamente.

Ahora, se comprueba el comportamiento NAND con la misma entrada A, B tren de pulsos complementarios, pero usando la
configuración del símbolo inversor parametrizado del punto A

Fig. 14. Prueba de NAND con entradas complementarias, entrada B con inversor compensado para carga.
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Fig. 15. Salida de NAND con compensación de carga modificando parámetros de los transistores CMOS.

Proceso creación de Símbolo NAND

Fig. 16. Creación del símbolo para la compuerta NAND.

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Fig. 17. Prueba del Simbolo NAND con el entradas complementarias, Entrada B con inversor compensada para cargas.

Fig. 18. Salida de la prueba NAND símbolo.

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C. Oscilador en anillo

La frecuencia de oscilación en un oscilador de anillo está determinada por el número de etapas N y el retardo por etapa td,
mediante la siguiente relación:
1 𝑊𝑝
𝑓𝑂𝑠𝑐 = 𝑐𝑜𝑛 𝑙𝑎 𝑟𝑒𝑙𝑎𝑐𝑖ó𝑛 3 ≤ ≤4
2𝑁𝑡𝑑 𝑊𝑛

El valor de 𝑡𝑑 depende del valor de la resistencia y la capacitancia:

𝑡𝑑 = 𝑅𝑒𝑞 ∗ 𝐶𝑝

𝑉𝐷𝐷
𝑅𝑒𝑞 =
𝐼𝑚𝑎𝑥

1 𝐼𝑚𝑎𝑥
𝑓𝑂𝑠𝑐 = =
2𝑁𝑅𝑒𝑞 ∗ 𝐶𝑝 2𝑁 ∗ 𝐶𝑝 ∗ 𝑉𝐷𝐷

𝐼𝑚𝑎𝑥
𝐶𝑝 =
2𝑁 ∗ 𝑓𝑂𝑠𝑐 ∗ 𝑉𝐷𝐷

Para una frecuencia de 10Mhz, 3 etapas de inversión, un voltaje de alimentación de 1.8V y según la curva de transferencia
de voltaje siguiente que muestra la corriente máxima en el drenador de 36uA para una relación de 3.5 entre el ancho de
canal p y n para un inversor.

Fig. 19. Curva de transferencia de voltaje para un inversor y curva de corriente en el drenador.

𝐼𝑚𝑎𝑥 360𝑢𝐴
𝐶𝑝 = = = 3.3𝑝𝑓
2𝑁 ∗ 𝑓𝑂𝑠𝑐 ∗ 𝑉𝐷𝐷 2 ∗ 3 ∗ 10𝑀ℎ𝑧 ∗ 1.8𝑉

Los parámetros para todos los inversores son: Ln=500n Wn=1000n Lp=500n Wp=3500n
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Fig. 0. Circuito

La señal de salida tiene una frecuencia de 10MHz

Fig. 21. Salida de frecuencia 10Mhz.

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D. Señal de Reloj CLK

Fig. 22. Circuito para la señal del reloj con compensación de carga en las etapas A,B.

La etapa A tiene los siguientes parámetros: Ln=250n Wn=1000n Lp=500n Wp=3500n. Se ha disminuido la longitud del
NMOS a la mitad respecto al oscilador con el fin de recortar la señal con el ciclo incompleto.

La etapa B tiene los siguientes parámetros: Ln=250n Wn=1000n Lp=150n Wp=6500n. Se mantiene la longitud NMOS
como la etapa anterior para no generar un retardo y al PMOS se le ha reducido la Longitud y aumentado el ancho con lo
cual se da más fuerza a la señal y la salida es cuadrada con una frecuencia de 10MHz como lo muestra la siguiente gráfica.

Fig. 23. Salida de 10 MHz cuadrada.

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E. Reloj de Dos fases no traslapadas

Fig. 24. Circuito para CLK no traslapado y frecuencia de 10MHz.

Fig. 25. Señal de salida CLK y OCLK para la entrada con frecuencia de 10MHz.
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F. Flip Flop Maestro Esclavo

Fig. 26. Montaje Flip Flop D, maestro- esclavo.

Fig. 27. Señales de salida comportamiento del FlipFlop para entrada D=5MHz.
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Fig. 28. Señales de salida comportamiento del Flip Flop para frecuencia de entrada 6.6Mhz y Clk de 10Mhz.

Se comprueba el comportamiento del FlipFlop D Cuando el reloj CLK pasa de 0 a 1 (Flanco ascendente), el valor que
almacenado pasa a ser el valor de la entrada D (Data) en ese preciso instante y se muestra a a la salida.

El flip flop es el nombre común que se le da a los dispositivos de dos estados (biestables), que sirven como memoria básica
para las operaciones de lógica secuencial. Los Flip-flops son ampliamente usados para el almacenamiento y transferencia de
datos digitales y se usan normalmente en unidades llamadas “registros”, para el almacenamiento de datos numéricos
binarios.
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IV. CONCLUSIÓN
La práctica del tutorial permitió comprobar que:

• Los transistores de efecto de campo, particularmente la variedad de puerta aislada, pueden usarse en el diseño
de circuitos de puerta.
• En la Fig. 17. Se prueba que para el Simbolo NAND se obtienen salidas con forma definida gracias a la
compensación del inversor con tres etapas y la modificación de sus parámetros de ancho de transistor en la
ultima etapa con lo que se logra más fuerza en la señal y compensa el tiempo de retardo.
• Una fuente de señal débil (una que no es capaz de generar o aplicar mucha corriente en una carga) puede
aumentarse mediante dos inversores como el par que se muestra en la primera simulación Figura 1. de la
practica anterior.
• Dos inversores conectados en "serie" para invertir y luego volver a invertir, un bit binario realiza la función de
un búfer. Las puertas de búfer solo sirven para el propósito de la amplificación de la señal: tomar una fuente de
señal "débil" que no aplica mucha corriente, y aumentar la capacidad actual de la señal para poder conducir una
carga.
• Se puede crear una compuerta AND agregando una etapa de inversor a la salida del circuito de compuerta
NAND compensando los parámetros para mejora la fuerza de la señal.
• Cuando el reloj pasa de 0 a 1, el valor que almacena el biestable pasa a ser el valor de la entrada D (Data) en ese
preciso instante.

V. REFERENCIAS

[1] R. I. o. Technology, «Microelectronic Engineering,» 15 Noviembre 2016. [En línea]. Available:

https://people.rit.edu/lffeee/CMOS_Ring_Oscillator_Lab.pdf.
[2] M. L. Gonzales, «ANÁLISIS DE CIRCUITOS Y DISPOSITIVOS ELECTRÓNICOS LTSPICE,» Universidad
Nacional de la Plata, 2016.
[3] T. R. d. L. -. P. F. G. Zacchigna, «Facultad de ingeniería universidad de Buenos Aires.,» [En línea]. Available:
http://materias.fi.uba.ar/6625/TPs/Tutoriales/Tutorial%20Rapido%20de%20LTSpice.pdf.
[4] cmosedu, «LTspice Tutorials from CMOSedu.com,» [En línea]. Available:
http://cmosedu.com/videos/ltspice/ltspice_videos.htm.