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Sistemas Digitales

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Conceptos
introductorios

TEMARIO
1-1 Representaciones numéricas 1-5 Circuiios digitales
1-2 Sistemas digitales y analógicos 1-6 Trasmisión paralela y serial
1-3 Sistemas de numeración digital 1-7 Memoria
1-4 Representación de cantidades binarias 1-8 Computadoras digitales
OBJETIVOS
Al concluir este capítulo, el lector esurá capacitado para:
■ Distinguir entre representación analógica y digital.
■ Mencionar las ventajas, desventajas y diferencias más importantes entre los sistemas
analógicos, digitales e híbridos.
■ Comprender la necesidad de tener convertidores analógico-digitales (ADC; analog-to-
digital converters) y digital-analógicos (DAC; digital-to-analog converters).
■ Realizar conversiones entre números decimales y binarios.
■ Identificar las señales digitales más comunes.
■ Citar varias tecnologías para la fabricación de circuitos integrados.
■ Identificar un diagrama de tiempos.
■ Establecer las diferencias entre trasmisión paralela y serial.
■ Describir la propiedad de la memoria.
■ Describir las partes más importantes de una computadora digital y comprender sus fun­
ciones.

INTRODUCCIÓN
Cuando la mayoría de nosotros escucha el término ‘ digital" inmediatamente pensamos en una
“calculadora digital" o “computadora digital". Lo anterior probablemente puede atribuirse a
la forma tan impresionante en que ahora la persona promedio tiene acceso a poderosas
computadoras y calculadoras, a bajo costo. Es importante señalar que ambas representan sólo
una de las muchas aplicaciones de los circuitos y principios digitales. Los circuitos digitales se
emplean en productos electrónicos tales como juegos de video, hornos de microondas y siste­
mas de control para automóviles, así como en equipos de prueba como medidores, generado­
res y osciloscopios. Además, las técnicas digitales han reemplazado muchos de los “circuitos
analógicos" utilizados en productos de consumo como radios, televisores y equipos para gra­
bación y reproducción de alta fidelidad.
En este libro estudiaremos los principios y técnicas comunes a todos los sistemas digita­
les, desde el interruptor más simple hasta la computadora más compleja. Si este libro tiene
éxito, usted adquirirá una comprensión profunda de la forma en la que trabajan los sistemas

2
digitales y será capaz de aplicar sus conocimientos al análisis y detección de fallas de cualquier
sistema digital.
Comenzamos con la presentación de algunos conceptos que forman parte importante
de la tecnología digital; todos ellos se abordarán detalladamente en capítulos posteriores, con­
forme se vayan necesitando. Asimismo, se presenta parte de la terminología que se necesita
cuando se inicia un nuevo campo de estudio, misma que irá aumentando conforme avance la
obra. El apéndice I contiene un glosario completo de términos.

1 -1 REPRESENTACIONES NUMÉRICAS
En la ciencia, la tecnología, la administración y, de hecho, muchos otros campos de la activi­
dad humana, constantemente se manejan cantidades. Estas se miden, monitorean, registran,
manipulan aritméticamente, observan o, en alguna otra forma, se utilizan en muchos sistemas
físicos. Cuando se manejan diversas cantidades es importante que podamos representar sus
valores con eficiencia y exactitud. Existen básicamente dos maneras de representar el valor
numérico de las cantidades: la analógica y la digital.

Representaciones analógicas En la representación analógica , una cantidad se repre­


senta con un voltaje, corriente o movimiento de un indicador o medidor que es proporcional
al valor de esa cantidad. Un ejemplo de esto es el velocímetro de un automóvil, en el cual la
deflexión de la aguja es proporcional a la velocidad a la que se desplaza el auto. La posición
angular de la aguja representa el valor de la velocidad del automóvil, y la aguja sigue cualquier
cambio que ocurra conforme el vehículo acelera o frena.
O tro ejemplo es el termostato común de una habitación, en el cual la flexión de la banda
bimetálica es proporcional a la temperatura del cuarto. A medida que la temperatura varía
gradualmente, la curvatura de la banda cambia en forma proporcional.
O tro ejemplo de una cantidad analógica es el micrófono de audio. En este dispositivo se
genera un voltaje de salida en proporción con la amplitud de las ondas sonoras que chocan con
el micrófono. Las variaciones en el voltaje de salida siguen las mismas variaciones del sonido
de entrada.
Las cantidades analógicas antes citadas tienen una característica importante: pueden va­
riar gradualmente sobre un intervalo continuo de valores. La velocidad del automóvil puede
tener un valor entre cero y, digamos, 100 km/h. En forma análoga, la salida del micrófono
podría encontrarse en cualquier nivel dentro de un intervalo de cero a lOmV (por ejemplo,
lmV, 2.3724 mV, 9.9999 mV).

Representaciones digitales En la representación digital las cantidades no se represen­


tan por valores proporcionales, sino por símbolos denominados dígitos. Para dar un ejemplo,
consideremos el reloj (o cronómetro) digital, el cual da la hora del día en forma de dígitos
decimales que representan horas o minutos (y algunas veces segundos). Como sabemos, la
hora varía de manera continua, pero la lectura del cronómetro digital no cambia continua­
mente: más bien, lo hace en etapas de uno por minuto (o por segundo). En otras palabras, esta
representación digital de la hora del día varía en etapas discretas, comparada con la representa­
ción analógica de la hora que da un reloj de pulso, donde la lectura del cuadrante varía de
modo continuo.
La diferencia principal entre las cantidades analógicas y las digitales se puede enunciar en
forma simple de la manera siguiente:
analógico s continuo
digital a discreto (paso por paso)

SE C aÓ N M / REPRESENTACIONES
Debido a la naturaleza discreta de las representaciones digitales, no existe ambigüedad cuando
se lee el valor de una cantidad digital, mientras que el valor de una cantidad analógica con
frecuencia está abierta a interpretación.

E jemplo 1-1

¿Cuáles de las siguientes cantidades son analógicas y cuáles son digitales?


^a) Interruptor
(b) Metro regular
(c) Temperatura
(d) Granos de arena en la playa
(e) Control del volumen de una radio

S o lu c ió n :
(a) Digital
(b) Analógica
(c) Analógica
(d) Digital, ya que el número de granos sólo pueden ser ciertos valores discretos (enteros) y
no cualquier valor en relación con un intervalo continuo
(e) Analógica

P regunta de r e p a s o *

1. Describa detalladamente la principal diferencia entre las cantidades analógicas y las


digitales.

1 -2 SISTEMAS DIGITALES Y ANALÓGICOS_______________


Un sistema digital es una combinación de dispositivos diseñado para manipular cantidades
físicas o información que estén representadas en forma digital; es decir, que sólo puedan tomar
valores discretos. La mayoría de las veces, estos dispositivos son electrónicos, pero también
pueden ser mecánicos, magnéticos o neumáticos. Algunos de los sistemas digitales más cono­
cidos incluyen las computadoras y calculadoras digitales, equipo digital de audio y video y el
sistema telefónico, el sistema digital, más grande del mundo.
Un sistema analógico contiene dispositivos que manipulan cantidades físicas represen­
tadas en forma analógica. En un sistema de este tipo, las cantidades varían sobre un intervalo
continuo de valores. Por ejemplo, en un receptor de radio la amplitud de la señal de salida para
una bocina puede tener cualquier valor entre cero y su límite máximo. Otros sistemas analógicos
comunes son amplificadores de audio, equipos de cinta magnética para grabación y reproduc­
ción, y el odómetro (cuentakilómetros) de los automóviles.

• Las respuestas a las preguntas para repaso se encuentran al final del capítulo en que aparecen.

CAPÍTULO I / C O N C EP TO S IN TRO D U CTO RIO S


Ventajas de las técnicas digitales Un número cada vez mayor de aplicaciones en
electrónica, así como en muchas otras tecnologías, emplea técnicas digitales para realizar ope­
raciones que alguna vez fueron hechas por medio de métodos analógicos. Las principales razo­
nes del cambio hacia la tecnología digital son:
1. Los sistemas digitales generalmente son más fáciles de diseñar. Esto se debe a que los circui­
tos empleados son circuitos de conmutación, donde no son importantes los valores
exactos de corriente y voltaje, sino únicamente el rango eo que éstos se encuentran
(A LTO o BAJO).
2. Facilidad para alm acenar la inform ación. Esto se logra por medio de circuitos de conmu­
tación especiales que pueden capturar información y retenerla el tiempo que sea necesa­
rio.
3. Mayor exactitud y precisión. Los sistemas digitales pueden manejar el número de dígitos
de precisión que usted necesite, simplemente añadiendo más circuitos de conmutación.
En los sistemas analógicos la precisión, en general, está limitada a tres o cuatro dígitos,
ya que los valores de los voltajes y corrientes dependen en forma directa de los valores
de los componentes del circuito.
4. Programación de la operación. Es bastante sencillo diseñar sistemas digitales cuya opera­
ción está controlada por medio de un grupo de instrucciones archivadas denominado
programa. También es posible programar sistemas analógicos, pero la variedad y com­
plejidad de las operaciones disponibles está severamente limitada.
5. Los circuitos digitales se afectan menos por el ruido. Las fluctuaciones en el voltaje (ruido)
no son tan críticas en los sistemas digitales porque en ellos no es importante el valor
exacto de un voltaje, siempre y cuando el ruido no sea suficientemente fuerte como para
impedir la distinción entre A LTO y BA JO .
6. Se puedefabricar más circuitería digital sobre pastillas de circuito integrado. Es cierto que la
circuitería analógica también se ha beneficiado con el gran desarrollo de la tecnología de
CI, pero su relativa complejidad y el empleo de dispositivos que no se pueden integrar
en forma económica (capacitores de gran valor, resistencias de precisión, inductores,
transformadores), han impedido que los sistemas analógicos alcancen el mismo grado de
integración que los digitales.

Limitaciones de las técnicas digitales Cuando se emplean técnicas digitales existe,


en realidad, una sola desventaja:
El mundo real es fundamentalmente analógico.
La mayor parte de las cantidades físicas son de naturaleza analógica, y a menudo estas can­
tidades son las entradas y salidas de un sistema que las monitorea, que efectúa operaciones con
ellas y que las controla. Algunos ejemplos son la temperatura, la presión, la posición, la velo­
cidad, el nivel de un líquido, la rapidez de flujo y varias más. Tenemos el hábito de expresar
estas cantidades en form a digital, como sucede cuando decimos que la temperatura es de 64 °C
(o 63.8 °C , si queremos ser más exactos); pero en realidad lo que hacemos es una aproxima­
ción digital de una cantidad inherentemente analógica.
Para aprovechar las técnicas digitales cuando se tienen entradas y salidas analógicas,
deben seguirse tres pasos :
1. Convertir las entradas analógicas del “mundo real" a la forma digital.
2. Procesar (realizar operaciones con) la información digital.
3. Convertir las salidas digitales a la forma analógica del mundo real.
La figura 1-1 muestra el diagrama de bloques de un sistema común de control de tempe­
ratura. Como se observa en el diagrama, se mide la temperatura analógica, y el valor obtenido

SECCIÓN 1-2 / SISTEMAS D IG ITALES Y ANALÓGICOS


i
^A n a ló g ica ) C onvertido r (Digital)
Te m peratura D ispositivo P ro ce s a m ie n ­
analógico
(A na lógica) ' de m ed ición to digital
digital
^ = r
(Digital)

(Analógica)

H
C onvertido r
digital Controlador w A ju s te s a la
analógico tem peratura

srrr:
Figura 1-1 Diagrama de bloques de un sistema de control de temperatura que requiere de conversio­
nes analógico-digitales para permitir el empleo de técnicas digitales de procesamiento.

se convierte a una cantidad digital por medio de un convertidor analógico-digital (ADC;


analog-to-diptal converter). Entonces la circuitería digital, que puede o no incluir una compu­
tadora digital, procesa esta cantidad. Su salida digital se convierte de nuevo en una cantidad
analógica por medio de un convertidor digital-analógico (DAC, digital-to-analog converter).
Esta salida alimenta un controlador, mismo que se encarga de tomar cierto tipo de acción para
ajustar la temperatura.
La necesidad de conversión entre formas analógicas y digitales de información puede
considerarse como una desventaja porque aumenta complejidad y costos. O tro factor que con
frecuencia resulta importante es el tiempo extra que se necesita para llevar a cabo estas conver­
siones. En muchas aplicaciones, estos factores pesan más que los inconvenientes por las nume­
rosas ventajas que ofrece el empleo de técnicas digitales, así que la conversión entre cantidades
analógicas y digitales es ya un proceso común en la tecnología actual.
Sin embargo, existen situaciones donde lo más sencillo y económico es el empleo de
técnicas analógicas. Por ejemplo, el proceso de amplificación de una señal es más simple si se
emplea la circuitería analógica.
Cada vez es más frecuente observar dentro de un mismo sistema el empleo de técnicas
analógicas y digitales para obtener un mayor beneficio de ambas. En estos sistemas híbridos,
uno de los aspectos más importantes de la fase de diseño es determinar qué partes del sistema
serán analógicos y cuáles digitales.
Finalmente, es posible predecir con que, al paso del tiempo, se observará una tendencia
cada vez mayor del empleo de técnicas digitales, ya que los beneficios económicos de la inte­
gración serán aún mayores que hoy en día.

P reguntas de repa so

1. ¿Qué ventajas ofrecen las técnicas digitales en relación con las analógicas?
2. ¿Cuál es la limitación principal para el uso de las técnicas digitales?

1 -3 SISTEMAS DE NÚMEROS DIGITALES


En la tecnología digital se utilizan muchos sistemas de números. Los más comunes son los
sistemas decimal, binario, octal y hexadecimal. El sistema decimal es sin duda el más conocido
por nosotros, ya que es una herramienta de uso cotidiano. Si analizamos algunas de sus carac­
terísticas, podremos entender mejor los otros sistemas.

6 CAPÍTULO I / CO N C EPTO S IN TRO D U CTO RIO S

— -!W L J i
Valores posioonales
(valores relativos)

L
T 7 ?
103 102 101 10°O O o
1 1 1 1 í n

t t t
MSD Punto lsd Figura 1-2 Valores de posición decimal como po-
decimal tencias de 10.

Sistem a d ecim al El sistema decim al se compone de 10 numerales o símbolos: 0 , 1, 2, 3,


4, 5, 6 , 7, 8 y 9; al utilizar estos símbolos como dígitos de un número podemos expresar
cualquier cantidad. El sistema decimal, también conocido como sistema de base 10, evolucionó
en forma natural a partir del hecho de que el ser humano tiene 10 dedos. Incluso, la palabra
“dígito" significa “dedo" en latín.
El sistema decimal es un sistema de valorposicional en el cual el valor de un dígito depen­
de de su posición. Por ejemplo, consideremos el número decimal 453. Sabemos que el dígito 4
en realidad representa 4 centenas, el 5 representa 5 decenas y el 3, 3 unidades. En esencia, el 4
pesa más que los tres dígitos; a éste se le conoce como el dígito más significativo (MSD; most
significant digit). El número 3 tiene el valor menor y se denomina dígito menos significativo
(LSD; least significant digit).
Consideremos 27.35 como ejemplo. Este número es en realidad igual a 2 decenas más 7
unidades más 3 décimos más 5 centesimos, o bien, 2 x 1 0 + 7 x 1 + 3 x 0 . 1 + 5 x 0.01. El
punto decimal se emplea para separar los enteros y las fracciones del número.
Más rigurosamente expuesto, tenemos que las diferentes posiciones relativas al punto
decimal llevan valores que se pueden expresar como potencias de 10. Esto se ilustra en la figura
1-2, donde se representa el número 2745.214. El punto decimal separa las potencias positivas
de 10 de las potencias negativas. Así, el número 2745.214 es igual a
(2 x 10 *0 + (7 x 10*0 + (4 x 10’) + (5 x 10°)
+ (2 x 10-1) +(1 x 10-*) + (4 x 10"1)
En términos generales, cualquier número es simplemente la suma de los productos de cada
dígito y su valor posicional.

to n teo d ecim al En el sistema decimal se comienza a contar con el 0 en la posición de


las unidades y se toma cada símbolo (dígito) en progresión hasta llegar al 9. En seguida, suma­
mos un 1 a la siguiente posición más alta y volvemos a comenzar con cero en la primera
posición (véase la figura 1-3). Este proceso continúa hasta llegar a la cuenta de 99. Sumamos un
1 a la tercera posición y se empieza de nuevo con ceros en las dos primeras posiciones. Conti­
nuamos con el mismo patrón hasta donde deseemos.
Es importante observar que en el corneo decimal la posición de las unidades (LSD) va
creciendo con cada etapa del conteo; la posición de las decenas lo hace cada diez etapas; la
posición de las centenas cambia en forma ascendente cada 100 etapas en el conteo, y así suce­
sivamente.
Otra característica del sistema decimal es que, utilizando solamente dos espacios decima­
les, podemos contar hasta 10* - 100 números diferentes (de 0 a 99).* Con tres espacios deci­
males podemos contar hasta 1000 números (de 0 a 999); y así sucesivamente. En general,

* El cero se cuenu como un número.

SECCIÓN M / SISTEMAS DE N ÚM ERO S DIGITALES


Figura 1-3 Comeo decimal.

con /despacios decimales o dígitos podemos contar hasta 10* números diferentes, comenzan­
do con el cero. El número mayor siempre será 10* - 1.

Sistema Binario Desafortunadamente, el sistema numérico decimal no se presta para


una instrumentación conveniente en los sistemas digitales. Por ejemplo, resulta muy difícil
diseñar equipo electrónico que pueda funcionar con 10 diferentes niveles de voltaje (cada uno
representando un carácter decimal, de 0 a 9). Por otro lado, es muy fácil diseñar circuitos
electrónicos sencillos y precisos que operen con sólo dos niveles de voltaje. Por esta razón,
casi todos los sistemas digitales utilizan el sistema numérico binario (base 2) de sus operacio­
nes, aunque con frecuencia se emplean otros sistemas conjuntamente con el binario.
En el sistema binario sólo hay dos símbolos o posibles valores de dígitos, 0 y 1. No
obstante, este sistema de base 2 se puede utilizar para representar cualquier cantidad que se
denote en sistema decimal o algún otro sistema numérico. En general, se necesitarán muchos
dígitos binarios para expresar una cantidad determinada.
Todos los enunciados anteriores en relación con el sistema decimal se aplican de la mis­
ma manera al sistema binario. Este es también un sistema de valor posicional, en donde cada
dígito binario tiene su propio valor expresado como potencia de 2. Esto se ilustra en la figura
1-4. Aquí, los espacios que hay a la izquierda del punió binario (equivalente del punto decimal)
son potencias positivas de dos y los espacios a la derecha son potencias negativas de 2. En la

Valores Figura 1-4 Valores de posición binaria como poien-


posicionales ciaj 2.
U 23 22 21 2o ^ ^

t t
P u nto LSD
binario

8 CA PÍTU LO 1 / C O N C EPTO S IN TR O D U C TO R IO S
figura se representa el número 1011.101. Para determinar su equivalente en el sistema decimal
simplemente lomamos la suma de los productos de cada valor digital (0 o 1) y su valor posicional.
1011.101, - (1 X 2 5) + ( 0 x 2 0 + (1 x 2 ' ) ( l x2=)
+ (1 x 2 ' 1) + (0 x 2 0 + ( l x 2'1)
-8 + 0 + 2 + 1 +0.5 + 0 + 0.125
- 11.625,,
Obsérvese en la operación anterior que los subíndices (2 y 10) se usan para indicar la base en la
cual se expresa un número en particular. Esta convención sirve para evitar confusión siempre
que se utilice más de un sistema numérico.
En el sistema binario, el término dígito binario se abrevia a menudo como bit, término
que usaremos en lo sucesivo. Así, en el número expresado en la figura 1-4 hay 4 bits a la
izquierda del punto binario que representan la parte entera del número y 3 bits a la derecha del
punto binario, que representan la parte fraccionaria. El bit más significativo (MSB) es aquel
que se ubica más a la izquierda (el que tiene el mayor valor). El bit menos significativo (LSB)
es aquel que está más a la derecha y que tiene el menor valor. Estos se ilustran en la figura 1-4.

Conteo binario Cuando trabajemos con números binarios, generalmente estaremos res­
tringidos a utilizar un número específico de bits. Esta restricción se basa en la circuitería
utilizada para representar estos números binarios. Usemos números binarios de 4 bits para
ilustrar el método para contar en binario.
La secuencia que se muestra en la figura 1-5 comienza con todos los bits en 0; a éste se le
denomina conteo en cero. Por cada conteo sucesivo, la posición (2a) de las unidades se conmuta,
es decir, cambia de un valor binario al otro. Cada vez que el bit de las unidades cambia de 1 a
0, la posición (21) de los dos se conmuta. Cada vez que la posición de los dos cambie de 1 a 0,
la posición (2*) de los cuatros se conmuta. De igual manera, cada vez que la posición de los
cuatros va de 1 a 0, la posición (21) de los ochos varía. Este mismo proceso se repetiría para las
posiciones de los bits de orden superior si el número binario tuviese más de 4 bits.
La secuencia de conteo binario tiene una característica importante, como se muestra en
la figura 1-5. El bit de las unidades (LSB) cambia ya sea de 0 a 1 o de 1 a 0 con cada conteo. El

Figura 1-5 Secuencia de conteo binario.

Valores — ► 2 3 « 8 |2[* _4|


0 0
2°.0 1 Equivale nte de cim a l

0
0 0 1 1
0 0 0 2
0 _0_ J __ 3
0 1 0 4
0 1 1 5
0 1 o 6
0 J_ _1__ 7
0 0 8
o 1 9
0 0 10
0
_ _ 1 11
1 0 12
1 1 13
1 0 14
1 1 15

LSB

SECCIÓN 1 3 / SISTEMAS DE N ÚM ERO S DIGITALES


segundo bit (posición de los dos) permanece en 0 en dos corneos, luego en 1 en dos corneos,
luego en 0 en dos corneos, etc. El tercer bit (posición de los cuatros) permanece en 0 en cuatro
comeos, luego en 1 en cuatro corneos, etc. El cuarto bit (posición de los ochos) se mantiene en
0 en ocho comeos, luego en 1 en ocho comeos. Si deseáramos contar más agregaríamos espa­
cios y este patrón continuaría con los ceros y unos alternando en los grupos de 2N~*. Por
ejemplo, al utilizar un quinto espacio binario, el quinto bit alternaría 16 ceros, luego 16 unos
y así sucesivamente.
Como vimos con el sistema decimal, también es cieno que con el sistema binario, al
utilizar N bits o espacios, podemos realizar hasta 2Ncomeos. Por ejemplo, con 2 bits podemos
realizar hasta 22 - 4 comeos (00; a 11,); con 4 bits podemos efectuar hasta 24 - 16 comeos
(0000,a l l l l j ) ; y así sucesivamente. El último corneo estará constituido siempre por todos los
unos y es igual a 2 * - 1 en el sistema decimal Por ejemplo, al utilizar 4 bits, el último corneo
es 1111, - 2 ' - 1 - 15|0.

E jemplo 1-2 _______________________________

¿Cuál es el número más grande que puede representarse con 8 bits?


S o lu c ió n
2* - 1 - 2* - 1 - 12» - 11111111,.
Esta ha sido una breve introducción al sistema de numeración binaria y su relación con
el sistema decimal. En el siguiente capítulo dedicaremos mucho más tiempo a estos dos siste­
mas y a algunos otros.

P reguntas de repaso

1. ¿Cuál es el equivalente decimal de 1101011,?


2. ¿Cuál es el siguiente número binario después de 10111, en la secuencia de conteo?
3. ¿Cuál es el mayor valor decimal que puede representarse con 12 bits?

1 .4 REPRESENTACIÓN DE CANTIDADES BINARIAS


En los sistemas digitales, la información que se está procesando por lo general se presenta en
forma binaria. Las cantidades binarias pueden representarse por medio de cualquier dispositi­
vo que solamente tenga dos estados de operación o posibles condiciones. Por ejemplo, un
interruptor sólo tiene dos estados: abierto o cerrado. Arbitrariamente, podemos hacer que un
interruptor abierto represente el 0 binario y que uno cerrado represente el 1 binario. Con esta
asignación ahora podemos representar cualquier número binario como se ilustra en la figura
1-6 (a), donde los estados de los diversos interruptores representan la cantidad 10010,.
O tro ejemplo se muestra en la figura l-6 (b), donde se utilizan perforaciones en papel
para representar números binarios. Una perforación es un 1 binario y la ausencia de una
perforación es un 0 binario.
Hay muchos otros dispositivos que sólo tienen dos estados de operación o que pueden
operarse en dos condiciones extremas. Entre éstos se encuentran: la bombilla eléctrica o foco
(encendido o apagado), el diodo (activado o desactivado), el relevador (energizado o desener-

C A P tT U IO 1 / C O N C EPTO S IN TR O D U C TO R IO S
1 0 0 1 0
(8) (b )

Figura 1^> Uso de (a) interruptores y (b) cinta de papel perforada para re­
presentar números binarios.

gizado), el transistor (cortado o saturado), la fotocelda (iluminada u oscura), el termostato


(abierto o cerrado), el embrague mecánico (engranado o desengranado) y la cinta magnética
(magnetizada o desmagnetizada).
En los sistemas electrónicos digitales, la información binaria se representa por medio de
voltajes (o corrientes) que están presentes en las entradas o salidas de los diversos circuitos.
Por lo general, el 0 y el 1 binarios se representan con dos niveles de voltaje nominales. Por
ejemplo, cero volts (0 V) podría representar el 0 binario y + 5 V, el 1 binario. En realidad,
debido a las variaciones del circuito, el 0 y el 1 se representarían por medio de intervalos de
voltaje. Esto se ilustra en la figura 1-7 (a), donde cualquier voltaje entre 0 y 0.8 V representa un
0 y cualquiera entre 2 y 5 V representa un 1. Todas las señales de entradas y salidas normal­
mente caen en uno de estos intervalos excepto durante las transiciones de un nivel a otro. La
figura 1-7 (b) muestra una señal digital común cuando forma una secuencia a través del valor
binario 01010 .
Ahora podemos observar otra diferencia significativa entre los sistemas digitales y los
analógicos. En los sistemas digitales, el valor exacto de un voltaje no es importante; por ejem­
plo, un voltaje de 3.6 V es igual que uno de 4.3 V. En los sistemas analógicos, el valor exacto
de un voltaje sí es importante. Por ejemplo, si el voltaje analógico es proporcional a la tempe­
ratura registrada por un transductor, 3.6 V representaría una temperatura diferente que 4.3 V.
En otras palabras, el valor del voltaje conlleva información significativa. Esta característica
significa que, por lo general, es más difícil diseñar circuitería analógica exacta que digital debi­
do a la forma en que fluctúan los valores exactos del voltaje en relación con variaciones en los
valores de los componentes, la temperatura y el ruido.

Figura 1-7 (a) Asignaciones comunes de voltaje en el sistema digital; (b) señal digital común.

1 btnario

2 V
N o se
utiliza
0 8 V
0 binario
0V

SECCIÓN 1-4 / REPRESEN TACIÓ N D E CAN TID A D ES BINARIAS 1 1


1 -5 CIRCUITOS DIGITALES
Como explicamos en la sección 1-4, los circuitos digitales están diseñados para producir volta­
jes de salida que se clasifican dentro de los intervalos de voltaje prescritos 0 y 1 como los que
se definen en la figura 1-7. De igual manera, los circuitos digitales están diseñados para respon­
der predeciblemente a voltajes de entrada que se encuentran dentro de los intervalos definidos
0 y 1. Esto significa que un circuito digital responderá de la misma manera a todos los voltajes
de entrada que se clasifiquen dentro del intervalo 0 admitido; en forma semejante, tampoco
distinguirá entre voltajes de entrada que entren en el intervalo 1 permitido.
Para ilustrar lo anterior, la figura 1-8 representa un circuito digital común de entrada v
y salida t/#. La salida corresponde a dos diferentes formas de onda de señales de entrada. Obsér­
vese que es igual en ambos casos debido a que las dos formas de onda de entrada, aunque
difieren en sus niveles exactos de voltaje, están en los mismos niveles binarios.

Circuitos lógicos La forma en que un circuito digital responde a una entrada se conoce
como lógica del circuito. Cada tipo de circuito digital obedece a cierto conjunto de reglas
lógicas. Por esta razón, los circuitos digitales también se denominan circuitos lógicos. Usamos
ambos términos indistintamente en todo el libro. En el capítulo 3 veremos con mayor clari­
dad lo que significa “lógica" de un circuito.
Estudiaremos todos los tipos de circuitos lógicos que se utilizan regularmente en los
sistemas digitales. Inicialmente, nuestra atención se enfocará sólo en la operación lógica que
efectúan estos circuitos, es decir, la relación existente entre las entradas y salidas del circuito.
Se aplazará todo análisis de la operación interna de estos circuitos lógicos hasta que se haya
logrado una comprensión de su operación lógica.

Circuitos digitales integrados Casi todos los circuitos digitales que se utilizan en los
sistemas digitales modernos son circuitos integrados (CI). La amplia variedad de C I lógicos
disponibles ha hecho posible construir sistemas digitales complejos que son más pequeños y
más confiables que las contrapartes de componentes discretos.

Figura 1 8 Un circuito digital responde a un nivel binario de entrada (0 o 1) y


no a su voltaje real.

Caso I
5 V
v.
OV
t
4 V
vo
OV

v, Caso
3 .7 V
Vi
0 .5 V
t
4 V
v0
OV

CA PÍTU LO I / C O N C EP TO S IN TR O D U C TO R IO S
Se utilizan diferentes tecnologías de fabricación de circuitos integrados para producir CI
digitales; siendo los más comunes T T L , CM OS, NM OS y ECL. Cada uno difiere en el tipo de
circuitos que se emplean para efectuar la operación lógica que se desee. Por ejemplo, la tecno­
logía T T L (lógica de transistor-transistor) se vale del transistor bipolar como elemento princi­
pal del circuito, en tanto que la CM O S (semiconductor metal óxido complementario) utiliza
el transistor M O SFET como elemento principal del circuito. Después de dominar los tipos
básicos de circuitos lógicos, estudiaremos las diferentes tecnologías de C I, sus características y
sus ventajas y desventajas.

P reguntas de r e p a so

1. Fádso o cierto: El valor exacto de un voltaje de entrada es critico para un circuito


digital.
2. ¿Puede un circuito digital producir el mismo voltaje de salida para diferentes valores
de entrada?
3. Un circuito digital se denomina también circuito.

1 -6 TRASMISIÓN PARALELA Y SERIAL___________________


Una de las operaciones más comunes que se presentan en cualquier sistema digital es la trasmi­
sión de información de un lugar a otro. La información puede trasmitirse a una distancia
mínima de algunos milímetros sobre la misma tarjeta de circuito, o a varios kilómetros cuan­
do el operador de una terminal de computadora se comunica con una computadora que está
en otra ciudad. La información que se trasmite se encuentra en forma binaria y, por lo general,
está representada por los voltajes que aparecen en las salidas del circuito de trasmisión que
están conectadas a las entradas del circuito de recepción. La figura 1-9 ilustra los dos métodos
básicos empleados para la trasmisión de información digital: el paralelo y el serial.
La figura l-9(a) ilustra la forma en que se trasmite el número binario 10110 del circuito
A al B, utilizando la trasmisión paralela. Cada bit del número binario está representado por
una de las salidas del circuito A, donde la salida A4es el MSB y la Az es el LSB. Cada salida del
circuito A está conectada a la correspondiente entrada del circuito B de manera que los 5 bits
de información se trasmiten en forma simultánea (paralela).
En la figura 1-9 (b) sólo hay una conexión del circuito A al circuito B cuando se emplea
la trasmisión serial. En este caso, la salida del circuito A produce una señal digital cuyo nivel de
voltaje cambiará a intervalos regulares, de acuerdo con el número binario que se está trasmi­
tiendo. De esta forma, la información se trasmite de un bit a la vez (en serie) sobre la línea de
la señal. El diagrama de tiempos de la figura 1-9 (b) muestra cómo cambia con el tiempo el
nivel de la señal. Durante el primer intervalo de tiempo, Tt, la señal se encuentra en el nivel 0;
en el intervalo 7, la señal está en el nivel 1 y así sucesivamente.
El principal compromiso entre las representaciones paralela y serial es la velocidad con­
tra la simplicidad del circuito. La trasmisión de información binaria de una parte a otra de un
sistema digital se puede realizar más rápidamente mediante el uso de la representación parale­
la, ya que todos los bits se trasmiten en forma simultánea, mientras la representación serial
trasmite un bit a la vez. Por otro lado, la representación paralela requiere más líneas de señal
conectadas entre el emisor y el receptor de la información binaria que la serial. En otras

SECCIÓN 1-é / TRASM ICIÓN PARALELA Y SERIAL 13


1
°4
0
A3 b3

b2
A 1 B

0
A0 B0
<LSB)

Tra s m is ió n paralela

(a)

SAUOA
1 1

0
i i
T, T„

Trasm isión serial

(b)

Figura 1-9 (a) La trasmisión paralela utiliza una línea por bit, y todos se trasmiten en
forma simultánea; (b) la trasmisión serial emplea sólo una línea de señal; cada bit se
trasmite en forma consecutiva (uno por uno).

palabras, la representación paralela es más rápida y la serial requiere menos líneas de señal.
Esta comparación entre los métodos paralelo y serial para representar la información binaria
se encontrará muchas veces en todo el libro.

P regunta de repa so ____________________________________________________

1. Describa las ventajas relativas de la trasmisión paralela y serial de la información


binaria.

CAPÍTULO 1 / C O N C EP TO S IN TR O D U C TO R IO S
1 -7 MEMORIA
Cuando una señal de entrada se aplica a muchos dispositivos o circuitos, la salida de alguna
manera cambia en respuesta a la entrada y, cuando se retira la señal de entrada, la salida regresa
a su estado original. Estos circuitos no exhiben la propiedad de una m em oria, ya que sus
salidas regresan a su nivel normal. En los circuitos digitales, ciertos tipos de dispositivos y
circuitos sí tienen memoria. Cuando una entrada se aplica a tal circuito, la salida cambia de
estado, pero se mantiene en el nuevo estado aún después de que se retire la entrada. Esta
propiedad de retener su respuesta a una entrada momentánea se denomina memoria. La figu­
ra 1-10 ilustra operaciones que no son propias de la memoria y otras que sí lo son.
Los dispositivos y circuitos de memoria desempeñan un papel importante en los sis­
temas digitales debido a que ofrecen medios para almacenar números binarios temporal o
permanentemente, con la capacidad de cambiar la información almacenada en cualquier ins­
tante. Como veremos, los diversos elementos de la memoria incluyen los tipos magnéticos y
aquellos que utilizan circuitos electrónicos, denominados biestables (latches o seguros y flip-
Jlops).

Circuito que
no es d e la
_ n - J L

Circuito
dél a
_ n m em ona J

Figura 1-10 Comparación de una operación que


no es de memoria con una que sí lo es.

1 -8 COMPUTADORAS DIGITALES
Las técnicas digitales han trazado su camino en innumerables áreas de la tecnología, pero el
área de las computadoras digitales automáticas es la más notable y extensa. Aunque las
computadoras digitales afectan alguna parte de nuestras vidas, es muy dudoso que muchos de
nosotros sepamos con exactitud lo que hace una computadora. En términos más simples, una
computadora es un sistema de hardware que realiza operaciones aritméticas, manipula inform a■
ción (generalmente en form a binaria) y lom a decisiones.
En su mayoría, los seres humanos pueden hacer cualquier cosa que haga una computa­
dora, sólo que las computadoras lo hacen con mucha mayor velocidad y exactitud. Esto suce­
de a pesar del hecho de que las computadoras realizan todas sus operaciones de cálculo paso a
paso. Por ejemplo, un ser humano puede tomar una lista de 10 números y sumarlos en una
sola operación, listando los números uno sobre el otro y sumándolos columna por columna.
Una computadora, por otro lado, sólo puede sumar dos números a la vez, así que la suma de
esta misma lista de números necesitará nueve etapas reales de adición. Desde luego, el hecho de
que la computadora requiere de sólo un microsegundo o menos por etapa contribuye a supe­
rar esta aparente ineficiencia.
Una computadora es más rápida y precisa que los seres humanos pero, a diferencia de
la mayoría de las personas, se le tiene que dar un conjunto completo de instrucciones que
indique con exactitud qué hacer en cada etapa de su operación. Este conjunto de instruccio­
nes, se denomina programa, es elaborado por una o más personas por cada trabajo que la

SECCIÓN 1-# / CO M PU TA DO RA S DIGITALES


computadora deba realizar. Los programas se colocan en la memoria de la computadora en
forma codificada en binario y cada instrucción tiene un código único. La computadora toma
estos códigos de instrucción de la memoria uno a la vez y efectúa la operación requerida por
el código. Más adelante se tratará este tema con mayor amplitud.

ftirtes principales de una computadora Existen varios tipos de sistemas de compu­


tación, pero cada uno se puede separar en las mismas unidades funcionales. Cada unidad des­
empeña funciones específicas y todas las unidades funcionan en conjunto para ejecutar las
instrucciones que se dan en el programa. La figura 1-11 muestra las cinco partes funcionales
más importantes de una computadora digital y su interacción. Las líneas sólidas con flechas
representan el flujo de información. Las líneas punteadas con flechas representan el flujo de las
señales de temporización y control.
Las funciones principales de cada unidad son:

1. Unidad de entrada. A través de esta unidad se alimenta el sistema de cómputo y la


unidad de memoria con un conjunto de instrucciones y datos para que se almacenen
hasta que se necesiten. La información comúnmente ingresa en la unidad de entrada por
medio de tarjetas perforadas, cinta, discos magnéticos o un teclado.
2. Unidad de memoria. La memoria almacena las instrucciones y datos que se reciben de
la unidad de entrada. Almacena los resultados de operaciones recibidas de la unidad
aritmética. Asimismo, suministra información a la unidad de salida.
3. Unidad de control. Esta unidad toma instrucciones de la unidad de memoria, una por
una, y las interpreta. Luego envía señales apropiadas a todas las demás unidades para que
la instrucción específica sea ejecutada.
4. Unidad aritm ética lógica. Todas las operaciones aritméticas y decisiones lógicas se rea­
lizan en esta unidad, la cual puede enviar después resultados a la unidad de memoria para
que se almacenen.
5. Unidad de salida. Esta unidad toma datos de la unidad de memoria e imprime, exhibe
o, en caso contrario, presenta la información al operador (o bien la procesa, en el caso de
una computadora de control de procesos).

¿Cuántos tipos de computadoras existen? La respuesta depende de los criterios que


se utilicen para clasificarlas. Las computadoras difieren en tamaño físico, velocidad de opera­
ción, capacidad de memoria y de procesamiento, además de otras características. La manera

Figura 1-11 Diagrama funcional de una computadora digital.

CAPÍTULO 1 / C O N C EPTO S IN TRO D U CTO RIO S


más común de clasificarlas es por su tamaño físico que suele ser, aunque no siempre, un indi­
cador de sus capacidades relativas. Las tres clasificaciones básicas son: microcomputadora,
minicomputadora y sistemas grandes de cómputo (mainframes).
La microcomputadora es el tipo más pequeño de computadora. En general, está formada
por varios CI, entre los que se incluye un microprocesador, circuitos de memoria y circuitos
de interface para dispositivos de entrada/salida tales como el teclado y la pantalla. Las
microcomputadoras son el resultado de los grandes avances en la tecnología de fabricación de
CI que hicieron posible encapsular cada vez más circuitería en un espacio reducido. Por ejem­
plo, el microprocesador contiene la circuitería para las unidades aritmética lógica y la unidad
de control.
Las minicomputadoras son de mayor tamaño que las microcomputadoras y tienen pre­
cios que pueden llegar a ser del orden de las decenas de miles de dólares (incluyendo equipo
periférico de entrada y salida). Las “minis" se usan ampliamente en sistemas de control indus­
trial, aplicaciones científicas para escuelas y laboratorios de investigación, y en aplicaciones
comerciales para pequeñas empresas. Aunque son más costosas que las microcomputadoras, se
siguen utilizando ampliamente ya que, por lo general, son más rápidas y poseen más capacidad
de tipo operativo. Sin embargo, estas diferencias en velocidad y facultades operativas se desva­
necen rápidamente.
Los sistemas grandes de cómputo {mainframes) se pueden encontrar en las grandes corpo­
raciones, bancos, universidades y laboratorios científicos. Estas “maxicomputadoras" pueden
llegar a costar varios millones de dólares e incluyen sistemas completos de equipo periférico:
como unidades de cinta y de disco magnéticos, perforadoras y lectoras de tarjetas, teclados,
impresoras y muchos dispositivos más. Las aplicaciones de estas computadoras van desde la
solución de problemas científicos y de ingeniería orientados operacionalmente hasta aplica­
ciones comerciales orientadas a la información, donde se hace hincapié en el mantenimiento y
actualización de importantes cantidades de datos e información.
El término supercomputadoras se emplea para denotar las computadoras con máxima
velocidad y potencia de cómputo. Son las más costosas (aunque no necesariamente las más
grandes), porque utilizan los adelantos tecnológicos más recientes para lograr un desempeño
superior.

P reguntas de r e p a so

1. Explique la forma en la que un circuito digital que tiene memoria difiere de uno que
no la tiene.
2. Mencione las cinco unidades funcionales más importantes de una computadora.
3. Mencione los tres tipos de computadoras, de acuerdo con su tamaño físico.

SECCIÓN 1-1 / COM PUTADO RA S DIGITALES


» PROBLEMAS__________________________________________________
=

SECCIÓ N 1 2

1-1 Indique cuáles cantidades son analógicas y cuáles digitales


(a ) El número de átomos presente en una muestra de material
(b) La altitud de vuelo de un avión
(c) La presión en el interior de una llanta de bicicleta
(d) La corriente que circula en una bocina
(e) El reloj de un horno de microondas
SECCIÓ N 1-3
1-2. Convierta los siguientes números binarios a sus valores decimales equivalentes:
(a ) 11001, -
(b) 1001.1001
(c) 10011011001.10110
1*3- Utilizando 6 bits, muestre la secuencia de conteo binario de 000000 a l i l i l í
1-4. ¿Hasta que número máximo podemos contar con 10 bits?
1-5. ¿Cuántos bits se necesitan para contar hasta 511?
SEC C IÓ N 1-6

1-6. Suponga que se van a trasmitir los valores enteros decimales de 0 a 15.
(a) ¿Cuántas líneas se necesitarán si se utiliza la representación en paralelo?
(b) ¿Cuántas se necesitarán si se emplea la representación en serie?

RESPUESTAS A LAS PREGUNTAS DE REPASO


SEC C IÓ N 1-1 SECCIÓ N 1-5
1. Las cantidades analógicas pueden tener 1. Falso 2. Sí, siempre que los dos
cualquier valor sobre un intervalo conti­ voltajes de entrada se encuentren del mismo
nuo; las digitales sólo tienen valores dis­ rango de nivel lógico 3- Lógico
cretos.
SECCIÓ N 1-6
1. La trasmisión paralela es más rápida; la
SEC C IÓ N 1-2 trasmisión serial sólo requiere una línea de
1. Más fáciles de diseñar, mayor facilidad señal.
para almacenar la información; mayor SECCIÓ N 1-8
exactitud y precisión; programables; afec­
tadas en forma mínima por el ruido; ma­ 1. A la que tiene memoria cambiará su
yor grado de integración. salida y permanecerá cambiando como
2. Las cantidades físicas del mundo real respuesta a un cambio momentáneo en la
son analógicas. señal de entrada. 2. Entrada, salida,
memoria, unidad antmét ica/lógica, unidad
de control. 3. Microcomputadora,
SECCIÓ N 1-3 minicomputadora, maxicomputadora
1. 107|; 2. 11000, 3. 4095w (sistema grande de cómputo o mainframe)

18 CAPÍTULO 1 / CO N C EPTO S IN TR O D U C TO R IO S
Sistemas numéricos
y códigos

2-1 Conversiones de binario a decimal 2-7 Código Gray


2-2 Conversiones de decimal a binario 2-8 Códigos alfanuméricos
2-3 Sistema de numeración octal 2-9 Método de paridad para la
2-4 Sistema de numeración hexadecimal de errores

2-5 Código BCD 2-10 Repaso

2-6 Cómo integrar los distintos elemen-


OBJETIVOS
Al concluir este capítulo, el lector estará capacitado para:
■ Emplear dos métodos diferentes para llevar a cabo conversiones de decimal a binario.
■ Mencionar varias ventajas de los sistemas de numeración octal y decimal.
■ Efectuar conversiones de los sistemas de numeración octal o hexadecimal a los sistemas
de numeración binario o decimal.
■ Expresar números decimales mediante el código BCD.
■ Comprender la diferencia entre el código BCD y el binario directo.
■ Mencionar las principales diferencias entre el código Gray y el binario.
■ Comprender la necesidad de usar código alfanuméricos, en especial el código ASCII.
■ Describir el método de paridad para la detección de errores.
■ Determinar la paridad (par o impar) de un dato digital.

INTRODUCCIÓN
El sistema de numeración binario es el más importante en los sistemas digitales, pero hay
otros que también lo son. La importancia del sistema decimal radica en que se utiliza univer­
salmente para representar cantidades fuera de un sistema digital. Ello significa que habrá situa­
ciones en las cuales los valores decimales tengan que convertirse en valores binarios antes de
que se introduzcan en el sistema digital. Por ejemplo, cuando se presiona un número decimal
en una calculadora portátil (o una computadora), los circuitos que están dentro del dispositivo
convierten el número decimal en un valor binario.
De igual manera, habrá situaciones en que los valores binarios de las salidas de un circui­
to digital tengan que convertirse a valores decimales para presentarse al mundo exterior. Por
ejemplo, una calculadora ( o computadora) utiliza números binarios para calcular respuestas a
un problema, luego los convierte a un valor decimal antes de mostrarlos en la pantalla.
Además del binario y el decimal, otros dos sistemas de numeración encuentran amplias
aplicaciones en los sistemas digitales. Los sistemas octal (base 8) y hexadecim al (base 16) se usan
con la misma finalidad: ofrecer un eficaz medio de representación de números binarios gran­
des. Como veremos, ambos sistemas numéricos tienen la ventaja de que pueden convertirse
fácilmente al y del binario.
En un sistema digital, se pueden utilizar tres o cuatro de estos sistemas de numeración al
mismo tiempo, de modo que un entendimiento de la operación del sistema requiere la facul­
tad de convenir de un sistema numérico a otro. Este capítulo mostrará al lector cómo realizar
estas conversiones. Aunque algunas no se usarán de inmediato en nuestro estudio de los siste­
mas digitales, se necesitarán cuando comencemos a estudiar los microprocesadores.
Este capítulo presentará, asimismo, algunos de los códigos binarios que se utilizan para
representar diversos tipos de información. Estos códigos binarios usarán 1 y 0, pero en una
forma que difiere un tanto del sistema numérico binario.

2 -1 CONVERSIONES DE BINARIO A DECIMAL


Como vimos en el capítulo 1, el sistema de numeración binario es un sistema posicional
donde cada dígito binario (bit) tiene un valor basado en su posición relativa al LSB. Cualquier
número binario puede convertirse a su equivalente decimal, simplemente sumando en el nú­
mero binario las diversas posiciones que contenga un 1. Para ilustrar lo anterior consideremos
el siguiente ejemplo:
1 1 0 1 1 , (binario)
24 + 2J + 0 + 2 1 + 2° - 16 + 8+2 + 1
- 2 7 |0 (decimal)

Ahora daremos otro ejemplo con un número mayor de bits:


1 0 1 1 0 1 0 1, -
l7+ 0 + 2» + 24 + 0 + 2J + 0 + 2o - 181|0
Nótese que el procedimiento consiste en determinar los valores (es decir, las potencias de 2) de
cada posición de bit que contenga un 1 y luego sumarlos. Nótese también que el MSB tiene un
valor de 27a pesar de que es el octavo bit; esto se debe a que el LSB es el primer bit y tiene
un valor de 2o.

P reguntas de r e p a so

1. Convierta 100011011011, a su equivalente decimal.


2. ¿Cuál es el valor del MSB de un número de 16 bits?

2 -2 CONVERSIONES DE DECIMAL A BINARIO


Existen dos maneras de convertir un número decimal entero a su representación equivalente
en el sistema binario. El primer método es inverso al proceso descrito en la sección 2-1. El
número decimal se expresa simplemente como una suma de potencias de 2 y luego los unos y
los ceros se escriben en las posiciones adecuadas de los bits. Para ilustrar lo anterior, conside­
remos el siguiente ejemplo:
45 ,0 - 32 + 8+ 4 + 1 - 2 *+ 0 + 2» + 2J + 0 + 2°
- 1 0 1 1 0 1,
Obsérvese que se coloca un 0 en las posiciones 2‘ y 2\ ya que todas las posiciones deben
tomarse en cuenta. A continuación se muestra otro ejemplo:
7610 - 64 + 8+ 4 - 2‘ + 0 + 0 + 2’ + 2J + 0 + 0
- 1 0 0 1 1 0 0,

SECCIÓN 2-2 / CONVERSIONES DE DECIMAL A BINARIO


División re p e tid a O tro método emplea la división repetida por 2. La conversión, que
se ilustra a continuación para 25l0, requiere dividir repetidamente el número decimal entre 2 y
que se escriban los residuos después de cada división hasta que se obtenga un cociente de 0 .
Nótese que el resultado binario se obtiene al escribir el primer residuo como el LSB y el
último como el MSB.
25
y - 12 + residuo de 1
— - 6+ residuo de 0

— - 3 + residuo de 0

— - 1+ residuo de 1
— - 0 + residuo de 1
MSB {
2 5 ..- 1 1 0 0 1,

Hgnra 2-1 Diagrama de flujo para el método de división


repetida de conversión de enteros de decimal a binario. Se
puede utilizar el mismo proceso para convertir un entero de­
cimal a cualquier otro sistema numérico.

CAPÍTULO 2 / SISTEMAS N UM ÉRICO S Y CÓD IGOS


Este proceso que se presenta en forma de diagrama de flujo de la figura 2-1, también se puede
emplear para convertir de decimal a cualquier otro sistema numérico.
Si se utiliza una calculadora para efectuar las divisiones entre 2, los residuos se pueden
determinar al observar si el cociente tiene parte fraccionaria o no. Por ejemplo, la calculadora
produciría 25/2 - 12.5. El .5 indica que hay un residuo de 1. Asimismo, la calculadora nos
daría 12/2 - 6.0, que indica un residuo de 0. A continuación se muestra otro ejemplo tal y
como se obtendría utilizando una calculadora.

18.5 residuo de 1 (LSB)


í ---- 1
1 * - 9.0 0
2

f - 45
1
0
i - 20
1 - 1.0 0

1 - 0 .5 1 (MSB)

Por tanto, 37 ,3 - 100101,.

P reguntas de r e p a so

1. Convierta 8315 a binario empleando ambos métodos.


2. Convierta 72910 a binario empleando ambos métodos. Compruebe su respuesta con­
viniendo de nuevo a decimal.

2 -3 SIST EM A DE NUMERACIÓN OCTAL____________________

El sistema de numeración octal es muy importante en el trabajo que se realiza en una compu­
tadora digital. Este tiene una base de ocho, lo cual significa que tiene ocho posibles dígitos:
0, 1, 2, 3, 4, 5, 6 y 7. Así, cada dígito de un número octal puede tener cualquier valor del 0 al
7. Las posiciones de los dígitos en un sistema octal tienen los siguientes valores:

84 8’ 8J 8» & 8* 8-> 8'» 84 8*


punto octal

Conversión de octal a decimal Por tanto, un número octal puede convenirse fácil­
mente a su equivalente decimal multiplicando cada dígito octal por su valor posicional. Por
ejemplo, —
372, - 3 x (8^ + 7 x (80 + 2 x (8o)
- 3x64 + 7x 8 + 2x1
- 250..

SECCIÓN 2-3 I SISTEM A DE NUMERACIÓN OCTAL


Consideremos otro ejemplo:
24.6, - 2 x ( 8 1) ♦ 4 x (8o) + 6 x (fr1)
- 2 0 7 5 «o

Conversión de decimal a octal Un entero decimal se puede convertir a octal con el


mismo método de división repetida que se usó en la conversión de decimal a binario, pero con
un factor de división de 8 en lugar de 2. A continuación se muestra un ejemplo de esto.

- 33 + residuo de 2 ---------------
!— J

8
4^- - 4 + residuo de 1 ---------------

- 0 + residuo de 4 ------------ 1
8 iii
266w. « 1 2 ,
Nótese que el primer residuo se transforma en el dígito menos significativo (LSD) del número
octal y el último residuo se convierte en el dígito más significativo (MSD).
Si se emplea una calculadora para realizar las divisiones del proceso anterior, el resultado
incluirá una fracción decimal en lugar de un residuo. Sin embargo el residuo puede obtenerse
multiplicando la fracción decimal por 8 . Por ejemplo, 266/8 produce 33.25. El residuo se con­
vierte en 0.25 x 8 - 2. En forma similar, 33/8 dará como resultado 4.125 y el residuo se
transforma en 0.125 x 8 - 1.

Conversión de octal a binario La ventaja principal del sistema de numeración ocia!


es la facilidad con que se puede realizar la conversión entre números binarios y octales. La
conversión de octal a binario se lleva a cabo convirtiendo cada dígito octal en su equivalente
binario de 3 bits. Los ocho dígitos posibles se convierten como se indica en la tabla 2-1.
Por medio de estas conversiones, cualquier número octal se convierte a binario, convir­
tiéndolo de manera individual. Por ejemplo, podemos convertir 472, a binario de la siguiente
manera:
4 7 2
i i i
100 111 010
Por tanto, el número octal 472 es equivalente a binario 100111010. Para dar otro ejemplo,
consideremos convertir el número 5431,a binario:
5 4 3 1
i i i i
101 100 011 001
Por tanto, 5431, - 101100011001r

Tabla 2-1

D ígito O ctal 0 1 2 3 4 5 6 7

Equivalente binario 000 001 010 011 100 101 110 111

CA PÍTU LO 2 / SISTEMAS NUM ÉRICO S Y CÓD IGOS


Conversión de binario a octal La conversión de enteros binarios a octal es es simple­
mente la operación inversa del proceso anterior. Los bits del número binario se agrupan en
conjuntos de tres comenzando por el LSB. Luego, cada grupo se conviene a su equivalente
octal (tabla 2-1). Para ilustrarlo, consideremos la conversión de 100111010, a octal.
1 0 0 1 1 1 0 1 0
i i i
* 7 2h
Algunas veces el número binario no tendrá grupos pares de 3 bits. En esos casos, podemos
agregar uno o dos ceros a la izquierda del MSB del número binario a fin de completar el
último grupo. Esto se ilustra a continuación para el número binario 11010110.
0 1 1 0 1 0 1 1 0
i i i
3 2 6*
Nótese que se colocó un 0 a la izquierda del MSB para producir grupos pares de 3 bits.

Cüllteo en octal El dígito octal mayor es 7, así que cuando se cuenta en octal, se
incrementa un dígito hacia arriba de 0 a 7. Una vez que llega al 7, se regresa a 0 en el siguiente
corneo y ocasiona que se incremente el dígito de la izquierda. Esto se ilustra en las siguientes
secuencias de corneo octal: (1) 65, 66 ,67, 70. 71; (2) 275, 276, 277, 300.
Con N dígitosoctales podemos contar de 0 a 8 V - 1, lo que da un total de SNdiferentes
corneos. Por ejemplo, con tres dígitos octales podemos contar de 000, a 777,, que da un total
de 81 - 512wdiferentes números octales.

I (ilidad del sistema octal La facilidad con que pueden hacerse conversiones entre el
sistema octal y el binario hace que el sistema octal sea atractivo como un medio “taquigráfico"
de expresión de números binarios grandes. En computación, son comunes los números binarios
con 64 bits. Estos, como veremos, no siempre representan una cantidad numérica, sino que a
menudo son cieno tipo de código que conlleva información no numérica. En las computadoras,
los números binarios podrían representar ( 1) datos numéricos reales; (2) números corres­
pondientes a una localidad (dirección) en la memoria; (3) un código de instrucción; (4) un
código que representa caracteres alfabéticos y otros no numéricos, o (5) un grupo de bits que
representan las condiciones en que se encuentran los dispositivos internos o externos a la
computadora.
Cuando trabajamos con una gran cantidad de números binarios de muchos bits, es más
conveniente y eficaz escribirlos en octal y no en binario. Sin embargo, recordemos que los
circuitos y sistemas digitales trabajan estrictamente en binario; usamos el sistema octal sólo
por conveniencia de los operadores del sistema.

E jem p lo 2 -1
Conviena 177)0 a su equivalente binario de ocho bits conviniéndolo primero a octal.

Solución
- 22 + residuo de 1

- 2+ residuo de 6

SECCIÓN M / SISTEM A DE NUMERACIÓN OCTAL


— - O + residuo de 2
8
De esta forma 177J0 - 261,. Ahora es posible convertir este número octal a su equivalente
binario OlOllOOOlj, así que finalmente tenemos
177w - 10110001,
Nótese que se ha eliminado el primer cero con la finalidad de expresar el resultado con ocho
bits.
Este método de conversión decimal-a-octal-a-binario a menudo es más rápido que ir
directamente del decimal al binario, en especial cuando los números son grandes. De manera
similar, la conversión de binario a decimal es más rápida si primero se convierte el número
binario a octal.

P reguntas de r epa so

1. Convierta 614, a decimal.


2. Convierta 146,ca octal y luego de octal a binario.
3. Convierta 10011101,a octal.
4. Escriba los tres números siguientes de esta secuencia de conteo octal: 624, 625, 626,
l » •

5. Convierta 975JCa binario con virtiéndolo primero a octal.


6. Convierta el número binario 1010111011 a decimal conviniéndolo primero a octal.

2 -4 SISTEM A DE NUMERACIÓN HEXADECIMAL

El sistema hexadecimal emplea la base 16. Así, tiene 16 posibles símbolos digitales. Utiliza los
dígitos del 0 al 9 más las letras A, B, C , D, E y F como sus 16 símbolos digitales. La tabla 2-2
muestra las relaciones entre los sistemas hexadecimal, decimal y binario. Nótese que cada
dígito hexadecimal representa un grupo de cuatro dígitos binarios. Es importante recordar
que los dígitos hex (abreviatura de hexadecimal) de A a F son equivalentes a los valores deci­
males de 10 al 15.

Conversión de hexadecimal a decimal Un número hex se puede convertir a su


equivalente decimal utilizando el hecho de que cada posición de los dígitos hex tiene un valor
que es una potencia de 16. El LSD tiene un valor de 16° - 1; el siguiente dígito en secuencia
tiene un valor de 16’ - 16; el siguiente tiene un valor de 161 - 256 y así sucesivamente. El
proceso de conversión se demuestra en los ejemplos que siguen:
3 3 6 . - 3 x 1 6 * + 5 x 16‘ + 6x 16°
- 768 + 80 + 6
-*5 4 .

26 CA PITU LO 2 / SISTEMAS NUM ÉRICO S Y CÓD IGOS


Tabla 2-2

Hexadecimal Decimal Binario


0 0 0000
1 1 0001
2 2 0010
3 3 0011
4 4 0100
5 5 0101
6 6 0110
7 7 0111
8 8 1000
9 9 1001
A 10 1010
B 11 1011
C 12 1100
D 13 1101
E 14 1110
F 15 1111

2A FU- 2 x 162 + 10 x 16* + 15 x 16°


- 512 + 1 6 0 + 1 5
- W 7»

Nótese que en el segundo ejemplo el valor 10 se sustituyó por A y el valor 15 por F en la


conversión al sistema decimal.
A manera de ejercicio, verifique que lB C 2 ltes igual a 7106^.

Conversión de decimal a hexadecimal Recuerde que efectuamos la conversión de


decimal a binario por medio de la división repetida entre 2 y de decimal a octal por medio
de la división repetida entre 8. De igual manera, la conversión de decimal a hexadecimal se puede
efectuar por medio de la división repetida entre 16 (figura 2-1). Los dos ejemplos siguientes
ilustrarán esto.

E jem plo 2-2

Convierta 423)0a hexadecimal.

S o lu c ió n

423 _ ,
16 ~~ | + residuo de 7-
i --------------
26
— = 1 + residuo de 10-
lo I

— = 0 + residuo de 1
16
4 2 3 ,,- 1A7 k

SECCIÓN 2-4 / SISTEM A DE NUMERACIÓN HEXADECIMAL


E jem plo 2-3

Conviena 2 14J0a hexadecimal.

S o lu c ió n

- 13 + residuo de 6 ------------
6 ,

— - 0 + residuo de 13--------------?

Nótese, una vez más, la forma en que los residuos de los procesos de división forman los
números del dígito hexadecimal. Nótese también que los residuos mayores de 9 se representan
por las letras de la A a la F.
Si se emplea una calculadora para realizar las divisiones en el proceso de conversión, los
resultados incluirán una fracción decimal en lugar de un residuo. El residuo se puede obtener
multiplicando la fracción por 16. Para ilustrar lo anterior, en el ejemplo 2-3 la calculadora
habría producido el resultado

- 13.375
16
El residuo se convierte en (0.375) x 16 - 6.

Conversión de hexadecimal a binario Al igual que el sistema de numeración octal,


el sistema hexadecimal se usa principalmente como método “taquigráfico" en la representa­
ción de números binarios. Es una tarea relativamente simple la de convertir un número
hexadecimal en binario. Cada dígito hexadecimal se convierte en su equivalente binario de 4
bits (tabla 2-2). Esto se ilustra a continuación para el número 9F2 J4
9F2U 9 F 2
i i i
1 0 0 1 1 1 1 1 0 0 1 0
- 100111110010.
A manera de ejercicio verifique que BA 6 lfc - 101110100110,

Conversión de binario a hexadecimal Esta conversión es exactamente la opera­


ción inversa del proceso anterior. El número binario se agrupa en conjuntos de cuatro bits y
cada grupo se convierte a su dígito hexadecimal equivalente. Cuando es necesario se añaden
ceros para completar un grupo de cuatro bits (según se muestra en la zona sombreada).
1 1 1 0 1 0 0 1 1 0, - 0 0 1 1 1 0 1 0 0110
A WT "
- 3A6U
A fin de efectuar estas conversiones entre hexadecimal y binario es necesario conocer los
números binarios de 4 bits (0000-1111) y sus dígitos hexadecimales equivalentes. Una vez que
se conozcan bien, se pueden realizar rápidamente las conversiones sin tener que realizar ope­
raciones. Esta es la razón por la cual los sistemas hexadecimal y octal son tan útiles en la
representación de números binarios grandes.
Como ejercicio, verifique que 101011111, - 15FJfc.

CAPÍTULO 2 / SISTEM AS N UM ÉRICO S Y CÓ D IG O S


Cónteo hexadecimal Cuando se cuenta en hexadecimal, cada posición de los dígitos se
puede incrementar (en 1 unidad) de 0 a F. Una vez que una posición del dígito llega al valor F,
se vuelve a poner en 0 y se incrementa en la siguiente posición. Esto se ilustra en las secuencias
de conteo en hexadecimal que se presentan a continuación:
(a) 38, 39, 3A, 3B, 3C, 3D, 3E, 3F, 40, 41, 42
(b) 6F 8 , 6F9, 6FA , 6FB , 6F C , 6FD , 6FE, 6FF, 700
Nótese que cuando hay un 9 en una posición del dígito, éste se convierte en una A cuando se
incrementa.

Ejemplo 2 - 4 ___________________________________________________________

Convierta el número decimal 378 a un número binario de 16 bits convirtiéndolo primero a un


número hexadecimal.

Solución
- 23 + residuo de 10
,í— ,

fu + residuo de 7

-1 - 0 + residuo de 1
16
Así pues, 378w- 17A|t Este número hexadecimal se puede convertir con facilidad al número
binario 000101111010. Para terminar, se puede expresar 378J0 como un número binario de 16
bits al añadir cuatro ceros:
378w - 0000 0001 0111 1010,

Ejemplo 2-5

Convierta B 2F ]4en octal.

Solución
Es más fácil convertir primero de hexadecimal a binario y luego a octal.
B 2FJt - 1011 0010 1111 {conviena a binario}
- 101 100 101 111 {agrupar en 3 bits}
5 4 5 7, {convierta a octal}

Resumen de Conversiones Al llegar a este punto, probablemente su cabeza le esté


dando vueltas conforme usted trata de grabarse con claridad todos estos sistemas de numera­
ción: binario, decimal, octal, hexadecimal y todas las diferentes conversiones de uno a otro.
Quizá usted no lo crea, pero con el tiempo, conforme emplea éstos sistemas cada vez más, los
llegará a conocer a fondo. Por el momento, el siguiente resumen le ayudará a efectuar las
diferentes conversiones:

SECCIÓN 2-4 / SISTEMA D E NUM ERACIÓN HEXADECIMAL


1. Al convertir de binario (u octal o hexadecimal) a decimal, utilice el método de lomar la
suma ponderada de cada posición de dígito.
2. Al convertir de decimal a binario (u octal o hexadecimal), utilice el método de la divi­
sión repetida entre 2 (o entre 8 o 16) y registrar residuos (figura 2 - 1).
3. Al convertir de binario a octal (o hexadecimal), agrupe los bits en grupos de tres (o de
cuatro) y convierta cada grupo al dígito octal (o hexadecimal) correcto.
4. Al convertir de octal (o hexadecimal) a binario, convierta cada dígito al equivalente de
tres bits (o de 4 bits).
5. Al convertir de octal a hexadecimal (o viceversa), primero convierta a binario; luego
convierta el binario al sistema deseado de numeración.

P reguntas de r epa so

1. Convierta 24C EU a decimal


2. Convierta 311710a hexadecimal y luego de hexadecimal a binario.
3. Convierta 1001011110110101, a hexadecimal.
4. Escriba los siguientes cuatro números de esta secuencia de conteo hexadecimal: E9A,
E9B, E9C , E9D, •
5. Convierta 3527, a hexadecimal.

2 -5 CÓDIGO BCD

Cuando se representan números, letras o palabras por medio de un grupo especial de símbo­
los, se dice que se encuentran codificados, y al grupo de símbolos se le llama código. Probable­
mente uno de los más conocidos es el Morse, en el cual las series de puntos y rayas representan
letras del alfabeto.
Hemos visto que cualquier número decimal se puede representar por medio de un nú­
mero binario equivalente. El grupo de ceros y unos contenidos en el número binario se puede
considerar como un código que representa el número decimal. Cuando un número decimal se
representa con su número binario equivalente, recibe el nombre de codificación binaria
directa.
Todos los sistemas digitales emplean alguna forma de números binarios para su opera­
ción interna, aunque el mundo externo es de naturaleza decimal. Ello significa que las conver­
siones entre los sistemas decimal y binario se llevan a cabo con frecuencia. Hemos visto que
estas conversiones pueden ser largas y complicadas si se trabaja con números grandes. Por esta
razón, se emplea, en ciertas situaciones, un medio de codificación de números decimales que
combina características de los sistemas decimal y binario.

Código decimal codificado en binario Si cada dígito de un número decimal se re­


presenta con su equivalente binario, el resultado es un código llamado decimal codificado
en binario (en lo sucesivo se abreviará BCD). Ya que el mayor dígito decimal es el 9, se
necesitan 4 bits para codificar cada dígito (el código binario correspondiente a 9 es 1001).
Para ilustrar el código BCD tomemos un número decimal como 874. Cada dígito se
cambia por su equivalente binario de la siguiente manera:

3 0 CA PITU LO 2 / SISTEMAS N U M ÉRICO S Y CÓ D IG O S


8 7 4 (decimal)
l i i
1000 0111 0100 (BCD)
Para poner otro ejemplo, cambiemos 943 por su representación en el código BCD:
9 4 3 (decimal)
i i i
1001 0100 0011 (BCD)
Una vez más, cada dígito decimal se cambia por su equivalente binario directo. Nótese que
siempre se usan 4 bits por cada dígito.
El código BCD, por tanto, representa cada dígito del número decimal por medio de un
número binario de 4 bits. De hecho, sólo se utilizan números binarios de 4 bits del 0000 al
1001. El código BC D no usa ios números 1010, 1011, 1100, 1101, 1110 y 1111. En otras
palabras, sólo se emplean 10 de los 16 posibles grupos del código binario de 4 bits. Si alguno de
estos números “prohibidos" de 4 bits aparece en una máquina que emplee el código BCD es
una indicación, por lo general, de que se ha cometido un error.

Ejemplo 2-6

Convierta 0110100000111001 (BCD) a su equivalente decimal.

Solución
Divida el número BC D en grupos de 4 bits y convierta cada uno a decimal.

0110 1000 0011 1001


6 8 3 9

E j e m p l o 2 - 7 ________________________________________

Convierta el número BCD 011111000001 a su equivalente decimal.

Solución
0111 1100 0001
7 i 1
el grupo de código prohibido indica error
en el número BCD

Comparación de BCD y binario Es importante entender que el BCD no es otro


sistema como el binario, el octal, el decimal y el hexadecimal. Es, de hecho, el sistema decimal
con cada dígito codificado en su equivalente binario. También es importante comprender que
un número BCD no es lo mismo que un número binario directo. Este toma un número
decimal completo y lo representa en binario; el código BCD convierte cada dígito decimal a
binario de manera individual. Para ilustrar lo anterior, tomemos el número 137 y compare­
mos sus códigos binario directo y BCD:
137w - 10001001, (binario)
1 3 7 ^ - 0001 0011 0111 (BCD)

SECCIÓN 2-5 / C Ó D IG O BCD 31


El código BCD requiere 12 bits, en tamo que el binario directo requiere únicamente 8 para
representar el número 137. El código BCD requiere más bits que el binario directo para repre­
sentar números decimales de más de un dígito. Ello se debe a que el BCD no emplea todos los
grupos posibles de 4 bits como se indicó antes y, por tanto, es un poco ineficiente.
La ventaja principal del código BCD es la relativa facilidad de conversión a y desde
decimal. Sólo se requiere recordar los grupos de código de 4 bits para los dígitos decimales del
0 al 9. Esta facilidad de conversión es especialmente importante desde el punto de vista de la
circuitería (hardware) que se puede utilizar, ya que en un sistema digital son los circuitos
lógicos los que efectúan las conversiones a y desde decimal.

P reguntas de r e p a so

1. Represente el valor decimal 178 por medio de su equivalente binario directo. Luego
codifique el mismo número decimal utilizando el código BCD.
2. ¿Cuántos bits se necesitan para representar un número decimal de 8 cifras en BCD?
3. ¿Cuál es la ventaja de codificar un número decimal en BC D en comparación con el
binario direa o? ¿Cuál es la desventaja?

2 -6 CÓMO INTEGRAR LOS D ISTIN TO S ELEM ENTOS

En la tabla 2-3 aparecen las representaciones de los números decimales del 1 al 15, en los
sistemas binario, octal, hexadecimal y en el código BCD. Examínela con cuidado y comprue­
be que ha comprendido cómo se obtuvo. Observe, especialmente, cómo la representación en
BC D utiliza 4 bits para cada dígito decimal.

Tabla 2-3

Decima] Binario Octal Hexadecimal BCD


0 0 0 0 0000
1 1 1 1 0001
2 10 2 2 0010
3 11 3 3 0011
4 100 4 4 0100
5 101 5 5 0101
6 110 6 6 0110
7 111 7 7 0111
8 1000 10 8 1000
9 1001 11 9 1001
10 1010 12 A 0001 0000
11 1011 13 B 0001 0001
12 1100 14 C 0001 0010
13 1101 15 D 0001 0011
14 1110 16 E 0001 0100
15 1111 17 F 0001 0101

CAPÍTULO 2 / SISTEMAS N UM ÉRICO S Y CÓD IGOS


2 -7 CÓDIGO GRAY

El código Gray pertenece a una clase de códigos llamada códigos de cam bio m ínim o, en los
cuales sólo un bit del grupo de código cambia cuando pasa de una etapa a la siguiente. El
código Gray es un código sin valor, es decir, las posiciones de los bits en los grupos de código
no tienen ningún valor específico. Debido a esto el código no se ajusta a las operaciones
aritméticas sino que halla aplicación en dispositivos de entrada y salida y en algunos tipos de
convenidores de analógico a digital.
La tabla 2-4 muestra la representación en código Gray de los números decimales del 0 al
15, junto con el código binario directo. Si examinamos los grupos en código Gray para cada
número decimal, se puede observar que al pasar de un número decimal cualquiera al siguiente,
sólo cambia un bit del código Gray. Por ejemplo, al pasar de 3 a 4, el código Gray cambia de
0010 a 0110 y sólo varía el segundo bit de la izquierda. Al pasar de 14 a 15 los bits del código
Gray cambian de 1001 a 1000 y sólo varía el último bit. Esta es la característica principal del
código Gray. Comparemos esto con el código binario, donde incluso pueden cambiar todos
los bits al ir de un paso al otro.
El código Gray se usa en situaciones en las cuales otros códigos, como el binario, po­
drían producir resultados erróneos o ambiguos durante estas transiciones en las cuales cambia
más de un bit de código. Esto es, al aplicar el código binario y pasar de 0111 a 1000 se requiere
que los cuatro bits cambien simultáneamente. Dependiendo del dispositivo o circuito que
generen los bits, puede haber una diferencia significativa en los tiempos de transición de los
diferentes bits. Si esto es así, la transición de 0111 a 1000 podría producir uno o más estados
intermedios. Por ejemplo, si el bit más significativo cambia más rápido que el resto, ocurrirán
las siguientes transiciones:
1 1 1 — decimal 7

1 1 1 — código erróneo
i i i
0 0 0 — decimal 8
La aparición de 1111 sólo es momentánea pero podría producir una operación errónea
de los elementos que son controlados por los bits. Obviamente, el uso del código Gray elimi­
naría ese problema, ya que sólo ocurre un cambio de bit por transición y no puede haber
“jerarquías" entre los bits.

Tabla 2-4

Decimal Código binario Código Gray Decimal Código binario Código Gray
0 0000 0000 8 1000 1100

*
1 0001 0001 9 1001 1101
2 0010 0011 10 1010 1111
*ff
a »

y 0011 0010 11 1011 1110


4 0100 0110 12 1100 1010
0101 0111
5
6 0110 0101
13
14
1101
1110
io n
1001 V
7 0111 0100 15 1111 1000 N it

SECCIÓN 2 7 / C Ó D IG O GRAY
P regunta de r epa so

1. ¿Cuál es la ventaja principal del código Gray sobre el binario directo?

2 -8 CÓDIGOS ALFANUMÉRICOS

Además de los datos numéricos, una computadora debe ser capaz de manejar información no
numérica. En otras palabras, una computadora debe reconocer códigos que representan letras
del alfabeto, signos de puntuación y otros caracteres especiales, además de los números. Estos
códigos se denominan códigosalfanum éricos. Un código completo de este tipo puede incluir 26
letras minúsculas, 26 mayúsculas, 10 dígitos, 7 signos de puntuación y entre 20 y 40 caracteres
más, cómo + , / , # , % , * y otros similares. Podemos afirmar que un código alfanumérico
representa todos los caracteres y funciones diferentes que se encuentran en el teclado estándar
de una máquina de escribir (o de una computadora).

Código ASCO El código alfanumérico más utilizado en la mayoría de las microcompu-


tadoras y minicomputadoras y en muchos sistemas grandes de cómputo es el Código Ame­
ricano Estándar para el Intercambio de Información (ASCO, siglas de American Standard
Code for Information Interchange). El código ASCO usa 7 bits, por u n to tiene 27 - 128
grupos de posibles códigos. Esta cantidad es más que suficiente para representar todos los
caracteres de un teclado estándar y las funciones de control como < RETTJRN > (retroceso
de carro) Y < L IN E F E E D > (cambio de línea). La tabla 2-5 contiene una lista parcial de
códigos ASCO. Además del código binario para cada símbolo, la tabla también proporciona
sus equivalentes en octal y en hexadecimal.

E jem plo 2-8

El siguiente es un mensaje codificado en ASCII. ¿Cuál es el mensaje?


1001000 1000101 1001100 1010000
Solución
Primero se convierte cada código de 7 bits en su equivalente hexadecimal. Los resultados son:
48 45 4C 50
Ahora localice en la tabla 2-5 estos valores hexadecimales y determine el símbolo que repre­
senta cada uno. Los resultados son:
HELP (ayuda)

El código ASCII se emplea para transferir información alfanumérica entre una compu­
tadora y dispositivos de entrada/salida como terminales o impresoras. Una computadora tam­
bién lo emplea internamente para guardar la información que el operador proporciona me­
diante el teclado. El siguiente ejemplo ilustra lo anterior.

CAPÍTULO 2 / SISTEMAS N UM ÉRICOS Y CÓD IGOS


Tabla 2-5 Lista parcial del código ASCII

Carácter 7-Bit ASCII Octal Hex Carácter 7*Bit ASCII Octal Hex
A 100 0001 101 41 Y 101 1001 131 59
B 100 0010 102 42 2 101 1010 132 5A
C 100 0011 103 43 0 011 0000 060 30
D 100 0100 104 44 1 011 0001 061 31
E 100 0101 105 45 2 011 0010 062 32
F 100 0110 106 46 3 011 0011 063 33
G 100 0111 107 47 4 011 0100 064 34
H 100 1000 110 48 5 011 0101 065 35
I 100 1001 111 49 6 011 0110 066 36
100 1010 112 4A 7 011 0111 067 37
100 1011 8 011 1000
J
K 113 4B 070 38
L
rnm 100 1100
1 ww A S W 114
A* » 4C 9 011 1001
V II 1W 1 071
V i I 39
M 100 1101 115 4D blank 010 0000 040 20
N 100 1110 116 4E . 010 1110 056 2E
O 100 1111 117 4F. 010 1000 050 28
101 0000 120 010 1011
(
P 50 ♦ 053 2B
101 0001 121 51 S 010 0100 044 24
101 0010 122
Q
R 52 * 010 1010 052 2A
S 101 0011 123 53 010 1001 051 29
101 0100 010 1101
)
T 124 54 055 2D
U 101 0101 125 55 / 010 1111 057 2F
V 101 0110 126 56 9 010 1100 054 2C
V 101 0111 127 57 m 011 1101 075 3D
X 101 1000 130 58 <RETURN > 000 1101 015 0D
<LINEFEED> 000 1010 012 0A

Ejemplo 2-9

Un operador está escribiendo un programa en BASIC en el teclado de cierta microcomputadora.


Ésta convierte la pulsación de cada tecla en su código ASCII y lo guarda en la memoria.
Determine los códigos que serán colocados en la memoria cuando el operador teclee la si­
guiente instrucción en BASIC:
G O T O 25

S o l u c i ó n

El primer paso consiste en localizar cada símbolo (incluido el espacio en blanco) en la tabla 2-5
y anotar su código ASCII.
G 1000111
O 1001111
T 1010100
O 1001111
(espacio) 0100000
2 0110010
5 0110101

SECCIÓN 2-9 / CÓ D IG O S ALFANUMÉRICOS


P reguntas de r epa so

1. Codifique el siguiente mensaje en ASCO utilizando la representación hexadecimal :


-C O ST O - $72".
2. El siguiente mensaje, codificado en ASCII, se guarda en localidades consecutivas de la
memoria de una computadora:
1010011 1010100 1001111 1010000
¿Cuál es el mensaje?

2-9 MÉTODO DE PARIDAD PARA LA DETECCIÓN DE ERRORES

La operación más frecuente realizada por los sistemas digitales es el movimiento de datos y
códigos binarios de una localidad a otra. He aquí algunos ejemplos de esta operación:
■ Trasmisión de una voz digitalizada sobre un enlace de microondas.
■ El almacenamiento y la recuperación de datos de los dispositivos externos de memoria,
como cintas y discos magnéticos.
■ La trasmisión de información de una computadora a una terminal remota u otra compu­
tadora.

Sin importar qué tipo de información se trasmite de un dispositivo (trasmisor) a otro


(receptor), existe siempre la posibilidad de que se presenten errores que le impidan al receptor
recibir la misma información que envió el trasmisor. La causa más importante de errores es la
trasmisión de ruido eléctrico, que consiste en las fluctuaciones de voltaje o corriente, que
siempre están presentes, en distintos grados, en todos los sistemas electrónicos. La figura 2-2 es
una ilustración sencilla de un tipo de error en la trasmisión.
El trasmisor envía por una línea una señal digital serial, relativamente libre de ruido. Sin
embargo, en el momento en que la señal llega al receptor, ésta contiene cierto grado de ruido
superpuesto a la señal original. En ocasiones, el ruido tiene una magnitud suficiente para
alterar el nivel lógico de la señal en algún punto x. Cuando esto ocurre, el receptor puede
interpretar en forma incorrecta el nivel lógico de ese bit cómo 1, que no es lo que el trasmisor
envió.
La mayor parte del equipo digital moderno está diseñado para estar relativamente libre
de error, y la probabilidad de que ocurran errores como el mostrado en la figura 2-2 es muy
baja. Sin embargo, debe mencionarse que los sistemas digitales a menudo trasmiten miles,
incluso millones, de bits por segundo, por lo que, incluso una tasa muy pequeña de ocurren­
cia, sí puede provocar algún molesto error ocasional, si no es que hasta desastroso. Por esta
razón, muchos sistemas digitales emplean algún método para detectar (y en ocasiones corre­
gir) errores. Uno de los esquemas más sencillos y de mayor uso para la detección de errores es
el método de la paridad.

Figura 2-2 Ejemplo de ruido que provoca un error en la trasmisión de datos digitales.

CAPÍTULO 2 / SISTEMAS N UM ÉRICOS Y CÓD IGOS


El bit de paridad Un bit de pan dad es un bit extra que se agrega a un grupo de código
que se transfiere de una localidad a otra. £1 bit de paridad es un 0 o un 1, según el número de
unos que haya en el grupo de código. Para esto se emplean dos métodos diferentes.
En el método de pan dad par, el valor del bit de paridad se escoge de manera que el
número total de unos en el grupo de código (incluido el bit de paridad) sea un número par. Por
ejemplo, supóngase que el grupo de código es 1000011. Este es el carácter C en ASCII. El
grupo de código tiene tres unos. Por tanto, sumaremos un bit de paridad 1 para hacer que el
número total de unos sea un número par. El nuevo grupo de código, que incluye el bit de
paridad, se convierte de este modo en
110000 11
1------------------ bit de paridad agregado*
Si el grupo de código contiene un número par de unos, al bit de paridad se le asigna un
valor de 0. Por ejemplo, si el grupo de código fuera 1000001 (el código ASCII para “A "), el bit
de paridad asignado sería 0 ; así que el nuevo código, incluyendo al bit de paridad, sería 01000001 .
El método de pan dad im par se utiliza exactamente en la misma forma, excepto que se
escoge el bit de paridad para que el número total de unos (incluyendo al bit de paridad) sea un
número impar. Por ejemplo, para el código de grupo 1000001, el bit de paridad asignado sería
un 1. Para el grupo de código 1000011, el bit de paridad sería un 0.
Sin importar si se utiliza la paridad par o la impar, el bit de paridad se convierte en una
parte real de la palabra del código. Por ejemplo, la adición de un bit de paridad al código
ASCÜ de 7 bits produce un código de 8 bits. Así al bit de paridad se le trata igual que a
cualquier otro bit del código.
El bit de paridad se emplea para detectar cualquier error en un solo bit que ocurra duran­
te la trasmisión de un código de una localidad a otra (por ejemplo, de una computadora a una
terminal). Así, supongamos que el carácter “A " se está trasmitiendo y se emplea paridad im ­
par. El código trasmitido sería:
1100000 1
Cuando el circuito receptor capte este código, verificará que el código contenga un número
impar de unos (incluyendo al bit de paridad). Si es así, el receptor supondrá que el código se ha
recibido adecuadamente. Ahora bien, supongamos que debido a algún ruido o mal funciona­
miento el receptor en realidad recibe el siguiente código.
110 0 0 0 0 0
El receptor notará que este código tiene un número par de unos. Esto le indica al receptor que
debe haber un error en el código, ya que presumiblemente el trasmisor y el receptor han
acordado utilizar la paridad impar. Sin embargo, no hay forma de que el receptor pueda
indicar cuál bit contiene el error, ya que no sabe qué código se supone que es.
Debe aclararse que este método de paridad no funcionaría si dos bits contuvieran algún
error, ya que dos errores no cambiarían la condición de “impar" o “par" del número de unos
que hay en el código. En la práctica, el método de paridad se emplea sólo en situaciones donde
la probabilidad de que se cometa un solo error es muy baja y la probabilidad de errores dobles
es esencialmente nula.
Cuando se emplea el método de paridad, el trasmisor y el receptor deben ponerse de
acuerdo con anticipación, sobre el tipo de paridad que se utilizará, par o impar. No existe
ninguna ventaja de una sobre la otra, aunque parece que la que más se emplea es la paridad par.
El trasmisor debe colocar un bit apropiado en cada unidad de información que trasmite. Por
ejemplo, si el trasmisor se encuentra enviando datos codificados en ASCII, debe adjuntar un

* El bit de pandad se puede colocar al final de la palabra del código, pero por lo general se coloca a la izquierda del
MSB.

SECCIÓN 2-9 / M ÉTO D O DE PARIDAD PARA LA D ET EC C IÓ N DE ERRORES


bit de paridad para cada grupo ASCII de siete bits. Cuando el receptor examina los datos que
ha recibido del trasmisor, verifica cada grupo del código para determinar que el número total
de unos (incluido el bit de paridad) sea consistente con el tipo de paridad acordada. Este
proceso recibe el nombre de verificación de la paridad de los datos. En caso de que detecte un
error, el receptor puede enviar un mensaje al trasmisor solicitándole que vuelva a trasmitir el
último conjunto de datos. El procedimiento exacto que se sigue cuando se detecta un error
depende del diseño particular del sistema.

Ejemplo 2-10

Un trasmisor envía a un receptor datos codificados en ASCII con un bit de paridad par.
Muestre los códigos que el trasmisor enviará cuando trasmita el mensaje “H ELLO " (HOLA).

S o lu c ió n
Primero busque los códigos ASCII de todos los caracteres que conforman el mensaje. Des­
pués, para cada código, cuente el número de unos. Si este número es par, agregue un cero
como el MSB. Si es impar, agregue un uno. Todos los códigos de 8 bits tendrán un número par
de unos (incluyendo el bit de paridad).
I ------------------ bits unidos que acaban en número par
H- 0 10 0 10 0 0
E- 1 1000 10 1
L- 1 10 0 110 0
L- 1 100 1100
O- 1 100 1111

P re g u n ta s de rep aso
------------------------------------------------------------------------------------------------------------------

1. Agregue un bit de paridad impar al código ASCII del símbolo $ y exprese el resultado
en hexadecimal.
2. Agregue un bit de paridad par al código BCD del número decimal 69.
3. ¿Por el método de paridad no puede detectar un doble error en los datos trasmi­
tidos?

2 -1 0 REPASO_______________________________________________

A título de repaso, a continuación aparecen más ejemplos que ilustran las operaciones descri
tas en este capítulo.

CAPÍTULO 2 / SISTEMAS N UM ÉRICOS Y CÓD IGOS


E jem p lo 2 -1 1
(a) Convenir 135 decimal a binario.

67 + R1-

^ - 33 + R1
i— 1
- 16 + R1
i— 1

(b) Convertir 76 decimal a octal.


1 0 0 0 0 1 1 1 ,
- 9 + R4
!— J
- 1 + R l-
5- 1
i-O + Rl
1 1 1
1 1 4,
(c) Convertir 541 decimal a hexadecimal.

33 + R l l

44 - 2 + Rl —

¿ - 0 + R2
“ ll I
2 1 D
(d) Convenir 479 decimal a BCD.
4 7 9
i i i

0100 0111 1001 BCD


(c) Convertir 101101 binario a decimal.
101101, - l x 2J + 0 x 24 + 1x 2» + l x 2J + 0 x 2* + 1 x 2°
- 32 + 8 + 4 + 1
- 45.

SECCIÓN 2 1 0 / REPASO 39
(O Convertir 6254 octal a decimal.
6254, - 6 x 8’ + 2 x 8: + 5 x 8’ + 4 x 8°
- 6x 512 + 2 x 6 4 + 5 x 8 + 4 x l - 3244,.
(*) Convertir 1A3F a decimal.
IA3F - 1 x 165 ♦ 10 x 16* ♦ 3 x 16' ♦ 15 x 16°
- 4096 ♦ 2560 -f 48 ♦ 15 - 6719*
(h) C onvenir 010010010110 (BCD) a decimal.
0100 1001 0110 (BCD)

r x
(i) Convertir 10110111 binario a octal y hexadecimal.
010 110 111
T T Tt
1011 0111

(J) Convertir E61 hexadecimal a binario.


E ó 1
* A A o .

TTío óiío oooi,


(k) Convertir 724 octal a binario.
7 2 4

(I)
i i
111 010 100
i

Agregue un bit de paridad impar al código ASCII para la *Z\


,
Según la tabla 2-5 el código para ‘2T es 1011010. El número de "unos" en este grupo de
código es de cuatro, o sea un número par. Por tanto, para lograr paridad impar, hay que
agregar un 1 como bit de paridad (MSB) como sigue:

1 1011010
Observe que el grupo completo de código, incluso el bit de paridad, ahora tiene un número
impar de "unos".

PROBLEM AS

SEC C IO N ES 2-1 y 2-2

2-1. Convierta estos números binarios a decimales.


(a) 10110 (d) 1111010111
(b) 10001101 (e) 10111111
(c) 100100001001

CA PITU LO 2 / SISTEM AS N UM ÉRICO S Y CÓ D IG O S


2-2. Convierta los siguientes valores decimales a binarios.
(a) 37 (d) 205
(b ) 14 (e ) 2313
(c) 189 (f) 511
2-3. ¿Cuál es el mayor valor decimal que se puede representar con un número binario de
8 bits? ¿Con un número de 16 bits?
SECCIÓN 2-3
2-4. Convierta cada número octal a su equivalente decimal.
(a) 743 (d) 257
(b) 36 (e) 1204
(c) 3777
2-5. Convierta cada uno de los siguientes números decimales a ocíales:
(a) 59 (d) 65,536
(b) 372 (e) 255
(c) 919
2-6. Convierta cada uno de los valores ocíales del problema 2-4 a binarios.
2-7. Convieru los números binarios del problema 2-1 a octal es.
2-8. Liste los números octales en secuencia del 165, al 200,.
2-9- Cuando un número decimal grande debe convertirse a binario, algunas veces es más
fácil convertirlo primero a octal y luego a binario. Ensaye este procedimiento con
2313w y compárelo con el procedimiento que se utiliza en el problema 2-2 (e).
SECCIÓN 2-4
2-10. Convierta estos valores hexadecimales a decimales.
(a) 92 (d) 2C0
(b) 1A6 (e) 7FF
(c) 37FD
2-11. Convierta estos valores decimales a hexadecimal es.
(a) 75 (d) 25,619
(b) 314 (e) 4095
(c) 2048
2-12. Convierta los números binarios del problema 2-1 a hexadecimal es.
2*13. Convierta los valores hexadecimal es del problema 2-10 a binarios.
2-14. En la mayoría de las microcomputadoras las direcciones de las localidades de la me­
moria se especifican en hexadecimal. Estas direcciones son números secuenciales que
identifican cada circuito de la memoria.
(a) Una microcomputadora en particular puede almacenar un número de ocho bits
en cada localidad de la memoria. Si las direcciones de la memoria van de 0000,. a
F F F F a , ¿cuántas localidades de memoria hay?
(b) Se especifica que otra microcomputadora tiene 4096 localidades de memoria.
¿Qué intervalo de direcciones hexadecimales utiliza esta computadora?
2*15. Liste los números hexadecimales de 280 a 2A0.

SECCIÓN 2-5
2*16. Codifique estos números decimales en BCD
(a) 47 (d) 42,689.627
(b) 926 (e) 1204
(c) 187

CAPITULO X / PROBLEMAS 41
2 1 7 . ¿Cuántos bits se necesitan para representar los números decimales en el intervalo de
0 a 999 utilizando el código binario directo? ¿Y utilizando el código BCD?
2-18. Los siguientes números están en BCD. Conviértalos a decimal.
(a) 1001011101010010 (b) 000110000100
(c) 0111011101110101 (d) 010010010010
%
SECCIÓ N 2-8
2-19- Represente la instrucción "X -2 5 / Y " en código ASCII (excluyendo las comillas). Agre­
gue un bit de paridad par.
2-20. Agregue un bit de paridad par a cada uno de los códigos ASCII del problema 2-19 y dé
los resultados en hexadecimal.
2-21. Se están trasmitiendo los siguientes grupos de código. Anexe un bit de paridad par a
cada grupo.
(a) 10110110
(b) 00101000
(c) 11110111
SEC C IÓ N 2-9

2-22. Convierta los siguientes números decimales en código BC D y luego anexe un bit de
paridad im par
(a ) 74 (c) 165
(b) 38 (d) 9201
2-23. En cierto sistema digital, los números decimales de 000 a 999 se representan en código
BCD. Se incluye también un bit de paridad im par al final de cada grupo de código.
Examine los siguientes grupos de código y suponga que cada uno ha sido transferido
de una localidad aotra. Algunos grupos contienen errores. Suponga que no hay más
de dos errores en cada grupo. Determine cuál grupo tiene un solo error y cuál defini­
tivam ente tiene un error doble. (Sugerencia-. Recuerde que se trata de un código BCD.)
(a) 1001010110000
t-------- bit de paridad
(b) 0100011101100
(c) 0111110000011
(d) 1000011000101
2-24 Suponga que el receptor recibe los siguientes datos del trasmisor del ejemplo 2-10:
0 1 0 0 1 0 0 0
11 0 0 0 1 0 1
110 0 110 0
1 1 0 0 10 0 0
110 0 110 0
¿Qué errores puede determinar el receptor en estos datos recibidos?
EJE R C IC IO S
2-25. Realice cada una de las siguientes conversiones. Para algunas, es posible que usted
prefiera intentar varios métodos para ver cuál le funciona mejor. Por ejemplo, una
conversión de binario a decimal puede realizarse directamente o puede hacerse como
una conversión de binario a octal seguida por una conversión octal a decimal.
(a ) 1 4 1 7 * - ________________ ,
0») 255l0- ________________ a

CA PÍTU LO 2 / SISTEMAS N UM ÉRICO S Y CÓ D IG O S


(c) 11010001,-______________
(d) 1110101000100111,-_______
(e) 2497,5- ________________ ,
(0 5 1 1 * - ________________,
U ) 235,“ __________________ n
0 0 4316,-________________ *
(0 7A9tt- ________________ M
U) 3 E lC tt- ________________ „
(k) 1600w - ________________ H
(I) 38,187 - _______________M
(m ) 865,0- __________________(BCD)
(n ) 100101000111 ( B C D ) - _________
(o) 4 6 5 ,-
<P> B34u- _____________,
(q) 0 1 1 1 0 1 0 0 (B C D )-________
(r) 1 1 1 0 1 0 ,-________________ (BCD)
2-26. Represente el número decimal 37 en cada una de las siguientes formas: (a) binario
directo, (b) BC D , (c) hexadecimal, (d) ASCII (considere cada dígito como un carác­
ter), (e) octal.
2-27. Llene los espacios en blanco con la(s) palabra(s) correcta(s).
(a) La conversión de decimal a ' a ! requiere la división repetida entre ocho.
(b) La conversión de decimal a hexadecimal requiere de la división repetida en­
tre
(c) En el código B C D , cada__________se convierte a su representación binaria equi­
valente de 4 bits.
(d) El código_____________ tiene la característica de que sólo cambia un bit de una
etapa a la siguiente.
(e) Un trasmisor agrega____________ a un grupo de código para permitir al receptor
que detecte
( 0 El código___________es el código alfanumérico de uso más común en los siste­
mas de cómputo.
(g) A menudo_________ y ___________ son empleados como una forma convenien­
te de representar números binarios grandes.
2-28. Escriba el número binario resultante cuando uno de los siguientes números se
incrementa a razón de uno: (a) 0111 (b) 010000 (c) 1110
2-29. Repita el problema 2-28 para la operación de reducción.
2-30. Escriba el número que resulta cuando se incrementa cada uno de los siguientes núme­
ros: (a) 7777, (b) 7777u (c) 2000, (d) 2000u (e) 9 F F U ( 0 1000u
2-31. Repita el problema 2-30 para la operación de reducción.
EJERCICIOS DESAFIANTES

2-32. Realice las conversiones siguientes entre base 5 y decimal


(•) 3421, - ___________ M (b) 726tó - ___________ ,
2-33. Convierta el siguiente número binario directamente a su equivalente de base 4:01001110
2-34. Elabore una tabla que contenga las representaciones binaria, octal, hexadecimal y
BCD de todos los números decimales de 0 a 15. Compare su tabla con la tabla 2-3.

CAPÍTULO 2 / PROBLEMAS 43
RESPU ESTA S A LAS PREGUNTAS DE REPASO

SEC C IÓ N 2-1 SECCIÓ N 2-5


1. 2267 2. 32768 1. 10110010,. 000101111000(BCD) 2. 32
3- Ventaja; facilidad de conversión; desventaja;
SEC C IÓ N 2-2 BCD requiere de más biu.

1. 1010011 2. 1011011001 SECCIÓ N 2-7


1. Durante las transiciones no se presenta ningún
SECCIÓ N 2-3 estado intermedio.
1. 396 2. 222;010010010 3. 235 SECCIÓ N 2-8
4. 627,630,631 5. 1111001111
6 . 699 1. 43, 4F, 53, 54, 20. 3D, 20. 24, 37, 32
2. STOP (ALTO)

SEC C IÓ N 2-4 SECCIÓ N 2-9

1. 9422 2. C2D; 110000101101 1. A4 2. 001101001 3. Dos errores no


3. 97B5 4. E9E, E9F, EAO, EA1 5. 757 cambian la imparidad o paridad del número de
unos presente en los datos.

CIH ( i XOC (d j l t W J ¡ onu n&xn * u c * ¿j¡PAf ,

■tKriin en im ir¿u r a í ab oai> t b s a ai c j.o s t p \tusri auf. oiaou -ii h wf u : H .O í-i


'* ) (ii) ,a (*) ñ tc (é ) (■) x n

* V Í a i b íK 3 Ú V Í t '< 9 U i í í4t**»Vn:iC.‘f Aj O ORflílJ t/O ff t b t l ü t

44 CA PÍTU LO 2 / SISTEM AS NUM ÉRICO S Y CÓ D IG O S


Compuertas lógicas
y álgebra booleana

TEMARIO
3*1 Constantes y variables booleanas 3-9 Compuertas Ñ O R y N A N D
3-2 Tablas de verdad 3-10 Teoremas de Boole
3-3 Operación OR 3-11 Teoremas de DeMorgan
3-4 Operación AND 3-12 Universalidad de las compuertas
3*5 Operación N O T NAND y ÑOR
3-6 Descripción algebraica de los circuitos 3-13 Representaciones alternativas de las
lógicos compuertas lógicas
3-7 Evaluación de las salidas de los 3-14 Cuál representación de compuerta
circuitos lógicos utilizar

3-8 Implantación de circuitos a partir de 3-15 Símbolos lógicos estándar


expresiones booleanas IEEE/ANSI
OBJETIVOS

Al concluir este capítulo, el lector estará capacitado para:


■ Analizar el circuito IN VERSOR.
■ Describir la operación de las tablas de verdad para las compuertas A N D , N A N D , O R y
Ñ O R y construirlas.
■ Dibujar diagramas de temporización para las diversas compuertas de circuitos lógicos.
■ Escribir la expresión booleana para las compuertas lógicas y las combinaciones de com­
puertas lógicas.
■ Implantar circuitos lógicos con el empleo de compuertas AND, O R y N O T básicas.
■ Simplificar circuitos lógicos complejos mediante la aplicación de varias reglas y leyes del
álgebra de Boole.
■ Simplificar ecuaciones booleanas complejas aplicando teoremas de DeMorgan.
■ Emplear cualquiera de las compuertas universales (NAND o Ñ O R) para implantar el
circuito representado por una expresión booleana.
■ Explicar las ventajas que ofrece el dibujo de diagramas de circuitos lógicos empleando
para ello diversas alternativas para los símbolos estándar.
■ Describir el concepto de señales activas lógicas en BAJO y activas en A L T O .
■ Dibujar e interpretar diagramas de circuitos lógicos que utilicen los nuevos símbolos
estándar IEEE/ANSI.

INTRODUCCIÓN
Como se indicó en el capítulo 1, los circuitos digitales (lógicos) operan en modo binario
donde cada voltaje de entrada y salida es un 0 o un 1; las designaciones 0 y 1 representan
intervalos predefinidos de voltaje. Esta característica de los circuitos lógicos nos permite utili­
zar el álgebra booleana como herramienta para el análisis y diseño de sistemas digitales. En
este capítulo estudiaremos las compuertas lógicas, que son los circuitos lógicos más fundamen­
tales, y observaremos cómo puede describirse su operación mediante el uso del álgebra booleana.
También veremos cómo pueden combinarse las compuertas lógicas para producir circuitos
lógicos y cómo pueden describirse y analizarse estos circuitos por medio del álgebra booleana.

46
3 -1 CONSTANTES Y VARIABLES BOOLEANAS

El álgebra booleana difiere de manera importante del álgebra ordinaria en que las constantes y
variables booleanas sólo pueden tener dos valores posibles, 0 o 1. Una variable booleana es
una cantidad que puede, en diferentes ocasiones, ser igual a 0 o a 1. Las variables booleanas se
emplean con frecuencia para representar el nivel de voltaje presente en un alambre o en las
terminales de entrada y salida de un circuito. Por ejemplo, en cieno sistema digital el valor
booleano de 0 podría asignarse a cualquier voltaje en el intervalo de 0 a 0.8 V, en tanto que el
valor booleano de 1 podría ser asignado a cualquier voltaje en el ámbito de 2 a 5 V .*
Así pues, el 0 y el 1 booleanos no representan números sino que en su lugar representan
el estado de una variable de voltaje o bien lo que se conoce como su nivel lógico. Se dice que
un voltaje digital en un circuito digital se encuentra en el nivel lógico 0 o en el 1, según su
valor numérico real. En el campo de la lógica digital se emplean otros términos como sinóni­
mos de 0 y 1. Algunos de los más comunes se presentan en la tabla 3-1 . Casi siempre utiliza­
remos las designaciones 0/1 y BAJO /ALTO .
El álgebra booleana se utiliza para expresar los efectos que los diversos circuitos digitales
ejercen sobre las entradas lógicas y para manipular variables lógicas con objeto de determinar
el mejor método de ejecución de cieña función de un circuito. En lo sucesivo emplearemos
literales para representar las variables lógicas. Por ejemplo, A podría representar cieña entrada
o salida de un circuito digital y en cualquier instante debemos tener A - 0 o A - 1: si no es
uno, es el otro.
Ya que sólo puede haber dos valores, el álgebra booleana es relativamente fácil de mane­
jar en comparación con la ordinaria. En el álgebra booleana no hay fracciones, decimales,
números negativos, raíces cuadradas, raíces cúbicas, logaritmos, números imaginarios, etc. De
hecho en el álgebra booleana sólo existen tres operaciones básicas: OR, AND y NOT.
Estas operaciones básicas se llaman operaciones lógicas. Es posible construir circuitos
digitales llamados compuertas lógicas que con diodos, transistores y resistencias conectados de
cieña manera hacen que la salida del circuito sea el resultado de una operación lógica básica
{AND, OR, NOT) sobre la entrada. Usaremos el álgebra booleana primero para describir y
analizar estas compuertas lógicas básicas y más tarde para analizar combinaciones de com­
puertas lógicas conectadas como circuitos lógicos.

Tabla 3-1

0 L Ó G IC O 1 L Ó G IC O

Falso Verdadero
Desactivado Activado
Bajo Alto
No Sí
Interruptor abierto Interruptor cerrado

* Los voltajes entre 0.8 y 2V son indefinidos (o sea que no son ni 0 ni I) y en circunstancias normales no deben
presentarse

SECCIÓN J - l / CON STAN TES Y VARIABLES BOOLEANAS


Salida A B c D 1i X
Entradas 0 0 0 0 1t o
i i i
A B X
0
0
0
0
0
0
0
1
1
1 1I 0
0 1
I0
1 11 1
0 0 1 0 1 0 0 11
0 1 0 0 1 0 1 11 0
I 0 1 0 1 1 0 i 0
1 1 0 0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
(a) 1 1 1 0 0
1 1 1 1 1

(O
Ptgara 3-1 Tablas de verdad para circuitos (a) de dos entradas, (b) de tres entra­
das y (c) de cuatro entradas.

3 -2 TABLAS DE VERDAD

Una tabla de verdad es un medio para describir la manera en que la salida de un circuito lógico
depende de los niveles lógicos que haya en la entrada del circuito. La figura 3-1 (a) ilustra una
tabla de verdad para un tipo ¿ c circuito lógico de dos entradas. La tabla enumera todas las
combinaciones posibles de niveles lógicos que se encuentren en las entradas A y B con su nivel
de salida correspondiente x. La primera entrada en la tabla muestra que cuando A y B están en
el nivel 0, la salida x está en el nivel o estado 1. La segunda línea muestra que cuando la entrada
B cambia al estado 1, de manera que A - 0 y B • 1, la salida x se convierte en 0. En forma
análoga, en la tabla se muestra qué ocurre al estado de salida con cualquier grupo de condicio­
nes de entrada.
En la figura 3-l(b) y (c) se muestran tablas de verdad para circuitos lógicos de tres y
cuatro entradas. Una vez más, cada tabla enumera todas las combinaciones posibles de niveles
lógicos de entrada a la izquierda con el nivel lógico resultante de la salida x a la derecha. Por
supuesto los verdaderos valores de x dependerán del tipo de circuito lógico.
Nótese que hay cuatro valores en la tabla de verdad de dos entradas, ocho en la tabla de
tres entradas y 16 valores en la de cuatro. El número de combinaciones de entrada será igual a
2S para una u bla de verdad con N entradas. Obsérvese también que la lista de todas las combi­
naciones posibles de entrada sigue la secuencia de conteo binaria, así que resulta sencillo expre­
sar todas las combinaciones sin om itir una sola.

P reguntas de r epa so _________________________________________________

1. ¿Cuál es el estado de salida del circuito de cuatro entradas que se muestra en la figura
3-l(c) cuando todas las entradas son 1?
2. Repita la pregunta 1 para las siguientes condiciones de entrada: A - 1 . B - 0 , C - 1,
D - 0.

CA PÍTU LO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


1 1 11------------------------
-----------------
1
C o m p u e rta O R
(a)

Figura 3-2 (a) Tabla de verdad que define la operación OR;
(b) símbolo de circuito para una compuerta OR de dos entradas.

3 -3 OPERACIÓN OR

Suponga que A y B representan dos variables lógicas independientes. Cuando A y B se combi­


nan con la operación O R , el resultado, x, se puede expresar como

x - A + B

En esta expresión el signo + no representa la adición ordinaria; en su lugar denota la opera­


ción O R cuyas reglas se dan en la tabla de verdad de la figura 3-2(a).
Al observar la tabla de verdad se advertirá que, excepto en el caso donde A - B - 1 la
operación O R es la misma que la suma ordinaria. Sin embargo, para A - B - 1 la suma O R es
1 (no 2 como en la adición ordinaria). Esto resulta fácil de recordar si observamos que sólo 0
y 1 son valores posibles en el álgebra booleana, de modo que el valor mayor que se puede
obtener es 1. Este mismo resultado se obtiene si tenemos x - A + B + C, en el caso donde
/ í - £ - C - l . E s decir,
x - 1+ 1+ 1- 1
Por tanto, podemos decir que en la operación O R el resultado será 1 si una o más variables es
un 1. Esto también es evidente en la tabla de la figura 3-2(a).
La expresión x -* A + B se lee como "x es igual a A o B“. Lo más importante que debe
recordarse es que el signo + representa la operación O R , como lo define la tabla de verdad de
la figura 3-2(a) y no la adición ordinaria.

Compuerta OR En un circuito digital la compuerta O R * es un circuito que tiene dos o


más entradas y cuya salida es igual a la suma O R de las entradas. La figura 3-2(b) muestra el
símbolo correspondiente a una compuerta O R de dos entradas. Las entradas A y B son niveles
de voltaje lógicos y la salida x es un nivel de voltaje lógico cuyo valor es el resultado de la
operación O R de A y B\ esto es, x - A + B. En otras palabras, la compuerta O R opera en tal
forma que su salida es ALTA (nivel lógico 1) si la entrada A, B o ambas están en un nivel lógico 1.
La salida de la compuerta O R será BAJA (nivel lógico 0) si todas sus entradas están en el nivel
lógico 0 .
Esta misma idea puede ampliarse a más de dos entradas. La figura 3-3 muestra una com­
puerta O R de tres entradas y su tabla de verdad. El análisis de esta ubla muestra una vez más
que la salida será 1 en cualquier caso donde una o más entradas sean 1. Este principio general
es el mismo que nge para compuertas O R con cualquier número de entradas.
Mediante el uso del lenguaje del álgebra booleana, la salida x puede expresarse como
x - A + B + C, donde una vez más debe hacerse hincapié en que el signo + representa la
operación O R . Por consiguiente, la salida de cualquier compuerta O R se puede expresar

• El término compuerta se deriva de la operación inhibición/habilitación, que se estudia en el capítulo 4.

SECCIÓN J - J / OPERACIÓN OR 4 9
A B d * A ♦ B ♦ el
0 0 0 0
0 0 1 1
A♦ B♦ C 0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

Figura 3-3 Símbolo y tabla de verdad para una compuerta OR de


tres entradas.

como la suma O R de todas sus entradas. Esto lo usaremos cuando se analicen circuitos lógicos
en forma subsecuente.

Resumen de la operación OR Los aspectos imponan tes que deben recordarse en rela­
ción con la operación O R y las compuertas O R son:

1. La operación O R produce un resultado de 1 cuando cualquiera de las variables de entra­


da es 1.
2. La operación O R genera un resultado de 0 sólo cuando todas las variables de entrada
son O .
3. En la operación O R , 1 + 1 - 1 , 1 + 1 + 1 - 1, etcétera.

E jem p lo 3-1.

En muchos sistemas de control industrial se requiere activar una función de salida siempre que
una de las diversas entradas es activada. Por ejemplo, en un proceso químico puede desearse
que se active una alarma cuando la temperatura del proceso exceda un valor máximo o cuando
la presión se eleve arriba de cieno límite. La figura 3-4 es un diagrama de bloques que refleja
esta situación. El circuito del transductor de temperatura produce un voltaje de salida propor­
cional a la temperatura del proceso. Este voltaje, Vv se compara con un voltaje de referencia
de temperatura, Vm en un circuito comparador de voltajes.

Figura 3-4 Ejemplo del uso de la compuerta OR en un sistema de alarma.


I-------------------------- 1

VpR

50 CAPÍTULO J / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


La salida del comparador es normalmente un voltaje bajo (0 lógico), pero cambia a un
voltaje alto (1 lógico) cuando VT excede a Vn , lo cual indica que la temperatura del proceso es
excesiva. Una disposición similar se utiliza para medir la presión; así, su salida asociada con el
comparador pasa de bajo a alto cuando la presión es excesiva.
Ya que deseamos que la alarma se active cuando la temperatura o la presión sean dema­
siado altas, recuerde que las dos salidas del comparador pueden alimentarse a una compuerta
OR de dos entradas. Así, la compuerta O R pasa al nivel A LTO (1) para cualquier condición
de alarma y de este modo activará dicha alarma. Esta misma idea puede ampliarse con claridad
a situaciones con más de dos variables de proceso.

Ejemplo 3 - 2 ____________________________________________________________

Determine la salida de la compuerta O R en la figura 3-5. Las entradas A y B varían de acuerdo


con los diagramas de tiempos que se muestran en la figura. Por ejemplo, A comienza en BA JO
en l9 va hacia A L T O en r,, regresa a BA JO en y así sucesivamente.

A 1

B 1

Salida

to «i t2

T ie m p o

Figura 3-5 Ejemplo 3-2.

Solución
La salida de la compuerta O R se determina al observar que ésta se encontrará en A LTO
siempre que cualquiera de las entradas se encuentre en este nivel alto. Cuando A cambia a
A LTO en r,, la SALIDA pasará a A LTO . Y permanecerá en este nivel hasta r<t cuando ambas
entradas estén en BA JO . Observe que los cambios que ocurren en el nivel de las entradas en r,
y íj no tienen ningún efecto sobre la SALIDA, dado que una de las entradas permanece en el
nivel A L TO mientras la otra cambia. Siempre y cuando una de las entradas de la compuerta
O R permanezca en A L T O , la salida continuará en A L T O sin importar lo que ocurra en las
demás entradas. El mismo razonamiento se emplea para deteminar el diagrama de tiempos
para la SALIDA.

SECCIÓN 3-3 / OPERACIÓ N OR


I- T L T L

S A L ID A
l_ru
Tie m p o

P í g i n 3-6 Ejemplo 3-3.

E jemplo 3-3A

Para el caso que se representa en la figura 3-6, determine la forma de onda en la salida de la
compuerta OR.

S o lu c ió n
Las tres entradas de la compuerta O R , A, B y C varían, como lo muestran sus diagramas de
formas de onda. La salida de la compuerta O R se determina entendiendo que será alta cuando
cualquiera de las tres entradas esté en un nivel alto. De acuerdo con este razonamiento, en la
figura se muestra la onda de salida de la compuerta O R. Debe prestarse especial atención a lo
que sucede en el tiempo t,. El diagrama muestra que en este instante la entrada A pasa de alto
a bajo, en tanto que la entrada B pasa de bajo a alto. Ya que estas entradas efectúan transiciones
al mismo tiempo y debido a que se llevan cierto tiempo, hay un intervalo con o en el que estas
entradas de la compuerta O R se encuentran en el intervalo indefinido entre 0 y 1. Cuando
esto sucede, la salida de la compuerta O R es asimismo indefinida, como lo indica la transición
falsa (glitch) o espiga en la onda de salida en I,. La aparición de esta espiga y su magnitud
(amplitud y anchura) dependen de la velocidad con que se efectúen las transiciones de entrada.

E jemplo 3-3B

¿Que ocurriría con la espiga en la salida en la figura 3-6 si la entrada C permanece en el estado
A L T O mientras A y B cambian en tf}

S o lu c ió n
Con la entrada C en A L TO en tlt la salida de la compuerta O R permanecerá en A LTO sin
importar lo que ocurra en las demás entradas, ya que cualquier entrada que esté en A LTO
hará que la salida de la compuerta O R se encuentre en A L T O . Por consiguiente, la espiga no
aparecerá en la salida de la compuerta.

CA PÍTU LO 3 / COM PUERTAS LÓGICAS Y ALGEBRA BOOLEANA


Preguntas de r e p a so
■■ ■■■ ■ -■ ■ ■

1. ¿Cual es el único conjunto de condiciones de entrada que producirán una salida BAJA
para cualquier compuerta OR?
2. Escríba una expresión booleana para una compuerta O R de seis entradas.
J . Si la entrada A de la figura 5-6 se mantiene de manera permanente en d nivel 1, ¿cuál
será la forma de onda que se observará en la salida de la compuerta?

3-4 OPERACIÓN AND_______________________________________

Si dos variables lógicas A y B se combinan mediante la expresión AND, el resultado, x, se


puede expresar como
x - A •B
En esta expresión el signo * representa la operación booleana de AND, cuyas reglas se dan en
la tabla de verdad de la figura 3-7(a).
Al observar la tabla, se advierte que la operación AND es exactamente igual que la mul­
tiplicación ordinaria. Siempre que A o B sean cero, su producto será cero; cuando A y B sean
1, su producto será 1. Por tanto, podemos decir que en la operación AND d resultado será 1
sólo si todas las entradas son 1; en los demás casos el resultado será 0 .
La expresión x - A •B se lee “x es igual a A AND BT. El signo de multiplicación por lo
general se omite como en el álgebra ordinaria, de modo que la expresión se transforma en
x - AB. Lo más importante que debe recordarse es que la operación AND es igual que la
operación ordinaria de multiplicación, donde las variables pueden ser 0 o 1.

Compuerta AND En la figura 3-7(b) se muestra, en forma simbólica, una compuerta


AND de dos entradas. La salida de la compuerta AND es igual al producto A N D de las
entradas lógicas; es decir, x - A K En otras palabras, la compuerta A N D es un circuito que
opera en forma tal que su salida es ALTA sólo cuando todas sus entradas son ALTAS. En
todos los otros casos la salida de la compuerta AND es BAJA.
Esta misma operación es característica de las compuertas AND con más de dos entradas.
Por ejemplo, una compuerta AND de tres entradas y su respectiva tabla de verdad se mues­
tran en la figura 3-8. Una vez más, note que la salida de la compuerta es 1 sólo en el caso en que
A - B - C - 1. La expresión para la salida es x - ABC. Para una compuerta A N D de cuatro
entradas, la salida es x - A BCD, y así sucesivamente.

Hg«ra 3-7 (a) Tabla de verdad para la operadóo AND; (b)

SECCIÓN i-4 / OPERACIÓN AND 53


Figura 3 -8 Tabla de verdad y sím bolo para una com puerta A N D
de tres entradas.

Note la diferencia que existe entre los símbolos para las compuertas AN D y O R. Siem­
pre que vea un símbolo AND en un diagrama de circuito lógico, éste indica que la salida
pasará a A L TO sólo cuando todas las entradas estén en A LTO . Siempre que vea el símbolo
O R, esto significa que la salida será ALTA cuando cualquier entrada sea ALTA.

Resumen de la operación AND


1. La operación AN D se ejecuta exactamente igual que la multiplicación ordinaria de unos
y ceros.
2. Una salida igual a 1 ocurre sólo en el caso de que todas las entradas sean 1.
3* La salida es cero en cualquier caso donde una o más entradas sean 0.

E jemplo 3-4

Para las formas de onda de entrada en la figura 3-9, determine la salida x de la compuerta
AND.

Figura 3-9 E jem plo 3-4.

54 CAPÍTULO i / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


Solución ..........
La salida de una compuerta AND se determina al observar que ésta se encontrará en el estado
alto sólo cuando todas las entradas permanezcan el mismo tiempo en el estado alto. Para las
formas de onda, esta condición se satisface únicamente durante los intervalos í 2—í, y fé- í ; . El
resto del tiempo, una o más entradas están en 0 , lo que produce una salida en estado bajo.
N ote que los cambios en el nivel de una de las entradas mientras la otra permanece en bajo, no
tienen ningún efecto sobre la salida.

E jemplo 3 - 5 A __________________________________________________

Determine la onda de salida de la compuerta AND que se muestra en la figura 3-10

a ju in n n r i a

« _ j m n

Figura 3-10 Ejemplo 3-5.

Solución
La salida x será un 1 sólo cuando A y B sean altas al mismo tiempo. Así, la onda de x se puede
determinar como se muestra en la figura.
Observe que la onda de x es 0 siempre que B es 0, independientemente de la señal en A.
Note asimismo que la onda de x es la misma que A siempre que B es 1. Así, podemos pensar
que la entrada B es una entrada de control cuyo nivel lógico determina si la onda de A se dirige
hacia la salida de x o no. En esta situación, la compuerta AND se utiliza como circuito inhibidor.
Podemos decir que B - 0 es la condición de inhibición que produce una salida 0. A la inversa,
B - 1 es la condición de habilitación que hace posible que A llegue a la salida. Esta operación
de inhibición es una aplicación muy importante de las compuertas AND que encontraremos
después.

E jemplo 3-5B

¿Qué le sucederá a la onda de salida de x de la figura 3-10 si la entrada B se conserva en el nivel 0?

Solución
Manteniendo B en BA JO , la salida x permanecerá en BAJO. Esto se puede razonar de dos
formas diferentes. Primero, con B - 0 tenemos x - A ’ B - A ‘ 0 - 0 , ya que cualquier
número que se multiplique (se opere con AND) por 0 será 0. Otra manera de apreciar esto es
que una compuerta AN D requiere que todas las entradas sean ALTAS a fin de que la salida sea
ALTA también y esto no puede suceder si B se mantiene en BAJO.

SECCIÓN y -i / OPERACIÓN AND


P re g u n ta s de repaso
-------------------------------------------------------------------------------------------------------------------
1. ¿Cuál es la única combinación de mirada» que producirá un estado A L T O en la
alitfa de una compuerta AN D de n n ro entradas?
2. ¿Qué nivd lógico debe aplicarse a la segunda entrada de una compuerta AN D de dos
entradas si la señal lógica en la primera entrada se inhibe de llegar a la salida?
3- Cierto o falso- La salida de tina compuerta AN D siempre diferirá de la salida de una
O R , en las mismas condibooes de entrada.

3 -5 OPERACIÓN NOT

La operación N O T difiere de las operaciones O R y A N D en que ésta puede efectuarse con


una sola variable de entrada. Por ejemplo, si la variable A se somete a la operación N O T , d
resultado x se puede expresar como
x - A

donde la barra sobrepuesta representa la operación N O T . Esta expresión se lee *x es igual a


N O A mo “x es igual a la inven « de A mt o también “x es igual al complemento de Am. Cada una
de éstas se utiliza frecuentemente y todas indican que d valor lógico de x - A es opuesto al
valor lógico de A La tabla de verdad de la figura 3-11 (a) adara esto en los dos casos, cuando
A - 0 y A - 1. Esto es
1 -0 ya que N O T 1 es 0
y
0 -1 ya que N O T 0 es 1
La operación N O T también se conoce como inversión o com planentación y estos términos
se utilizarán como sinónimos en todo d libro. Aunque siempre emplearemos el indicador de
barra sobrepuesta para representar una inversión, es importante mencionar que otro indica­
dor de inversión es d símbolo primo f ) . Es decir
A' - A
Ambos deben reconocerse como indicadores de la operación de inversión.

C ircu ito NOT (INVERSOR) La figura 3-ll(b ) muestra d símbolo de un circuito N O T , al


cual se le llama más comúnmente IN VERSO R. Este circuito siempre tiene una sola entrada y
su nivel lógico de salida siempre es contrario al nivd lógico de esta entrada. La figura 3-1 l(c)

Hgvm 3-11 (a) Tabla de verdad; (b) símbolo para d INVERSOR (circuito NOT); (c)
muestras de forma de onda correspondientes.

\ _ r u i_
0 | 1 A • -------------- | > Q ---------- • x = A
1I
(a)
0 * — 1> ^ —
La presencia de un
pequeto circulo siempre
:~inr
0

denota inversión (O

(b)

CA PÍTU LO J / CO M PU ER TA S LÓGICAS Y ÁLGEBRA BOOLEANA


muestra la forma en que d IN V ERSO R afecta una señal de entrada. Invierte (complementa) la
señal de entrada en todos los puntos de la onda.

Resumen de operaciones booleanas Las reglas para las operaciones O R , A N D y


N O T se pueden resumir como sigue:

OR AND • NOT
0+ 0- 0 0 -0 -0 0- 1
0+ 1 -1

0
T - o

1 o1
1+ 0 -1

o
1+ 1 -1 1 - 1 -1

P reguntas de r e p a so

1. La salida del IN V ERSO R de la figura 3-11 se conecta a la entrada de un segundo


IN VERSO R. Determine el nivel de salida del segundo IN V ERSO R en cada nivel de
la entrada A.
2. La salida de la compuerta A N D de la figura 3*7 se conecta a la entrada de un IN V ER ­
SO R. Elabore la tabla de verdad que muestre la salida del IN VERSO R, y, para cada
una de las combinaciones de las entradas A y B.

3 -6 DESCRIPCIÓN ALGEBRAICA DE CIRCUITOS LÓGICOS

Cualquier circuito lógico, sin importar que tan complejo sea, puede describirse completamen­
te mediante las operaciones que se definieron anteriormente, ya que los circuitos de las com­
puertas O R , ANTD y N O T son los elementos básicos de los sistemas digitales. Por ejemplo,
considere el circuito de la figura 3-12. Este circuito tiene tres entradas A, B y C y una sola
salida, x. Al utilizar la expresión booleana para cada compuerta, podemos determinar con
facilidad la expresión para la salida.
La expresión para la salida de la compuerta AN D se escribe A •B. Esta salida A N D se
conecta como entrada a la compuerta O R junto con C, otra entrada. La compuerta O R opera
con sus entradas de forma tal que su salida sea la suma O R de las entradas. Así, podemos
expresar la salida O R como x - A •B + C (Esta expresión final podría escribirse mejor como
x - C + A •B, ya que no importa qué término de la suma O R se escriba primero).
En ocasiones, puede existir confusión con respecto de cuál operación se efectúa prime­
ro. La expresión A •B + C se puede interpretar de dos formas distintas: (1) A - B se opera con
O R con C, o bien (2) A se opera con A N D con el término B + C. Para evitar esta confusión,
se entenderá que si una expresión contiene las operaciones AND y O R , las operaciones AND

Hgmra 3-12 Circuito lógico con su expresión booleana.

«eA'B+C

SECCIÓN M / DESCRIPCIÓN ALGEBRAICA DE CIR C U IT O S LÓ GICOS 57


Figura 3-13 Circuito lógico cuya expresión requiere paréntesis.

(a) (b)
Figura 3-14 Circuitos que utilizan INVERSORES.

se efectúan primero, a menos que haya paréntesis en la expresión, en cuyo caso, la operación
dentro del paréntesis se realizará primero. Esta es la misma regla que se emplea en el álgebra
ordinaria para determinar el orden de las operaciones.
Para ilustrarlo más ampliamente, consideremos el circuito de la figura 3-13. La expre­
sión para la salida de la compuerta O R es simplemente A + B. Esta salida sirve como entrada
en la compuerta A N D junto con otra entrada, C. De este modo expresamos la salida de la
compuerta AN D como x - (A + B) •C. Observe el uso del paréntesis aquí para indicar que A
y B se operan con O R prim ero, antes de que su suma O R realice la operación AND con C Sin .
los paréntesis esta expresión se interpretaría incorrectamente, ya que A + B •Csignifica que A
se opera con O R con el producto B •C

Circuitos que contienen INVERSOR Siempre que un IN VERSO R se encuentra pre­


sente en un diagrama de circuitos lógicos, su expresión de salida es simplemente igual a la
expresión de entrada con una barra sobre ella. La figura 3-14 da dos ejemplos utilizando
IN V ERSO R ES. En la figura 3-14(a) la entrada se alimenta a través de un IN V ERSO R , cuya
salida es A . La salida del IN V ERSO R se alimenta a una compuerta O R junto con B, de modo
que la salida O R sea igual a A + B. Note que la barra sólo está encima de A, lo cual indica que
A se invierte primero y luego se hace la operación con O R con B.
En la figura 3-14(b) la salida de la compuerta O R es igual a A + B y se alimenta a través
de un IN V ERSO R. La salida del IN VERSO R es por consiguiente igual a (A + B ), ya que
invierte la expresión de entrada completa. Note que la barra cubre toda la expresión (A + B).
Esto es importante debido a que, como se demostrará más adelante, las expresiones (A + B)
y (A + B ) no son equivalentes. La expresión (A + B) significa que A se opera con O R con B
y luego su suma O R se invierte, mientras que la expresión (A + B ) indica que A y B se
invierten y los resultados de ambos se operan con OR.
La figura 3-15 muestra dos ejemplos más que deben estudiarse con detenimiento. Note
especialmente el uso de dos conjuntos individuales de paréntesis en la figura 3-15(b). Observe
asimismo en la figura 3-15(a) que la variable A se conecta como entrada a dos diferentes com­
puertas.

58 CA PÍTU LO y / CO M PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA


x = A B C (A ♦ D)

P regunta de r e p a so

1. En la figura 3-15(a) cambie cada compuerta AN D por una compuerta O R y cambie la
compuerta O R por una AND. Luego escriba la expresión para la salida x

3 -7 EVALUACIÓN DE LAS SALIDAS


DE LOS CIRCU ITOS LÓGICOS

Una vez que se obtiene la expresión booleana para la salida de un circuito, el nivel lógico de la
salida se puede determinar para cualquier valor de las entradas del circuito. Por ejemplo,
suponga que deseamos conocer el nivel lógico de la salida x para el circuito de la figura 3-15(a)
en el caso donde A - 0, £ - 1, C - 1 y D - 1. Como sucede en el álgebra ordinaria, el valor de
x se puede determinar sustituyendo los valores de las variables en la expresión y efectuando las
operaciones que se indican de la siguiente manera:

x - ABC(A + D)
- 0 • 1 • 1 (0 + 1)
- 1 • 1 • 1 • (0 ♦ 1)
- 1 • 1 • 1 • (i)
- 1 * 1 * 1 0
- 0

SECCIÓN y~7 / EVALUACIÓN DE LAS SALIDAS DE LO S C IR C U ITO S LÓGICOS


También como ejemplo evaluemos la salida del circuito de la figura 3-15(b) p a n A - 0, B —
0, C - l . D - 1 y £ - 1.

JC - [ 0 ♦ (,4 + Byc) E
- [1 + (0 + 0) • 1] • 1
- [1 + 0 M ] • 1
- [I + Ó] • 1
- [1 + 1] • 1
-1*1
- 1

En general, siempre deben seguirse los siguientes lincamientos cuando se evalúa una expre­
sión booleana:
1. Primero, realice todas las inversiones de términos simples; es decir 0 - 1 o bien 1 - 0 .
2. Luego efectúe todas las operaciones dentro de los paréntesis.
3. Efectúe una operación AND antes de una O R a menos que los paréntesis indiquen lo
contrario.
4. Si una expresión tiene una barra sobre ella, efectúe las operaciones de la expresión
primero y luego invierta el resultado.

Para practicar, determine la salida de los dos circuitos de la figura 3-15 en el caso de que
todas las entradas sean 1. Las respuestas son x - 0 y x - 1, respectivamente.

Determinación del nivel de salida a partir de un diagrama También se puede


determinar en forma directa el nivel lógico de salida para los niveles de entrada dados, a
partir de un diagrama de circuito, sin usar la expresión booleana. Los técnicos lo hacen fre­
cuentemente durante la detección de fallas o el análisis de un sistema lógico, ya que también
les indica cuál de todas las salidas de la compuerta supuestamente es la salida final. Para
ilustrar esto, el circuito de la figura 3-15 (a) se vuelve a presentar en la figura 3-16 con los
niveles de entrada A - 0, 5 - 1, C - 1 y D - 1. E1 procedimiento comienza desde las
entradas y sigue a través de cada IN VERSO R y compuerta, expresando cada una de sus sali­
das en el proceso hasta que se llegue al resultado final.
En la figura 3-16, la compuerta AN D tiene las tres entradas en el nivel 1 debido a que
el IN V E R S O R cambi a la expresión A - 0 por 1. Esto produce un 1 en la salida A N D
ya que 1 * 1 * 1 - 1. La compuerta O R tiene entradas de 1 y 0, lo cual produce una salida 1
puesto que 1 + 0 - 1 . Este 1 se inviene a 0 y se aplica a la compuerta AN D 2 junto con el 1
de la primera salida AND. Las entradas 0 y 1 en la compuerta AN D 2 producen una salida de
0, debido a que 0 * 1 - 0.

Figura 3-16 D eterm inación del nivel de salida del diagrama del circu ito.

CAPITULO 3 / COM PUERTAS LÓGICAS Y ALGEBRA BOOLEANA


E je m p l o 3 - 6

Determine la salida del circuito de la figura 3-16 para el caso en que todas las entradas están en
BAJO.

S o lu c ió n
Con A - 5 - C - D - O , la salida de la compuerta A N D 1 estará en BA JO . Este estado BA JO
coloca también la entrada de la compuerta A N D 2 en BA JO , lo que produce de manera
automática x - 0, sin importar cuáles sean los niveles lógicos en los demás puntos del circuito.
Este ejemplo señala que no siempre es necesario determinar el nivel lógico en todos los puntos
dd circuito para obtener d nivd de la salida.

P reguntas de repaso
1. Utilice la expresión para x a fin de determinar la salida dd circuito en la figura 3*15(a)
dadas las condiciones A - 0, B - 1, C - 1 y D - 0. V
2. Use la expresión para x a fin de determinar la salida dd cifóiito de la figura 3-15(b)
para las condiciones A - B - E - 1 . C - D - 0 .
3. Determine las respuestas de las preguntas 1 y 2 obteniendo los niveles lógicos presen­
tes en cada entrada y salida de la compuerta, como se hizo en la figura 3-16.

3-8 IMPLANTACIÓN DE CIRCUITOS A PARTIR


DE EXPRESIONES BOOLEANAS

Si la operación de un circuito se define por medio de una expresión booleana, se puede im­
plantar directamente un diagrama de circuito lógico a partir de esa expresión. Por ejemplo, si
necesitáramos un circuito que se definiera por x - A •B •C, inmediatamente sabríamos que
todo lo que se requería era una compuerta AND de tres entradas. Si necesitáramos un circui­
to que se definiera por x - A + B emplearíamos una compuerta O R de dos entradas con un
IN VERSOR en una de las entradas. El mismo razonamiento que se aplica en estos casos
aislados se puede aplicar también a circuitos más complejos.
Suponga que deseamos construir un circuito cuya salida es y - A C + BC + ABC. Esta
expresión booleana contiene tres términos (AC> BC , ABC), los cuales se operan todos con
O R. Esto nos indica que se requiere una compuerta O R de tres entradas que sean iguales a AC,
BC, y A BC respectivamente. Esto se ilustra en la figura 3-17(a), donde se traza una compuerta
O R de tres entradas rotuladas como AC, BC y ABC.
Cada entrada de la compuerta O R es un término del producto AN D, lo que significa
que se puede usar una compuerta AN D con entradas adecuadas para generar cada término.
Esto se muestra en la figura 3-17(b), que es el diagrama final del circuito. Note el uso de
IN VERSORES para producir los términos A y C que se requieren en la expresión.
Este mismo enfoque general siempre se puede seguir, aunque veremos que existen algu­
nas técnicas más eficientes. Sin embargo, por ahora se utilizará este método directo para mini­
mizar los aspectos nuevos que tengan que aprenderse.

SECCIÓN > 4 / IMPLA N T ACIÓN D E C IR CU ITO S A PARTIR DE EXPRESION ES BOOLEANAS


• V = A C ♦ BC ♦ ABC

(8)

y * AC ♦ BC ♦ ABC

(b)
Figura 3-17 Construcción de un circuito lógico a partir de una expresión booleana.

E jemplo 3-7

Dibuje el diagrama del circuito que implementa la expresión x - AB + BC.

S o lu c ió n
Esta expresión indica que los términos AB y BC son entradas de una compuerta O R y cada
uno de estos términos es generado a partir de una compuerta AN D separada. El resultado se
muestra en la figura 3-18.

62 CA PÍTU LO 3 / CO M PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA


Preguntas de r e p a so

1. Dibuje el diagrama del circuito que implementa la expresión x - ABC{A + D) em­


pleando compuertas con no más de tres entradas.
2. Dibuje el diagrama del circuito para la expresión y - A C + BC + ABC.

3 -9 COMPUERTAS ÑOR Y NAND___________________________

O tros dos tipos de compuertas lógicas, Ñ O R y N A N D , se utilizan extensamente en los cir­


cuitos digitales. Estas compuertas combinan las operaciones básicas AN D, O R y N O T , las
cuales facilitan su descripción mediante las operaciones de álgebra booleana que se aprendie­
ron anteriormente.

Compuerta ÑOR En la figura 3-19(a) se muestra el símbolo de una compuerta Ñ O R de


dos entradas. Es igual al símbolo de la compuerta O R excepto que tiene un círculo pequeño en
la salida, que representa la operación de inversión. De este modo, la compuerta Ñ O R opera
como una compuerta O R seguida de un IN VERSO R, de manera que los circuitos de la figura
3-19(a) y (b) son equivalentes y la expresión de salida para la compuerta Ñ O R es x - A + B.
La tabla de verdad de la figura 3-19(c) muestra que la salida de la compuerta Ñ O R es el
inverso de la salida de la compuerta O R en todas las posibles condiciones de entrada. Mientras

x« A ♦ B
----------- •
N
Denota
inversión
(a)

x b A + B

(b)

OR ÑOR

B A ♦ B 11 A ♦ B

(c)

F ig u ra 3-19 (a) Símbolo ÑOR; (b) circuito equi­


valente; (c) tabla de verdad.

SECCIÓN M / COM PUERTAS Ñ O R Y NAND


que la salida de una compuerta O R se torna ALTA cuando cualquier entrada es ALTA, la
salida de la compuerta Ñ O R pasa a BAJA cuando cualquier entrada es ALTA. Esta misma
operación se puede aplicar a las compuertas Ñ O R con más de dos entradas.

E jemplo 3-8

Determine la forma de onda en la salida de una compuerta Ñ O R para las ondas de entrada que
se muestran en la figura 3-20.

1
A
0
1
B
0
1
x
0
Figura 3-20 Ejemplo 3-8.

S o lu c ió n
Existen varias maneras de determinar la onda de salida de la compuerta Ñ O R . Una de ellas
consiste primero en obtener la onda de salida de O R y luego invertirla (cambiar todos los
unos por ceros y viceversa). Otra forma hace uso del hecho de que la salida de una compuerta
Ñ O R será ALTA sólo cuando todas las entradas sean BAJAS. Así, uno puede examinar las
ondas de entrada, hallar aquellos intervalos donde todas sean BAJAS y hacer que la salida de la
compuerta Ñ O R sea ALTA en esos intervalos. La salida de la compuerta Ñ O R será BAJA en
todos los otros intervalos de tiempo. La onda de salida resultante se muestra en la figura.

E jemplo 3-9

Determine la expresión booleana para una compuerta Ñ O R de tres entradas seguida de un


IN VERSO R.

S o lu c ió n
Consulte la figura 3-21, donde se muestra el diagrama de circuito. La expresión en la salida de
la compuerta Ñ O R es (A + B + C ), que luego se alimenta a través de un IN V ERSO R para
producir

x - (a T b T c )
La presencia de los signos de inversión dobles indica que la cantidad (/! + B + C) ha sido
invertida en dos ocasiones. Debe estar claro que esto simplemente produce la siguiente expre­
sión (/4 + B + C) sin ninguna alteración. Es decir,

x - (A + B + C ) - A+ B + C

Siempre que dos barras de inversión estén sobre la misma variable o cantidad, se cancelan una

con otra, como en el ejemplo anterior. Sin embargo en casos como A + B las barras de

CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


inversión no se cancelan. Esto se debe a que las barras de inversión de menor lamaño invierten
las variables singulares A y B, respectivamente, en tanto que la barra de mayor tamaño invier­

te la cantidad (A + B). Así, A + B * A + B. En forma análoga, A B * AB.

A — \ 'S'NV A + B + Cx=A+B + C =A+B+C

Figu ra 3*21 E jem plo 3-9.

Compuerta NAND En la figura 3-22(a) se muestra el símbolo correspondiente a una com­


puerta N AND de dos entradas. Es el mismo que el de la compuerta AND, excepto por el
pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De
este modo, la compuerta N A N D opera igual que la AND seguida de un IN V ERSO R , de
manera que los circuitos de la figura 3-22(a) y (b) son equivalentes y la expresión de salida de la
compuerta N AND es x - AB.
La tabla de verdad de la figura 3-22(c) muestra que la salida de la compuerta N AND es la
inversa exacta de la compuerta A N D en todas las posibles condiciones de entrada. La salida
AND se vuelve ALTA sólo cuando todas las entradas son ALTAS, en tanto que la salida de
NAND se vuelve BAJA sólo cuando todas las entradas son ALTAS. Esta misma característica
se aplica en las compuertas N A N D que tienen más de dos entradas.

AND NAND

D enota B AL AB
inversión 0 0
0 1 °o I
g 11
(al
1 0
1 1 01 Il i o 1
AB
<c»

<b)

Figura 3 -2 2 (a) Sím bolo N A N D ; (b) circu ito equivalente; (c) tabla de verdad.

Ejemplo 3 - 1 0 __________________________________________________________

Determine la forma de onda de salida de una compuerta N A N D que tiene las entradas que se
muestran en la figura 3-23.

S o lu c ió n
La salida se puede determinar de varias maneras. Una consiste en trazar primero la salida de
una compuerta A N D y luego invertirla. Otra aprovecha el hecho que una salida N A N D será

SECCIÓN J-9 / COM PUERTAS Ñ O R Y NAND


Figura 3-23 Ejemplo 5-10.

BAJA sólo cuando todas las entradas sean ALTAS. Así, podemos determinar aquellos interva­
los de tiempo durante los cuales todas las entradas son ALTAS y hacen que la salida de NAND
sea BAJA en esos intervalos. La salida será ALTA el resto de las ocasiones.

Ejemplo 3-11

Implante el circuito lógico que tiene la expresión x - AB • (C + D) utilizando únicamente


compuertas Ñ O R y NAND.

S o lu c ió n
El término (C + D) es la expresión que corresponde a la salida de una compuerta Ñ O R . Este
término se opera con AN D con A y B y el resultado se inviene; ésta, por supuesto, es la
operación N AND. Así, el circuito se lleva a cabo como se muestra en la figura 3*24. Note que
la compuerta N AND primero opera con AND los términos A ,B y ( C + D ) y luego inviene
el resultado completo.

Figura 3-24 Ejemplos 3-11 y 3-12.

E jemplo 3-12

Determine el nivel de salida de la figura 3-24 para > 4 - £ - C - l y D - 0 .

S o lu c ió n
En el primer método utilizamos la expresión para x

x - AB(C ♦ D)
- 1 • 1 • (1 -f 0)
- ¡T ¡1 )
- 1* 1- 0
- 5 - i

66 CAPÍTULO > / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


En el segundo método señalamos los niveles lógicos de entrada en el diagrama de circuito (que
se muestra entre paréntesis) y seguimos estos niveles a través de cada compuerta hasta llegar a
la salida final. La compuerta Ñ O R tiene entradas de 1 y 0 para producir una salida de 0 (una
compuerta O R habría producido una salida de 1). La compuerta N AND tiene así niveles de
entrada de 0 ,1 y 1, a fin de producir una salida de 1 (y AN D habría producido una salida de 0).

P reguntas de r e p a so

1. ¿Cuál es el único conjunto de condiciones de entrada que producirá una salida ALTA
a partir de una compuerta Ñ O R de tres entradas?
2. Determine el nivel de salida de la figura 3-24 para A - 5 - 1 , C - D - 0.
3. Cambie la compuerta Ñ O R de la figura 3-24 por una compuerta N A N D y la com­
puerta N A N D por una Ñ O R . ¿Cuál es la nueva expresión para x }

3-10 TEOREM AS DE BOOLE

Hasta aquí hemos visto como se puede utilizar el álgebra booleana como auxiliar en el análisis
de un circuito lógico y expresar su operación matemáticamente. Continuaremos nuestro estu­
dio del álgebra booleana investigando los diversos teoremas booleanos (reglas) que nos pueden
servir para simplificar las expresiones y los circuitos lógicos. El primer grupo de teoremas se
muestra en la figura 3-25. En cada teorema, x es una variable lógica que puede ser un 0 o un 1.
Cada teorema se presenta con un diagrama que demuestra su validez.
El teorema (1) enuncia que, si cualquier variable se opera con AN D con un 0, el resulta­
do tiene que ser cero. Esto es fácil de recordar porque la operación AN D es como la multipli­
cación ordinaria, en la que cualquier número que se multiplica por 0 es 0. La salida de una
compuerta A N D será cero siempre que cualquier entrada sea 0, independientemente del nivel
de la otra entrada.
El teorema (2) también evidente por su comparación con la multiplicación ordinaria.
El teorema (3) se puede demostrar ensayando cada caso. Si x - 0, entonces 0 •0 - 0; si
x - 1, entonces 1 * 1 - 1. Así x •x - x.
El teorema (4) se püede probar en la misma forma. Sin embargo, también puede razonarse
que en cualquier momento, x o su inversa x, tiene que estar en el nivel 0, de modo que su
producto AND siempre tiene que ser 0.
El teorema (5) és directo ya que 0, sumado a cualquier número, no altera su valor en la
suma común o en la adición O R.
El teorema (6) afirma que, si cualquier variable se opera con O R con 1, el resultado
siempre será 1. Verificamos esto con ambos valores de x: 0 + 1 - l‘y 1 + 1 - 1. De manera
equivalente, pojem os recordar que la salida de una compuerta O R será 1 cuando cualquier
entrada sea 1, sin importar qué valor tenga la otra.
El teorema (7) puede demostrarse verificando los dos valores de x : 0 + 0 - 0 y l + 1 - 1.
El teorema (8) se puede probar en forma similar, o simplemente se puede razonar que en
cualquier instante x o x tiene que estar en el nivel 1, de manera que siempre operemos con O R
un 0 y un 1, que siempre'da como resultado 1.
Antes de presentar más teoremas, debemos indicar que al aplicar los teoremas del (1) al (8),
la variable x en realidad puede representar una expresión que contiene más de una variable.

SECCIÓN >-10 / TEOREM AS DE BOOLE


x •-
<1> x • O » O
o •-

(2) x •1 = x

<3) x •x ■ x

(4> x •x = O

^ -0 ° -

(5) x+ 0 = x

(6) x ♦ 1- 1

<8) X ♦X a 1 Figura 3-25 Teoremas con una sola


variable.

Por ejemplo, si tenemos A B {A B ), podemos invocar el teorema (4) haciendo q u e x - AB.

Asi, podemos decir que AB(AB) — 0 . La misma idea también puede aplicarse al uso de
cualquiera de estos teoremas.

Teoremas con múltiples variables Los teoremas que se presentan a continuación


implican más de una variable:
(9) x +y - y + x
(10) x*y - y x
(11) x + ( y + z ) - ( x + >>) + z - x + y + z
(12) x{yz) - fo )z - xyz
(13a) x(y + z) - xy + xz
(13b) (w + x){y + z ) - i v y + x y + w z + xz
(14) x + xy ™ x
(15) x + xy - x + y

1
68 CAPÍTULO J / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA
Los teoremas (9) y (10) se denominan leyes conmutativas. Estas leyes indican que no
importa el orden en que operamos dos variables con O R y AND; el resultado es el mismo.
Los teoremas (11) y (12) son las leyes asociativas, las cuales afirman que podemos agrupar
las variables en una expresión AND o en una O R en la forma que se desee.
El teorema (13) es la ley distributiva, la cual afirma que una expresión puede desarrollar­
se multiplicando término a término, como en el álgebra ordinaria. Este teorema indica asimis­
mo que podemos factorizar una expresión. Es decir, si tenemos una suma de dos (o más)
términos, y cada uno contiene una variable común, ésta se puede factorizar como en el álgebra
ordinaria. Por ejemplo, si tenemos la expresión ABC + A B C , podemos factorizar la varia­
ble B:
ABC + A B C - B(A C + A C )
Para poner otro ejemplo, consideremos la expresión ABC + ABD. Aquí, los dos términos
tienen las variables A y B en común, de manera que A •B se puede factorizar en ambos térmi­
nos. Esto es,
ABC + ABD - AB{C + D)
Los teoremas (9) a (13) se pueden recordar fácilmente y son de uso sencillo, ya que son
idénticos a los del álgebra ordinaria. Cada uno se puede demostrar ensayando todos los casos
posibles para x y y . Esto se ilustra para el teorema (14) como sigue:

Caso 1. Para x - 0, y - 0,
x + xy - x
0 + 0 -0 - o
0 -0

Caso 2. Para x - 0, ? - 1,
x + xy - x
0 4-0*1-0
0 + 0 -0
0 -0

Caso 3. Para x - 1, y - 0,
x + xy - x
1 + 1 0 - 1
1+ 0-1
1 -1

Caso 4. Parax - l , y - 1,
x + xy - x
1 + 1 -1 - 1
1 + 1 -1
1 - 1
El teorema (14) también se puede demostrar factorizando y usando los teoremas (6) y (2)
como sigue:
x + xy - x (1 + y)
- x •1 [usando el teorema (6)]
- x [usando el teorema (2)]

SECCIÓN VIO / TEOREM AS DE BOOLE


Todos estos teoremas booleanos pueden ser de utilidad para simplificar una expresión
lógica; es decir, para reducir el número de términos de la expresión. Cuando se hace esto, la
expresión reducida producirá un circuito menos complejo que el que la expresión original
habría generado. Una buena parte del siguiente capítulo se dedica al proceso de simplificación
de un circuito. Por ahora, los siguientes ejemplos servirán para ilustrar la forma en que se
pueden aplicar los teoremas booleanos.

E jemplo 3-13

Simplifique la expresión y - ABD + A B D.

S o lu c ió n
Factorice las variables comunes AB utilizando el teorema (13):

y - AB(D + D)
Usando el teorema (8), el término entre paréntesis es equivalente a 1. De este modo,
y - AB • 1
y - AB [usando el teorema (2)]

Ejemplo 3-14

Simplifique z - (A + B)(A + B). /s * 4 A


S o lu c ió n
La expresión se puede desarrollar multiplicando los términos [teorema (13)].

z - A •A + A • B + B A + B •B
Al invocar el teorema (4), el término A •A - 0, asimismo, B •B - B [teorema (3)]:
z - 0 + A mB + B ‘ A + B - A B + A B + B
Al factorizar la variable B [teorema (13)], tenemos

z - B(Á + A + 1)
Finalmente al usar los teoremas (2) y (6), tenemos
z - B

E jemplo 3 - 1 5 _______________________________________

Simplifique x - ACD + A BCD.

S o lu c ió n
Al factorizar las variables comunes CD, tenemos
x - CD {A +ÁB)
Al utilizar el teorema (15), podemos sustituir A + AB por A + B, así
x - CD{A + B)
- ACD + BCD

CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


P reguntas de r e p a so

1. Use los teoremas (13) y (14) para simplificar y - A C + ABC.

2. Use los teoremas (13) y (8) para simplificar y • A B C D + A B C D .

3-11 TEOREM AS DE DEM O RG A N _________________________

Dos de los teoremas más importantes del álgebra booleana fueron enunciados por el eminente
matemático DeMorgan. Los Teoremas de DeMorgan son de extrema utilidad en la simplifica­
ción de expresiones en las cuales se invierte un producto o suma de variables. Los dos teore­
mas son:
(16) -x y
(17) (x ~ y ) - x + y
El teorema (16) afirma que invertir la suma O R de dos variables es lo mismo que invertir cada
variable por separado y luego operarlas con AND. El teorema (17) expresa que invertir el
producto AND de dos variables es lo mismo que invertir cada variable por separado y luego
operarlas con O R . Cada teorema de DeMorgan se puede demostrar rápidamente verificando
todas las combinaciones de x y y. Esto se presentará como ejercicio al final del capítulo.
Aunque estos teoremas se han enunciado en términos de variables sencillas x y y, son
igualmente válidos en situaciones donde x y/o y son expresiones que contienen más de una
variable. Por ejemplo, apliquémoslo a la expresión (AB + C como se muestra a continua­
ción: ______ __
(AB + C ) - (AB) • C
Note que tratamos AB como x y a C como y. El resultado se puede simplificar todavía más ya
que tenemos un producto AB que se inviene. Al utilizar el teorema (17) la expresión se
transforma en ___
_ AB C - (A + B) • C
Note que podemos reemplazar B por B y así que finalmente tenemos
(A + B) • C - A C ♦ BC
Este resultado final contiene únicamente signos IN V ERSO R ES que invierten una sola
variable.

E jemplo 3-16

Simplifique la expresión z - (A + C ) • (B + D) a una que sólo tenga variables invertidas.

S o lu c ió n
Utilizando el teorema (17), se puede reescribir

z - (A + C ) ♦ (B + D)
Podemos considerar esto como dividir el signo inversor mayor por la mitad y cambiar el
signo AND (•) por uno O R (+)• Ahora se puede simplificar el término (A + C ) aplicando el

SECCIÓN 3-11 / TEOREM A S DE D e M O R G A N


teorema (16). Asimismo ( 5 + D) se puede simplificar:

z - (A + C ) + (B + D)
- (/4 • C ) + 2* • D
Aquí se han dividido los signos de inversión mayores a la mitad y sustituido el (+ ) por un
(• ). Al cancelar las inversiones dobles tenemos por último
z - A C + BD

El ejemplo 3-16 señala que, cuando se utilizan los teoremas de DeMorgan para reducir
una expresión, se puede dividir un signo de inversión en cualquier punto de la expresión y
cambiar allí el operador por su contrario (+ se cambia por •y viceversa). Este procedimiento
continúa hasta que la expresión se reduce a una en la que sólo se invierten variables individua­
les. A continuación se dan dos ejemplos más.

1. z - A +B 2. o) - (A + BC ) •( £) + £ /)
- A (B'C) - (A + B C ) + ( D +_EF)
- A (5 + C) - (A • BC ) +_(D • £ f ) _
- A ( * + C) " 1 [_D * i £_+ ^)J

Los teoremas de DeMorgan se aplican fácilmente a más de dos variables. Por ejemplo, se
puede demostrar que

x + y + z - x •y •z
x * y - z - x + y+ z
e igual para más variables. Hay que insistir en que cualquiera de estas variables puede ser una
expresión en lugar de una sola variable.

Implicaciones de los teoremas de DeMorgan Examinemos los teoremas (16) y (17)


desde el punto de vista de los circuitos lógicos. Primero considere el teorema (16),
x +y - x* y
El lado izquierdo de la ecuación se puede considerar como la salida de una compuerta Ñ O R
cuyas entradas son x y y. El lado derecho de la ecuación, por otro lado, es el resultado de

Figura 3-26 (a) Circuitos equivalentes implicados por el teorema (16); (b) símbolo

>
alternativo para la función ÑOR.

x + y x •y » x ♦ y

(a)

> (b)
x •y = x + y

CAPÍTULO 3 / CO M PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA


(b)
Figura 3-27 (a) Circuitos equivalentes implicados por el teorema (17); (b) símbolo
alternativo para la función NAND.

invertir primero x y y y luego pasarlas a través de una compuerta AND. Estas dos representa­
ciones son equivalentes y se ilustran en la figura 3-26(a). Lo que esto significa es que una
compuerta AN D con IN VERSO RES en cada entrada es equivalente a una compuerta Ñ O R.
De hecho, ambas representaciones se usan para simbolizar la función Ñ O R . Cuando la com­
puerta AND con entradas negadas se usa para representar la función Ñ O R, por lo general se
representa como en la figura 3-26 (b), donde los círculos pequeños en las entradas denotan la
operación de inversión.
Ahora considere el teorema (17),
x •y - x + y
El lado izquierdo de la ecuación se puede implantar con una compuerta N A N D con entradas
x y y. El lado derecho se puede realizar inviniendo primero las entradas x y y y luego colocán­
dolas a través de una compuena O R . Estas dos representaciones equivalentes se muestran en
la figura 3-27(a). La compuerta O R con IN VERSO RES en cada entrada es equivalente a la
compuerta N A N D . Cuando se utiliza la compuerta O R con entradas negadas para represen­
tar la función N AN D, por lo general se representa como se muestra en la figura 3-27(b),
donde los círculos vuelven a representar una inversión.

Ejemplo 3 - 1 7 __________________________________________________________

Determine la expresión de salida para el circuito mostrado en la figura 3-28 y simplifíquela


usando los teoremas de DeMorgan.

z « A •8 •C * A ♦ B ♦ C- A♦ B +C

S o lu c ió n
La expresión para z es z - A BC . Usando el teorema de DeMorgan para separar el signo de
inversión mayor:
z - A + B +C

SECCIÓN 3-11 / TEO REM A S DE DEMORGAN 73


f /
Cancelando el doble signo de onv en C, se obtiene
Z — /4+5 + C _

P reguntas de repa so
A

1. Use ios teoremas de DeMorgan para convertirla expresión 2- (A + B) mC en una B-


que tenga solamente inversiones de variable sencilla.
2. Repita la pregunta 1 para la expresión y - RST + Q.
____ A■
3. Realice un circuito que tenga la expresión de salida z - A B C usando solamente
una compuerta Ñ O R y un IN VERSOR.

B-

3-12 UNIVERSALIDAD DE LAS COMPUERTAS NAND Y ÑOR Fif

Todas las expresiones booleanas constan de algunas combinaciones de las operaciones básicas
O R, AND y N O T . Así que cualquier expresión puede implantarse con las compuertas O R y
AN D y los IN VERSORES. Sin embargo, también es posible hacerlo únicamente con com­
puertas N AND. Esto se debe a que dichas compuertas en combinaciones adecuadas realizan se
las tres operaciones booleanas, O R, AN D y N O T , como se demuestra en la figura 3-29. IN
Primero, en la figura 3-29(a) tenemos una compuerta N AND de dos entradas cuyas pli
entradas se conectan juntas, con toda intención, de modo que la variable A se aplica a ambas.
En esta configuración, la compuerta N A N D simplemente actúa como un IN VERSO R, ya Ue
que su salida es x - A * A - A. tra
En la figura 3-29(b) tenemos dos compuertas N AND conectadas de manera que se efec­ qu
túe la operación AND. La compuerta N A N D 2 se utiliza como IN VERSO R para cambiar
o p
AB por AB - A B , que es la función AN D que se busca.

Figura 3*29 Las compuertas NAND se pueden utilizar para poner en práctica cualquier función booleana. %
las
x = A •A = A
Ull
CZ> A •-
f\b * * > °
(a) INVERSOR pu
A*
N
AB x - AB N
<=> el
B •-

D-h
(b) AND

>
x = AB = A + B a *_
x
3 O-------- - [= >
B •- r
pU
<c) OR
en

7 4 CAPÍTULO 3 / COM PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA

_________ ________ ______________________


INVfcRSOR

A •-
1 :>
B •-
Ib) OR

B
AND

Figura 3 30 Las compuertas ÑOR se emplean para realizar cualquier operación booleana.

La operación O R se puede implantar mediante compuertas N AND conectadas, cuino


se muestra en la figura 3-29 (c). Aquí las compuertas N A N D 1 y 2 se utilizan como

IN VERSORES para las entradas, de modo que la salida final es x - A * B , que puede sim­
plificarse a x - A + B, utilizando el teorema de DeMorgan.
De igual manera, puede demostrarse que las compuertas Ñ O R pueden disponerse para
llevar a cabo cualquier operación booleana. Esto se ilustra en la figura 3-30. La parte (a) mués
tra que una compuerta Ñ O R, con sus entradas conectadas se comporta como IN V ERSO R , ya
que la salida es x - A + A - A.
F.n la figura 3-30 (b) se disponen dos compuertas Ñ O R de manera que se efectúe la
operación O R. La compuerta Ñ O R 2 se emplea como IN VERSOR para cambiar A + B por

A + B - A + B , que es la operación O R que se buscaba.


I.a operación AN D se puede implantar con compuertas Ñ O R , como se muestra en la
figura 3-30(c). Aquí las compuertas Ñ O R 1 y 2 se emplean como IN VERSO RES para cambiar
las entradas, de manera que la salida final es x - • A + B , que puede simplificarse a x - A • fí
utilizando el teorema de DeMorgan.
Ya que cualquier operación booleana se puede ejecutar utilizando exclusivamente com­
puertas NAND, se puede construir cualquier circuito lógico únicamente con compuertas
N AND. Lo mismo es cierto para las compuertas Ñ O R. Esta característica de las compuertas
N AND y N C R puede ser de mucha utilidad en el diseño de circuitos lógicos, como lo ilustra
el siguiente ejemplo.

E jemplo 3 - 1 fl

Un diseñador de circuitos lógicos tiene que implementar un circuito que satisfaga la expresión
x - AB + CD utilizando el mínimo número de CI (circuitos integrados). Él dispone de CI
T T L como se muestra en la figura 3-31. Cada uno de estos circuitos integrados es un cuádru­
ple, lo que significa que contiene cuatro compuertas idénticas de dos entradas en un solo
encapsulado.

SECCIÓN M I / UNIVERSALIDAD DE LAS COM PU ERTA S NAND Y ÑOR


7432

Figura 3-31 Circuitos integrados (CI) de que dispone el ejemplo 3-18.

S o lu c ió n
El método directo para implantar la expresión dada utiliza dos compuertas AN D y una O R
como se muestra en la figura 3-32(a). Esta realización requiere dos puertas del 7408 CI y una
sola del 7432 CI. Los números en paréntesis de cada entrada y salida son los números de pin de
los CI respectivos. Éstos aparecen en cualquier diagrama de cableado de CI. Para nuestros
fines, no aparecerán en la mayoría de los diagramas lógicos a menos de que resulten necesarios
en la descripción de la operación del circuito.

76 CAPÍTULO 3 /COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


(3)
(2) 7408

1 (1 ) r
(3)
(a) (2 )1
I x = AB +CD

( 4)
\ (6 ) |
(5) 7408

AND
A

(b)

AND OR

D e sp u é s d e elim inar
las inversiones do bles

(c)

Figura 3 -3 2 Posibles im plantaciones para el ejem plo 5-18.

Se puede lograr otra forma de realización tomando el circuito de la figura 3-32(a) y


sustituyendo cada compuerta AND y O R por su equivalente compuerta N AND de la figura
3-29. El resultado se muestra en la figura 3-32(b).
A primera vista este nuevo circuito parece necesitar siete compuertas N AND. Las com­
puertas N AND 3 y 5 se conectan como IN VERSO RES en serie y pueden eliminarse del
circuito porque realizan una doble inversión de la señal de la compuerta N AND 1. De igual
manera, las compuertas N A N D 4 y 6 pueden eliminarse. El circuito final, después de eliminar
los IN VERSORES dobles, se muestra en la figura 3-32 (c).

SECCIÓN 3-12 / UNIVERSALIDAD DE LAS COM PUERTAS NAND Y ÑOR 77


Este circuito final es más eficiente que el de la figura 3-32(a) debido a que emplea tres
compuertas N AND de dos entradas y se puede implantar con un solo circuito integrado, el
7400.

P reguntas de r epa so
11 — ............ ....................................

1. ¿Cuantas formas diferentes tenemos ahora para poner en práctica la operación de


inversión en un circuito lógico?
2. Realice la expresión x - (H + B)(C + D) utilizando las compuertas O R y AND.
Luego lleve a cabo la expresión utilizando sólo compuertas Ñ O R y conviniendo
cada compuerta O R y AND en su implantación Ñ O R a partir de la figura 3-30.
¿Cuál circuito es el más eficiente?
3. Escriba la expresión de salida del circuito de la figura 3-32(c) y use los teoremas de
DeMorgan para demostrar que es equivalente a la expresión del circuito de la figura
3-32(a).

3-13 REPRESENTACIONES ALTERNATIVAS


DE LAS COMPUERTAS LÓGICAS

Hemos presentado las cinco compuertas lógicas básicas (AND, O R , IN VERSO R, N A N D y


Ñ O R) y los símbolos estándar que se utilizan para representarlas en diagramas de circuitos
lógicos. Aunque muchos diagramas todavía usan exclusivamente símbolos estándar, cada vez
es más común hallar diagramas de circuitos que utilizan un conjunto alternativo de símbolos,
además de los estándar.
Antes de analizar las razones por las que se emplea un símbolo alternativo para una
compuerta lógica, presentaremos los símbolos alternativos para cada compuerta y demostra­
remos que son equivalentes a los símbolos estándar (figura 3-33). El lado izquierdo de la ilus­
tración muestra el símbolo estándar para cada compuerta lógica y el lado derecho presenta el
alternativo. Este último se obtiene del símbolo estándar:

1. Invierta cada entrada y salida del símbolo estándar. Esto se logra agregando burbujas
(círculos pequeños) en las líneas de entrada y salida que no las tengan y suprimiendo
las burbujas donde ya haya.
2. Cambie el símbolo de operación de AN D a O R , o de O R a AN D. (En el caso especial
del IN V ERSO R , no se cambia el símbolo de operación.)
Por ejemplo, el símbolo NAND estándar es un símbolo A N D con una burbuja en su
salida. Siguiendo los pasos delineados antes, suprima la burbuja de la salida y agregue una en
cada entrada. Luego cambie el símbolo AN D por un símbolo O R . El resultado es un símbolo
O R con burbujas en sus entradas.
Podemos demostrar fácilmente que este símbolo alternativo es equivalente al estándar
utilizando los teoremas de DeMorgan y recordando que la burbuja representa una operación
de inversión. La expresión de salida del símbolo N A N D estándar es AB - A + B , que es la
misma que la expresión de salida para el símbolo alternativo. Este mismo procedimiento se
puede aplicar a cada par de símbolos de la figura 3-33.

CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


Figura 3-33 Símbolos estándar y alternativos para diversas compuertas lógicas e inversor.

Debe hacerse hincapié en varios puntos referentes a los equivalentes de los símbolos
lógicos:
1. Las equivalencias son válidas para compuertas con cualquier número de entradas.
2. Ninguno de los símbolos estándar tiene burbujas en sus entradas y todos los símbolos
alternativos las tienen.
3. Los símbolos estándar y alternativos de cada compuerta representan el mismo circuito
físico; no hay diferencia alguna en los circuitos representados por los dos símbolos.
4. Las compuertas N A N D y Ñ O R son compuertas de inversión, así que los símbolos
estándar y alternativos de cada una tendrán una burbuja en la entrada o en la salida. Las
compuertas A N D y O R son compuertas de no inversión, de manera que los símbolos
alternativos para cada una tendrán burbujas en las entradas y en las salidas.

Interpretación de símbolos lógicos Cada uno de los símbolos de las compuertas lógi­
cas de la figura 3*33 ofrece una interpretación única de la forma en que opera la compuerta.
Antes de que podamos demostrar estas interpretaciones, debemos establecer primero el con­
cepto de niveles lógicos activos.
Cuando una línea de entrada o de salida de un símbolo de compuerta lógica no tiene una
burbuja, se dice que la línea es activa en A LTO . Cuando una línea de entrada o de salida tiene
una burbuja, se dice que la línea es activa en BA JO . La presencia o ausencia de una burbuja,
por tanto, determina la condición activa en ALTO/activa en BA JO de las entradas y de la
salida de una compuerta y se utiliza para interpretar su operación.

SECCIÓN 3-13 / REPRESENTACIO NES ALTERNATIVAS DE LAS COM PUERTAS LÓGICAS


<b)

Figura 3-34 Interpretación de los dos símbolos de la compuerta NAND.

Para ilustrar lo anterior, la figura 3-34(a) muestra el símbolo estándar para una compuer­
ta N AN D. Éste tiene una burbuja en su salida y no tiene burbujas en sus entradas. Así, tiene
una salida activa en BAJA y entradas activas en A LTA . La operación lógica que representa
este símbolo puede interpretarse, por tanto, como sigue:

La salida será BAJA sólo cuando todas las entradas sean ALTAS.

Note que esto nos indica que la salida pasará a su estado activo solamente cuando todas las
entradas estén en sus estados activos. La palabra “todas" se utiliza debido al símbolo AND.
El símbolo alternativo para una compuerta N A N D , que se muestra en la figura 3-34 (b),
tiene una salida activa en A L TO y entradas activas en BA JO así que su operación se puede
expresar como

La salida será ALTA sólo cuando cualquier entrada sea BAJA.

Una vez más, esto nos indica que la salida estará en su estado activo siempre que cualquiera de
las entradas está en su estado activo. La palabra “cualquiera" se usa debido al símbolo O R.
Con un poco de razonamiento, se puede observar que las dos interpretaciones de los
símbolos N A N D en la figura 3-34 constituyen diferentes maneras de expresar la misma idea.

R esu m en Hasta aquí quizá el lector se pregunte por qué se necesita tener dos símbolos e
interpretaciones diferentes para cada compuerta lógica. Las razones se harán evidentes después
de leer la siguiente sección. Por ahora, haremos un resumen de los puntos más importantes
relacionados con las interpretaciones de las compuertas lógicas.

1. Para obtener el símbolo alternativo de una compuerta lógica, se toma el símbolo estándar
y se cambia su símbolo de operación (O R por AND o AN D por O R ); también se
cambian las burbujas tanto en las entradas como en la salida (es decir, se eliminan las
burbujas que estén presentes y se agregan donde no haya ninguna).
2. Para interpretar la operación de una compuerta lógica, primero se observa qué estado
lógico, 0 o 1, es el estado activo de las entradas y cuál es el estado activo de la salida.
Luego se pane de la suposición de que el estado activo de la salida se produce conservan­
do todas las entradas en su estado activo (si se utiliza un símbolo AND) o conservando
cualquiera de las entradas en dicho estado (si se usa un símbolo O R).

CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


E jemplo 3-19

Interprete los dos símbolos de la compuerta OR.

Solución
En la figura 3-35 se muestran los resultados. Note que la palabra cualquiera se emplea cuando
el símbolo de la compuerta incluye un símbolo O R y la palabra todas se utiliza cuando incluye
un símbolo AND.

La salida pasa a
A L T A cu a n d o c u a lq u ie r
entrada es A L T A

(a)

AB = A ♦ B
La salida pasa a B A J A
_ sólo cu a n d o t o d a s las
. entradas s o n B A J A S .
El estado B A J O 0S
el estado a ctiv o .
a c tiv a e n B A J O
(b )

Figura 3-35 Interpretación de los dos símbolos de la compuerta OR.

Preguntas de r e p a so

1. Escriba la interpretación de la operación que realiza el símbolo estándar de la com­


puerta Ñ O R en la figura 3-33.
2. Repita la pregunta para el símbolo alternativo de la compuerta Ñ O R.
3. Repita la pregunta para el símbolo alternativo de la compuerta AND.
4. Repita lapregunta para el símbolo estándar de la compuerta AND.

3-14 ¿QUÉ REPRESENTACIÓN DE COMPUERTA UTILIZAR?

Algunos diseñadores de circuitos lógicos y muchos libros de texto sólo usan los símbolos
estándar para las compuertas lógicas en sus esquemas de circuitos. Aunque esta práctica no es
incorrecta, no ayuda a que la operación del circuito sea más fácil de seguir. El uso adecuado de
los símbolos alternativos de compuertas puede hacer mucho más clara la operación del circui­
to. Esto se puede ilustrar viendo el ejemplo en la figura 3-36.
El circuito en la figura 3-36(a) contiene tres compuertas N AND conectadas para produ­
cir una salida Z que depende de las entradas A, B, C, D. El diagrama de circuito emplea el
símbolo estándar para cada compuerta N AND. Aunque este diagrama es lógicamente correc­
to, no facilita la comprensión de la forma en que funciona el circuito. Sin embargo, las repre-

SECCIÓN 3 1 4 / ¿QUÉ REPRESEN TACIÓ N DE COM PUERTA UTILIZAR?


f

(a) Ia B c D1
0 0 0 0 1¡ T
0 0 0 1 10
0 0 1 0 10
0 0 1 1 I
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 I
1 1 1 1 1
(d>

Figura 3-36 (a) Circuito original utilizando símbolos estándar NAND; (b) repre­
sentación equivalente donde la salida Z es activa en ALTO; (c) representación equi­
valente donde la salida 2 es activa en BAJO; (d) tabla de verdad.

sentaciones depuradas del circuito que se dan en la figura 3-36(b) y (c) se pueden analizar más
fácilmente para determinar la operación del circuito.
La representación de la figura 3-36(b) se obtiene a partir del diagrama del circuito origi­
nal sustituyendo la compuerta N A N D 3 por su símbolo alternativo. En este diagrama, la
salida 2 se toma de un símbolo de compuerta N A N D que tiene una salida activa en A LTO .
Así, podemos decir que Z será ALTA cuando X o Y sea BAJA. Ahora bien, ya que X y Y
aparecen en la salida de símbolos N AND que tienen salidas activas en BA JO , puede decirse
que X se hará BAJA sólo s i / ! - £ - l , y K s e volverá BAJA sólo si C - D - 1 . Agrupando
todo esto, podemos describir así la operación del circuito:

La salida 2 será ALTA siempre que A = B - 1 o


C ■ D ** 1 (o ambas).

Esta descripción se puede traducir en la forma de una tabla de verdad haciendo Z - 1 en los
casos en que/4 - B - 1, y aquellos en que C - D - 1. En todos los demás casos, 2 se conviene
en 0. En la figura 3-36(d) se muestra la tabla de verdad resultante.
La representación de la figura 3-36(c) se obtiene del diagrama original del circuito susti­
tuyendo las compuertas N AND 1 y 2 por sus símbolos alternativos. En esta representación

82 CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ALGEBRA BOOLEANA


equivalente, la salida 7. se toma de una compuerta NAND que tiene una salida activa en
BA JO . Así, podemos decir que Z será BAJA sólo cuando X - Y - 1. Puesto que X y Y son
salidas activas en ALTO, podemos decir que A' será ALTA cuando A o B sean BAJAS y Y será
AI.TA cuando C o D sean BAJAS. Agrupando todo esto, podemos describir la operación del
circuito de la siguiente manera:
l a salida Z será BAJA sólo cuando A o B sean BAJAS
y C o D sean BAJAS.

lista descripción se puede traducir en la forma de una tabla de verdad haciendo Z - 0 en


lodos los casos donde al menos una de las entradas A o B sean BAJAS al mismo tiempo que al
menos una de las entradas C o D sean BAJAS. En todos los demás casos, 7. se convierte en 1.
La tabla de verdad resultante es la misma que se obtuvo para el diagrama de circuito en la
figura 3-36(h).

¿Qll¿ diagrama de circuito debe utilizarse? La respuesta a la pregunta anterior


depende de la función particular que sea desempeñada por la salida del circuito. Si el circuito
se utiliza para producir alguna acción (por ejemplo, activar un dispositivo u otro circuito
lógico) cuando la salida pasa al estado 1, entonces decimos que Z es activa en A LTO , y el
diagrama de circuito de la figura 3-36 (b) es el que debe emplearse. Por otro lado, si el circuito
se utiliza para generar alguna acción cuando 7. pasa al estado 0, entonces Z es activa en BA JO
y debe usarse el diagrama de circuito de la figura 3-36(c).
Por supuesto, habrá situaciones en que ambos estados de salida se utilicen para generar
diferentes acciones y cualquiera de ellos se puede considerar como el estado activo. En estos
casos, se puede usar cualquier representación del circuito.

Colocación d e burbujas Vea la representación del circuito de la figura 3-36(b) y obser­


ve que los símbolos para las compuertas N AND 1 y 2 se eligieron para tener salidas activas en
BA JO a lin de ajustarse con las entradas activas en BA JO de la compuerta N A N D 3. En la
representación de circuito de la figura 3-36(c) observe que los símbolos para las compuertas
NAND 1 y 2 se eligieron para tener salidas activas en A LTO para ajustarse con las entradas
activas en A L T O de la compuerta N A N D 3. Esto nos lleva a la siguiente regla general para la
elaboración de esquemas de circuitos lógicos:

Siempre que sea posible, escoja símbolos de compuertas de modo que las salidas
de burbujas estén conectadas a las entradas que tengan burbujas y las salidas sin burbu­
jas a entradas que no las contengan.

I .os siguientes ejemplos muestran la forma en que se puede aplicar esta regla.

Ejemplo 3-20 ___________________________________________________

El circuito lógico de la figura 3-37(a) se utiliza para activar una alarma cuando su salida Z pasa
a A LTO . Modifique el diagrama del circuito de manera que represente más eficazmente la
operación del mismo.

S o lu ció n
Ya que Z - 1 activará la alarma, Z es activa en ALTO . Así, el símbolo de la compuerta AND
2 no tiene que alterarse. El símbolo de la compuerta Ñ O R debe cambiarse por el símbolo
alternativo con salida sin círculo activa en A LTO para ajustarse a la entrada sin burbuja de la
compuerta AND 2. F.1 resultado se muestra en la figura 3-37(b). Note que el circuito ahora
tiene salidas sin burbujas conectadas a las entradas sin burbujas de la compuerta 2.

SECCIÓN 3-14 / ¿QUÉ. REPRESENTACIÓ N DE COM PUERTA UTILIZAR?


"\ z ,----- -
V— • — ¡ALARMA)

Z ,----------- ,
ALARMA]

Ejemplo 3-21

Cuando la salida del circuito lógico en la figura 3-38 (a) pasa a BA JO , activa otro circuito
lógico. Modifique el diagrama de circuito para que represente más eficazmente la operación
del circuito.

Figura 3-JK Ejemplo 3-21.

S o lu c ió n
Ya que L es activa en BA JO, el símbolo para la compuerta O R 2 tiene que cambiarse por su
símbolo alternativo, como se muestra en la figura 3-38 (b). El nuevo símbolo de la compuerta
OR 2 tiene entradas con burbuja o negadas, de manera que los símbolos de las compuertas
AND y O R 1 tienen que cambiarse por salidas burbujas, como se muestra en la figura 3-38(l>).
El IN V ERSO R ya tiene una salida con burbuja. Ahora el circuito tiene todas las salidas de
burbujas conectadas a las entradas de burbujas de la compuerta 2.

CAPÍ’l ULO 3 / CO M PU ERTA S LÓGICAS Y ÁI.GKBKA BOOLEANA


Análisis dtklos c i l Y l l i í o s
Cuando se traza un esquema de un circuito lógico utilizando
las reglas que seguimos en estos ejemplos, es mucho más fácil que un ingeniero o un técnico (o
un estudiante) siga el flujo de señales a través del circuito y determine las condiciones de
entrada que se necesitan para activar la salida. Esto se ilustrará en los siguientes ejemplos,
mismos que casualmente utilizan diagramas de circuitos lógicos de una microcomputadora
real.

E jemplo 3-22 __________________________________________

El circuiio lógico de la figura 3-39 genera una salida, MEM, que se utiliza para activar los
circuitos integrados de la memoria de una microcomputadora. Determine las condiciones de
entrada que se necesitan para activar MEM.

S o lu c ió n
Una manera de lograr esto sería escribir la expresión para MEM en términos de las entradas
RD, ROM A, ROM-B, y RAM y evaluarla para las 16 posibles combinaciones. Aunque este
método funcionaría, requeriría mucho más trabajo del necesario.
Un método más eficiente consiste en interpretar el diagrama de circuito utilizando las
ideas que se han venido desarrollando en las dos últimas secciones. Estos son los pasos a seguir:

1. MEM es activa en RAJO y pasará a RAJO sólo cuando X y Ksean ALTAS.


2. X será ALTA sólo cuando RD - 0.
3. Y será A LT A sólo cuando W o V sean ALTAS.
4. V será ALTA cuando RAM - 0.
5. W será AI.TA cuando ROM-A o ROM-B - 0.
6. Agrupando todo esto, MEM pasará a BA JO sólo cuando RD - 0 y cuando menos una de
las tres entradas ROM A, ROM-B o RAM sea BAJA.

E jemplo 3-23

Fl circuito lógico de la figura 3-40 se emplea para controlar el motor de una grabadora cuando
la microcomputadora le envía o recibe información de ella. El circuito activará el motor cuan­
do DRJVL - 1. Determine las condiciones de entrada que se necesitan para activar el motor.

SECCIÓN 3*14 / jQ U É REPRESEN PACIÓN DE COM PUERTA UTILIZAR?


S o lu c ió n
Una vez mis interpretaremos el diagrama paso a paso:

1. DRIVE es activa en A LTO y pasará a A L TO sólo cuando X - Y - 0.


2. X será BA JO cuando la EN TRADA o la SALIDA sea ALTA.
3. Y será BA JO sólo cuando W - 0 y Ac - 0.
4 . U/será BA JO sólo cuando de A{ a Ar todas sean ALTAS.
5. Agrupando toda esta información, DRIVE será A I.T O cuando A { - A2 - A x - /14 -
- A, - 1 y Ac - 0 y la EN TRA D A o la SALIDA o ambas sean I.

Note el extraño símbolo de la compuerta NAND CMOS de ocho entradas (741IC30) y el


hecho de que la señal A/se conecta a dos de las entradas N AND.

Niveles asegurados Hasta este momento se han descrito las señales lógicas ya sea como
activas en BA JO o activas en ALTO. Por ejemplo, la salida MEM en la figura 3-39 es activa en
BA JO , mientras que la salida DRIVE en la figura 3-40 es activa en A L T O porque son los
estados de salida que hacen que algo suceda. Del mismo modo, la figura 3-40 tiene como
entradas activas en A LTO de Af aA^ y como activa en BAJO a Av.
Cuando una señal lógica se encuentra en su estado activo, se dice que está asegurada.
Por ejemplo, cuando se dice que la entrada Ag está asegurada se está afirmando que su estado
activo es BA JO . Cuando una señal no se encuentra en su estado activo se dice que no está
asegurada. De acuerdo con lo anterior, cuando se afirma que DRIVE no está asegurada lo que
se da a entender es que se encuentra en su estado inactivo (BAJO).
lis claro que los términos “asegurado" y "no asegurado” son sinónimos de “activo" e
“inactivo" respectivamente:

asegurado * activo
no asegurado « inactivo
Ambos conjuntos de términos son de uso común en el campo del diseño digital y usted debe
reconocer las dos formas de describir el estado activo de una señal lógica.

CAPITULO J / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


Etiquetado de señales lógicas activas en B.\JO Se ha vuelto práctica común emplear
una barra para marcar señales que son activas en BA JO . La barra sirve como otro indicador de
que la señal es activa en BA JO ; por supuesto que la ausencia de la barra significa que la señal es
activa en A LTO .
Para ejemplificar, todas las señales de la figura 3-39 son activas en BA JO , por lo que son
marcadas de la siguiente manera:
RD, ROM A, ROMB, RAM, MEM
Recuerde que la barra es simplemente una forma de recalcar que las señales son activas en
BA JO . Donde sea apropiado, se hará uso en el libro de este método para marcar las señales
lógicas.

Etiquetado de señales de estado DOBLE Muy a menudo, una señal de salida tiene
dos estados activos; esto es, tienen una función importante en estado A L T O y otra en el
estado BA JO . Es costumbre el etiquetar dichas señales de modo tal que los dos estados activos
sean aparentes. Un ejemplo común es la señal de lectura/escritura RD / WR, la cual se inter­
preta como sigue: cuando la señal está en A LTO , se realiza la operación de lectura; cuando la
señal está en bajo, se llevará a cabo la señal de escritura.

Preguntas de r e p a so

1. Utilice el método de los ejemplos 3-22 y 3-23 para determinar las condiciones de
entrada necesarias para activar la salida del circuito de la figura 3-37(b).
2. Repita la pregunta para el circuito de la figura 3-38(b).
3. ^Cuántas compuertas N A N D hay en la figura 3-39?
4. ¿Cuántas compuertas Ñ O R hay en la figura 3-40?
5. ¿Cuál será el nivel de la salida del circuito de la figura 3-38(b) cuando todas las entra­
das se encuentren aseguradas?
6. ¿Qué entradas se requieren para asegurar la salida del circuito de alarma de la figura
3-37 (b)?
7. ¿Cuál de las siguientes señales es activa en BA JO : RD, W , R / W }

3-15 SÍMBOLOS LÓGICOS ESTÁNDAR IEEE/ANSI


Los símbolos lógicos que se emplearon en el presente capítulo son los símbolos estándar que
se han utilizado en la industria digital por muchos años. Estos símbolos son bastante adecua­
dos para las compuertas lógicas básicas ya que cada símbolo de compuerta tiene una forma que
lo distingue de los demás, y la entrada de cada compuerta tiene la misma función. Sin embar­
go, no proporcionan información suficiente para dispositivos lógicos más complejos como
flip-flops, contadores, decodificadores, multiplexores, memorias y C I de interfaz para
microprocesador. Estos circuitos complejos a menudo tienen varias entradas y salidas con
diferentes funciones y modos de operación.
En 1984 se introdujo un nuevo conjunto de símbolos estándar que proporciona infor­
mación más útil sobre estos complejos dispositivos: el estándar 91-1984 IEEE/ANSI. Estos
nuevos símbolos están siendo aceptados gradualmente por un cada vez creciente número de

SECCIÓN M S / SÍM BOLOS LÓ G ICO S ESTÁNDAR IEEE/ANSI


compañías de electrónica y fabricantes de CI; también han comenzado a aparecer en la litera­
tura que estos grupos publican. Por otra parte, los contratos militares en Estados Unidos
ahora requieren del empleo de estos nuevos símbolos. Por tanto, es importante familiarizarse
con ellos ya que a la largi reemplazarán los tradicionales aunque este proceso puede tardar
algunos años.
La principal diferencia en el nuevo estándar es que en lugar de usar diferentes símbolos
recurre a símbolos rectangulares para todos los dispositivos. Se emplea un sistema de notación
especial para indicar cómo las salidas dependen de las entradas. La figura 3-41 muestra los nue­
vos símbolos rectangulares junto con los símbolos tradicionales para las compuertas básicas.
Estudíelos con cuidado y tome nota de los siguientes puntos:

1. Los nuevos símbolos utilizan un pequeño triángulo recto en lugar de la pequeña burbu­
ja que aparece en los símbolos tradicionales. Al igual que la burbuja, el triángulo indica
una inversión del nivel lógico. La presencia o ausencia del triángulo también indica si
una entrada o salida es activa en BA JO o activa en ALTO .
2. Una notación especial dentro de cada símbolo rectangular describe la relación lógica
entre las entradas y la salida. El *1" dentro del símbolo del IN V ERSO R denota un
dispositivo con una sola entrada; el triángulo en la salida indica que éste irá al estado
activo en BA JO cuando la entrada se encuentra en su estado activo en A L T O . El
dentro del símbolo AN D significa que la salida estará en su estado activo en A LTO
cuando todas las entradas también se encuentren en su estado activo en A L T O . El “i "
dentro de la compuerta O R indica que la salida irá a su estado activo (A LTO ) cuando
una o más entradas se encuentren en su estado activo (ALTO).

Figura 3-41 Símbolos lógicos estándar: (a) tradicionales; (b) rectan­


gulares.

( x
NOT

> AND

OR
A

NAND
A

ÑOR
A

(b)

CAPITULO 3 / CO M PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA


5. Los símbolos rectangulares para las compuertas N AND y Ñ O R son los mismos que los
de las compuertas AN D y O R , respectivamente, con la adición en la salida de un peque­
ño triángulo de inversión.

Símbolos IEEEy.4\SI para compuertas lógicas de Q Los símbolos rectangulares


también pueden emplearse para representar la lógica completa de un CI encapsulado que
contenga varias compuertas independientes. Este caso se ilustra en la figura 3-42 para el CI
INVERSOR hex* T T L 7404, y en la figura 3-43 para el CI 7420 que contiene dos compuertas

1 s 2
1

5 \ 6

11 V io

13 \ 12

7404

(a) (b)

Figura 3 4 2 CI INVERSOR hex 7404: (a) símbolo lógico tradicional; (b)


símbolo lógico rectangular. La anotación “1" sólo aparece en el rectángulo
superior, pero se aplica en todos los bloques ABAJO.

Figura 3-43 CI NAND 7420 con dos compuertas cada una con cuatro entra­
das: (a) símbolo tradicional; (b) símbolo rectangular.

(a) (b)

• Indica sea INVERSORES.

SECCIÓN M 5 / SÍMBOLOS LÓ GICOS ESTÁNDAR IEEE/ANSI


N A N D con cuatro entradas cada una. Cada compuerta lógica está representada como un
bloque rectangular separado. Note la forma en que el símbolo rectangular indica la notación
de la operación lógica sólo en la pane superior del bloque; se sobreentiende que ésta se aplica
a los demás bloques que representan el resto de las compuertas del CI.
Es importante comprender la diferencia entre las dos posibles formas de representar una
compuerta lógica en un circuito y los dos diferentes estándares para los símbolos de la com­
puerta. Usted escoge qué conjunto de símbolos estándar utilizar, ya sea el de los símbolos
tradicionales (formas diferentes para cada tipo de compuerta) o los nuevos símbolos estándar
rectangulares. Sin importar el conjunto de símbolos que escoja, existen dos maneras de repre­
sentar una compuerta en un diagrama de circuito dependiendo del estado activo de la salida.
Lo anterior se ilustra en el ejemplo 3-24.

E jemplo 3-24

La figura 3-44(a) muestra dos representaciones para una compuerta Ñ O R utilizando para ello
los símbolos lógicos tradicionales. Recuerde que la selección de la representación que se em­
pleará en un diagrama de circuito está determinada por el estado activo deseado de la salida.
Vuelva a dibujar las dos representaciones empleando los nuevos símbolos IEEE/ANSI.

Salida activa Salida activa


en B A J O en A L TO

(a)

(b)

Figura 3-44 Ambas representaciones de una compuerta ÑOR uti­


lizando los dos tipos de símbolos: (a) tradicional; (b) rectangular.

S o lu c ió n
La figura 3-44(b) muestra los resultados.

Símbolos IEEEyAlNSI para CI complejos No existiría ninguna ventaja real con los
nuevos símbolos si todos los usuarios tuviesen que tratar únicamente con las compuertas
lógicas básicas. Sin embargo, para dispositivos lógicos más complejos, los nuevos símbolos
junto con su notación de dependencia, especificarán de manera completa la operación lógica del
dispositivo. Esto hace casi innecesario consultar los manuales de datos de los fabricantes para
averiguar cómo funciona un CI lógico en particular dentro de un circuito. En capítulos poste­
riores veremos ejemplos de esto cuando se estudien circuitos lógicos más complejos.

90 CAPÍTULO 3 / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


N

En el resto del libro se continuarán utilizando los símbolos lógicos tradicionales en los
diagramas de circuitos y los símbolos IEEE/ANSI serán utilizados ocasionalmente. Algunos
de los problemas de final de capítulo requieren análisis o construcción de circuitos que utili­
zan la nueva notación. Adicionalmente, siempre que un nuevo tipo de dispositivo lógico o
circuito es introducido, ambos tipos de símbolos serán presentados. De esta manera, se fami­
liarizará con la notación de dependencia que es el principal beneficio del nuevo estándar.

P reguntas de r e p a s o

1. ¿Cuál es la ventaja principal de los nuevos símbolos estándar IEEE/ANSI?


2. Dibuje todas las compuertas lógicas básicas utilizando los símbolos tradicionales y
los del estándar IEEE.
3. Repita la pregunta anterior para la representación alternativa de cada compuerta.

»
PROBLEMAS_________________________________________________
SECCIÓ N 3-3
3*1. Dibuje la forma de onda de salida para el circuito de la figura 3-45.

JL_ri^rL_rUrL_rLrL J J rf

Figura 3-45

3-2. Suponga que la entrada/! en la figura 3-45 se conecta en corto a tierra involuntariamente
(por ejemplo, A - 0). Dibuje la forma de onda de salida resultante.
3-3. Suponga que la entrada A de la figura 3-45 se conecta involuntariamente a la línea de
alimentación de + 5V (por ejemplo, A - 1). Dibuje la forma de onda de salida resul­
tante.
3-4. Lea las enunciaciones siguientes relativos a una compuerta O R. A primera vista pue­
den parecer válidos, pero después de razonarlos un poco comprenderá que ninguno
es siempre verdadero. Demuéstrelo dando un ejemplo específico para refutar cada
afirmación.
(a) Si la forma de onda de salida de una compuerta O R es la misma que la de una de
sus entradas, entonces la otra entrada se mantiene permanente en BA JO .

M 0 ' k O K __T> A ,^
f - - - C A P ÍT U L O 3 / PROBLEMAS 9 1
(b) Si U forma de onda de salida de una compuerta O R es siempre ALTA, entonces
una de sus entradas se conserva permanentemente en A LTO .
3-5. ¿Cuántos conjuntos diferentes de condiciones de entrada producirán una salida ALTA
de una compuerta O R de cinco entradas?
SECCIÓ N 3-4

5-6. Cambie la compuerta O R en la figura 3-45 por una compuerta AND.


(a) Dibuje la forma de onda de salida.
(b) Dibuje la forma de onda de salida si la entrada A se mantiene permanentemente
en el nivel más bajo.
(c) Trace la forma de onda de salida si A se mantiene permanentemente a + 5V
3-7. Consulte la figura 3-4. Modifique el circuito de manera que la alarma se active sola­
mente cuando la presión y la temperatura excedan sus límites máximos al mismo
tiempo.
3-8. Cambie la compuerta O R de la figura 3-6 por una compuerta A N D y trace la forma
de onda de salida.
SECCIO N ES 3-5 a 3-7

3-9- Agregue un IN VERSOR a la salida de la compuerta O R de la figura 3-45. Dibuje la


forma de onda en la salida del IN VERSOR.
3-10. (a) Escriba una expresión booleana para la salida x de la figura 3-46(a). Determine el
valor de x en todas las posibles condiciones de entrada y enlístelas en una tabla de
verdad.

Figura 3-46

CAPÍTULO 3 / CO M PU ERTA S LÓGICAS Y ÁLGEBRA BOOLEANA


(b) Repita para el circuito en la figura 3-46(b).
3-11. Determine la tabla de verdad completa para el circuito de la figura 3-15(b) encontran­
do los niveles lógicos que hay en la salida de cada compuerta para cada una de las 32
posibles combinaciones de entrada.
3-12. Cambie cada compuerta O R por una AN D y cada AN D por una O R en la figura
3-15(b). Luego escriba la expresión para la salida.
3-13. Determine la tabla de verdad completa para el circuito de la figura 3-16 obteniendo
los niveles lógicos presentes en cada una de las salidas de las compuertas para cada una
de las 16 posibles combinaciones de los niveles de entrada.
SECCIÓN 3-8

3-14. Para cada una de las siguientes expresiones, construya el circuito lógico correspon­
diente utilizando compuertas AN D y O R , además de IN VERSORES.

( a ) x - A B(C + D)
( b ) z - ( / ! + £ + C D E ) ♦ BCD
(c ) y - (M + J V + PQ)
(d) x - W + PQ _
( e ) z - M N (P + N )

SECCIÓN 3-9

3-15. Aplique las formas de onda de entrada de la figura 3-47 a una compuerta Ñ O R y
dibuje la forma de onda de salida.
3*16. Repita el problema 3-15 con la entrada C permanente en BA JO . Luego repita para C
permanente en A LTO .

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Figura 3-47

3-17. Repita el problema 3-15 para una compuerta N AND.


3-18. Repita el problema 3-16 para una compuerta N AND.
3-19- Escriba la expresión de salida para el circuito de la figura 3-48. Determine la tabla de
verdad completa.
3-20. Determine la tabla de verdad completa para el circuito de la figura 3-24.

Figura 3-48

CA PÍTU LO 3 / PROBLEMAS 9 3
3-21. Modifique los circuitos que se construyeron en el problema 3-14, de manera que las
compuertas NAND y Ñ O R se utilicen siempre que resulte adecuado.
SECCIÓ N 3-10
3-22. EJERCICIO
Complete cada expresión.
(a) A + 1 - (0 D - l -
(b) A A - (g) D + 0 -
(c) B - B - 0») C + C -
(d) C + C - (i) G + C F -
(e) x •0 - 0 ) y + «7 -
3-23' (a) Demuestre el teorema (15) ensayando todos los casos posibles.
(b) Demuéstrelo al utilizar el teorema (14) para sustituir x.
3-24. (a) Simplifique la siguiente expresión utilizando los teoremas (13b), (3) y (4):
x - (M + N)(M + />KÑ + P)
(b) Simplifique la siguiente expresión empleando los teoremas (13a), (8) y (6):
z - ABC + A BC + BCD
SECCIO N ES 3-11 y 3-12

3-25. Demuestre los teoremas de DeMorgan ensayando todos los casos posibles.
3-26. Simplifique cada una de las siguientes expresiones mediante los teoremas de DeMorgan.

(a) ABC (d) A(B + C)D

(b) A + BC (e) (M + Ñ)(M + N)

(c) ABCD ( 0 ABCD


3-27. Utilice los teoremas de DeMorgan para simplificar las expresiones para la salida de la
figura 3-48.
3-28. Convierta el circuito de la figura 3-46(b) en uno que sólo use compuertas NAND.
Luego escriba la expresión de salida para el nuevo circuito, simplifíquelo utilizando
los teoremas de DeMorgan y compárelo con la expresión del circuito original.
3-29. Convierta el circuito de la figura 3-46(a) en uno que sólo use compuertas Ñ OR.
Luego escriba la expresión para el nuevo circuito, simplifíquelo utilizando los teore­
mas de DeMorgan y compárelo con la expresión del circuito original.
3-30. Muestre la forma en que se puede construir una compuerta N A N D de dos entradas a
partir de una compuerta Ñ O R de dos entradas.
3-31. Muestre la forma en que se puede construir una compuerta Ñ O R de dos entradas a
partir de una compuerta N AND de dos entradas.
3-32. Un avión jet emplea un sistema para vigilar las rpm (revoluciones por minuto), pre­
sión y temperatura de sus motores usando sensores que operan como sigue:
Salida del sensor de RPM - 0 sólo cuando la velocidad < 4,800 rpm
Salida del sensor de P - 0 sólo cuando la presión < 220 psi
Salida del sensor de T - 0 sólo cuando la temperatura < 200° F
La figura 3-49 muestra el ciruito lógico que controla la luz de advertencia de la cabina
para ciertas combinaciones de condiciones del motor.
(a) Determine qué condiciones del motor advertirán al piloto.

94 CA PÍTU LO 3 /CO M PUERTASLÓ GICAS Y ÁLGEBRA BOOLEANA


Figura 3-49

(b) Cambie este circuito a otro que utilice sólo compuertas N AND.
SECCIONES 3-13 y 3-14

3-33- Dibuje las representaciones estándar de cada compuerta lógica básica. Luego dibuje
las representaciones alternativas.
3 34. Para cada uno de los siguientes enunciados, dibuje la representación correspondiente
de compuerta lógica e indique el tipo de compuerta.
(a) Una salida A LTA ocurre sólo cuando las entradas son BAJAS.
(b) Una salida BAJA ocurre cuando cualquiera de las cuatro entradas es BAJA.
(c) Una salida BAJA sólo ocurre cuando las ocho entradas son ALTAS.
3-35. Se supone que la salida del circuito en la figura 3-48 activa una lámpara indicando
cuándo pasa a BA JO.
(a) Modifique el diagrama de circuito de manera que represente más eficazmente la
operación del circuito.
(b) Utilice el nuevo diagrama de circuito para determinar las condiciones de entrada
necesarias para activar la salida. Para ello, trabaje de la salida hacia atrás utilizan­
do la información dada por los símbolos de las compuertas, como se hizo en los
ejemplos 3-22 y 3-23. Compare los resultados con la tabla de verdad obtenida en
el problema 3-19.
3-36. (a) Determine las condiciones de entrada necesarias para activar la salida Z de la
figura 3-37(b). Para ello, trabaje de la salida hacia atrás, como se hizo en los
ejemplos 3*22 y 3-23.
(b) Suponga que es el estado BA JO de Z el que activa la alarma. Cambie el diagrama
del circuito de modo que refleje esta situación. Use el diagrama revisado para
determinar las condiciones de entrada necesarias para activar la alarma.
3-37. Modifique el circuito de la figura 3-40 de manera que A ; - 0 se necesite para producir
DRÍVE - 4 en lugar de A { - 1.

CA PÍTU LO 3 / PROBLEMAS 9 5
3*38. Determine las condiciones de entrada que se necesitan para ocasionar que la salida de
la figura 3-50 pase a su estado activo.
3-39- Utilice los resultados del problema 3-38 para obtener la tabla de verdad completa
para el circuito de la figura 3-50.
3 4 0 . ¿Cuál es el estado asegurado para la salida de la figura 3-50? ¿Para la salida de la figura
3-36(c)?
3 4 1 . La figura 3-51 muestra una aplicación de las compuertas lógicas que simula un inte­
rruptor de dos tiros, similar a los empleados e;i los hogares para encender o apagar la
luz con dos interruptores diferentes. En este caso la luz proviene de un LED, que
conduce cuando la salida de la compuerta Ñ O R es BAJO. N ote que esta salida está
marcada como LUZ para indicar que es activa en BAJO. Determine las condiciones
de entrada necesarias para encender el LED. Luego verifique que el circuito opera
como un interruptor de dos tiros empleando los interruptores A y B. En el capítulo
4 aprenderá cómo diseñar circuitos como éste para producir una determinada rela­
ción entre entradas y salidas.

Figura 3-51

SECCIÓ N 3-15

3 4 2 . Vuelva a dibujar los circuitos de (a) la figura 3-50 y (b) figura 3-51 utilizando los
símbolos IEEE/ANSI.
3 4 3 . Determine la expresión booleana para la salida Z del circuito de la figura 3-52.
•^<*344. Se supone que la salida del circuito de la figura 3-52 es activa en BAJO. Vuelva a
dibujar el circuito para representar con mayor eficacia la operación del circuito.
3 4 5 . Utilice el nuevo dibujo del circuito de la figura 3-52 y haga lo siguiente:
(a ) Determine las diferentes condiciones de entrada que darán como resultado un
estado de salida activo en BA JO . Para ello, sólo utilice el diagrama del circuito,

* El foco de la izquierda indica, en todo el texto, un problema mái difícil.

96 CAPÍTULO i / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


Figura 3-52

sin escribir la expresión para Z y sin generar la tabla de verdad completa. Los
resultados deben ser
A B C D E F
l i l i l í
1 1 1 1 0 1
1 1 1 0 1 1
(b) Verifique que la expresión simplificada para la salida Z está dada por
Z - ABC F(D + £ )
(c) Coloque cada conjunto de condiciones obtenidas en (a) en la expresión que usted
determinó en (b) y verifique que cada una produce Z - 0.
APLICACIONES PARA M ICROCOM PUTADORA

3*46. Refiérase r ía figura 3-40 del ejemplo 3-23. De la entrada A7 a la A0 se tienen direccio-
nes que se proporcionaron a partir de las salidas del microprocesador de una mi­
crocomputadora. El código de dirección de ocho bits, de A7a A0, selecciona el dispo­
sitivo que el microprocesador desea activar. En el ejemplo 3-23, el código de dirección
requerido para activar el impulsor de discos fue A7 a A0 - 111111102 - F E lé.
Modifique el circuito para que el microprocesador tenga que enviar un código
de dirección 4A 16 para activar el impulsor de discos.
EJERC IC IO S DESAFIANTES
3-47. Muestre cómo x - A BC puede implantarse con una compuerta Ñ O R de dos entra-
vyv das y una compuerta N A N D de dos entradas.
3-48. Implante y - ABCD usando compuertas N AND de dos entradas.

CA PÍTU LO 3 / PROBLEMAS
RESPUESTAS A LAS PREGUNTAS DE REPASO

SECCIÓ N 3-2 SECCIÓN 3-11


I. x - 1 2. x - 0
1. z - A B + C
SECCIÓ N 3-3
2 ' y - (R + S + T)Q
1. Todas las entradas están en B A JO . 3. Igual que la figura 3-28, excepto que la
2. x - ^ + B + C + D - f f + F compuerta NAND es reemplazada por una
3 . C onstante en A L T O ÑOR.
SECCIÓ N 3-4 SECCIÓN 3-12
1. Las cinco entradas - 1 1. Tres
2. U na entrada en B A JO mantendrá la salida 2. El circuito ÑOR es más eficiente porque
en B A JO . puede implantarse con un solo CI 7402.
3. Falso. Veáse la tabla de verdad de cada
compuerta.
SECCIÓN 3-13

SECCIÓ N 3-5 1. La salida va hacia BAJO cuando cualquier


entrada es ALTA.
1. La salida del segundo IN V E R S O R es 2. La salida va hacia ALTO sólo cuando todas
idéntica a la entrada A. las entradas están en BAJO.
2 . y será B A JO sólo cuando A - B - 1. 3. La salida va hada BAJO cuando cualquier
SECCIÓ N 3-6 entrada está en BAJO.
4. La salida va hacia ALTO sólo cuando todas
1. x - A + B + C + A D las entradas están en ALTO.

SECCIÓ N 3-7 SECCIÓ N 3-14

1. x - 1 1. 2 irá hacia ALTO cuando A - B - 0 y


2. x - 1 C - D - i.
2. Z irá hacia BAJO cuando A - B - 0. E - 1
SECCIÓ N 3-8 y C o D o ambos sean 0.
1. Veáse la figura 3-15(a). 3. Dos
2. Veáse la figura 3-17(b). 4. Dos
5. BAJO
SECCIÓ N 3-9 6. A - B - 0 . C - D - \
1. Todas las entradas en B A JO . 7. W
2. x - 0
SECCIÓN 3-15
S. x - A + B + C D
1. Los símbolos IEEE, junto con su notación
SECCIÓ N 3-10 - de dependencia, especifican la operación
completa del dispositivo lógico.
1. y - A C 2. Veáse la figura 3-41.
1. y ABD 3- Veáse la figura 3-44.

CAPÍTULO J / COM PUERTAS LÓGICAS Y ÁLGEBRA BOOLEANA


%
Wí 1

Circuitos lógicos
combinatorios
TEMARIO

4-1 Forma de suma de productos 4-9 Características básicas de los CI


digitales
4-2 Simplificación de circuitos lógicos
4-10 Detección de fallas en sistemas
4-3 Simplificación algebraica
digitales
Diseño de circuitos lógicos
4-11 Fallas internas en C I digitales
combinatorios
4-12 Fallas externas
4-5 Método del mapa de Karnaugh
4-13 Detección de fallas: casos de estudio
4-6 Circuitos O R y Ñ O R exclusivos
4-14 Lógica programable
4-7 Generador y verificador de paridad
4-8 Circuitos inhibidos
OBJETIVOS
Al concluir este capítulo, el lector estará capacitado para:
■ Convertir una expresión lógica en una suma de productos.
■ Llevar a cabo los pasos necesarios para deducir una expresión en forma de suma de
productos, con el fin de diseñar un circuito lógico combinatorio en su forma más simple.
■ Usar el mapa de Karnaugh como herramienta para simplificar y diseñar circuitos lógicos.
■ Explicar la operación de los circuitos O R y Ñ O R exclusivos.
■ Diseñar circuitos lógicos con y sin ayuda de una tabla de verdad.
■ Identificar y comprender los circuitos de inhibición.
■ Citar las características de los C I digitales.
■ Comprender las diferencias de operación inherentes entre T T L y CMOS.
■ Utilizar las reglas básicas de detección de fallas en sistemas digitales.
■ Deducir de los resultados medidos, las fallas de mal funcionamiento en circuitos lógicos
combinatorios.
■ Describir la idea fundamental de la lógica programable.

INTRODUCCIÓN

En el capítulo 3 estudiamos la operación de todas las compuertas lógicas básicas y utilizamos


el álgebra booleana para describir y analizar circuitos construidos con combinaciones de com­
puertas lógicas. Estos circuitos se pueden clasificar como circuitos lógicos combinatorios pues­
to que, en cualquier instante, el nivel lógico en la salida depende de la combinación de niveles
lógicos presentes en las entradas. Un circuito combinatorio no posee la característica de la
memoria y así, su salida depende sólo del valor regular de sus entradas.
En este capítulo continuaremos nuestro estudio de los circuitos lógicos combinatorios.
Para comenzar, estudiaremos más a fondo la aplicación de circuitos lógicos. Se utilizarán
dos métodos: uno usa los teoremas del álgebra booleana y el otro consiste en una técnica
de mapeo. Además estudiaremos técnicas simples para diseñar circuitos lógicos que satis­
fagan un conjunto determinado de requerimientos. Un estudio completo del diseño de
circuitos lógicos no es uno de nuestros objetivos; sin embargo, los métodos que presentamos
son más que suficientes para el tipo de situaciones de diseño que un técnico encontrará.
La última pane de este capítulo está dedicada a la detección de fallas en circuitos com­
binatorios. Este primer contacto con la detección de fallas debe comenzar a desarrollar el tipo
de habilidades analíticas necesarias para tener éxito en esta tarea. Para hacer este material lo
más práctico posible, primero se presentan algunas de las características básicas de las com­
puertas lógicas de C I en las familias lógicas T T L y CM OS junto con una descripción de los
tipos más comunes de fallas encontrados en circuitos integrados digitales.

4-1 FORMA DE SUMA DE PRODUCTOS


Los métodos de diseño y simplificación de circuitos lógicos que estudiaremos requieren que la
expresión lógica esté en forma de suma de productos. Algunos ejemplos de esta forma son

1. A BC + A BC
2. AB + A B C + C D + D
3. A B + C D + £ F + G tf + HL
Cada una de estas expresiones de suma de productos consta de dos o más términos AND
(productos) que se operan con O R . Cada término AND consta de una o más variables que
aparecen en forma complementada o no complementada. Por ejemplo, en la expresión de suma de
productos ABC + A B C el primer producto AND contiene las variables./!,# y Cen su forma no
complementada (no invenida). El segundo término AND contiene a A y a C en su forma com­
plementada (invenida). N ote que en una expresión de suma de productos, un signo de inver-
sión no puede aparecer en más de una variable en un término (por ejemplo, no podemos tener
ABC o RST.

Producto de Sumas Existe otra forma general de expresiones lógicas que a veces se usa
en el diseño de circuitos lógicos. Se conoce como la forma de productos de suma y consiste en
dos o más términos O R (sumas) que se operan con AND en conjunto. Cada término O R
contiene una o más variables en forma complementada o no complementada. He aquí algunas
expresiones de productos de sumas

1. (A + B + C)(A 4 C )

2. (A + B)(C + D)F

3. (A + C ){B+ D){B + C)(/! + D + £ )


Los métodos de simplificación y diseño de circuito que se emplearán en esta obra están basa­
dos en la forma de suma de productos, por lo cual no se trabajará mucho con la forma de
productos de suma. Pero, de vez en cuando, ocurrirá en algunos circuitos lógicos que tienen
una estructura panicular.

P reguntas de r e p a so

1. ¿Cuál de las siguientes expresiones es una forma de suma de productos?


(a) AB_+ CD + £ ; (b) AB (C +D ); (c )(/ !+ £ ) (C 4-D + F);
(d) MN + PQ ?
2. Repita la pregunta 1 para la forma de producto de sumas.

SECCIÓN 4-1 / FORMA DE SUMA DE PRO D U CTO S 101


4-2 SIMPLIFICACIÓN DE CIRCUITOS LÓGICOS
Una vez que se ha obtenido la expresión para un circuito lógico, podemos reducirla a una
forma más simple que contenga menos términos o variables en uno o más términos. La nueva
expresión puede utilizarse para implantar un circuito que sea equivalente al original pero que
contenga menos compuertas y conexiones.
Para ilustrar esto, se puede simplificar el circuito de la figura 4-1 (a) y generar el circuito
de la figura 4-1 (b). Ya que ambos circuitos ejecutan la misma lógica, debe ser evidente que el
circuito más simple resultará más viable debido a que contiene menos compuertas y, por unto,
será más pequeño y menos costoso que el original. Además, la contabilidad del circuito mejo­
rará porque hay menos interconexiones que pueden llevar a fallas potenciales del circuito.
En secciones posteriores estudiaremos dos métodos de simplificación de circuitos lógi­
cos. Uno utiliza los teoremas del álgebra booleana y, como veremos, depende considerable­
mente de la inspiración y experiencia del diseñador. El otro método (mapas de Karnaugh) es
un enfoque sistemático y sencillo. Quizá algunos instructores deseen pasar por alto este últi­
mo método porque es un tanto mecánico y no contribuye a un mayor entendimiento del
álgebra booleana. Esto se puede realizar sin afectar la continuidad o claridad del resto del
libro.

B B<A ♦ BC»

(a)

♦ x = A BC

(b)

Figura 4-1 A menudoes posible simplificar un circuito lógico como el de la parte (a) para
producir uno más eficiente (b).

4-3 SIMPLIFICACIÓN ALGEBRAICA


Los teoremas del álgebra booleana que estudiamos en el capítulo 3 se pueden utilizar para
ayudarnos a simplificar la expresión para un circuito lógico. Desafortunadamente, no siempre
es obvio qué teoremas deben aplicarse para producir el resultado más simple. Además, no
existe una manera sencilla de indicar si la expresión simplificada se encuentra en su forma más
simple o si se pudiera simplificar aún más. Así, la simplificación algebraica con frecuencia se
convierte en un proceso de ensayo y error. Sin embargo, con experiencia uno puede llegar a
obtener resultados razonablemente buenos.
Los ejemplos que siguen ilustrarán muchas de las maneras en que pueden aplicarse los
teoremas booleanos al tratar de simplificar una expresión. El lector debe observar que estos
ejemplos contienen dos etapas esenciales:

102 CAPITULO 4 / C IR CU ITO S LÓ GICOS COM BINATORIOS


í . La expresión original se pone en forma de suma de productos mediante la repetida
aplicación de los teoremas de DeMorgan y de la multiplicación de términos.
2. Una vez que se encuentra esta forma, los términos del producto se verifican para ver
si hay factores comunes y se realiza la factorización donde sea posible. Con suerte, la
factorización da como resultado la eliminación de uno o más términos.

E jemplo 4-1

Simplifique el circuito lógico que se muestra en la figura 4-2(a).

{ > T -
Oí 3 A B(Á CI

z - ABC ♦

>
AB(AC)

A BC

(a)

- A(B ♦ C)

(b)

F ig u ra 4-2 E jem plo 4-1.

S o lu c ió n
El primer paso consiste en determina^ la expresión de salida. El resultado es:
z - ABC + AB • ( AC)
Una vez que se determina la expresión, por'lo general conviene eliminar todos los signos
inversores de mayor tamaño por medio de los teoremas de DeMorgan y luego multiplicar
todos los términos.
z - ABC + A B(Á + C ) [teorema (17)]
ABC + AB (A + C ) [cancelar inversiones dobles]
ABC ♦ ABA + A BC [multiplicar]
ABC + AB + A B C [A • A - A]
Con la expresión en forma de suma de productos, debemos buscar variables comunes entre los
diversos términos para su factorización. El primer y tercer término anteriores tienen a A C en
común, que se puede factorizar como sigue:
z - A C (B + B) + AB
Ya que B + B - 1, entonces
z - AC(\) + AB
- A C * AB

SECCIÓN 4 3 / SIMPLIFICACIÓN A LGEBRAICA 103


Ahora podemos factorizar A, lo que produce
7. - A(C + B)

Este resultado ya no se puede simplificar más. Su implementación en circuito so muestra en la


figura 4-2(b). Es obvio que el circuito en (b) es mucho más simple que el circuito original en (a).

E jemplo 4-2

Simplifique la expresión ¿ - ABC + ABC + A BC.

S o lu c ió n
Observaremos dos maneras diferentes de llegar al mismo resultado.
Método 1: Los dos primeros términos de la expresión tienen las variables AB en común.
Así

2 - AB(C + C ) + ABC
- AB(l) -YABC
- AB + ABC
Podemos factorizar la variable A en ambos términos:
z - A{B + BC)
Al invocar el teorema (15), tenemos
z - A{B + C)
Método 2: La expresión original es z - ABC i A BC + A BC. i os dos primeros térmi­
nos tienen en común las variables AB. El primero y último término tienen las variables A C en
común. ¿Cómo sabemos si debemos factorizar AB de los dos primeros términos o bien A C de
los dos últimos? En realidad, podemos hacer ambas operaciones utilizando el término ABC
dos zwces. En otras palabras, podemos reescribir la expresión como
z - ABC + ABC + A BC + ABC
donde hemos agregado un término extra ABC. Esto es válido y no alterará el valor de la
expresión ya que ABC + ABC - /!5C[teorema (7)]. Ahora podemos factorizar .<4£ de los dos
primeros términos y AC de los dos últimos y obtener:
z - / l f i ( C + C ) i A C ( B + B)
• AB- 1 + A C • 1
- AB + A C - A{ f í + C)
Se llega, por supuesto, al mismo resultado que con el método 1. El truco de utilizar el mismo
término dos veces puede emplearse siempre. De hecho, el mismo término se puede usar más
de dos veces si es necesario.

, y
E jemplo 4-3

Simplifique z - AC(ABD) + /\BCD + ABC.

S o lu c ió n
Primero, se utiliza el teorema de DeMorgan en el primer término:
z - AC(A + B + D) + ABCD 4- A B C (paso l)
Al multiplicar, tenemos
z - ACA + ÁCB + ACD + ABCD + A BC (2)

4 / C IR C U ITO S LÓ G ICO S COM BIN ATO RIOS


Yaque A •A - O, se elimina el primer término.
/ - AfíC + ACD + ABCD + /10C (3)
lista es laforma deseada de suma de productos. Ahora se deben buscar factores comunes entre
los diferentes términos. La idea es determinar el factor común más grande entre dos o más
términos del producto. Por ejemplo, el primero y el último término tienen el factor común
fíC, mientras que los términos segundo y tercero tienen como factor común AD. Estos
pueden factorizarse de la siguiente manera:
z - B C (A + A ) + Á D { C + BC ) (4)
Ahora bien: A + A - /, y C + BC - C + B [teorema (15)J, tenemos
z - B C + Á D (B + C ) (5)
Este mismo resultado pudo obtenerse con otras opciones para la factorización. Por ejemplo,
en el paso 3 podría haberse factorizado Cdel primero, segundo y cuarto término para obtener
7. - Q A B + ÁD + AB) + ABCD
Se puede factorizar aún más la expresión dentro de los paréntesis;
z - C\B[A + A] + Á D ) + ABCD
Dado que A + A - f, la expresión anterior se conviene en
z - C { B + A D ) + ABCD
La multiplicación de términos da como resultado
z - 2 C + A C D + ABCD
Ahora se puede factorizar Á D del segundo y tercer término para obtener
z - B C + Á D (C + BC )
Al utilizar el teorema (15), la expresión entre paréntesis se convierte en B + C. Así, finalmente
tenemos
z - B C + Á D (B f C )
Este es el mismo resultado que obtuvimos antes, pero se necesitaron más pasos. Esto ilustra
por qué se deben buscar los factores comunes más grandes: generalmente conducen a la expre­
sión final en menos pasos, i

E jemplo 4 - 4 ____________________________________________________________

Simplifique la expresión x - (A + B)(A + B + D)D.

Solución
La expresión se puede colocar en forma de suma de productos multiplicando todos los térmi­
nos. F.I resultado es
x - ÁAD + ÁBD + ÁDD + BAD t BBD + BDD
Puede eliminarse el primer términí^ ya que A A - 0. De igual manera pueden eliminarse el
tercero y sexto término, porque DD - 0. El quinto término puede simplificarse a BD, por­
que BB - B. Esto da como resultado
x - ÁBD + ABD + BD
Podemos factorizar BD en cada término y obtener
x - BD(Á + A + 1)
Evidentemente, el término entre paréntesis siempre es 1, así que al final tenemos
x - BD

SECCIÓN 4-1 / SIMPI.IFK".ACIÓN ALGEBRAICA 105


E jemplo 4-5

Simplifique el circuito de la figura 4-3(a)

(al (b)

Figura 4*3 Ejemplo 4*5.

S o lu c ió n
I.a expresión para la salida z es

z - (A +B)(A +¿3’)
Al multiplicar para obtener la forma de suma de productos, tenemos

z - A A 4- A B + HA + BB
Podemos eliminar A A - Oy ñ ñ - 0 para terminar con

z - AB + AB
Esta expresión se implanta en la figura 4-3(b) y si la comparamos con el circuito original,
observamos que ambos circuitos contienen el misino número de compuerta» y conexiones.

......... ■>

E jemplo 4-6

Simplifique x - A B C + ABD + CD.

Solución
Puede intentar, pero no podrá simplificar más esta expresión.

P reguntas de repaso

¿Cuáles expresiones no w í i i en forma de suma de productos?


(a) RSi t n s r . y <b) a jm * * A ix: ( o MNP i (M ■. . j l l l l l l l
(<l) AB + ABC * ABCD.
i’ . Simplifique el circuito de la figura 4-1 (a) para llegar al circuito de la figura 4-1 (b).
3. Cnmbie cada compuerta AND de la figura 4-1 (a) por una compuerta NAND. Deter­
mine la tiueva expresión para# y simplifíquela. í!
niwlmiiiM I i ............. Ü

1 1M> CA PÍTU LO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


4 -4 DISEÑO DE CIRCUITOS LÓGICOS COMBINATORIOS

Cuando se da el nivel de salida deseado de un circuito lógico en todas las posible-s condiciones
de entrada, los resultados se pueden mostrar adecuadamente en una tabla de verdad. La expre­
sión booleana para el circuito requerido se puede determinar a partir de la labia de verdad. Por
ejemplo, consideremos la ligura 4-4(a), donde le muestra una tabla de verdad para un circuito
con dos entradas, A y R, y la salida x. La tabla muestra que la salida x estará en el nivel 1 sólo en
el caso donde A - 0 y B - 1. Ahora sólo falta determinar qué circuito lógico producirá la
operación que se desea efectuar. Debe estar claro que una posible solución es la que se mue-stra
en la figura 4-4(b). Aquí se utiliza una compuerta AND con entradas A y B, de manera que
x_- A •ñ. Obviamente, x será 1 sólo si ambas entradas de la compuerta AND son 1, es decir
A - 1 (lo que significa A - 0) y / J - 1. Para todos los demás valores de A y Bt la salida x tiene
que ser 0.
Se puede utilizar un enfoque semejante en las otras condiciones de entrada. Por ejemplo,
si x fuese alta sólo para la condición A - 1, B - 0, el circuito resultante sería una compuerta
AN D con las letras A y B , En otras palabras, en cualquiera de las cuatro posibles condiciones
de entrada, podemos generar una salida x alta utilizando una compuerta AND con entradas
adecuadas. Los cuatro casos diferentes se presentan en la figura 4-5. Cada una de las compuer­
tas AND que se muestran genera una salida que es 1 sólo en la condición de entrada determinada

Figura ÍA

(a) Ib)
> x » AR

Figura 4 5 Compuertas AND que se usan para ge­


nerar salidas altas en cadp una de las posibles condicio­
nes de entrada.

SECCIÓN 4-4 / DISEÑO 1>E CIRCU ITO S LÓ GICOS COM BIN ATO RIOS 1 0 7
(a) (b)

Figura 4-6 Cada conjunto de condiciones de entrada que produce una salida
ALTA se implanta por separado mediante una compuerta AND. Para obtener la
salida final se hace la operación OR sobre las salidas de estas compuertas.

y 0 en todas las demás condiciones. Debe observarse que las entradas AN D se invierten o no
según los valores que las variables tienen en la condición dada. Si la variable es 0, ésta se
invierte antes de ingresar en la compuerta AND.
Consideramos ahora el caso que se muestra en la figura 4-6(a), donde tenemos una tabla
de verdad que indica que la salida x será 1 en dos casos distintos: A - 0 t B - l y A - l , B - 0 .
¿Cómo puede implantar esto? Sabemos que el término AND A •B generará 1 solo cuando se
tenga la condición A - 0, B - 1 y el término AND A • B generará un 1 para la condición
A - 1 , 5 - 0 . Como x tiene ALTA en cualquier condición, debe quedar claro que estos térmi­
nos deben operarse con O R para producir la salida que se desea, x. Esta implantación se
muestra en la figura 4-6(b), donde la expresión resultante para la salida es x - A B + AB .
En este ejemplo, se genera un término AN D por cada caso en la tabla donde la salida x
será 1. Las salidas de la compuerta AN D se operan entonces con O R para producir la salida
total x, que será 1 cuando cualquier término AN D sea 1. Este mismo procedimiento puede
aplicarse a ejemplos con más de dos entradas. Considere una tabla de verdad para un circuito
con tres entradas (tabla 4-1). Aquí hay tres casos donde la salida x será 1. Se muestra el término
AND que se requiere en cada uno de estos casos. Una vez más, note que en cada caso donde
una variable es 0 aparece complementada en el término AND. La expresión final para x se
obtiene operando con O R los tres términos AND.
x - A BC + A B C + ABC

Tabla 4-1

A B c X

0 0 0 0
0 0 1 0
0 1 0 1 -> A BC
0 1 1 1 -¥ ABC
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1 -> ABC

108 CA PÍTU LO 4 / C IR C U ITO S LÓ G ICO S COM BIN ATORIOS


Procedimiento completo de diseño Una vez que se ha determinado la expresión de
salida a partir de la tabla de verdad en forma de suma de productos, ésta se puede construir
fácilmente utilizando compuertas AN D y O R e IN VERSORES, con lo que se obtiene un
circuito más eficiente. El siguiente ejemplo ilustra el procedimiento completo de diseño.

Ejemplo 4 -7 ________________________________________________

Diseñe un circuito lógico que tenga tres entradas A, B y C y cuya salida sea alta sólo cuando la
mayor parte de las entradas sean ALTAS.

S o lu c ió n

Paso 1. Establecer la tabla de verdad.


Sobre la base del enunciado del problema, la salida x debe ser 1 siempre que dos o más entradas
sean 1; para el resto de los casos, la salida debe ser 0 (tabla 4-2).

Tabla 4-2

A B c X

0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1 -* ABC
1 0 0 0
1 0 1 1 —> A B C
1 1 0 1 —> A B C
1 1 1 1 -> A B C

Paso 2. Escribir el término A N D para cada caso donde la salida sea 1.

Hay cuatro de dichos casos, los términos AN D se muestran cercanos a la tabla de verdad
(tabla 4-2). Otra vez note cómo cada término AN D contiene cada variable de entrada ya sea
invertida o en forma no invertida.

Paso 3. Escribir la expresión de suma de productos para la salida.


x - A B C + A BC + ABC + ABC

Paso 4. Simplificar la expresión de salida.


Esta expresión puede simplificarse de varias maneras. Quizá la forma más rápida sea la de
darse cuenta que el último término ABC tiene dos variables en común con cada uno de los
otros términos. Entonces podemos utilizar el término ABC para factorizarlo con cada uno de
los otros. La expresión se reescribe con el término ABC apareciendo tres veces (recuerde que
esto es válido en el álgebra booleana):
x - A BC + ABC + A BC + ABC + ABC + ABC

SECCIÓN 4-« / D ISEÑO DE CIR CU ITO S LÓ GICOS COM BIN ATO RIOS 109
Al factorizar los pares de términos apropiados, tenemos
x - BC(A ♦ A) + AC(B + B) + AB(C + C)
Como cada término en el paréntesis es igual a 1, tenemos
x - B C + A C + AB
Paso 5. Implantar el circuito para la expresión final.

Esta expresión se implanta en la figura 4-7. Ya que esta expresión está en forma de suma de
productos, el circuito consiste en un grupo de compuertas AND trabajando en una compuerta
O R.

E jemplo 4-8

Consulte la figura 4-(8(a), donde se utilizan cuatro líneas de señales A, B , C y D para represen­
tar un número binario de 4 bits con A como el MSB y D como el LSB. Las entradas binarias se
alimentan a un circuito lógico que produce una salida A LTA sólo cuando el número binario
es mayor que 0110, - 6,0. Diseñe este circuito.

r MSB
A B c D z
(0) 0 0 0 0 0
A — ►
B ► C ircuito (1) 0 0 0 1 0
C — ► lógico (2) 0 0 1 0 0
D— ► (3) 0 0 1 1 0
. LSB <4) 0 1 0 0 0
(a) (5) 0 1 0 1 0
(6) 0 1 1 0 0
(7) 0 1 1 1 1 -♦ ABCD
(8) 1 0 0 0 1- * ABCD
(9) 1 0 0 1 1- * ABCD
(10) 1 0 1 0 1- * ABCD
z » A ♦ BCD
(11) 1 0 1 1 t-» ABCD
(12) 1 1 0 0 1-» ABCD
(13) 1 1 0 1 1-» ABCD
(14) 1 1 1 0 1-» ABCD
(15) 1 1 1 1 1-» ABCD

(c) (b)

Figura 4-8 Ejemplo 4-8.

110 CA PÍTU LO 4 / CIR C U IT O S LÓ GICOS COM BIN ATO RIOS


S o lu ció n
En la figura 4*8(b) se muestra la tabla de verdad. Para cada caso en la tabla de verdad hemos
indicado el equivalente decimal del número binario representado por la combinación ABCD.
La salida z se pone en 1 en todos los casos donde el número binario es mayor que 0110.
En todos los demás casos, z se hace igual a cero. La tabla de verdad da la siguiente expresión en
suma de productos:

z - ABCD + ABCD + ABCD + A BCD + A BCD + ABCD


♦ ABCD + ABCD + ABCD
La simplificación de esta expresión será una tarea formidable, pero se puede realizar con un
poco de cuidado. El proceso paso por paso implica la factorización y eliminación de términos
de la forma A + A :

z - ABCD + A B C ( D + D) + A BC (D + D ) + ABC(D + D ) + A B C (D + D)
- ABCD ♦ A B C + A B C + ABC + ABC
- ABCD + A~B(C+ C ) + AB{C + C )
- ABCD + A B + AB
- ABCD + A(B + B)
- ABCD + A
Esto se puede reducir todavía más invocando el teorema (15), que indica que
x + xy - x + y. En este caso, x - A e y - BCD. Así,

z - ABCD + A - BCD + A
Esta expresión final se realiza en la figura 4-8(c).
Como lo demuestra este ejemplo, el método de simplificación algebraica puede ser muy
largo cuando la expresión original contiene un número considerable de términos. Esta es una
limitación que no comparte el método de mapas de Karnaugh, como veremos más adelante.

Implantación del diseño final En los ejemplos de diseño que se han dado, se implantó
el circuito final por medio de compuertas AND y O R. De hecho, la forma de suma de pro­
ductos siempre da como resultado un circuito que contiene una o más compuertas AND
conduciendo una sola compuerta O R . Una de las razones por las que se utiliza la forma de
suma de productos es que se puede implantar usando sólo compuertas N A N D , lo que
incrementa muy poco, o casi nada, la complejidad del circuito en relación con las implantaciones
AND/OR. Ya que las compuertas N A N D son las más comerciales de la familia lógica T T L ,
esta es una característica importante.
Para ilustrar lo anterior, la figura 4-9 muestra la implantación N AND equivalente para
los circuitos de las figuras 4*7 y 4-8(c). Quizá el lector desee realizar estas conversiones como
repaso del procedimiento que se estudió en el capítulo 3.
Al comparar la implantación N AND con el circuito de la figura 4-9(a), vemos que son
idénticas en estructura; es decir, cada compuerta del circuito original ha sido sustituida por
una sola compuerta N AND. Esta característica se cumple sólo si el circuito original está en
forma de suma de productos. La única excepción es cuando la forma de suma de productos
contiene un término con una sola variable como z - A + BCD en la figura 4-9(b). Aquí, la
implantación N AND requiere una compuerta N AND adicional que se utiliza como IN V ER­
SOR en la entrada A.

SECCIÓN 4-4 / DISEÑO DE C IR CU ITO S LÓ GICOS COM BINATORIOS


=>
BCD
= >

<b)

Figu ra 4 -9 (a) Conversión del circu ito de la figura 4-7 en compuertas NAND; (b) conversión del
circu ito de la figura 4-8 (c) en compuertas N A N D .
Podemos resumir el proceso de conversión de un circuito de suma de productos de com­
puertas AND/OR a N A N D, como sigue:

1. Sustituir cada compuerta AN D, O R e IN VERSO R por una sola compuerta NAND.


2. Utilizar una compuerta N AND para invertir cualquier variable individual que esté
alimentando la compuerta O R final.

Verifique este proceso para los circuitos en la figura 4-9.

E jemplo 4-9 A _____________________________________

Diseñe un circuito lógico con entradas P, Q y R de forma que la salida S se encuentre en estado
A LTO cuando P sea 0 o cuando Q - R - 1.

S o lu c ió n
La tabla de verdad se muestra en la tabla 4-3. Existen cinco condiciones diferentes de entrada
que producen una salida en A LTO , {paso 1} Los términos AND para cada uno de estos casos
son los que se ilustran, {paso 2}

Tabla 4-3

P Q R s
0 0 0 1 PQR
0 0 1 1 PQR
0 1 0 1 PQR
0 1 1 1 PQR
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1 PQR

La expresión de suma de productos es


S - P Q R + P Q R + PQ R + PQR + PQR {paso 3}
El proceso desimplificación puede comenzarse factorizando PQ de los términos 1 y 2, y
factorizando PQ de los términos 3 y 4:
S - P Q ( R + /?) + PQ {R + R ) + PQR {p aso 4}
Ahora podemos eliminar los términos R + R, ya que equivalen a 1:
S - PQ + PQ + PQR
Factorizar P de los términos 1 y 2 nos permite eliminar Q de estos términos:
S - P + PQR
La aplicación del teorema (15)(x + xy - x + y), nos permite obtener
5 - P + QR
En la figura4-10{a) se muestra la implantación AND/OR de este circuito. {paso 5}

SECCIÓN 4.4 / D ISEÑO DE CIR CU ITO S LÓ GICOS COM BIN ATO RIOS 1 1 3
Figura 4-10 (a) Implantar AND/OR para el ejemplo 4-9A; (b) implantar NAND del mismo circuito; (c) simplificación
alcanzada al eliminar INVERSORES dobles.

E jemplo 4-9 B

Implante el diseño del ejemplo 4-9 A usando sólo compuertas NAND.

S o lu c ió n
t
Reemplace cada compuerta O R y AND de la figura 4-10(a) con una compuerta N AND y
sustituya el IN V ERSO R por una compuerta N AND IN VERSO R (marcada como 1). Ade­
más, como la entrada superior de la compuerta O R es una sola variable (P ), entonces tiene
que colocarse una compuerta N AND IN VERSOR (marcada como 2) en esa entrada. En la
figura 4-10(b) se muestra el circuito resultante. Es claro que se pueden eliminar los
IN VERSORES 1 y 2 (ya que forman una doble inversión de la entrada P) para producir el
circuito final de la figura 4-10(c).

P reguntas de repaso

1. Escriba la expresión de suma de productos para un circuito con cuatro entradas y una
salida que será AL'I'A sólo cuando la entrada A es BAJA al mismo tiempo que exac­
tamente otras dos entradas son BAJAS.
2. Implante la expresión de la pregunta 1 utilizando todas las compuertas N AND. ¿Cuán­
tas se necesitan?

4-5 MÉTODO DEL MAPA DE KARNAUGH


El mapa de Karnaugh es un método gráfico que se utiliza para simplificar una ecuación lógica
para convenir una tabla de verdad a su circuito lógico correspondiente en un proceso simple
y ordenado. Aunque un mapa de Karnaugh (que de aqui en adelante se abreviará como mapa

114 CAPÍTULO 4 / C IR C U IT O S LÓ GICOS COM BINATORIOS


K ) se puede utilizar para resolver problemas con cualquier número de variables de entrada, su
utilidad práctica se limita a seis variables. El siguiente análisis se limitará a problemas de hasta
cuatro entradas, ya que los problemas con cinco y seis entradas son demasiado complicados y
se resuelven mejor con un programa de computadora.

Formato d el mapa d e Karnaugh El mapa K, al igual que una tabla de verdad, es un


medio para demostrar la relación entre las entradas lógicas y la salida que se busca. La figura
4-11 da tres ejemplos de mapas K para dos, tres y cuatro variables, junto con las tablas de
verdad correspondientes. Estos ejemplos ilustran varios puntos importantes:

1. La tabla de verdad da el valor de la salida X para cada combinación de valores de entrada.


El mapa K proporciona la misma información en un formato diferente. Cada caso en la
tabla de verdad corresponde a un cuadrado en el mapa. Por ejemplo, en la figura 4-11 (a),

* - 1: I
B B
I a— U i
o 0 1 r-Á B A 1 0

0
:
1
| 0
1 - ♦ AB
x - A B + AB |

(a) f-O
i A 0 1

C c
A B C — r
3
0 0 0 T - » ABC AB 1 i ,
0 0 1 1 -*Á B C
0 1 0 1 -+ ABC ÁB 1 0
0 1 1 0 X a ABC ♦ ABC \
1 0 0 0 ♦ ABC ♦ ABC J
AB 1 0
1 0 1 0
1 1 0 1 - » ABC
1 1 1 0 AB 0 0
(b)

A B C D X Ct - »*
0 0 0 0 0 CD CD CD CD
0 0 0 1 1 — ABCD
0 0 1 0 0 ÁB 0 0 0
0 0 1 1 0 ’
0 1 0 0 0 ÁB 0 0 0
0 1 0 1 1 - ABCD X > A8CD + ABCD 1
0 i 1 0 0 ♦ ABCD ♦ ABCD
0 1 1 1 0 AB 0 1 1 0
1 0 0 0 0
1 0 0 1 0 AB 0 0 0 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 1 - ABCD
1 1 1 0 0
1 1 1 1 1 -♦ ABCD

(c)

Figura 4-11 Mapas de Karnaugh y tablas de verdad para (a) dos, (b) tres y (c) cuatro
variables.

SECCIÓ N 4*5 / M ÉTO D O D EL MAPA DE KARNAUGH 115


la condición A - 0, B - 0 en la tabla de verdad corresponde al cuadrado A B en el mapa
K. Ya que la tabla de verdad muestra X - 1 para este caso, se coloca un 1 en el cuadrado
A B en el mapa K. En forma similar, la condición A - 1, B - 1 en la tabla de verdad
corresponde al cuadrado AB del mapa K, ya que X - 1 para este caso, se coloca un 1 en
el cuadrado AB. Los demás cuadrados de llenan con ceros. Esta misma idea se utiliza en
los mapas de tres y cuatro variables que se muestran en la figura.
2. Los cuadrados del mapa K se marcan de modo que los cuadrados horizontal mente adya­
centes sólo difieran en una variab]e^Por ejemplo, el cuadrado superior de la izquierda
del mapa de cuatro variables es A BCD , en tanto que el cuadrado que se encuentra a la
derecha es A BC D (sólo la variable D es diferente). De la misma manera, los cuadrados
verticalmente adyacentes difieren sólo en una variable. Por ejemplo, el^uadrado supe­
rior izquierdo es ABCD en tanto que el que se encuentra a la derecha es ABCD (sólo la
variable B es diferente).
N ote que cada cuadrado del renglón superior se considera adyacente al correspon­
diente cuadrado del renglón inferior. Por ejemplo, el cuadrado A BC D del renglón su­
perior es adyacente al cuadrado ABCD del renglón inferior porque sólo difieren en la
variable A . Haga de cuenta que la parte superior del mapa se dobla hasta tocar la pane
inferior. Asimismo, los cuadrados del extremo izquierdo de la columna son adyacentes
a los del extremo derecho de la columna.
3. A fin de que los cuadrados que son adyacentes tanto vertical como horizontalmente
difieran en una sola variable^el marcado de arriba hacia abajo debe hacerse en el orden
indicado, —A B, A B, AB, AB. Lo anterior también es válido para el marcado de izquier­
da a derecha.
4. Una vez que el mapa K se ha llenado con ceros y unos, la expresión de suma de produc­
tos para la salida X se puede obtener operando con O R aquello£que_contienen_un 1. En
el mapa con tres variables de la figunij'M l(b )j]os cuadrados A BC, ABC, A BC y ABC
contienen un 1, de modo que X - ABC + ABC + ABC + ABC.

Atrapamiento La expresión de salida X se puede simplificar adecuadamente combinan­


do los cuadros en el mapa K que contengan 1. El proceso para combinar estos unos se denomi­
na agrupamiento.

Atrapamiento de grupos de dos (pares) La figura 4-12(a) es el mapa K de una tabla


de verdad con tres variables. Este mapa contiene un par de unos que son verticalmente adya­
centes entre sí; el primero representa A BC y, el segundo ABC. Note que en estos dos térmi­
nos sólo la variable A aparece en forma normal y complementada (B y C permanecen sin
cambio). Estos dos términos se pueden agrupar (combinar) para dar un resultante que elimine
la variable A, ya que ésta aparece en forma normal y complementada. Esto se demuestra
fácilmente como sigue:

X - Á B C + ABC
- BC_{A + A)_ Los
- B C ( 1) - BC reng
colu
Este mismo principio es válido para cualquier par de unos vertical u horizontalmente par j
adyacentes. La figura 4-12(b) muestra un ejemplo de dos unos horizontalmente adyacentes. ténn
Estos se pueden agrupar y luego eliminar la variable C, ya que aparecen en forma no comple­ ABÍ
mentada y complementada para dar una resultante de X - A B .
O tro ejemplo se da en la figura 4-12(c). En un mapa K los cuadrados de los renglones
superior e inferior se consideran adyacentes^ Así, los dos unos en este mapa se pueden repetir
para dar una resultante de ABC + ABC + BC.

116 CAPÍTULO 4 / CIR C U IT O S LÓGICOS COM BINATORIOS


ipa C c
ido
iad ÁB 0 0 AB 0 0
en
en , ab 1 0 ÁB
(’
1
X = ABC + ABC X = ABC ♦ ABC
«BC » ÁB
Y* AB 1 0 AB 0 0
■di Tfcfc
i li AB 0 0 AB 0 0
los
(a) (b)
*-

V
•la
c c
>n-
5U- AB 0
U
ríe ÁB 0 0
tes X * ABC ♦ ABC = BC
AB 0 0
we
en AB 0
?r*
(c)
te­
la CD CD CD CD
C ABC
AB 0 0 1 l) /V ^

ÁB 0 0 0 0 X - ABCD ♦ ABCD

> <E
♦ ABCD + ABCD
AB 0 0 0 0 - ÁBC ♦ ABD

AB 0 0
3
(d) ABD

Figu ra 4 -1 2 Ejem plos de repetición de pares de unos adyacentes.

La figura 4-12(d) muestra un mapa K que tiene dos pares de unos que se pueden agrupar.
Los dos unos en el renglón superior son horizontalmente adyacentes. Los dos unos en el
renglón inferior son, asimismo, adyacentes puesto que en un mapa K los cuadrados de las
columnas de los extremos izquierdo y derecho se consideran adyacentes. Cuando se agrupa el
par superior de unos, la variable D se elimina (ya que aparece como D y D ) para dar el
térrnino ABC. El agrupamiento del par inferior elimina la variable C para dar el término
ABD. Estos dos términos se operan con O R a fin de obtener el resultado final para X.
Para resumir lo anterior:

El agrupamiento de un par de unos adyacentes en un mapa K elimina


la variable que aparece en forma complementada y no complementada.

SECCIÓN 4-5 / M ÉTO D O DEL MAPA DE KARNAUGH 1 1 7


A tra p a m ie n to de grupos de cuatro (cuádruples) Un mapa K puede contener un
grupo de cuatro unos que sean adyacentes entre sí. Este grupo se denomina cuádruple. La
figura 4-13 muestra varios ejemplos de cuádruples. En la parte (a) los cuatro unos son verti-
calmente adyacentes y en la parte (b) son horizontalmente adyacentes. El mapa K de la
figura 4-13(c) contiene cuatro unos en un cuadrado y se consideran adyacentes entre sí. Los
cuatro unos en la figura 4-13(d) también son adyacentes igual que los de la figura 14-13(e) ya
que, como mencionamos anteriormente, los renglones superior e inferior y las columnas de
los extremos izquierdo y derecho se consideran adyacentes entre sí.
Cuando se repite un cuádruple, el término resultante contiene sólo las variables que no
cambian de forma para todos los cuadrados del cuádruple. Por ejemplo, en la figura 4-13(a) los
cuatro cuadrados que contienen un uno son ABC, ABC, ABC y ABC. El análisis de estos
términos revela que solamente la variable C permanece sin alterarse {A y B aparecen en forma

Figura 4*13 Ejemplos de repetición de grupos de cuatro unos (cuádruples).

CD CD CD CD
C c
Á&. 0 0 0 0
ÁB 0 1

ÁB 0 0 0 0
ÁB 0 1

AB 1 1
AB 0 1 (’ ')
AB 0 AB 0 0 0 0
1

X =c X = AB
(a) <b>

CD CD CD CD CD CD CD CD

AB 0 0 0 0 AB 0 0 0 0

ÁB 0 1 1 0 ÁB 0 0 0 0

J f
AB 0 1 1 0 AB 0 0

AB 0 0 0 0 AB 0 0

X = BD X = AD
<c) (d)

CD CD CD CD

1 >) 0 0
« ¡
B 0 0 0 0
X = BD
B 0 0 0 0

0 0
f
(e)

1 1 8 CAPITULO ♦ / CIR C U IT O S LÓGICOS COM BIN ATO RIOS


complementada y no complementada). De este modo, la expresión resultante para X es sim­
plemente X - C. Esto se puede demostrar de la siguiente manera:

X - A B C + A BC + ABC + ABC
- A C (B + 5 ) + ¿ C ( £ + B)
= A C _+A C
- C(/í + A) - -C
Para poner otro ejemplo, consideremos la figura 4-13(d), donde los cuatro cuadrados que con­
tienen unos son ABC D ABC D , ABCD , y A BC D . El análisis de estos términos indica que
sólo las variables A y D permanecen sin cambios, así que la expresión simplificada para X es
X - AD
Esto se puede probar de la misma manera anteriormente utilizada.
El lector debe verificar cada uno de los otros casos de la figura 4-13 para comprobar que
sean las expresiones indicadas para X. Para resumir:
El agrupamiento cuádruple de unos elimina las dos variables que aparecen
en la forma complementada y no complementada.

Agrupamiento de grupos en ocho (octetos) Un grupo de ocho unos que son adya­
centes entre sí se denomina octeto. En la figura 4-14 se dan varios ejemplos de octetos. Cuando

Figura 4-14 Ejemplos de repetición de grupos de ocho unos (octetos).

CD CD CD CD CD CD CD CD
-----
AB 0 0 0 0 AB 1 1 0 0

ÁB 1 1 1 1 AB 1 t 0 0

AB 1 1 1 1 AB 1 1 0 0

AB 0 0 0 0 AB 1 0 0 0

n a |X-C|
(a) (b)

• CD CD CD CD • CD CD CD CD

AB V i 1 1 ÁB 0 0 f .

ÁB 0 0 0 0 ÁB 1 0 0 1

AB 0 0 0 0 AB 1 0 0 1
------
AB 1 AB 0 0
1
(¿

X ■ B|
(O (d>

SECCIÓN 4-5 / M ÉTO D O DEL MAPA DE KARNAUGH 1 1 9


porque sólo una de ellas permanece inalterada. Por ejemplo, el análisis de los ocho cuadrados * P
agrupados en la figura 14-14(a) muestra que sólo la variable B está en la misma forma para los ri
ocho cuadrados; las otras variables aparecen en forma complementada y no complementada.
Así, para este mapa, X - H. El lector puede verificar los resultados de los otros ejemplos en la
figura 4*14. *
Para resumir: P

El agrupamiento de un octeto de unos elimina las tres variables


que aparecen en forma complementada
y no complementada.

Proceso completo de sim plificación Hemos visto la forma en que se puede utilizar
el agrupamiento de pares, cuádruples y octetos en un mapa K para obtener una expresión
simplificada. Podemos resumir la regla para agrupamiento de cualquier tamaño: cuando una
variable aparece en form a complementada y no complementada dentro de un agrupamiento, esa
variable se elimina de la expresión. Las variables que son iguales en todos los cuadrados del agrupa-
miento deben aparecer en la expresión final.
Recuerde que un agrupamiento mayor de unos elimina más variables. Para ser exactos,
un agrupamiento de dos elimina una variable, uno de cuatro elimina dos y uno de ochos
elimina tres. Este principio se usará ahora para obtener una expresión lógica simplificada a
partir de un mapa K que contenga cualquier combinación de unos y ceros.
Primero se delineará el procedimiento y luego se aplicará a varios ejemplos. Las etapas
que en seguida se muestran se llevan a cabo al utilizar el método del mapa K para simplificar
una expresión booleana:

1. Construya el mapa K y coloque unos en aquellos cuadrados correspondientes a los unos


en la tabla de verdad. Coloque ceros en los otros cuadrados.
2. Examine el mapa para ver si hay unos adyacentes y repita aquellos unos que no sean
adyacentes a ningún otro uno. A éstos se les llama unos aislados.
3- A continuación, busque aquellos unos que sean adyacentes sólo a otro uno. Repita cual­
quier par que contenga dicho 1.
4. Agrupe cualquier octeto aunque algunos de los unos ya fueron repetidos.
5. Agrupe cualquier cuádruple que contenga uno o más unos que no se hayan repetido,
asegurándose de utilizar el número mínimo de agrupam lentos.
6. Agrupe cualquier par que sea necesario para incluir los unos que no se hayan repetido
aún, asegurándose de utilizar el número mínimo de agrupam tentos.
7 . Forme la suma O R de todos los términos generados por cada agrupamiento.

Estos pasos se seguirán al pie de la letra y se mencionarán en los siguientes ejemplos. En


cada caso, la expresión lógica resultante estará en su forma simple de suma de productos.

E jem plo 4-10 ___________________________________________________

La figura 4-15(a) muestra el mapa K para un problema con cuatro variables. Se supondrá que
el mapa se obtuvo de la tabla de verdad del problema (paso 1). Los cuadrados están numerados
por conveniencia, para identificar cada agrupamiento.

120 CA PÍTU LO 4 / CIR C U IT O S LÓ G ICO S COM BIN ATO RIOS


Paso 2. El aladrado 4 es el único que contiene un 1 que no es adyacente a ningún otro 1. Se
repite y se menciona como agrupamiento 4.
Paso 3. El cuadrado 15 es adyacente sólo al cuadrado 11. Este par se repite y se menciona cómo
agrupamiento 11, 15.

Paso 4. No hay octetos.


Paso 5. Los cuadrados 6, 7, 10 y 11 forman un cuádruple. Este cuádruple se repite (ciclo 6, 7,
10,11). Note que el cuadrado 11 se vuelve a utilizar aunque era parte del agrupamiento 11, 15.

Paso 6. Todos los unos ya se han repetido.


Paso 7. Cada agrupamiento genera un término en la expresión para X. El agrupamiento 4 es
simplemente A BC D . El agrupamiento 11, 15 es ACD (se elimina la variable B). El agrupa­
miento 6, 7, 10, 11 es BD (A y C se eliminan).

Figura 4 -1 5 Ejem plos 4-10 a 4-12.

X - ABCD ACD BD

k x jp 4 *oop loop 6.
11. 15 7. 10. 11

(a)

ÁB 4- BC ♦ ACD
<— «— * *— »— ' *— •— '
loop 5. loop 5. loop
6 .7 .8 6. 9. 10 3.7

(b)

CD

0
aU
CD CD

0
CD

0au.
AB
I ) 4

ÁB 0
s 6 a X « ABC ♦ ACD ♦ ABC ♦ ACD

AB 0 9 .1 0 2 .6 7 .8 1 1 .1 5
10 12

AB 0 0 0
u 14 16
(C )

SECCIÓN 4-5 / M ÉTO D O D EL MAPA DE KARNAUGH


E je m plo 4 - 1 1

Considere el mapa K de la figura 4-15(b). Una vez más podemos suponer que el paso 1 ya ha
sido ejecutado.
Paso 2. No hay unos aislados.
Paso 3. El 1 en el cuadro 3 es adyacente solamente al 1 del cuadrado 7. La repetición de
este par (ciclo 3, 7) produce el término A CD.
Paso 4. No hay octetos.
Paso 5. Hay dos cuádruples. Los cuadradosj), 6, 7 y 8 forman un cuádruple. La repeti­
ción de este cuádruple produce el término A B. El segundo cuádruple está formado por
los cuadrados 5, 6 ,9 y 10. Este cuádruple se repite debido a que contiene dos cuadrados
que no han sido repetidos con anterioridad. La repetición de este cuádruple'produce
BC .
Paso 6. Todos los unos ya se han repetido.
Paso 7. Los términos generados por los tres agrupamientos se operan con O R para
obtener la expresión para X.

Ejem plo 4 - 1 2 __________________________________________________________

Considere el mapa K de la figura 4-15(c).


Paso 2. No hay unos aislados.
Paso 3. E ljl en el cuadrado 2 es adyacente sólo al 1 del cuadrado 6. Este par se repite para
producir A CD. En forma similar, el cuadrado 9 es adyacente sólo al cuadrado 10. La
repetición de este par produce A BC. De igual manera, el agolpamiento 7, 8 y el 11, 15
producen los términos ABC y ACD , respectivamente.
Paso 4. N o hay octetos.
Paso 5. Hay un cuádruple formado por los cuadrados 6 ,7 , 10 y 11. Sin embargo, este
cuádruple no se repite, ya que todos los unos del cuádruple se han incluido en otros
agrupamientos.
Paso 6. Todos los unos ya se han repetido.
Paso 7. La expresión para X se muestra en la figura.

E jem plo 4 - 1 3 __________________________________________________________

Considere el mapa K. de la figura 4-16(a).


Paso 2. N o hay unos aislados.
Paso 3. No hay unos que sean adyacentes a sólo otro 1.
Paso 4. N o hay octetos.
Paso 5. No hay cuádruples.
Paso 6 y 7. Hay muchos pares posibles. El agrupamiento debe usar el número mínimo
de ciclos para contar todos los unos. Para este mapa hay dos posibles agrupamientos que
requieren sólo de cuatro pares agrupados. La figura 4-16(a) muestrauna solución y su
expresión resultante. La figura 4-16(b) muestra la otra. N ote queambas expresionesson
de la misma complejidad, así que ninguna es mejor que la otra.

122 CAPÍTULO 4 / CIR C U IT O S LÓ G ICO S COM BIN ATORIOS


CD CD CD cb CD CD CD CD

AB 0 T 0 0 ÁB 0
Q 0 0

ÁB 0 i
(’ 0 ÁB 0
( ’ 0 1|


AB 0 0 0 i AB 0 0 0 l j

i
AB
í1 ’ )
0 AB
í^\ 0

X - ACO ♦ ABC ♦ ABC ♦ ACO X - ABD ♦ BCD BCD ♦ ABD

(a) Ib)

Figura 4-16 £1 mismo mapa K con dos soluciones igualmente correctas.

Ejemplo 4 -1 4

Utilice el mapa K para simplificar la expresión y - A B C + B C + AB.

S o lu c ió n
En este problema no tenemos la tabla de verdad con que debe llenarse el mapa K. En su lugar,
debemos llenar el mapa K tomando cada término del producto en la expresión y colocando
unos en los cuadrados correspondientes. _____
El primer término, A B C , nos indica ingresar un 1 en el cuadrado A B C del mapa
(véase la figura 4-17). El segundo término, BC, nos indica ingresar un l_en cada cuadrado que
contenga un término B C en surótulo. Estos serían los cuadrados AB C y A B C de lafigura 4-17.
De igual manera, el término A B nos indica colocar un 1 en los cuadrados A BC y A BC Todos
los demás cuadrados se llenarán con ceros. _ _
Ahora el mapa K puede agruparse para su simplificación. El resultado es y A + BC ,
como se muestra en la figura.

M
C
*c !
AB

ÁB 1• vJ
y = A ♦ BC
AB 0 0
AB 0
ñ Figu ra 4 -1 7 Ejem plo 4-14.

Condiciones “ no im porta'* A lgunos circu ito s lógicos pueden diseñarse de


manera que haya ciertas condiciones de entrada para las que no se especifican niveles de salida,
generalmente porque estas condiciones de entrada nunca ocurrirán. En otras palabras, habrá

SECCIÓN 4-5 / M ÉTO D O DEL MAPA DE KARNAUGH 123


A B C z
AB 0 0 AB 0 0
0 0 0 0
0 0 1 0
0 1 0 0 ÁB 0 X 0 0
0 1 1 *No
x)
1 0 0 xJ im p o rta '
AB 1 • 1
= >
^

AB 'i r - -------►] 2 = A
1 0 1 1
1 1 0 1
AB 1 AB 1 i
1 1 1 1 X

(a) (b) (c)


Figura 4-18 Las condiciones "no importa' deben cambiarse por 0 o 1 para producir la
repetición del mapa K que dé la expresión más simple.

combinaciones de niveles de entrada donde “no importa" si la salida es A LTA o BAJA. Esto se
ilustra en la tabla de verdad de la figura 4-18(a).
Aquí la salida z no se especifica como 0 o 1 para las condiciones A, B ,C - 1, 0 ,0 y A, B,
C - 0, 1, 1. En su lugar, se muestra una x para estas condiciones. La x representa la condición
“no importa". Una condición “no importa’ puede ocurrir por varias razones, siendo la más
común que en algunas situaciones ciertas combinaciones de entrada nunca pueden presentarse
y, por tanto, no es necesario especificar la salida en estas condiciones.
Un diseñador de circuitos tiene la libertad de hacer la salida para cualquier condición
“no importa" igual a 0 o 1, a fin de producir la expresión de salida más simple. Por ejemplo, el
mapa K paraesta tabla de verdad se muestra en la figura 4-18(b), con una x colocada en los
cuadrados A BC y A BC. Sería adecuado que aquí el diseñador cambie la x del cuadrado ABC
por un 1 y la del cuadrado A BC por un 0, ya que esto produciría un cuádruple que se puede
repetir para producir z - A, como se muestra en la figura 4-18(c).
Siempre que ocurran condiciones de tipo “no importa", debemos decidir cuáles cambiar
por 0 y cuáles por 1 para producir el mejor agrupamiento del mapa K (es decir, la expresión
más simple). Esta decisión no siempre es fácil de tomar. Algunos problemas al final del capítu­
lo permiten practicar la manera de enfrentar casos de “no importa".

Resum en El proceso del mapa K tiene varias ventajas sobre el método algebraico. El
mapeo K es un proceso más ordenado con etapas bien definidas en comparación con el proce­
so de ensayo y error que se utiliza en la simplificación algebraica. El mapeo K por lo general
requiere de menos etapas, especialmente para expresiones que contienen muchos términos, y
siempre produce una expresión mínima.
N o obstante, algunos instructores prefieren el método algebraico porque requiere un
conocimiento completo del álgebra booleana y no es simplemente un procedimiento mecáni­
co. Cada método tiene sus ventajas y a pesar de que la mayoría de los diseñadores lógicos están
adaptados a los dos, sólo es necesario dominar un método para obtener resultados aceptables.
Existen otras técnicas más complejas que utilizan los diseñadores para minimizar el ta­
maño de los circuitos lógicos. Estas técnicas son adecuadas en especial para circuitos con un
gran número de entradas donde no es factible el empleo de métodos algebraicos y de mapa K.
La mayor pane de estas técnicas se pueden traducir a un programa de computadora que efec­
túe la minimización a panir de los datos de entrada que alimentan a las tablas de verdad o con
expresiones sin simplificar.

124 CAPÍTULO 4 / CIR C U IT O S LÓ GICOS COM BIN ATO RIOS


P reguntas de r epa so

1. Utilice el mapeo K para simplificar la expresión del ejemplo 4-7.


2. Use el mapeo K para simplificar la expresión del ejemplo 4-8. Esto debe enfatizar la
ventaja del mapeo K para expresiones que contienen muchos términos.
3. ¿Cuál es el significado de la condición *nojm porta"?

4 -6 CIRCUITOS OR Y ÑOR EXCLUSIVOS


Dos circuitos lógicos especiales que se presentan con frecuencia en los sistemas digitales son
los circuitos OK-rxclusivo y Ñ O R -exclusivo.

OR-exelusivo Considere el circuito lógico de la figura 4-19(a). La expresión de salida de


este circuito es
x - AB+AB
La tabla de verdad respectiva muestra que x - 1 en dos casos: A - 0, B - 1 (el término A B)
y A - 1, B - 0 (el término A B ). En otras palabras, este circuito produce una salida ALTA
siempre que las dos entradas están en niveles opuestos. Este es el circuito OR-exclusivo,
que de aquí en adelante se abreviará EX-O R .
Esta combinación específica de compuertas lógicas ocurre con mucha frecuencia y es de
mucha utilidad en ciertas aplicaciones. De hecho, al circuito EX-O R se le ha dado un símbolo

Figura 4-19 (a)Circuito OR-exclusivo y tabla de verdad; (b) símbolo tradicional de com­
puerta EX-OR; (c) símbolo IEEE/ANSI de compuerta EX-OR.

A B X
0 0 0
0 1 1
1 0 1
1 1 0

r>
A© B
ÁB ♦ AB
x - A© B

EX-OR

(b)

SECCIÓN ♦-*/ CIR CU ITO S O R Y Ñ O R EXCLUSIVOS 125


propio que se muestra en la figura 4-19(b). Se supone que este símbolo comprende toda la lógica
contenida en el circuito EX-O R y, por tanto, tiene la misma expresión lógica y la misma tabla
de verdad. Este circuito EX-O R se conoce comúnmente como compuerta EX-O R y se le pue­
de considerar como otro tipo de compuerta lógica. En la figura 4-19(c) se muestra el nuevo
símbolo IEEE/ANSI para una compuerta EX -O R . La notación de dependencia ( - 1) conteni­
da en el bloque indica que la salida estará activa en A L TO sólo cuando una de las entradas esté
en A LTO .
Una compuerta EX -O R sólo tiene dos entradas; no hay compuertas EX-O R de tres o
cuatro entradas. Las dos entradas se combinan de manera que x - A B + AB. Una manera
abreviada que se utiliza algunas veces para indicar la salida EX -O R es
x = A © B
donde el símbolo © representa la operación de la compuerta EX-O R .
Las características de una compuerta EX-O R se resumen así:

1. Sólo tiene dos entradas y su salida es

x=AB+AB = A®B
2. Su salida es ALTA sólo cuando las dos entradas están en niveles diferentes.

Se dispone de varios circuitos integrados (CI) que contienen compuertas EX -O R . Los siguien­
tes son circuitos EX -O R cuádruples que contienen cuatro compuertas E X -O R .
■ 7486 Quad EX -O R (familia TTL)
■ 74C86 Quad EX -O R (familia CMOS)
■ 74H C86 Quad EX -O R (CMOS de alta velocidad)

N O R-exclusivo El circuito NOR-exclusivo (abreviado EX-N OR) opera completamente


al contrario que el EX-O R . La figura 4-20(a) muestra un circuito EX -N O R y su respectiva
tabla de verdad. La expresión de salida es
x - AB+ÁB
lo que indica, junto con la tabla de verdad, que x será 1 en dos casos: A - B - 1 (el término
AB) y A - B - 0 (el término AB). En otras palabras, este circuito produce una salida ALTA
siempre que las dos entradas están al mismo nivel.
Debe estar claro que la salida del circuito EX -O R es la inversa exacta de la salida del
circuito EX -N O R. El símbolo tradicional para una compuerta EX -N O R se obtiene agregan­
do un pequeño círculo en la salida del símbolo EX-O R [figura 4-20(b)]. El símbolo IEEE/
ANSI añade un pequeño triángulo a la salida del símbolo EX-O R . Ambos símbolos indican
que la salida irá a su estado activo en BA JO sólo cuando una entrada sea ALTA.
La compuerta EX -N O R también tiene sólo dos entradas y las combina de manera que su
salida sea:
x - AB+AB
Una forma corta de indicar la expresión de salida para EX-N O R es

x - A © B
que es simplemente la inversa de la operación EX-O R . La compuerta EX -N O R se resume así:

1. Sólo tiene dos entradas y su salida es

x - AB + Á B - A © B
2. Su salida es ALTA sólo cuando las dos entradas están al mismo nivel.

126 CA PÍTU LO 4 / C IR C U IT O S LÓ GICOS COM BIN ATORIOS


A B x
0 0 i
0 1 o
1 0 0
1 1
1

(a)

* A B ♦ A B
A # — X a A0 B
- 1

B • —

EX-NOR

(b) (c)

Figura 4-20 (a) C ircu ito N O R -exd u siv o ; (b) sím bolo tradicional de la com puerta E X -
N O R ; símbolo IEEE/A N SL

Existen en el mercado varios circuitos que contienen compuertas EX -N O R . Los si­


guientes son algunos C I quad E X -N O R con cuatro compuertas EX-N O R.

■ 74LS266 Quad EX -N O R (familia TTL)


■ 74C266 Quad E X -N O R (CMOS)
■ 74H C266 Quad E X -N O R (CMOS de alta velocidad)
Sin embargo, cada uno de estos circuitos tiene circuitería de salida especial que limita su
uso a tipos especiales de aplicaciones. A menudo, un diseñador lógico obtendrá la función EX-
NOR simplemente conectando la salida de un EX -O R a un IN VERSOR.

E j e m p l o 4 - 1 5 __________________________________________________________

Determine la forma de onda de salida para las formas de onda de entrada que se dan en la figura
4-21.

S o lu ció n • -
La forma de onda de salida se obtiene utilizando el hecho de que la salida EX-O R pasará a
ALTA sólo cuando sus entradas están en diferentes niveles. La forma de onda de la salida
resoltante revela varios puntos de interés:

1. La forma de onda x se ajusta a la entrada A durante los intervalos en que B - 0. Esto


ocurre durante los intervalos f0a í ,y í 2af,.
2. La forma de onda x es la inversa de la onda de entrada A durante aquellos intervalos de
tiempo en que 5 - 1 . Esto ocurre en el intervalo í, a ty

SECCIÓN 4-6 / CIR C U IT O S O R Y Ñ O R EXCLUSIVOS 1 2 7


3- Estas observaciones muestran que se puede utilizar una compuerta EX-O R como IN­
VERSOR controlado, es decir, una de sus entradas se puede emplear para controlar si la
señal en la otra entrada será o no invenida. Esta propiedad resultará útil en cieñas apli­
caciones.

E jem plo 4-16

x,xQrepresenta un número binario de 2 bits que puede tener cualquier valor (00, 01, 10 u 11);
por ejemplo, cuando x, - 1 y xQ- 0, el número binario es 10, etcétera. De manera similar, y j 9
representa otro número binario de 2 bits. Diseñe un circuito lógico utilizando las entradas x,,
xe* >i Y y a Y cuYa salida sea ALTA sólo cuando los dos números binarios x,x0 y y,y0 sean
iguales.

Tabla 4-4

*1 *c y. % z (Salida)

0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0

0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0

1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0

1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

1 2 8 CAPÍTULO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


Solu ción
El primer paso consiste en construir una tabla de verdad para las 16 condiciones de entrada
(tabla 4-4). La salida z tiene que ser ALTA cuando los valores x,x0 se ajusten a los valores y y v
es decir siempre que x, - y, y x0 - y„. La tabla muestra que hay cuatro de estos casos. Ahora
podríamos continuar con el procedimiento normal, que consistiría en obtener una expresión
en suma de productos para z, intentar simplificarla y luego implantar el resultado. Sin embar­
go, la naturaleza de este problema lo hace ideal para implantarse con las compuertas EX-
NOR, y un poco de razonamiento producirá una solución simple con un esfuerzo mínimo.
Consulte la figura 4-22; en este diagrama lógico x; y y, se alimentan a una compuerta EX-N O R
y xe y ynse alimentan a otra compuerta EX-N O R. La salida de cada EX-N O R será A LT A sólo
cuando sus entradas sean iguales. De este modo, para x0 - y? y x1 - y, ambas salidas EX-N O R
serán ALTAS. Esta es la condición que se busca, porque significa que los dos números de 2
bits son iguales. La salida de la compuerta AN D será ALTA sólo para este caso, con lo que se
produce la salida deseada.

Figura 4-22 Circuito para detectar la igualdad de dos números binarios


de 2 bits.

Ejem plo 4 - 1 7 __________________________________________________________

Cuando se simplifica la expresión correspondiente para la salida de un circuito lógico


combinatorio, pueden encontrarse operaciones EX-O R o EX-N O R al factorizar. Esto a me­
nudo conducirá al empleo de compuertas EX-O R en la implantación final del circuito. Para
ilustrar lo anterior, simplifique el circuito de la figura 4-23(a).

Solu ción
La expresión sin simplificar para la salida del circuito es

z - ABCD + ABCD + AD
De los primeros dos términos, podemos factorizar AD:

z - A D ( BC + B C ) + AD
A primera vista puede pensarse que la expresión entre paréntesis puede reemplazarse por 1.
Pero esto sería cierto sólo si esta expresión es BC + B C . Debe reconocerse la expresión entre
paréntesis como la combinación EX -N O R de B y C. Se puede emplear este hecho para
reimplementar el circuito, como se muestra en la figura 4-23(b). Este circuito es mucho más
sencillo que el original, ya que utiliza compuertas con menos entradas y dos INVERSORES
han sido eliminados.

SECCIÓN 4-6 / C IR CU ITO S O R Y Ñ O R EXCLUSIVOS 129


<b)

Figura 4-23 E jem plo 4-17 que ilustra cóm o puede emplearse una com puerta E X -N O R para sim plificar
la im plantación del circu ito.

P reguntas de r epa so

1. Utilice el álgebra booleana para demostrar que la expresión de salida EX -N O R es la


inversa exacta de la expresión de salida EX-OR.
2. ¿Cuál es la salida de una compuerta E X -N O R cuando una señal lógica y su inversa
exacta se conectan a sus entradas?
3. Un diseñador lógico necesita un IN V ERSO R y sólo dispone de una compuerta EX-
O R de un circuito integrado 7486. ¿Necesita otro circuito integrado?

4-7 GENERADOR Y VERIFICADOR DE PARIDAD


En el capítulo 2 vimos que un trasmisor puede colocar un bit de paridad en un conjunto de
bits de ciatos antes de trasmitirlos al receptor. También vimos la forma en que esto permite al
receptor detectar en un bit cualquier error que haya ocurrido durante la trasmisión. La figura
4-24 muestra el ejemplo de un tipo de circuitería lógica que se emplea para la generación y

CA PÍTU LO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


Figura 4-24 Compuertas EX-OR empleadas para implantar un generador y verificador de pandad
para un sistema de paridad par.

verificación de paridad. Este ejemplo en particular utiliza un grupo de cuatro bits como dato
a ser trasmitido y usa una paridad par. Se puede adaptar para que emplee una paridad impar y
cualquier número de bits.
En la figura 4-24(a), el conjunto de datos a ser trasmitidos pasa por el circuito generador
de paridad, que produce un bit de paridad par P, como salida. Este bit de paridad se trasmite al
receptor junto con los bits originales que forman el dato, lo que hace un total de cinco bits. En
la figura 4-24-(b), estos cinco bits (datos + paridad) entran al circuito verificador de paridad
del receptor, que produce una salida de error £ , que indica si ha ocurrido o no un error en uno
de los bits.
No debe sorprender demasiado que ambos circuitos utilicen compuertas E X -O R , cuan­
do consideramos que una sola compuerta EX -O R opera de manera que produce una salida 1 si
un número impar de sus entradas es 1, y una salida 0 si un número par de las entradas es 1.

Ejemplo 4 -1 8

Determine la salida del generador de paridad para cada uno de los siguientes grupos de datos
de entrada, D f i P xD¿ ( a> 0111; <*) 1001; (c) 0000; (d) 0100. Consulte la figura 4-24(a).

S o lu ció n
Para cada caso, aplique a las entradas del generador de paridad los correspondientes niveles de
los datos y siga la pista de cada uno de ellos por todas las compuertas hasta la salida P. Los

SECCIÓN 4-7 / GEN ERA D O R Y VERIFICAD OR DE PARIDAD 131


resultados son: (a) 1; (b) 0; (c) 0; (d) 1. Note que P es 1 sólo cuando los datos originales
contienen un número impar de unos. Así, el número total de unos que se envía al receptor
(datos + paridad) es par.

E jem plo 4 - 1 9

Determine la salida del verificador de paridad para cada uno de los siguientes datos enviados
del trasmisor:

P D2 D0
(a) 0 1 0 1 0
(b) 1 1 1 1 0
(c) 1 1 1 1 1
(d) 1 0 0 0 0
Solución
Para cada caso, aplique los correspondientes niveles de los datos en las entradas de verificador
de paridad y siga su pista por el circuito, hasta la salida £ Los resultados son (a) 0; (b) 0; (c) 1;
(d) 1. Note que en £ se produce un 1 cuando se encuentra en la entrada del verificador un
número impar de 1. Esto indica que ha ocurrido un error, porque se está empleando una
paridad par.

E jemplo 4-20

¿Acaso el circuito verificador de paridad tiene alguna forma de “saber* en qué bit de entrada se
encuentra el error?

Solución
No. El verificador de paridad no sabe cuál debe ser el estado de cada bit de entrada: sólo sabe
que debe estar presente un número par de unos. Sin importar cuál es el bit incorrecto, un
error en un bit cambia el número total de unos de par a impar (ya sea añadiendo un 1 o
quitando un 1) y causa que £ vaya hacia A LTO .

4 -8 CIRCUITOS INHIBIDOS
Cada una de las compuertas lógicas básicas se puede utilizar para controlar el paso de una señal
lógica de entrada hacia la salida. Esto se representa en la figura 4-25, donde una señal lógica, A,
se aplica a una entrada de cada compuerta lógica básica. La otra entrada de cada compuerta es
la entrada de control, B. El nivel lógico en este control determinará si se permite que la señal
de entrada llegue a la salida o si se inhibe esta operación. Esta acción de control es la razón
por la cual a estos circuitos se les llama “compuertas".
Examine la figura 4-25 y observe que cuando se activan las compuertas que no son de
inversión (AND, O R ), la salida seguirá exactamente la señal A. A la inversa, cuando se activan
las compuertas de inversión (N A N D ,Ñ O R), la salida será la inversa exacta de la señal A.

CA PÍTU LO « / C IR C U ITO S LÓ GICOS COM BIN ATORIOS


~yiuA
ACTIVAR INHIBIR

J U l JU l A
JU l
B- O

JU l JU l
8 - 1
IT L Í

JU l JU l
JU l
B - O B* 1

iru
JU l JU l A

B = 1

Figura 4-25 Cuatro compuertas básicas pueden activar o inhibir el paso de una señal de entrada. A, bajo
control del nivel lógico en la entrada de control B.

Note también que las compuertas AND y Ñ O R producen una salida BAJA constante
cuando están en la condición inhibida. A la inversa, las compuertas N A N D y O R producen
una salida A LTA constante en la condición inhibida.
Habrá muchas situaciones en el diseño de circuitos digitales donde el paso de una señal
lógica será activada o inhibida, según las condiciones presentes en una o más entradas de
control. En los siguientes ejemplos se presentan varias de estas condiciones.

Ejemplo 4-21

Diseñe un circuito lógico que permita a una señal pasar hacia la salida sólo cuando las entradas
de control B y C son ALTAS; en caso contrario, la salida continuará siendo BAJA.

Solución
Debe usarse una compuerta AND porque la señal debe pasarse sin inversión y la condición de
salida inhibida es BAJA. Como la condición de activación tiene que ocurrir sólo cuando B -
C - 1, se usa una compuerta A N D de tres entradas como se muestra en la figura 4-26(a).

\ SECCIÓN 4-1 / C IR CU ITO S INHIBIDOS 133


_n_n
JU l

(a)
Figura 4-26 Ejemplos 4-21 y 4-22.

E jemplo 4-22

Diseñe un circuito lógico que permita a una señal pasar hacia la salida solamente cuando una,
mas no ambas entradas de control son ALTAS; en caso contrario, la salida continuará siendo
ALTA.

Solución
El resultado se muestra en la figura 4-26(b). Se usa una compuerta O R porque deseamos que la
condición de salida inhibida sea ALTA y no deseamos invertir la señal. Las entradas de con­
trol B y C se combinan en una compuerta EX-N O R. Cuando B y C son diferentes, la com­
puerta EX -N O R envía una señal BAJA para activar la compuerta O R . Cuando B y C son
iguales, la compuerta EX -N O R envía una señal ALTA para inhibir la compuerta O R.

E jemplo 4 - 2 3 __________________________________________________________

Diseñe un circuito lógico con señal de entrada A, entrada de control B y salidas X y Kpara que
operen como sigue:
1. Cuando B - 1, la salida X seguirá a la entrada A, y la salida Y será 0.
2. Cuando 5 - 0, la salida X será 0, y la salida Y seguirá a la entrada A.

Solución
Las dos salidas serán 0 cuando sean inhibidas y seguirán la señal de entrada cuando se activen.
Así, debe utilizarse una compuerta AN D para cada salida. Ya que X se activará cuando B - 1,
su compuerta AN D debe ser controlada por B, como se muestra en la figura 4-27. Como Y se
activará cuando B - 0, su compuerta AN D es controlada por B.
Este circuito se denomina circuito de conducción por pulsación porque dirige el pulso de
entrada a una salida o a la otra, dependiendo de B.

IF B * 1
IF B = 0

IF B - 1
m

IF
o

134 CAPÍTULO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


P reguntas de r epa so

1. Diseñe un circuito lógico con tres entradas A, B ,C y una salida que pase a BA JO sólo
cuando A sea ALTA, en tanto que B y C son diferentes.
2. ¿Qué compuertas lógicas producen una salida igual a 1 en el estado de inhibición?
3. ¿Qué compuertas lógicas pasan la señal de entrada invertida cuando se activan?

4 -9 CARACTERÍSTICAS BÁSICAS DE LOS CI DIGITALES


Los CI digitales son una colección de resistencias, diodos y transistores fabricados sobre una
sola pieza de material semiconductor (generalmente silicio) denominada sustrato, que común­
mente recibe el nombre de circuito integrado (CI). El CI se encuentra dentro de un encapsulado
plástico o de cerámica con terminales que permiten conectarlo con otros dispositivos. El tipo
más común de encapsulado es el de doble línea (D IP; dual in-linepackage), que se muestra en
la figura 4-28. Recibe este nombre porque está formado por dos hileras paralelas de terminales.
Las terminales están numeradas en sentido opuesto a las manecillas del reloj cuando se ven por
arriba, en relación con una muesca o punto que se encuentra en uno de los extremos del en­
capsulado y que sirve como identificación. El DIP que aparece en la figura 4-28 es un encapsulado
de 14 terminales; también se emplean encapsulados con 16, 20, 24, 28, 40 y 64 terminales.

14 13 12 11 10 9 8

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la term inal 1
I 1I 1I 1I I1 1I I1
1
1 2 3 4 5 6 7

(a) <b)

Figura 4 -2 8 Encapsulado de doble línea; (b) vista superior donde se mues­


tran los núm eros asignados a las terminales.

A menudo, los CI digitales se clasifican de acuerdo con la complejidad de su circuitería,


que se estima por el número de compuertas lógicas equivalentes en el sustrato. En la actuali­
dad existen cinco niveles estándar de complejidad, que se definen en la tabla 4-5.

Tabla 4-5

Complejidad Número de compuertas

Integración en pequeña escala (SSI) Menos de 12


Integración en mediana escala (MSI) 12 a 99
Integración de gran escala (LSI) 100 a 9999
Integración de muy alta escala (VLSI) 10 000 a 99 999
Integración de ultra alta escala (ULSI) Más de 100 000

SECCIÓN 4-9 / CARACTERÍSTICAS BÁSICAS D E LOS CI DIGITALES 1 3 5


Todos los C I específicos a los que se hizo referencia en el capítulo 3 y en este capítulo
son SSI (small-scale integration) que tienen un número pequeño de compuertas. En los siste­
mas digitales modernos, los dispositivos con integración de mediana (MSI; medium-scale
integration) y gran escala (LSI; large-scale integration) llevan a cabo la mayor parte de las fun­
ciones que alguna vez requirieron de varias tarjetas de circuito impreso llenas de dispositivos
SSI. Sin embargo, los circuitos SSI se siguen empleando como “interfaces" entre circuitos más
complejos. Por lo general, se emplean pequeñas combinaciones de compuertas discretas para
conectar CI más complejos entre sí o con otros dispositivos externos. Por consiguiente, es
necesario saber cómo analizar, diseñar, probar y detectar fallas en circuitos combinacionales
sencillos.

CI digitales bipolares y unipolares Los CI digitales pueden clasificarse de acuerdo


con el tipo principal de componentes electrónicos utilizados en su circuitería. Los CI bipolares
son aquellos que están fabricados con transistores bipolares de unión (N PN y PNP) como su
principal componente de circuito. Los CI unipolares son los que emplean transistores unipolares
de efecto de campo (M O SFET de canal P o N ) como elemento principal.
La familia más utilizada de los CI digitales bipolares es la T T L (transistor-transistor logic,
lógica transistor transistor). La figura 4-29(a) muestra un circuito IN V ERSO R T T L estándar.
Note que contiene varios transistores bipolares. La familia T T L destaca principalmente en
circuitos de pequeña y mediana integración (SSI y MSI) y ha sido líder durante mucho tiempo
en estas categorías. Sin embargo, esta posición de liderazgo en SSI y MSI está siendo amenazada
por la familia lógica CMOS (complementary metal-oxide-sem ¡conductor, semiconductor metal-
óxido complementario), que pertenece a la categoría de CI digitales unipolares. La figura 4-29(b)
muestra un circuito IN V ERSO R CMOS estándar que emplea M O SFETS del tipo de enrique­
cimiento como principal elemento de circuito. Más adelante en el texto se emprenderá un
estudio detallado de los circuitos T T L y CMOS.

Figura 4-29 (a) circuito INVERSOR T IL ; (b) circuito INVERSOR CMOS. El número de terminales se encuentra entre
paréntesis.
+ V D0

136 CA PÍTU LO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


Tabla 4 - 4> Diferentes series de la familia lógica TTL

Series T T P re fijo E jem p lo de C I

TTL estándar 74 7404 (IN V E R S O R hex)


TTL Schottky 74S 74S04 (IN V E R S O R hex)
TTL S ch o n k y d e baja potencia *74LS 74L S04 (IN V E R S O R hex)
TTL Sch o ttk y avanzada 74A S 74A S04 (IN V E R S O R hex)
TTL S ch o n k y avanzada de baja potencia 74A LS 74A L S04 (IN V E R S O R hex)

Familia TTL En la actualidad, la familia lógica T T L está constituida por varias subfamilias
o series. La tabla 4-6 contiene una lista con el nombre de cada una de las series T T L junto con
el prefijo utilizado para identificar a qué serie pertenecen los diferentes CI. Por ejemplo, los
CI que pertenecen a la serie T T L estándar tienen un número de identificación que comienza
con 74. Los 7402, 7438 y 74123 son todos los CI en esta serie. Al igual que los C I que forman
pane de la serie T T L Schottky de baja potencia tienen un número de identificación que co­
mienza con 74LS. Los C I 74LS02, 74LS38 y 74LS123 son ejemplos de dispositivos que perte­
necen a la serie 74LS.
Las diferencias entre las varias series T T L se encuentran en sus características eléctricas,
como la disipación de potencia, los tiempos de retraso y la velocidad de conmutación. Los
circuitos no difieren en la distribución de terminales o en las operaciones lógicas efectuadas
por su circuitería interna. Por ejemplo los CI 7402, 74S02, 74LS02, 74ALS02 y 74A S 02 con­
tienen cuatro compuertas Ñ O R de dos entradas. En el capítulo 8 haremos una comparación
de las características eléctricas de las diferentes series que conforman la familia T T L .

Familia (’JVIOS Existen varias series CMOS en el mercado, que se enlistan en la tabla 4-7.
Las series CMOS 4000 y 14000 son las más antiguas. Estas series contienen muchas de las mis­
mas funciones que la familia T T L , pero no fueron diseñadas para ser compatibles con las
terminales de las series T T L . Por ejemplo, el C I quad Ñ O R 4001 contiene cuatro compuertas
Ñ O R de dos entradas, igual que la pastilla 7402 de la familia T T L , pero las entradas y salidas
de las compuertas en el circuito CM OS no tienen el mismo número de terminal que las del
circuito TT L .
Las nuevas series CM O S son las 74C, 74H C, 74H CT, 74AC y 74ACT. Las tres prime­
ras son compatibles, a nivel de terminales, con los correspondientes dispositivos T T L nume­
rados. Por ejemplo, los CI 74C02, 74HC02 y 74H CT02 tienen la misma distribución que los
CI 7402, 74LS02 y así sucesivamente. Las series 74HC y 74H CT operan a una velocidad
mayor que los dispositivos 74C. La serie 74H CT está diseñada para ser compatible, a nivel de
características eléctricas, con los dispositivos T T L ; es decir, el ciruito integrado 74H C T puede
conectarse directamente con dispositivos T T L sin necesidad de ninguna circuitería de interfaz.

T a b la 4-7 Diferentes series de la fam ilia lógica C M O S

Series C M O S P re fijo E jem p lo de C I

C M O S com puerta de metal 40 o 140 4001 o 14001 (com puertas Ñ O R quad)


C M O S com puerta de 74C 74C 0 2 (com puertas Ñ O R quad)
m etal com patible con T T L
C om puerta de silicio con T T L , alta 74H C 74H C 02 (com puertas Ñ O R quad)
velocidad com patible en term inales
Com puerta de silicio, alta velocidad, 74H C T 7 4 H C T 0 2 (com puertas Ñ O R quad)
com patible eléctricam ente con T T L

SECCIÓN 4-9 / CARACTERÍSTICAS BÁSICAS DE LOS Q DIGITALES


Las series 74AC y 74ACT (no mostradas en la tabla) son CI de avanzado rendimiento. Ningu­
na es compatible con las terminales TT L. Los dispositivos 74A CT son eléctricamente compa­
tibles con los TT L . Las series T T L y CM OS se tratan detalladamente en el capítulo 8.

Alimentación V tierra Para utilizar CI digitales es necesario realizar las conexiones apro­
piadas en las terminales del circuito. Las más importantes son la alimentación de cd y la tierra.
Estas conexiones son necesarias para que los circuitos del encapsulado funcionen de manera
correcta. En la figura 4-29, se observa que tanto los circuitos CM O S como los T T L requieren
un voltaje de alimentación de cd conectado en una de sus terminales, además de una conexión
a tierra en otra terminal. La terminal a la que se conecta el voltaje de alimentación está marca­
da como para los circuitos T T L y como VM) para circuitos CM OS. Muchos de los nuevos
circuitos integrados CMOS que se han diseñado para que sean compatibles con los C I TT L,
también emplean le p a ra designar la terminal de alimentación.
Si no se conectan las terminales del C I a la alimentación a cd o a tierra, las compuertas
lógicas no responderán en forma apropiada a las entradas lógicas y tampoco producirán las
salidas lógicas esperadas.

Rangos de voltaje para los niveles lógicos En dispositivos T T L , VQCnominalmente


es de +5V . En los circuitos integrados CMOS, puede variar desde +3V hasta +18V,
aunque + 5V es el voltaje más utilizado cuando se emplean circuitos integrados CM O S y T T L
en el mismo circuito.
En los dispositivos estándar T T L , los rangos de voltaje aceptables para los niveles lógi­
cos 0 y 1 son los que se indican en la figura 4-30(a). Un valor lógico 0 es cualquier voltaje desde 0
hasta 0.8V; un valor lógico 1 es cualquier voltaje desde 2 hasta 5V. Se dice que los voltajes que
no se encuentran en esos rangos son indeterminados y no deben emplearse como entradas a
ningún dispositivo T T L . Los fabricantes de CI no pueden garantizar la forma en que respon­
derá un circuito T T L cuando los niveles de entrada se encuentren en el rango indeterminado
(0.8 a 2.0 V).

Figura 4-30 Rangos de voltaje para los niveles lógicos de los CI digitales
TTL y CMOS.

5 .0 V 5 .0 V • • •

L Ó G IC O 1
L Ó G IC O 1

2 .0 V

Indeterm inado

0 .8 V
L Ó G IC O 0
L Ó G IC O 0
0V 0 V - ••
TTL CM OS

(a) (b )

138 CA PÍTU LO 4 / C IR C U IT O S LÓ GICOS COM BIN ATO RIOS


En la figura 4-30(b) se muestran los niveles lógicos para circuitos CM O S que operan con
Vqq - + 5V. Los voltajes entre 0 y 1.5 V se definen como el nivel lógico 0 y los voltajes de 3.5
a 5 V como el nivel lógico 1. El rango indeterminado incluye los voltajes 1.5 y 3.5 V.

Entradas sin conectar (flotantes) ¿Qué ocurre cuando la entrada de un CI digital se


deja sin conectar? A menudo, una entrada de este-tipo recibe el nombre de entrada “flotante”.
La respuesta a la pregunta planteada será diferente para T T L y CMOS.
Una entrada flotante en T T I. actúa como un nivel lógico 1. En otras palabras, el CI
responde como si la entrada tuviese conectado un nivel lógico A LTO . Esta característica se
emplea con frecuencia cuando se realiza la prueba de un circuito T T L . Un técnico flojo puede
dejar sin conectar ciertas entradas en lugar de conectarlas al nivel lógico A LTO . Aunque esto
es correcto desde un punto de vista lógico, no es recomendable en la práctica, sobre todo en la
etapa final de diseño, ya que una entrada flotante en T T L tiene una gran susceptibilidad para
captar señales de ruido que puedan afectar de manera adversa la operación del dispositivo.
Una entrada flotante en T T L tiene un nivel de cd entre 1.4 y 1.8 V cuando se mida con
un multímetro u osciloscopio. Aunque este nivel se encuentra en la región de indetermina­
ción para T T L , produce la misma respuesta que un lógico 1. Puede ser de gran utilidad estar
consciente de esta característica de la entrada flotante en T T L cuando se trata de detectar fallas
en circuitos TT L .
En CM OS, si una entrada se deja flotando, los resultados pueden ser desastrosos. El CI
puede sobrecalentarse y, a la larga, destruirse a sí mismo. Por esta razón todas las entradas de
un circuito integrado CM O S deben estar conectadas a un nivel BA JO , o a un A L T O , o a la
salida de cualquier otro CI. La entrada flotante de un CI CM O S no tiene un valor específico
de voltaje de cd; más bien fluctúa en forma aleatoria, a medida que capta ruido. Así, la entrada
flotante no actúa como un lógico 1 o 0 y, por tanto, su efecto sobre la salida es impredecible.
Algunas veces la salida oscilará a consecuencia del ruido captado por la entrada flotante.

Diagramas de conexión de circuitos lógicos Un diagrama de conexión muestra to­


das las conexiones eléctricas, números de terminal y de C I, valores de los componentes, nom­
bres de las señales y suministros de voltajes de alimentación. La figura 4-31 muestra un diagra­
ma representativo de conexión para un circuito lógico sencillo. Al examinarlo con cuidado, se
observarán los siguientes puntos importantes:

1. El circuito emplea compuertas lógicas de dos diferentes CI. Los dos IN V ERSO R ES son
parte de un CI 7404 al que se le denomina Z l. El 7404 contiene seis IN V ERSO RES; en
este circuito se emplean dos de ellos y cada uno está marcado como parte del circuito
Z l. De manera similar, las dos compuertas N AND forman parte de un C I 7400 que
contiene cuatro compuertas de este tipo. A todas las compuertas de este circuito se les
asigna la etiqueta Z2. Al numerar cada compuerta como Z l, Z2, Z3, etc, se puede seguir
la pista de cuál compuerta pertenece a qué CI. Esto es muy valioso, sobre todo en circui­
tos más complejos que contienen muchos C I con varias compuertas por encapsulado.
2. En el diagrama se indica el número de terminal de entrada y de salida de la compuerta. Estos
números de terminal, junto con el del Q , se emplean para facilitar la referencia de cualquier
punto en el circuito. Por ejemplo, terminal 2 de Z l se refiere a la terminal de salida del
INVERSOR de la parte superior del diagrama. Asimismo, podemos decir que la terminal 4
de Z l está conectada a la terminal 9 de Z2.
3. En el diagrama aparecen las conexiones de alimentación y tierra de cada C I. Por ejem­
plo, la terminal 14 de Z l está conectada a +5 V, y la terminal 7 de Z l está conectada a
tierra. Estas conexiones proporcionan la energía necesaria para la operación de los seis
IN V ERSO RES que forman parte de Z l.

SECCIÓN 4-9 / CA RACTERÍSTICAS BÁSICAS DE LO S Q DIGITALES 139


IC Tipo

Z1 inversor hex 7404


Z2 nand quad 7400

Generalmente, los fabricantes de equipo electrónico proporcionan diagramas detallados


que emplean un formato similar al de la figura 4-31. Estos diagramas de conexiones son una
necesidad sobreentendida cuando se buscan fallas en un circuito que no funciona.

P reguntas de r e p a so ____________________________________________________

1. ¿Cuál es el tipo más común de encapsulado de CI digital?


2. Mencione las cinco categorías más comunes de CI digitales de acuerdo con su grado
de complejidad.
J . Cierto o falso: Un C I 7474 contiene la misma lógica y la misma distribución de termi­
nales que un C I 74LS74.
4. Cierto o Falso: Un C I 74HC74 contiene la misma lógica y la misma distribución de
terminales que un C I 7474.
5. ¿Qué serie CM O S no es compatible, a nivel de terminales, con TTL?
6. En TTL, ¿cuál es d rango de voltaje aceptable para un 0 lógico? ¿Cuál es para un 1 lógico?
7. Repita la pregunta anterior para un CI CM OS con - 5 V.
8. ¿Cómo responden los C I T T L a una entrada flotante?
9. ¿Cómo responden los C I CM OS a una entrada flotante?

4 -1 0 DETECCIÓN DE FALLAS EN SISTEM A S DIGITALES

Existen tres pasos básicos para reparar un sistema o circuito digital que presenta una falla:

1. Detección de la falla. Se observa la operación del sistema o circuito y se compara


con la operación correcta esperada.
2. Aislamiento de la falla. Se realizan pruebas y se llevan a cabo mediciones para aislar
la falla.
3. Corrección de la falla. Se reemplaza el componente defectuoso, se repara la co­
nexión, se remueve el corto, etcétera.

140 CAPITULO 4 / C IR C U ITO S LÓ GICOS COM BIN ATO RIOS


Figura 4-32 Se utiliza un punta de prueba lógica para supervisar el nivel de actividad lógica en una
terminal de CI o en cualquier otro punto accesible en un circuito lógico.

Aunque estos pasos parecen relativamente obvios y directos, el procedimiento que se


sigue para detectar y corregir fallas depende mucho del tipo y la complejidad de la circuitería,
y de las herramientas y documentación disponibles.
Las buenas técnicas para detectar y corregir fallas sólo se aprenden en el ambiente de
laboratorio, mediante la experimentación y la práctica en circuitos y sistemas descompuestos.
No existe una mejor forma de llegar a convertirse en un experto en la detección y reparación
de fallas que realizar la mayor cantidad posible de mantenimiento correctivo, y por más libros
que se lean, éstos no proporcionarán esta clase de experiencia. Sin embargo, podemos ayudar
a que se desarrollen las habilidades analíticas que forman parte esencial de esta tarea. Por
tanto, a continuación se describen los tipos de fallas más comunes en los sistemas que trabajan
principalmente a base de C I digitales y se explica cómo reconocerlos. Luego se presentan casos
de estudio representativos que ilustran los procesos analíticos que intervienen en la detección
y reparación de fallas. Además, al final del capítulo se incluyen problemas que permitirán al
lector explotar estos procesos analíticos y sacar sus conclusiones sobre circuitos digitales que
no funcionan.
En todas las ocasiones que se aborde la detección y reparación de fallas, se dará por
sentado que el técnico siempre tiene a su disposición una punta de prueba lógica y un osciloscopio,
porque éstas son herramientas normales en cualquier laboratorio digital. Supondremos que la
sonda lógica tiene uno o más LED indicadores que indican las diversas conexiones de la señal
lógica (ALTA, BAJA, indeterminada, a pulsaciones), que estarán presentes en el lugar en el
circuito, donde toca la punta de la sonda (figura 4-32).

4-11 FALLAS INTERNAS EN CI DIGITALES


Las fallas internas más comunes de los CI digitales son:

1. Mal funcionamiento de la circuitería interna


2. Entradas o salidas con cortocircuito a tierra o
3. Entradas o salidas en circuito abierto
4. Cortocircuito entre dos terminales (diferentes de las de tierra o l^ .)

A continuación, describimos cada uno de estos tipos de falla.

SECCIÓN 4-11 / FALLAS INTERNAS EN CI DIGITALES


Mal funcionamiento de la circuitería interna Esta falla se debe a que uno de los
componentes internos del circuito falla de manera completa o por operación fuera de especi­
ficaciones. Cuando esto ocurre, la salida del CI no responde en forma apropiada a las entradas.
N o existe ninguna manera de predecir lo que harán las salidas, porque esto depende de qué
componente interno ha fallado. Un cortocircuito base-emisor en el transistor Q, o un valor
excesivamente grande de la resistencia R, en el IN VERSO R T T L de la figura 4-29(a), podrían
ser ejemplos de este tipo de falla interna, que no es tan común como los otros tres.

Kntrada en cortocircuito interno a tierra o la fuente de alimentación Este upo


de falla interna provoca que la terminal de entrada permanezca en el estado A LTO o BAJO.
La figura4-33(a) muestra la terminal 2 de una compuerta N A N D en cortocircuito atierra
dentro del CI. Esto causará que la terminal 2 siempre se encuentre en el estado BA JO . Si se
conecta una señal lógica B a la terminal de entrada, entonces B será cortocircuitada a tierra. Es
así como este tipo de fallas afecta la salida del dispositivo que genera la señal B.
De manera similar, la terminal de entrada de un CI puede estar internamente en corto­
circuito con +5 V, como en la figura 4-33(b). Esto fijará el voltaje de la terminal en el estado
A LTO . Si se conecta una señal lógica A a la terminal, entonces A sería cortocircuitada a + 5 V.

Salida en cortocircuito interno a tierra o a la fuente de alimentación Este tipo


de falla interna causará que la terminal de salida permanezca en el estado BA JO o ALTO . En

Figura 4-33 (a) Entrada de un CI en cortocircuito interno con tierra; (b)


entrada de un CI en cortocircuito interno con la fuente de alimentación.
Este tipo de falla obliga a que la señal de entrada en la terminal donde
existe el cortocircuito, permanezca en un estado, (c) Salida de un CI en
cortocircuito con tierra; (d) salida en cortocircuito interno con la fuente
de alimentación. Este tipo de falla no tiene efecto sobre las señales en las
entradas del CI.

(a) (b)

♦5 v + 5 V |Cortocircuito

(c) (d)

142 CA PÍTU LO 4 / C IR C U IT O S LÓ GICOS COM BIN ATO RIOS


la figura 4-33(c) se muestra la terminal 3 de una compuerta N AND en cortocircuito a tierra
dentro del CI. Esta salida permanecerá en BA JO y no responderá a las condiciones aplicadas
en las terminales 1 y 2; en otras palabras, las entradas lógicas A y B no tienen ningún efecto
sobre la salida X.
Una terminal de salida de un C I también puede estar en cortocircuito con + 5 V, como
se ilustra en la figura 4-33(d). Esto lleva a que la salida 3 permanezca en A LTO sin importar el
estado de las señales en las terminales de entrada. Note que este tipo de falla no tiene ningún
efecto sobre las señales lógicas en las terminales de entrada de CI.

E jemplo 4-24

Véase la figura 4-34. Un técnico utiliza una punta de prueba lógica para determinar las condi­
ciones que se encuentran en varias terminales de un CI. Los resultados están asentados en la
figura. Examínelos y determine si el circuito está trabajando en forma apropiada. Si no es así,
sugiera alguna de las posibles fallas.

♦5 V ♦5 V
Term inal C ond ición

Z1 -3 Pulsante
Z1 -4 B A JO
Z2-1 B A JO
Z2-2 A LTO
Z2 -3 A LTO

Figura 4-34 Ejemplo 4-24.

Solución
La terminal de salida 4 del IN V ERSO R debería estar cambiando, ya que su entrada lo hace.
Los resultados indicados, sin embargo, señalan que la terminal de salida 4 permanece fija en
BA JO. Dado que esta salida está conectada a la terminal 1 de Z2, esto mantiene en A L T O la
salida de la compuerta N AND. De lo ya mencionado, se puede hacer una lista de las tres
posibles fallas que pueden causar esta operación.
Una podría ser la falla de un componente interno del IN V ERSO R que impide que este
responda en forma adecuada a su entrada. Otra podría ser que la terminal 4 del IN V ERSO R
estuviera en cortocircuito interno con tierra, lo que mantiene esta entrada en BAJO. Una
tercera podría ser que la terminal 1 de Z2 estuviera en corto a tierra dentro de Z2. Esto evitaría
que la terminal de salida IN V ERSO R cambie. La detección de la falla real se describirá más
adelante.

Entrada O salida en circuito abierto En ocasiones, el alambre conductor muy delga­


do que conecta la terminal del C I con sus circuitos internos, se puede romper y producirá un
circuito abierto. En la figura 4-35 esto se ilustra para una terminal (13) de entrada y una terminal
(6) de salida. Si se aplica una señal a la terminal 13, no llegará a la compuerta NAND-1. La
entrada abierta a la compuerta estará en estado flotante. Como dijimos anteriormente, los
dispositivos T T L responderán como si esta entrada flotante fuera un 1 lógico y los dispositi­
vos CMOS tendrán una respuesta errática e incluso es posible que se dañe por sobrecalenta­
miento.
La abertura en la salida de NAND-4 impide que la señal llegue a la terminal 6 del C I, por
lo cual no habrá voltaje estable en esta terminal. Si esta terminal se conecta con la entrada de
otro CI, producirá una condición flotante en esa entrada.

SECCIÓN 4-11 / FALLAS INTERNAS EN Q DIGITALES


Figura 4*35 Un Q con una entrada abierta internamente en no responderá a las
señales aplicadas en esa terminal de entrada. Una terminal de salida en circuito abierto
producirá un voltaje impredecible en la salida.

E jemplo 4-25

Consulte el circuito de la figura 4-36 y los resultados obtenidos con la punta de prueba lógica.
¿Cuáles son algunas de las posibles fallas que podrían causar los resultados? Suponga que los
CI son TT L .

Term inal C o n d ició n

Z1-3 A LTO
Z l -4 B A JO
Z2-1 B A JO
Z2-2 Pulsante
Z2-3 Pulsante
Nota N o s e m u e stra n las
co n e x io n e s hacia
V ^ y tierra

Figura 4-36 Ejemplo 4-25.

Solución
El examen de los resultados señala que, en apariencia, el IN V ERSO R trabaja adecuadamente,
pero la salida de la NA N D es inconsistente con sus entradas. La salida de la compuerta NAND
debe ser ALTA porque la terminal de entrada 1 es BAJA. Este nivel BA JO debe evitar que la
compuerta NAND responda a los pulsos aplicados en la terminal 2. Es probable que este nivel
BA JO no alcance la circuitería interna de la compuerta N A N D como consecuencia de un
circuito abierto interno. Como el C I es TT L, este circuito abierto produce el mismo efecto
que un nivel lógico A L TO en la terminal 1. Si el C I hubiera sido CM O S, el circuito abierto
interno en la terminal 1 produciría una salida incierta, un posible sobrecalentamiento y la
destrucción del circuito.
De las consideraciones ya hechas en relación con entradas abiertas en T T L , usted podría
esperar que el voltaje en la terminal 1 de Z2 fuese 1.4 a 1.8 V y la punta de prueba lógica
debería registrarlo como indeterminado. Esto sería cierto si el circuito abierto se encontrara
fuera de la compuerta NAND. N o existe ningún circuito abierto entre la terminal 4 de Z l y la
terminal 1 de Z2, así que el voltaje en la terminal 4 de Z l llega a la terminal 1 de Z2, pero se
desconecta en el interior de la compuerta NAND.

1 4 4 CAPITULO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


4V
Z1-1

ur
OV I I I I I
I I I I I
4 V
I------- ¡-------1
Z1-3
i i r
i i i i i

i i i
i i i i i
• • i i -i
«i t2 t3 t4 t5

Figura 4-37 Cuando dos terminales de entrada están en cortocircuito interno entre sí, se obliga a que las señales que llegan
a esas terminales sean idénticas y el resultado normal es una señal que tiene tres diferentes niveles.

(’x)rtOCÍlTU¡tOentre dos terminales Un cortocircuito interno entre dos terminales de


un C I obliga a que las señales lógicas sean las mismas en esas terminales. Cuando dos señales
que se suponen diferentes muestran las mismas variaciones en el nivel lógico, existe una buena
posibilidad de que se encuentren en cortocircuito.
Considere el circuito de la figura 4-37, donde las terminales 5 y 6 de la compuerta Ñ O R
están juntas en cortocircuito interno. El con o provoca que las dos terminales de salida del
circuito IN V ERSO R estén conectadas entre sí de manera que las señales 2 y 4 de Z l sean
idénticas, aun cuando las dos señales de entrada al circuito IN VERSOR traten de producir
salidas diferentes. Para ilustrar lo anterior, considere las formas de onda de entrada que se mues­
tran en el diagrama. Aunque son diferentes, las formas de onda para las salidas Z l-2 y Z l-4 son
las mismas.
Durante el intervalo a f„ los dos INVERSORES tienen una entrada ALTA y ambos
tratan de producir una salida BAJA, así que, en este caso, no hay ninguna diferencia, aunque
estén juntas en cortocircuito. Durante el intervalo f4 a ts los dos INVERSORES tienen una
entrada BAJA y tratan de producir una salida ALTA así que, de nuevo, la presencia del corto
no tiene ningún efecto. Sin embargo, durante los intervalos t3 a £, y í, a í4, uno de los
INVERSORES trata de producir una salida en A LTO mientras que el otro intenta producir
una salida en BA JO. Para esta situación, el nivel de voltaje que aparece en las salidas en corto
circuito depende de la circuitería interna del CI. Para dispositivos TT L, es común que el
voltaje se encuentre en el límite superior del rango que define el nivel lógico 0 (es decir,
cercano a 0.8 V), aunque también puede encontrarse dentro del rango indeterminado.
Cada vez que usted vea una forma de onda similar a la señal Z l-2, Zl - 4 en la figura 4-37
con tres niveles diferentes, usted debe sospechar que tal vez las señales de salida se encuentren
en cortocircuito.

Preguntas de r e p a so

1. Maga una lista con las diferentes fallas internas que pueden presentarse en CI digitales.
2. De las fallas internas en C I digitales, ¿cuál es la que muestra tres diferentes niveles de
voltaje?

SECCIÓN 4-U / FALLAS INTERNAS EN d DIGITALES 145


4-12 FALLAS EXTERNAS
Hemos visto cómo reconocer los efectos de varias fallas internas en CI digitales. Sin embargo,
existen muchos factores más que pueden estar mal y que son externos al CI; en esta sección
describiremos las más comunes.

Líneas de señal en circuito abierto Esta categoría incluye cualquier falla que pro­
duzca una ruptura o discontinuidad en la trayectoria de conducción que impide que el nivel de
un voltaje o señal vaya de un punto a otro. A continuación se enumeran algunas causas de esta
falla:
1. Alambre roto
2. Soldadura defectuosa; conexión floja en el alambrado (wire-wrap)
3. Pista cortada o golpeada sobre un circuito impreso (algunas son del tamaño de un
cabello y es muy difícil verlas sin una lupa)
4. Terminal de C I doblada o rota
5. Base de conexión para C I defectuosa lo que impide que las terminales de un C I se
conecten bien con la base
Este tipo de falla de circuito se detecta con facilidad desconectando el voltaje de alimentación
del circuito y midiendo con un ohmiómetro entre los dos puntos en cuestión.

E jemplo 4 - 2 6 ________________________________________________________

Considere el circuito CMOS de la figura 4-38, junto con las indicaciones de la punta de prueba
lógica. ¿Cuál es la falla más probable en este circuito?

Term inal C oodrción

Z1-1 P ulsante
Z l -2 A LTO
Z 1 -3 P ulsante
Z1-4 B A JO
Z I-5 P ulsante
Z l-6 B A JO
Z 2 -3 P ulsante
Z2-2 Inde term inad o
Z2-1 In d e term inad o
Toó os los Cl
son C M O S
Z l: 74HC08
Z2: 7 4 H C 0 2

Figura 4-38 Ejemplo 4-26.

Solución
El nivel indeterminado en la salida de la compuerta Ñ O R probablemente se deba a la entrada
indeterminada en la terminal 2. Como existe un BA JO en Z l-6, éste también debe encontrarse
en Z2-2. Es evidente que el BA JO de Z l-6 no está llegando a Z2-2 y que debe existir un
circuito abierto en la trayectoria de la señal entre ambos puntos. La ubicación del circuito
abierto puede localizarse comenzando en Z l-6 un seguimiento con la punta de prueba
lógica del nivel B A JO hacia Z2-2 hasta que éste cambie a un nivel indeterminado.

146 CA PITU LO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


Lineas de señal en cortocircuito Este tipo de falla tiene el mismo efecto que un cor­
tocircuito interno entre dos terminales de CI. Esto hace que las dos señales sean exactamente
iguales. Las causas principales de esta falla son:

1. Alambrado descuidado. Un ejemplo de esto se presenta cuando se quita demasiado


aislante de los extremos de los alambres y éstos se encuentran muy próximos entre sí.
2. Puentes de soldadura. Éstos están formados por plastas de soldadura que ponen en
corto dos o más puntos. Por lo general, se presentan en puntos que están muy cercanos,
como las terminales adyacentes de un CI.
3. Circuito impreso mal acabado. El cobre no está totalmente disuelto entre las trayecto­
rias adyacentes de conducción sobre la tarjeta de circuito impreso.

Se puede emplear un ohmiómetro para verificar que dos líneas de señal están en corto­
circuito.

Fallas en la fuente de alimentación Todos los sistemas digitales tienen una o más
fuentes de alimentación de cd que proporcionan los voltajes y necesarios para los
circuitos. Una fuente de alimentación que presenta fallas o una que está sobrecargada (propor­
cionando corriente más allá de su valor nominal) entregarán un voltaje con una regulación
muy pobre y los C I dejarán de operar o lo harán de manera errática.
Una fuente de alimentación puede dejar de proporcionar un voltaje regulado debido a
una falla en su circuitería interna o porque los circuitos que está alimentando demandan más
corriente de la que la fuente puede proporcionar de acuerdo con su diseño. Esto puede ocurrir
si un C I o un componente presenta una falla que causa una demanda de corriente mayor que
la normal.
Una buena práctica de detección de fallas consiste en verificar los niveles de voltajes de
cada fuente de alimentación presente en el sistema, para confirmar si se encuentran dentro
de sus rangos especificados. También es una buena idea verificar estos niveles con un osciloscopio
para comprobar que no existe una cantidad considerable de rizo de ca sobre los niveles de cd,
y que los niveles de voltaje permanecen regulados durante la operación del sistema.
Uno de los signos más comunes de falla en la fuente de alimentación es que un CI o más
están funcionando de manera errática o no están funcionando. Algunos CI toleran más las
variaciones de la fuente de alimentación y pueden operar en forma correcta mientras otros no.
Usted siempre debe verificar los niveles de alimentación y la tierra de cada CI que, al parecer,
opera de manera incorrecta.

PREGUNTAS D E R E P A S O ____________________________________________________

1. ¿Cuáles son los tipos más comunes de fallas externas?


2. Mencione algunas de las causas que dan origen a circuitos abiertos.
3. ¿Qué síntomas son causados por una falla en la fuente de alimentación?

4-13 DETECCIÓN DE FALLAS: CASOS DE ESTUDIO


El siguiente ejemplo ilustra el proceso analítico que se encuentra detrás de la detección de
fallas en circuitos digitales. Aunque el ejemplo es un circuito lógico combinatorio bastante
sencillo, el razonamiento y los procedimientos empleados se pueden aplicar a los circuitos
digitales más complejos que se encontrarán más adelante en otros capítulos.

SECCIÓN 4-13 / D ETECCIÓ N DE FALLAS CASOS DE ESTU D IO 147


E jem plo 4-27

Considere el circuito de la figura 4-39. Se supone que la salida Y va hacia A LTO en cualquiera
de las siguientes condiciones:
1. A - 1, B - 0 sin importar el nivel de C
2. A - 0, B - 1, C - 1
Quizá desee verificar esto por sí mismo.
Cuando un técnico realiza una prueba sobre este circuito, observa que lasalida Y va
hacia A L TO cada vez que A o C se encuentran en A LTO , sinimportar elnivel de B. El
técnico toma una punta de prueba lógica para medir la condición en la que A - B - 0, C - 1
y obtiene los resultados que se indican en la figura 4-39.
Examine los niveles registrados y haga una lista de las posibles causas del mal funciona­
miento del circuito. Luego desarrolle un procedimiento, paso por paso, para determinar la
falla.

Solución
Todas las salidas de las compuertas N AND son correctas para los niveles presentes en sus
entradas. Sin embargo, la compuerta EX-O R debería producir un nivel BA JO en la terminal
de salida 3, ya que sus dos entradas tienen el mismo nivel BAJO. Al parecer Z l-3 permanece
en A L T O , aunque las entradas deben producir una salida BAJA. Existen varias posibles causas
para explicar esta falla:
1. Una falla en algún componente interno de Z l que impide que la salida vaya hacia
BA JO
2. Un cortocircuito externo hacia desde cualquier punto ubicado a lo largo de los
conductores que están conectados al nodo X (indicado en el diagrama)
3. La terminal 3 de Z l en cortocircuito interno con
4. La terminal 5 de Z2 en cortocircuito interno con
5. La terminal 13 de Z2 en cortocircuito interno con V

148 CAPÍTULO 4 / CIR C U IT O S LÓGICOS COM BINATORIOS


Todas estas posibilidades con excepción de la primera, ponen en cortocircuito el nodo X
(y cualquier terminal de C I conectada a éste) directamente con
Se puede emplear el siguiente procedimiento para aislar la falla. Este procedimiento no
es la única forma de abordar el problema y, como ya se mencionó, el método que en realidad
utilice el técnico mucho depende del equipo de pruebas que tenga a la mano:

1. Verifique los niveles de V y tierra en las terminales apropiadas de Z l. Aunque es poco


probable que la ausencia de cualquiera de éstos sea la causa por la que Z l-3 permanece en
A LTO, es buena idea llevar a cabo esta comprobación en cualquier CI que produzca
una salida incorrecta.
2. Apague la fuente de alimentación del circuito y busque con el ohmiómetro un cortocir­
cuito (resistencia menor que un ohm) entre el nodo X y cualquier punto conectado a
(como Zl-14 o Z2-14). Si no se encuentra evidencia de un cortocircuito, entonces pue­
den eliminarse las últimas cuatro posibilidades de la lista. Esto significa que es muy
probable que exista una falla interna en Z l y, por consiguiente, debe reemplazarse.

3. Si el paso 2 muestra la presencia de un cortocircuito del nodo X hacia entonces se


hace una inspección visual de la tarjeta del circuito para buscar puentes de soldadura,
pistas de cobre desprendidas, alambres no aislados que entran en contacto entre sí y
cualquier otra causa de cortocircuito externo hacia Un probable sitio para un
puente de soldadura podría ser el espacio entre las terminales 13 y 14 de Z2. La termi­
nal 14 está conectada a y la 13 al nodo X. Si encuentra un cortocircuito externo, éste
debe removerse y posteriormente realice una prueba con el ohmiómetro para verificar
que el nodo X ya no está en cortocircuito con
4. Si el paso 3 no revela un cortocircuito externo, las tres posibilidades restantes son
cortocircuitos internos hacia en Z l-3, Z2-13, o Z2-5. Una de éstas es poner el nodo
X en cortocircuito con V^.

Para determinar cuál de estas terminales de CI es la culpable, primero hay que desco­
nectarlas del nodo X, una por una y volver a buscar el cortocircuito hacia después de cada
desconexión. Cuando se desconecte la terminal que lo está provocando, el nodo X dejará de
estar en cortocircuito con V^.
La dificultad que se encuentre en el proceso de desconectar del nodo X cada terminal
sospechosa depende de la forma en que esté construido el circuito. Si todos los C I se han
montado sobre bases, todo lo que necesita hacer es sacar el CI de la base, doblar la terminal
sospechosa y volver a conectarla en su sitio. Si los CI se han soldado sobre una tarjeta de
circuito impreso, tendrá que cortar la pista que está conectada a la terminal (o cortar esta
última) y repararla cuando haya terminado.
Existe una técnica de detección de fallas que hace innecesario doblar terminales o cortar
pistas cuando se trata de aislar cortocircuitos. Consiste en utilizar una herramienta denomina­
da trazador de corriente para seguir el flujo de corriente por el cortocircuito. El trazador
detecta los cambios en el campo magnético de la corriente alrededor del conductor con
cortocircuito. En el capítulo 8 se verá esto más a fondo.

El ejemplo 4-27, aunque bastante sencillo, ilustra la clase de razonamiento que una per­
sona debe emplear para aislar una falla. Usted tendrá oportunidad de comenzar a desarrollar
sus propias habilidades en la detección de fallas al resolver el problema 4-34 al 4-44, al final de
este capítulo.

SECCIÓN 4-1J / D ETEC C IÓ N DE FALLAS CASOS DE ESTUD IO 149


4-14 LÓGICA PROGRAMABLE*
Como hemos visto, el último paso en el diseño de un circuito lógico consiste en juntar los CI
apropiados y hacer las conexiones que correspondan de manera que las salidas de los circuitos
sean las funciones lógicas deseadas de sus entradas. Una vez hecho esto, se puede probar el
circuito. Es probable que haya seguido este proceso en el laboratorio varias veces.
Más adelante en este libro dedicaremos mucho tiempo a aprender lo relativo a otro
método para implantar funciones lógicas que difieren marcadamente de las comunes. Utiliza
algo llamado lógica programable y es especialmente útil para implantar circuitos más comple­
jos que contengan decenas o centenares de compuertas lógicas. Los detalles de la lógica
programable se dejarán para más adelante, pero los conceptos básicos se presentarán a conti­
nuación con ayuda de la figura 4-40. El bloque rectangular representa un ejemplo de un dispo­
sitivo lógico programable (PLD) el cual es un circuito que contiene una disposición particular
de compuertas lógicas. Existen muchos tipos de PLD y todos contienen muchas más com­
puertas que las pocas mencionadas en este ejemplo, pero usaremos este sencillo ejemplo para
mostrar la idea fundamental de toda la lógica programable.
Se debe reconocer que toda la lógica en este PLD simplificado es una estructura de suma
de productos, con las compuertas AND alimentando una compuerta O R final. La salida X
será una función de suma de productos de las entradas A y B de datos. La función real de salida
dependerá de cuáles de las salidas de AN D se ilustren conectadas con las entradas a la com­
puerta O R , por medio de los enlaces o eslabones 1, 2, 3 y 4. Cada uno de estos enlaces puede
quedar intacto, como se ilustra, o se pueden abrir en forma selectiva para desconectar la co­
rrespondiente salida de AND en la compuerta O R. Por ejemplo, si se abren los enlaces 1, 2 y
3, sólo se conectará una compuerta AN D y la salida O R será X + AB; si se abren los enlaces 1
y 4, la salida será X - A B + AB.

Figura 4-40 Ejemplo simplificado de un dispositivo de lógica programable.

D ispositivo d e lógica p r o g r a m a r e (P L D )

Salida
X

* Esta secció n se puede o m itir sin ninguna pérdida de continu id ad.

150 CAPÍTULO 4 / CIR C U IT O S LÓGICOS COM BINATORIOS


De esta forma, podemos implantar cualquier expresión de suma de dos variables, al abrir
los enlaces o eslabones correspondientes. El microcircuito de PLD viene con todos los enlaces
intactos y lodos están dentro del CI. Entonces ¿cómo se hace esto? Se trata de un pequeño
“truco" del cual sabremos más adelante. Por el momento, diremos que el PLD tiene entradas
para programación (que se ilustran dentro de una flecha grande en el diagrama) mismas que se
pueden emplear para abrir, en forma un tanto selectiva, los enlaces que pondrán en ejecución
la función particular de lógica que se desea. Esto se llama programar el PLD. Las entradas para
programación se utilizan sólo durante el proceso de programación, para configurar las co­
nexiones internas del microcircuito. Una vez hecho esto, el PLD ha quedado programado para
efectuar la operación lógica deseada en las entradas A y B de datos y está listo para ser utilizado
con esa finalidad.
Esté preparado para mayores detalles referentes a la lógica programable.

P reguntas de r epa so

1. ¿Cuál será la función de salida del PLD si están abiertos los enlaces 1 y 2 de la figura
4-40?
2. ¿Cuál será si todos los enlaces se dejan intactos?

PROBLEMAS
SECCIONES 4-2 y 4^3
4-1. Simplifique las siguientes expresiones utilizando el álgebra booleana
(a) x - ABC + A C

0>) y - ( Q + *)(Q_+ R)_


(c) w - ABC + A B C + A
(d) q - RST (R + S+T)
(e) x - A B C + Á B C + ABC + A B C + A B C

(0 z - {B + C){B + C ) + A + B + C
(g) y - (C + D) + A C D + A B C + A B C D + AC D

4-2. Simplifique el circuito de la figura 4-41 usando elálgebrabooleana.


4-3. Cambie cada una de las compuertas del problema 4-2 por una compuerta Ñ O R y
simplifique el circuito usando el álgebra booleana.
SECCIÓN 4 4
4-4. Diseñe el circuito lógico correspondiente a la tabla de verdad 4-8.
4-5. Diseñe un circuito lógico cuya salida es ALTA sólo cuando la mayoría de las entradas
A, B y C son BAJAS.
4-6. Tres fotoceldas son iluminadas por tres luces intermitentes. Se supone que las luces son
intermitentes en secuencia de modo que en ningún momento las tres luces estarán

CA PÍTU LO 4 i PROBLEMAS
Figura 4 4 1

Tabla 4-8

A B C X

0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1

1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1

encendidas o apagadas al mismo tiempo. Cada fotocelda se utiliza para supervisar una
de las luces y está en un circuito que produce un voltaje de salida BA JO cuando la
fotocelda está oscura y un voltaje de salida A LTO cuando la fotocelda está iluminada.
Diseñe un circuito lógico que tiene como sus entradas las salidas del circuito de
fotoceldas, el cual produce una salida ALTA siempre que las tres luces estén encendi­
das o bien todas apagadas al mismo tiempo.
4-7. Un número binario de 4 bits se representa como A^A^ÍAV donde A Jt A,, A x y A,
representan los bits individuales con Ag igual a LSB. Diseñe un circuito lógico que
produzca una salida ALTA siempre que el número binario sea mayor que 0010 y
menor que 1000.
4-8. La figura 4-42 muestra el diagrama de una alarma para automóvil empleada para
detectar ciertas condiciones no deseables. Los tres interruptores se emplean para indicar
el estado en el que se encuentra la puerta del lado del conductor, el encendido y los
faros respectivamente. Diseñe un circuito lógico con estos tres interruptores como
entradas, de manera que la alarma se active cuando se presenten cualquiera de las
siguientes condiciones:
■ Los faros están prendidos mientras el encendido está apagado.
■ La puerta está abierta mientras el encendido está prendido.

152 CA PÍTU LO 4 / C IR C U ITO S LÓ G ICO S COM BIN ATORIOS


♦5 V

LEO

4-9. Implante el circuito del problema 4-4 usando sólo compuertas NAND.
4-10. Implante el circuito del problema 4-5 utilizando sólo compuertas N AND.
4-11. Implante la expresión z - D + ABC + A C usando compuertas A N D , O R e
IN VERSO RES; luego convierta todo a compuertas NAND.

SECCIÓN 4-5

4-12. Simplifique la expresión del problema 4-1 (e) usando el mapa K.


4-13. Simplifique la expresión del problema 4-l(g) usando el mapa K.
4-14. Simplifique la expresión del problema 4-7 usando un mapa K.
4 1 5 . Determine las expresiones mínimas para cada mapa K en la figura 4-43. Para el mapa
en (a), preste especial atención al paso 5.

CD CD CD CD CD CD CD CD C C

AB 1 1 1 1 ÁB 1 0 1 1 ÁB 1 1

AB 1 1 0 0 AB 1 0 0 1 ÁB 0 0

AB 0 0 0 1 AB 0 0 0 0 AB 1 0

AB 0 0 1 1 AB 1 0 1 1 AB 1 X

(a) <b) (c)

Figura 4-43

4-16. La figura 4-44 muestra un contador BCD que produce una salida de cuatro bits que
representa el código BCD para el número de pulsos que se han aplicado en la entrada
del contador. Por ejemplo, después de cuatro pulsos, las salidas del contador son
DCBA - 0100, - 4 (J. El contador se reajusta a 0000 después del décimo pulso y

CA PÍTU LO 4 /PROBLEM AS 153


n (M S B )
-------- ►
ju r u \ C ontador A L T O sólo cuan do
C ircuito
BCD lógico D C B A « 2 ^ . 3 ,0 o 9 W

Figura 4-44

comienza a contar de nuevo. En otras palabras, las salidas DCBA nunca representarán
un número mayor que 1001, - 9 IS Diseñe el circuito lógico que produzca una salida
en A LTO cada vez que el valor de la cuenta sea 2, 3 o 9. Utilice el mapa de Karnaugh
y aproveche las condiciones "no importa".
4-17. La figura 4-45 muestra cuatro interruptores que son parte de la circuitería de control
de una máquina copiadora. Los interruptores se encuentran en distintos puntos a lo
largo del camino que recorre el papel dentro de la máquina. Cada interruptor está
normalmente abierto y, cuando el papel pasa sobre el interruptor, éste se cierra. Es
imposible que los interruptores S, y S4 se cierren al mismo tiempo. Diseñe un circui­
to lógico que genere una salida A LTO cada vez que dos o más interruptores están
cerrados al mismo tiempo. Utilice el mapa K y aproveche las ventajas que ofrecen las
condiciones “no importa".

{
A L T O cada v e z q u e se
cierran do s o m á s >
interruptores*

* S I y S 4 nunca se cierran
al m is m o tie m p o

SECCIÓ N 4-6

4-18. (a) Determine la forma de onda de salida del circuito de la figura 4-46.
(b ) Repita con la entrada B mantenida en BAJO.
(c) Repita con B mantenida en A LTO .

Figura 4-46
:- T U L T ^

”i_L
L
! T i e m p o - } }■»■
i i

n I— i--------

154 CA PÍTU LO 4 / CIR C U IT O S LÓ GICOS COM BINATORIOS


4-19. Determine las condiciones de entrada que se necesitan para producir x « 1 en la
figura 4-47.

Figura 4-47

4-20. Rehaga el problema 4-6 utilizando compuertas EX -O R o EX -N O R y una compuerta


más.
4-21. La figura 4-48 representa un detector de magnitud relativa que toma dos números
binarios de 3 bits, x2x,x0 y y2y xy# y determina si son iguales y, si no lo son, cuál de
ellos es el mayor. Hay tres salidas, que se definen como sigue:
1. M - 1 sólo si los dos números de entrada son iguales.
2. N - 1 sólo si x,x,x0 es mayor que yIyiy(f
3. P - 1 sólo si y j ^ es mayor que x,x,xy

Diseñe el circuito lógico para este detector. El circuito tiene seis entradas y tres salidas
y, por tanto, es mucho más difícil de manejar utilizando el punto de vista de la tabla
de verdad. Consulte el ejemplo 4-16 para ver una forma de cómo podría empezar a
resolver este problema.

*2' M { x = y )
N ú m e ro
binario x Xl
*o' D etecto r
LSB* d e m ag n itud > N { x > y }
relativa
N ú m e ro
v2'
b inano y Vi
YO' P « x < y 1
LSB *

Figura 4-48

PROBLEMAS ADICIONALES DE DISEÑO

£ 1 ^ 4 -2 2 . La figura 4-49 representa un circuito multiplicador que toma dos números binarios
de 2 bits, x,x0 y yxyv y produce un número binario de salida que es igual al
producto aritmético de los dos números de entrada. Diseñe el circuito lógico para el
multiplicador. (Sugerencia: El circuito lógico tendrá cuatro entradas y cuatro salidas.)

M SB^
Figura 4-49
*3
*o C ircuito ---------- ► *2
LSB
m ultiplicador
Vi
Vo
LSB
*0
LSB*

CA PÍTU LO 4 / PROBLEMAS 155


4-23. Un código BCD se trasmite a un receptor lejano. Los bits son Ay Ay A f As con A}
como el MSB. El circuito receptor contiene un circuito detector de errores BCD que
examina el código recibido para ver si es un código BCD legal (es decir, V* 1001).
Diseñe este circuito para producir un nivel A LTO para cualquier condición de error.
4-24. Diseñe un circuito lógico cuya salida sea ALTA siempre que A y B sean ambas AL­
TAS, en tanto que C y D sean ambas ALTAS o ambas BAJAS. Ensaye este proce­
dimiento sin una tabla de verdad. Luego verifique su resultado construyendo una
tabla de verdad para su circuito, a fin de observar si concuerda con el enunciado del
problema.
4-25. Cuatro tanques de gran capacidad de una planta química contienen diferentes líqui­
dos sometidos a calentamiento. Se utilizan sensores de nivel de líquido para detectar
si el nivel de los tanques A y B excede un nivel predeterminado. Los sensores de
temperatura de los tanques C y D detectan cuando la temperatura de estos tanques
desciende de un límite prescrito. Suponga que las salidas A y B del sensor de nivel del
líquido son BA JO S cuando el nivel es satisfactorio y A LTO S cuando es demasiado
alto. Asimismo, las salidas C y D del sensor de la temperatura son BAJAS cuando la
temperatura es satisfactoria y ALTAS cuando la temperatura es demasiado baja. Di­
señe un circuito lógico que detecte cuando el nivel del tanque A o B es muy alto al
mismo tiempo que la temperatura ya sea en el tanque C o en el D es muy baja.
^*26. La figura 4-50 muestra el cruce de una autopista principal con un camino de acceso
secundario. Se colocan sensores de detección de vehículos a lo largo de los carriles C
y D (camino principal) y en los carriles A y B (camino de acceso). Las salidas del
sensor son BAJAS (0) cuando no pasa ningún vehículo y ALTAS (1) cuando pasa
algún vehículo. El semáforo del crucero se controlará de acuerdo con la siguiente
lógica:

Figura 4-50

156 CA PÍTU LO 4 / C IR C U ITO S LÓ G ICO S COM BIN ATORIOS


1. El semáforo E-O estará en luz verde siempre que los carriles C y D están ocupados.
2. El semáforo E-O estará en luz verde siempre que ya sea C o D estén ocupados pero A
y B no lo estén.
3. El semáforo N*S estará en luz verde siempre que los carriles A y B están ocupados
pero C y D no lo están.
4. El semáforo N*S también estará en luz-verde cuando A o B están ocupados en tanto
que C y D no lo están.
5. El semáforo E-O estará en luz verde cuando no haya vehículos transitando.
Utilizando las salidas del sensor A, B , C y D como entradas, diseñe un circuito lógico
para controlar el semáforo. Debe haber dos salidas N-S y E-O , que pasen a A LTO
cuando la luz correspondiente se pone verde. Simplifique el circuito lo más que sea
posible y muestre todos los pasos.
SECCIÓN 4-7
4-27. Rediseñe el generador y verificador de paridad de la figura 4-24 para que funcione
utilizando una paridad impar. (.Sugerencia: para el mismo conjunto de datos, ¿cuál es
la relación entre un bit de paridad impar y otro de paridad par?)
4-28. Rediseñe el generador y verificador de paridad de la figura 4-24 para que trabaje con
datos de 8 bits.
SECCIÓN 4 8
4-29. Diseñe un circuito lógico que permita a una señal de entrada A pasar hacia la salida
solamente cuando la entrada de control B es BAJA, en tanto que la entrada de control
C es ALTA, en caso contrario, la salida es BAJA.
4-30. Diseñe un circuito lógico que inhiba el paso de una señal de entrada sólo cuando las
entradas de control y B, C y D son ALTAS; la salida será ALTA en la condición
inhibida.
4-31. Diseñe un circuito lógico que controle el paso de una señal A de acuerdo con los
siguientes requisitos:
1. La salida X será igual a A cuando las entradas de control B y C sean las mismas.
2. X se quedará en A LTO cuando B y C sean diferentes.
4-32. Diseñe un circuito lógico que tenga dos entradas de señal A x y A0 y una entrada de
control 5 de modo que funcione de acuerdo con los requisitos que se dan en la figura
4-51. A este tipo de circuito se le denomina multiplexor (se estudia más adelante en el
capítulo 9).

a - Ao
■ Ai

Figura 4-51

4-33- Utilice el mapa K para diseñar un circuito que cumpla con los requisitos del ejem­
plo 4-16. Compare este circuito con la solución de la figura 4-22. Esto indica que el

CA PÍTU LO 4 / PROBLEMAS 157


método del mapa K no puede aprovechar la lógica de las compuertas E X -O R y EX-
N O R. El diseñador será capaz de determinar cuándo son aplicables estas compuertas.
SECCIO N ES 4-9 y 4-13
(a) Un técnico que prueba un circuito lógico, ve que la salida de un INVERSOR
¿ determinado está fija en BAJA a la vez que su entrada es a pulsaciones. Enumere
la mayor cantidad posible de razones de este funcionamiento deficiente.
(b) Repita la pane (a) para el caso en que la salida IN V ERSO RA esté fijada o “pega­
da" en un valor fn iv el") lógico indeterminado.
f 4 35. Las señales mostradas en la figura 4-52 se aplican en las entradas del circuito de la
figura 4-31. Suponga que existe un circuito abierto interno en Z 1-4.
(a) ¿Qué indicará la punta de prueba lógica en Z 1-4?
(b) ¿Qué lectura esperaría observar en el voltímetro al medir en Z 1-4? (Recuerde que
los C I son TTL.) _________
(c) Haga un esquema de la forma que piensa que tendrán las señales CLKOUT y
SHIFTO U T .
(d) En vez del circuito abierto en Z l-4, suponga que las terminales 9 y 10 de Z2
tienen un corto interno. Trace las posibles señales en Z2-10, CLOCKOUT y
SHIFTOUT .

CLOCK

LOAD

C O R R IM IE N T O

Figura 4-52

/ 4 36. Suponga que los CI de la figura 4-31 son CM OS. Describa la forma en que un circuito
abierto en el conductor que conecta Z2-2 y Z2-10 afectará la operación del circuiio.
,* 3 7 . En el ejemplo 4-24 mencionamos tres posibles fallas para la situación mostrada en la
figura 4-34. ¿Qué procedimiento seguiría usted para determinar cuál de las posibles
fallas es la que en realidad causa el problema?
,438. En relación con el circuito de la figura 4-36, suponga que todos los dispositivos son
CM OS. Asimismo, suponga que la indicación de la punta de prueba lógica en Z2-3 es
“indeterminado" más que “pulsante". Haga una lista de las posibles fallas y escriba un
procedimiento a seguir para detectar la falla real.
4-39- Veáse la figura 4-39. Recuerde que se supone que la salida Y es ALTA en cualquiera de
las siguientes condiciones:
1. A - 1, B - 0, sin importar cómo es C
2. >4 - 0 .B - 1 , C - 1

* La punta de prueba lógica ilustrada a la izquierda del texto indica un problema de detección en todo el libro.

158 CA PÍTU LO 4 / CIR C U IT O S LÓ G ICO S COM BIN ATORIOS


Cuando se hacen pruebas con el circuito, el técnico observa que Y va hacia A LTO
sólo en la primera condición, pero permanece en BAJO en las demás condiciones de
entrada. Considere la siguiente lista de posibles fallas. En cada una indique “sí" o
“no", si esa podría ser la verdadera falla. Para cada respuesta “no", explique su razona­
miento.
(a) Cortocircuito interno hacia tierra en 212-13.
(b) Circuito abierto en la conexión con Z2-13.
(c) Cortocircuito interno hacia l ^ e n Z2-11.
(d) Circuito abierto en la conexión a I^a de Z2.
(e) Circuito abierto interno en Z2-9.
( 0 Circuito abierto en la conexión entre Z2-11 y Z2-9.
(g) Puente de soldadura entre las terminales 6 y 7 de 22.
0 4 4 0 . Desarrolle un procedimiento para aislar la falla que causa el mal funcionamiento
descrito en el problema 4-39.
^ 4 - 4 1 . Suponga que todas las compuertas en la siguiente figura 4-39 son CMOS. Cuando un
técnico realiza pruebas con el circuito encuentra que funciona en forma correcta, con
excepción de las siguientes condiciones:

1. A - 1, B - 0, C - 0
2 . A - 0, B - 1, C - 1
Para estas condiciones, la punta de prueba lógica indica niveles indeterminados en
Z2-6, Z2-11 y Z2-8. ¿Cuál piensa usted que es la falla más probable en el circuito?
Explique su razonamiento.
0 4-42. La figura 4-53 presenta un circuito lógico combinatorio que opera una alarma en un
automóvil cuando los asientos del conductor y/o de su acompañante están ocupados
pero éstos no se han abrochado los cinturones de seguridad cuando arranca el auto­
móvil. El estado activo A L TO de las señales DRIV y PASS indica la presencia del
conductor y su acompañante, respectivamente, y son generadas por interruptores
accionados por presión colocados en los asientos. La_scñ«d/GNes activa en A LTO
cuando funciona el interruptor encendido. La señal BELTD csjlciívií en (BAJO) e
indica que el cinturón del conductor está desabrochado; B E L T P es la señal corres­
pondiente para el cinturón de seguridad del pasajero. La alarma estará activada (BAJO)
cada vez que el automóvil esté en marcha, cualquiera de los asientos de adelante esté
ocupado y el cinturón de seguridad no se encuentre abrochado.

Figura 4-53

CA PÍTU LO 4 / PROBLEMAS 159


(a) Verifique que el circuito funcionará de acuerdo con la descripción dada en el
enunciado del problema.
(b) Describa la forma en que funcionaría este sistema de alarma si Z l-2 fuera
cortocircuitada internamente hacia tierra.
(c) Describa la forma en que funcionaría este sistema si existiese un circuito abierto
en la conexión de Z2-6 a Z2-10.
É 4-43. Suponga que el sistema de la figura 4-53 está funcionando de manera que la alarma se
activa en cuanto el conductor o el acompañante se sientan y el automóvil arranca, sin
importar el estado de los cinturones de seguridad (abrochados o no abrochados).
¿Cuáles son las fallas probables? ¿Qué procedimiento seguiría usted para localizar la
falla?
É 4-44. Suponga que el sistema de alarma de la figura 4-53 funciona de manera que la alarma
suena continuamente en cuanto el automóvil inicia la marcha, sin importar el estado
de las demás entradas. Haga una lista de las posibles fallas y escriba un procedimiento
para aislar la falla.
E JERC IC IO
4-45. Defina cada uno de los siguientes términos:
(a) mapa de Karnaugh
(b) forma de suma de productos
(c) generador de paridad
(d) octeto
(e) circuito de inhibición
( 0 estado “no importa"
(g) entrada flotante
(h) nivel de voltaje indeterminado
APLICACIONES PARA MICROCOM PUTADORA
^ i ^ 4 - 4 6 . En una microcomputadora, el microprocesador (MPU) siempre se comunica con
^Wv" uno de los siguientes: (1) memoria de acceso aleatorio (RAM), que guarda programas
y datos que pueden cambiarse con facilidad; (2) memoria únicamente de lectura (ROM),
que guarda programas y datos que nunca cambian; (3) dispositivos externos de entra­
da y salida (I/O) tales como teclado, monitores, impresoras y unidades de disco.
Mientras ejecuta un programa, el MPU genera un código de dirección que selecciona
el tipo de dispositivo (RAM, ROM o I/O) con el que desea comunicarse. La figura 4-54
muestra una configuración común donde el MPU envía como salida un código de
dirección de 8 bits, de Axial At. En realidad, el MPU genera como salida un código

Figura 4-54

160 CA PÍTU LO 4 / CIR C U IT O S LÓGICOS COM BINATORIOS


de dirección de 16 bits, pero los bits de A7 al A0 no son utilizados en el proceso de
selección del dispositivo. El código entra en un circuito ló gico que se encarga
de generar las señales de selección del dispositivo, RAM, ROM y I/O.
Analice este circuito y determine lo siguiente: _____
(a) el rango de direcciones d c A u al A,, que activarán la RAM.
(b) el rango de direcciones que activa l/O.
(c) el rango de direcciones que activa ROM.
Exprese las direcciones en binario y hexadecimal. Por ejemplo, la respuesta para (a) es
A IS a A%- 00000000, a 11101111, - 0 0 * a E F *.
4-47. En algunas microcomputadoras, el MPU puede ser deshabituado por breves periodos
•wj de tiempo mientras otro dispositivo controla la RAM, ROM e I/O. Durante estos
intervalos el MPU activa una señal de control especial ( DMA) que deshabilita la lógi­
ca de selección del dispositivo de manera que RAM, ROM e I/O se encuentren en su
estado inactivo. Modifique el circuito de la figura 4-54 para que RAM, ROM e Í/Ó
sean desactivadas cada vez que la señal DMA esté activa sin importar el estado del
código de direcciones.

RESPUESTAS A LA SECCIÓN DE PREGUNTAS DE REPASO


SECCIÓN 4 1 SECCIÓ N 4 9
1. Sólo (a) 2. Sólo (c) 1. DIP 2. SSI, MSI, LSI, VLSI, ULSI
3. Cierto 4. Cierto 5. Series 40 o 140
SECCIÓ N 4 3
6. Desde 0 V hasta 0.8 V; desde 2.0 V hasta 5.0 V
1. La expresión (b) no está en la forma de suma 7. Desde OV hasta 1.5 V; desde 3.5 V hasta 5.0 V
de productos a causa de la barra de inversión 8. Como si la entrada estuviera en ALTO.
sobre las variables C y D (como en el término 9. Impredecible; el circuito puede
ACD). La expresión (c) tampoco se encuentra sobrecalentarse y destruirse
en forma de suma de productos, a_causa del_
SECCIÓN 4 1 1
término (M + N) P.3. X - / 4 + A + C
1. Entradas o salidas en circuito abierto:
SECCIÓ N 4 4
entradas o salidas en cortocircuito con
1. x - ABCD + ABCD + ABCD entradas o salidas en cortocircuito con tierra;
2. ocho terminales en cortocircuito entre sí; fallas
internas del circuito 2. Terminales en
SECCIÓN 4 5
cortocircuito entre sí.
1. x - AB ♦ AC ♦ BC 2. x - A + BCD
SECCIÓ N 4 1 2
3. Una condición de entrada para la que no se
requiere de una condición específica de salida. 1. Líneas de señal abiertas; líneas de señal en
cortocircuito; fallas en la fuente de
SECCIÓN 4 6
alimentación 2. Alambres rotos;
2. Constante, en BAJO 3. No, la conexiones soldadas en forma deficiente;
compuerta EX-OR disponible puede utilizarse hendiduras o cortes en la tarjeta de circuito
como un INVERSOR si se conecta una de sus impreso; terminales de CI dobladas o rotas;
entradas a un nivel constante ALTO (véase el fallas en las bases de los CI 3. Los CI no
ejemplo 4-15). funcionan o lo hacen de manera errónea.
SECCIÓN 4 8 SECCIÓN 4 1 4
1 . x - A(B ® C) 2. OR. NAND 1. x - B 2. x - 1
3. NAND, ÑOR

RESPUESTAS A LA SECCIÓN DE PREGUN TAS DE REPASO 161


7lip-Flops y dispositivos
•elacionados
r E M .4R10

5-1 Seguro (lotch) de compuertas 5-13 Flip-flops maestro-esclavo


N AND 5-14 Aplicaciones de los flip-flops
5-2 Seguro (lotch) de compuertas 5-15 Sincronización de flip-flops
ÑOR
5-16 Detección de las secuencias de
5-3 Detección de fallas: Caso de estudio entrada
5-4 Señales de reloj y flip-flops sincro­ 5-17 Almacenamiento y transferencia
nizados por reloj de datos
5-5 Flip-flop S-C sincronizado por reloj 5-18 Transferencia de datos en serie:
5-6 Flip-flop J-K sincronizado por reloj registros de corrimiento
5-7 Flip-flop D sincronizado por reloj 5-19 División y conteo de frecuencia
5-8 Registro básico D lotch D (seguro 5-20 Aplicación en microcomputadora
transparente) 5-21 Dispositivos de disparo tipo
5-9 Entradas asincronas Schmitt
5-10 Símbolos IEEE/ANSI 5-22 Multivibrador monoestable
5-11 Consideraciones sobre la 5-23 Análisis de circuitos secuenciales
temporización de flip-flops
5-24 Mult¿vibradores astables
5-12 Problemas potenciales de
•» i 5-25 Detección de fallas en circuitos
temponzacton de circuitos con flip-
con flip-flops
flops
5-26 Resumen de flip-flop
Al concluir este capítulo, el lector estará capacitado para:
■ Construir un flip-flop básico con compuertas N AND o Ñ O R y analizar su operación.
■ Eliminar la oscilación de contacto en un interruptor mecánico mediante un circuito de
registro básico.
■ Describir la diferencia entre sistemas síncronos y asincronos.
■ Comprender los diferentes tipos de flip-flops disparados por flanco, como el J-K , el D y
elS-C .
■ Analizar y aplicar los diversos parámetros de temporización de los flip-flops especifica­
dos por los fabricantes.
■ Describir un circuito de conducción de pulsos y otro de detección de flancos.
■ Comprender las diferencias más importantes entre la transferencia de datos en serie y
paralela.
■ Dibujar los diagramas de tiempos de las formas de onda de salida para varios tipos de flip-
flops en respuesta a un conjunto de señales de entrada.
■ Analizar los diferentes símbolos IEEE/ANSI para flip-flops.
■ Utilizar los diagramas de transición de estados para describir la operación de un conta­
dor.
■ Señalar varias aplicaciones para los flip-flops.
■ Emplear flip-flops en circuitos de sincronización.
■ Conectar registros de corrimiento como circuitos de transferencia de datos.
■ Emplear flip-flops como circuitos de conteo y divisores de frecuencia.
■ Comprender las características comunes de los disparadores Schmitt.
■ Aplicar dos tipos diferentes de multivibradores monoestables en el diseño de circuitos.
■ Diseñar un multivibrador monoestable con un temporizador 555.
■ Reconocer y predecir los efectos del corriminento del reloj sobre los circuitos síncronos.
■ Detectar y corregir fallas en circuitos que contienen diversos tipos de flip-flops.
INTRODUCCIÓN
Los circuitos lógicos que se han considerado hasta ahora son circuitos combinatorios cuyos
niveles de salida, en cualquier instante, dependen de los niveles presentes en las entradas en ese
momento. Cualquier condición anterior al nivel de entrada no afecu a las salidas, porque los
circuitos lógicos combinatorios no tienen memoria. La mayoría de los sistemas digitales están
constituidos por circuitos combinatorios y elementos de la memoria.
La figura 5-1 muestra un diagrama de bloques para un sistema digital general, que conju­
ga compuertas lógicas combinatorias con dispositivos de memoria. La porción combinatoria
acepta señales lógicas de entradas externas y de las salidas de los elementos de la memoria. El
circuito combinatorio opera sobre estas entradas a fin de producir diversas salidas, algunas de
las cuales se utilizan para determinar los valores binarios que se almacenarán en los elementos
de la memoria. Las salidas de algunos elementos de la memoria, a su vez, se dirigen hacia las
entradas de compuertas lógicas en los circuitos combinatorios. Este proceso indica que las
salidas externas y de un sistema digital son función de sus entradas externas y de la informa­
ción almacenada en sus elementos de memoria.
El elemento más importante de la memoria es el flip-flop, que está formado por un
ensamble de compuertas lógicas. Aunque una compuerta lógica, por sí misma, no tiene la
capacidad de almacenamiento, pueden conectarse varias de ellas de manera que permitan alma­
cenar información. Existen varias configuraciones de compuertas que se utilizan para produ­
cir estos flip-flops (abreviados FF).
La figura 5-2(a) muestra el tipo de símbolo general empleado para un flip-flop. El símbo­
lo indica que el F F tiene dos salidas, marcadas como Q y Q , que son inversas entre sí. En
realidad se puede utilizar cualquier letra, pero la Q es la de uso más común. La salida Q recibe
el nombre de salida normal del FF, mientras que Q es la salida negada o invertida del FF.
Cada vez que se haga referencia al estado de un FF, éste sea el estado de su salida normal (Q);
se sobreentiende que la salida invertida Q se encuentra en el estado opuesto. Por ejemplo, si se
afirma que el F F se encuentra en el estado A LTO (1), significa que Q - 1; si se señala que el FF
se encuentra en el estado BA JO (0), entonces Q - 0. Claro está que el estado de (Q), siempre
es el inverso de Q.

Figura 5-1 Diagram a de un sistema digital general.

Salidas
com b in ato rias Salidas d e m em oria

C o m p u e rta s
E lem e nto s
lógicas
d e m em oria
com binatorias

Entradas externas

16 4 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Estajo s d » a a l¿ T l
Salida norm al Q » 1. Q * 0 d e n o m in a d o e sta do A L T O o 1;
tam bién recibe el n o m b re de estado de
ESTA B LEC ER
Entrada

Salida invertida O = 0. Q ■ 1: d e n o m in a d o e s ta d o B A J O o 0;
ta m bién re cib e los n o m b re s de e sta do de
B O R R A D O o R E S T A B L E C IM IE N T O

(b )

Figura 5-2 Símbolo general para el flip-flop y definición de sus dos posibles estados de salida.

Por tanto, un FF tiene dos estados permisibles de operación, como se indica en la figura
5-2(b). Note las diferentes formas que se emplean para hacer referencia a los dos estados. Es nece­
sario familiarizarse con cada una de ellas, ya que todas son de uso común.
Como lo indica el símbolo de la figura 5-2(a), un FF puede tener una o más entradas.
Éstas se emplean para provocar que el F F haga transiciones hacia atrás y hacia adelante (“flip-
flop") entre sus posibles estados de salida. Como veremos más adelante, la entrada del F F sólo
tiene que recibir un pulso momentáneo para cambiar el estado de su salida y ésta permanecerá
en el nuevo estado aun después de la desaparición del pulso de entrada. Esta es la característica
de la memoria del FF.
El flip-flop también se conoce con otros nombres, entre otros registro básico y
multivibrador biestable. El término “registro básico" se utiliza para ciertos tipos de flip-flops
que se describen más adelante. El término “multivibrador biestable" es un nombre más técni­
co para un flip-flop, pero es muy largo para ser utilizado con frecuencia.

5-1 REGISTRO BÁSICO CON COMPUERTAS NAND________


Se puede construir el circuito FF más elemental con dos compuertas N A N D o con dos com­
puertas Ñ O R . En la figura 5-3(a) se muestra la versión con compuertas N AN D, que recibe el
nombre de registro básico de compuertas NAND, o simplemente registro básico. Las dos com­
puertas N A N D están conectadas de tal forma que la salida de la NAND-l_sea la entrada de la
NAND-2 y viceversa. Las salidas de las compuertas, marcadas como Q y Q , respectivamente,

Figura 5-3 Un registro básico NAND tiene dos posibles estados cuando ESTABLECER - RESTA-
BLECER - 1

E S TA B LEC ER • — I N 0 1 ° ESTA B LEC ER

R ESTAB LECER R ESTAB LECER

(a) (b )

SECCIÓN S-l / R EG IST R O BÁSICO CO N COM PUERTAS NAND 165


son las salidas del registro básico. Bajo condiciones normales, estas salidas siempre serán
inversas una de la otra. Hay dos registros básicos o cierres de entradas: la entrada IN IC IO
que establece a Q al estado 1; la entrada R EST A B L E C E R es la que B O R R A o manda a Q
al estado 0.
Las entradas ESTABLECER y RESTA BLECER normalmente están en estado A LTO y
una de ellas será pulsada a BA JO cuando se quiere cambiar el estado de salida del registro
básico. Iniciamos nuestro análisis demostrando que hay dos estados de salida igualmente pro­
bables cuando ESTABLECER - RESTA BLECER - 1. Una posibilidad se muestra en la
figura 5-3 (a), donde sejtienc Q - 0 y_CJ - 1. Con Q - 0, las entradas de NAND-2 son 0 y 1,
mismas que producen Q - 1. El 1 de Q ocasiona que NAND-1 tenga un 1 en ambas entradas
a fin de producir una salida 0 en Q. En efecto, lo que se tiene es el estado BA JO en la salida
NAND-1, que produce un nivel A LTO en la salida NAND-2, la que a su vez conserva la
salida N AN D-l en estado BAJO.
La segunda posibilidad se muestra en la figura 5-3(b), donde Q - 1 y Q - 0. El estado
A LTO de NAND-1 produce un estado BA JO en la salida NAND-2, que a su vez conserva la
salida NAND-1 en estado A LTO . Así, hay dos posibles estados de salida cuando ESTABLE­
CER - RESTA BLECER - 1; como veremos, el estado que realmente existe dependerá de lo
que haya ocurrido anteriormente en las entradas.

inicio del registro básico (FF) Ahora investiguemos lo que sucede cuando la entrada
ESTA BLECER se pulsa momentáneamente a BA JO en tanto que RESTA BLEC ER se conser­
va ALTA. La figura 5-4(a) muestra lo que sucede cuando Q - 0 antes del pulso. Cuando
E SJA B L E C E R se pulse a BAJO al tiempo rc, Q pasará a A LTO y este estado A L T O forzará
a Q a pasar a BA JO de manera que NAND-1 ahora tenga dos entradas BAJAS. Así cuando
ESTA BLECER retorna al estado 1 al tiempo r;, la salida NAND-1 permanece en A L T O , lo
que a su vez mantiene la salida NAND-2 en estado BAJO.
La figura 5-4(b) muestrario que pasa cuando Q - 1 y Q - 0 antes de la aplicación del
pulso ESTABLECER. Como Q - 0 ya conserva la salida NAND-1 en estado A L T O , el pulso
de BA JO en ESTA BLECER no cambiará nada. De este modo, cuando ESTA BLECER retor­
na a A L T O , las salidas del registro básico se encuentran todavía en el estado Q - 1, Q - 0.
Podemos resumir la figura 5-4 expresando que un pulso a BA JO en la entrada ESTA ­
BLECER ocasionará que el F F termine en el estado Q - 1. Esta operación se denomina
ESTA BLECER el registro básico o FF. De hecho, el estado Q - 1 se denomina asimismo
estado de establecimiento.

Figura_5-4 El pulso de entrada ESTABLECER al esta^o'O, siempre producirá el estado de salida


Q - 1. Q - 0: (a) Q - 0 antes del pulso ESTABLECER; (b) <^>- 1 antes del pulso ESTABLECER.

:tt* ES TA B LEC ER

R ESTABLECER

166 CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Restablecimiento (leí registro básico (FF) Ahora consideremos lo que sucede cuan­
do la entrada RESTA BLEC ER se pulsa a BA JO , en tanto queE ST A B L E C E R se mantiene en
ALTO. La figura 5-5(a) muestra lo que pasa cuando Q - 0 y Q - 1 antes de la aplicación del
pulso. Dado que Q - 0 ya conserva la salida NAND-2 en A L T O , el pulso BA JO en RESTA ­
BLECER no tendrá ningún efecto. Cuando RESTA BLECER retorna al estado A LTO , las
salidas del registro básico siguen siendo Q - 0 y Q - 1.
La figura 5-5(b) muestra la situación de Q - 1 antes del pulso RESTA BLECER . Cuando
RESTA BLECER se pulse a BA JO al tiempo t^ Q pasará a A LTO y este estado A LTO obliga
a Q a pasar a BA JO, de manera que NAND-2 ahora tiene dos entradas BAJAS. Así, cuando
RESTA BLECER retorna a A L TO al tiempo f;, la salida NAND-2 permanece en A LTO , lo
cual, a su vez, conserva la salida NAND-1 en BAJO.
La figura 5-5 se puede resumir expresando que un pulso BAJO en la entrada RESTA ­
BLECER siempre ocasionará que el registro básico termine en el estado Q - 0. Esta operación
se conoce como b o r r a d o o r e s t a b le c im ie n t o del registro básico; el estado Q - 0 también
recibe el nombre de estado r e s ta b le c id o o r e in ic ia d o .

Establecimiento y restablecim iento simultáneos El último caso que falta conside­


rar es aquel donde las entradas ESTA BLECER y RESTA BLECER se pulsan simultáneamente
a BAJO. Esto producirá niveles A LTO S en ambas salidas N AND de modo que Q - Q - 1.
Con toda claridad, esta es una condición no deseada, ya que las dos salidas se suponen inversas

Figu ra 5-5 E l pulso de la_entrada R E S T A B L E C E R al estado B A JO


siempre producirá Q - 0, Q - 1: (a) Q - 0 antes del pulso R E S T A ­
B L E C E R ; (b) Q - 1 antes del pulso R E S T A B L E C E R .

I I
l i
t0 t,

I I
l l
lo

l
i
*o

R ESTAB LECER • i
i l
to t,

SECCIÓN S-l / R EG IST R O BÁ SICO CO N CO M PU ERTA S NAND 167


Estab lecer Restablecer Salida

1 1 N o hay cam b io
0 1 Q - 1
1 0 Q «0
0 0 Inválido*

R ESTAB LECER * •produce Q = Q = 1

(a) (b)

F ig u r a 5-6 (a) registro básico N A N D ; (b) tabla de verdad.

la una de la otra. Además, cuando las entradas ESTA BLECER y RESTA BLEC ER retomen al
estado A L T O , el estado de salida resultante dependerá de cuál entrada retorne primero a
A LTO . Transiciones simultáneas al estado 1 producirán resultados impredecibles. Por esta
razón el registro básico N A N D no se utiliza en la condición ESTA BLECER - RESTA BLE­
C ER - 0.

Resumen del registro básico La operación arriba descrita se puede colocar adecuada­
mente en una tabla de verdad (figura 5-6) y se resume de la siguiente manera:
1.* E ST A B L E C E R - R E ST A B L E C E R = 1. Esta condición es el estado normal y no
tiene efecto alguno sobre el estado de salida. Las salidas Q y Q permanecerán en el
estado en el que se encontraban antes de presentarse esta condición de entrada.
2.* E ST A B L E C E R = 0, R E ST A B L E C E R ■ 1. Este estado siempre ocasionará que la
salida pase al estado Q - 1, donde permanecerá aun después de que ESTABLECER
retorne a A LTO . A esto se le denomina establecimiento del registro básico.
3.* E ST A B L E C E R = 1, R E S T A B L E C E R - 0. Esto siem pre producirá el estado
Q - 0, donde la salida permanecerá aun después de que BO R R A R retorne a A LTO .
A esto se le llama establecimiento o reinicio del registro básico.
4.- E ST A B L E C E R » R E ST A B L E C E R = 0. Esta condición intenta iniciar y borrar el
registro básico en forma simultánea y puede producir resultados ambiguos. N o debe
utilizarse.

Representaciones alternativas De la descripción de la operación del registro básico


N A N D , debe estar claro que las entradas ESTA BLECER y RESTA BLECER son activas en
BA JO . La entrada ESTA BLECER iniciará Q - 1 cuando ESTA BLECER pase a BAJO; la
entrada RESTA BLEC ER borrará Q - 0 cuando RESTA BLECER pase a BA JO . Por esta
razón el registro básico N A N D frecuentemente se traza utilizando la representación alterna­
tiva de cada compuerta N AN D, como se muestra en la figura 5-7(a). Las burbujas en las
entradas ESTA BLECER y RESTA BLECER destacan el hecho de que estas entradas son acti­
vas en BA JO .
La figura 5-7(b) muestra una representación de bloque simplificada que se utilizará algu­
nas veces. Las indicaciones 5 y C representan las entradas ESTA BLECER y RESTA BLECER
y las burbujas indican la naturaleza activa en BA JO de estas entradas. Siempre que utilizamos
este símbolo, representa un registro básico con compuertas NAND.

Terminología La acción de borrado de un FF o un registro básico también se denomina


restablecimiento y ambos términos se utilizan en el campo digital de manera intercambiable.

168 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


(a) tt»

Figura 5-7 (a) Registro básico NAND, representación equivalente; (b) sím­
bolo simplificado del bloque.

De hecho, una entrada B O R R A R también recibe el nombre de entrada de restablecimiento


(RJLSET); asimismo, el registro básico ESTA BLECER-BO RRA R (SET-CLEAR) también se
conoce como registro básico ESTA BLECER-RESTA BLECER (SET-RESET).

E jemplo 5-1 _____________________________________________

Las formas de onda de la figura 5-8 se aplican a las entradas de un registro básico de una
compuerta N AND. Suponga que inicialmente Q - 0 y determine la forma de onda de Q.

_____________
ESTA B LEC ER

R ESTAB LECER
1 ------------------

u
TTU l i

O i
0 ------- -----
I •
T, T, T3 T4 T6 Te
Figura 5-8 Ejemplo 5-1.

S o lu c ió n
Inicialmente, ESTABLECER - RESTABLECER - 1 de manera que Q permanezcan en el
estado 0. El pulso BA JO que ocurre en la entrada RESTABLECER al tiempo 7, no tendrá
efecto, ya que Q se encuentra en el estado restablecido (0).
La única forma en que Q puede pasar al estado 1 es por medio de un pulso BA JO en la
entrada ESTABLECER - Esto ocurre al tiempo 7 , cuando ESTABLECER pasa primero a
BA JO . Cuando ESTA BLECER retorne a A LTO al tiempo 7 ,, Q permanecerá en su nuevo
estado A LTO . ______________
Al tiempo T4cuando ESTA BLECER pase nuevamente a BA JO , no habrá ningún efecto
sobre Q puesto que ya se colocó en el estado 1.
La única manera de devolver a Q al estado 0 es por medio de un pulso BA JO en la
entrada RESTABLECER. Esto sucede al tiempo Ty Cuando RESTABLECER regresa al 1 al
tiempo 7 t, Q permanece en su nuevo estado BAJO.
Este ejemplo muestra que la salida del registro básico "recuerda" la última entrada que se
activó y no cambiará estados hasta que se active la entrada opuesta.

SECCIÓN S-l / REG ISTR O BÁSICO C O N COM PUERTAS NAND 169


E jem plo 5-2

En un interruptor mecánico es casi imposible obtener una transición de voltaje “limpia" debi­
do al fenómeno de oscilación (“rebote”) de contacto. Lo anterior se ilustra en la figura 5-9(a),
donde la acción de mover el interruptor de la posición de contacto 1 hacia la 2 produce varias
transiciones de voltaje conforme el interruptor oscila (hace y deja de hacer contacto varias
veces con 2) antes de quedar en reposo sobre el contacto 2.
Las múltiples transiciones de la señal de salida generalmente no duran más que unos
milisegundos, pero en muchas aplicaciones son inaceptables. Se puede usar un registro básico
con compuertas N AND para evitar que la presencia de una oscilación de contacto tenga efec­
tos sobre la salida. Describa la operación del circuito de “eliminación de oscilación de contac­
to" mostrado en la figura 5-9(b).

I
♦5 V
'Fa lso s c o n ta c to s ' aleatorios

■►VoüT
ov JíW \ Interruptor en
re p o s o sobre
Interruptor la p osición 2
f hacia la
posición 2
(a)

♦5 V

0 □ l _
I I
I I
I I
Interruptor R egresar sw itch
hacia la a la posición 1
posición 2

(b)
Figu ra 5-9 (a) Un rebotede contacto mecánico producirá múltiples transiciones; (b) Regis­
tro básico NAND que se utiliza para normalizar un interruptor mecánico.

S o lu c ió n
Se supone que el interruptor se encuentra en reposo en la posición 1 de manera que la
entrada RESTA BLECER está en BA JO y Q - 0. Cuando el interruptor se mueve a la posi-
ción 2, RESTA BLECER irá hacia A LTO y entonces aparece un estado BA JO en la entrada
ESTA BLECER cuando el interruptor hace contacto por primera vez. Esto pone Q - 1 des­
pués de transcurridos unos cuantos nanosegundos (el tiempo de respuesta de una compuerta
N AND). Ahora, si el interruptor oscila y deja de estar en contacto con 2. ESTABLECER y
RESTA BLECER permanecerán en A LTO y Q no se verá afectada; permanecerá en A LTO .
De esta manera, nada ocurre a Q conforme el interruptor oscila varias veces en el contacto 2
antes de quedar en reposo en la posición 2.
Asimismo cuando el interruptor pase de nuevo de la posición 2 a la 1, esta acción colo-

170 CA PÍTU LO 5 / FU P-FLO PS Y DISPOSITIVOS RELACIONADOS


cará un estado BA JO sobre la entrada RESTABLECER cuando se haga el primer contacto.
Esto borra a Q, llevándolo al estado BA JO , donde permanecerá aun si el interruptor oscila
varias veces sobre el contacto 1 antes de quedar en reposo.
De este modo, la salida Q consistirá en una con transición cada vez que el interruptor se
lleve de una posición a otra.

P reguntas de repa so

1. ¿Cuál es el estado normal de las entradas ESTABLECER y RESTABLECER? ¿Cuál


es el estado activo de cada entrada?
2. ¿Cuáles serán los estados de Q y Q después de que se haya borrado un F F (reinicio)?
3. Cierto o falso: La entrada ESTA BLECER nunca se puede utilizar para hacer Q - 0.
4. Cuando primero se suministra energía a un circuito F F es imposible predecir los
estado iniciales de Q y Q ¿Qué puede hacerse para asegurar que un registro básico de
NAND siempre comenzará en el esudo Q - 1?

5-2 REGISTRO BÁSICO CON COMPUERTAS ÑOR


Dos compuertas Ñ O R acopladas transversales se pueden utilizar como un registro básico con
compuertas Ñ O R. El arreglo que se muestra en la figura 5-10(a) es similar al registro básico,
excepto que las salidas Q y Q tienen posiciones invertidas.
El análisis de la operación del registro básico Ñ O R se puede efectuar exactamente de la
misma forma que el registro básico N AND. Los resultados se dan en la tabla de verdad de la
figura 5-10(b) y se resume como sigue:
1. EST A B L E C E R - R E ST A B L E C E R = 0. Esta es la condición normal del registro
básico Ñ O R y no tiene efecio alguno sobre el estado de salida. Q y Q permanecerán
en cualquier estado en que se encontraran antes de esta condición de entrada.

Figura 5 1 0 (a) R egistro básico de com puerta Ñ O R ; (b) tabla de verdad; (c) sím bolo sim plificado del
bloque.

Establecer Restablecer Salida

0 0 N o h a v ca m b io
1 ' 0 Q - 1
0 1 Q = 0
1 1 invalido*

• produce Q = Q = 0

(b)

FF

#
(c)

SECCIÓN 5-2 / REG ISTRO BÁSICO CO N COM PUERTAS ÑOR


2. E ST A B L E C E R ■ 1, R ESTA BLEC ER » 0. Esto siempre hará Q - 1, donde per­
manecerá sin importar si después ESTA BLECER regresa a 0.
3. E ST A B L E C E R ■ 0. R E STA BLEC ER ■ 1. Esto siempre hará Q - 0, donde per­
manecerá aun después de que RESTA BLECER regrese a 0.
4. E S T A B L E C E R » 1, R E ST A B L E C E R = 1. Esta condición intenta iniciar y borrar
el registro básico a] mismo tiempo y produce Q - Q - 0. Si las entradas se regresan
simultáneamente a 0, el estado de salida resultante es impredecible. N o se debe usar
esta condición de entrada.

El registro básico de la compuerta Ñ O R opera exactamente igual que el registro básico


N AND, excepto que las entradas ESTABLECER y RESTA BLEC ER son activas en A LTO
en vez de activas en BA JO y el estado normal de reposo es ESTA BLECER - RESTA BLE­
CER - 0. Q se fijará en A L TO por medio de un pulso A LTO en la entrada ESTA BLECER y
se hará BA JO por medio de un pulso A LTO en la entrada RESTA BLECER . El símbolo de
bloque simplificado del registro básico Ñ O R de la figura 5-10(c) se muestra sin burbujas en las
entradas 5 y C; esto indica que las entradas son activas en ALTO .

E jemplo 5-3

Suponga que inicialmente Q - 0, y determine las formas de onda de Q para las entradas del
registro básico Ñ O R en la figura 5-11.

ESTABLEC ER

_ n n
R ESTAB LECER
rL_n
Q

Figura 5-11 Ejemplo S-3.

S o lu c ió n
Inicialmente, ESTA BLECER - RESTA BLECER - 0, lo cual no tiene efecto sobre Q y Q
permanece en BA JO . Cuando ESTA BLECER pasa a A LTO al tiempo de 7,, Q se fijará en 1
y permanecerá ahí aun después de que ESTA BLECER retorne a 0 al tiempo 7; .
Al tiempo 7, la entrada RESTA BLECER pasa a A LTO y llevará a Q al estado 0, donde
se queda aun después de que RESTA BLECER retorna BA JO al tiempo 74.
El pulso en RESTA BLEC ER al tiempo 7, no tiene efecto sobre Q, dado que Q ya se
encuentra en BA JO. El pulso ESTABLECER al tiempo 7t devuelve una vez más a Q al estado
1, donde permanecerá.
Este ejemplo muestra que el FF “recuerda" la última entrada que se activó y no cambiará
de estados hasta que se active la entrada opuesta.

172 CAPÍTULO 5 / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


E jem plo 5-4

La figura 5-12 muestra un circuito simple que se puede emplear para detectar la interrupción
de un haz de luz. La luz se enfoca en un fototransistor conectado en la configuración de
emisor común para funcionar como interruptor. Suponga que el registro básico se ha borrado
anteriormente al estado 0 abriéndose en forma momentánea el interruptor 5, y describa lo que
sucede si el haz de luz se interrumpe momentáneamente.

♦5 V

Figura 5 1 2 Ejemplo 5-4.

S o lu c ió n
Con la luz proyectada en el fototransistor, podemos suponer que conduce al máximo de
modo que la resistencia entre el colector y el emisor es muy pequeña. Así, v0 estará próxima a
0 V. Esto coloca un estado BA JO en la entrada ESTABLECER del registro básico de manera
que ESTA BLECER - RESTA BLECER - 0.
Cuando se interrumpe el haz de luz, el fototransistor se desactiva y su resistencia entre
colector y emisor se vuelve muy elevada (ejemplo, esencialmente un circuito abierto). Esto
ocasiona que v0se eleve aproximadamente a 5 V; esto activa la entrada ESTA BLECER y
enciende la alarma.
Ahora, la alarma permanecerá encendida debido a que Q se quedará en A LTO aunque el
haz de luz sólo fue interrumpido momentáneamente, y v0 regresara a 0 V. La alarma puede ser
desactivada sólo en forma momentánea abriendo S, para producir un estado A L T O en la
entrada RESTABLECER.
En esta aplicación, se utiliza la característica de memoria dei registro básico para conver­
tir una incidencia momentánea (interrupción del haz) en una salida constante.

Estado del flip-flop al momento de alim entar el circuito Cuando se suministra


voltaje al circuito, no es posible predecir el estado inicial de la salida de un flip-flop si las
entradas ESTABLECER y RESTABLECER se encuentran en sus estados inactivos (S - C - 1
para un registro básico N A N D , S - C - 0 para un registro básico Ñ OR). La posibilidad de
que el estado inicial sea Q - 0 es la misma que la de Q - 1. Esto dependerá de aspectos como
los retrasos de propagación internos, capacitancias parásitas y carga externa. Si un registro
básico o FF debe tener un estado inicial en particular para asegurar la operación de un circuito.

SECCIÓN S-2 / REG ISTR O BÁSICO C O N COM PUERTAS ÑOR 173


entonces debe colocarse en ese estado activando en forma momentánea la entrada ESTABLE­
C E R o RESTA BLECER al inicio de la operación del circuito. A menudo esto se logra con la
aplicación de un pulso en la entrada apropiada.

P reguntas de r epa so

1. ¿Cuál es el estado normal de reposo de las entradas de un registro básico Ñ OR? ¿Cuál
es el estado activo?
2. Cuando se inicia un FF , ¿cuáles son los estados de Q y Q?
3. ¿Cuál es la única manera de hacer que la salida Q de un registro básicode la compuer­
ta Ñ O R cambie de 1 a 0?
4. Si el registro básico Ñ O R de la figura 5-12 fuese sustituido por un registro básico
N A N D , ¿por qué el circuito no funcionaría adecuadamente?

5 -3 DETECCIÓN DE FALLAS: CASO DE ESTUDIO


Los dos siguientes ejemplos presentan una ilustración del tipo de razonamiento que se emplea
para detectar y corregir fallas en un circuito que contiene registros básicos.

E jemplo 5-5

Analice y describa la operación del circuito de la figura 5-13.

Solución
Figura 5-13 Ejemplos 5-5 y 5-6.

♦5 V

174 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


S o lu c ió n
El interruptor se emplea para iniciar o borrar el registro básico N A N D , con el objeto de
producir en Q y Q señales libres de oscilaciones de contacto. Estas salidas del registro básico
controlan el paso de una señal de pulsos de 1kHz a través de las compuertas AN D y sus salidas
XAy X r
Cuando el interruptor se mueve hacia la posición A, el registro básico es iniciado a Q - 1.
Esto permite que los pulsos de 1kHz pasen a través de XAmientras que el BAJO en Q mantie­
ne XB - 0. Cuando el interruptor se mueve hacia la posición B, el registro básico es borrado a
Q - 0, lo que mantiene ahora a XA - 0 mientras que el estado A LTO en Q permite que los
pulsos pasen hacia XB.

Ejemplo 5-6

Un técnico realiza pruebas sobre el circuito de la figura 5*13 y anota las observaciones que
aparecen en la tabla 5-1. El técnico nota que cuando el interruptor se encuentra en la posición
B el circuito funciona de manera correcta, pero en la posición A el registro básico no es iniciado
al estado Q - 1. ¿Cuáles son las posibles fallas que producen este mal funcionamiento?

Tabla 5-1

Posición ESTA BLEC ER RESTA BLEC ER Q Q x.


del interruptor (21-1) (Zl-5) (Zl-3) (Zl-*) (Z2-3) (Z2-6)

A BAJO ALTO BAJO ALTO BAJO Pulsante


B ALTO BAJO BAJO ALTO BAJO Pulsante

S o lu c ió n
Existen varias posibilidades:
1. Un circuito abierto interno en la conexión Z l-1. Esto evitaría que Q respondiera en
forma adecuada a la entrada ESTABLECER •
2. Una falla de algún componente interno en la compuerta N AND de Z l que impide que
ésta responda adecuadamente.
3. La salida Q permanece en BA JO . Esto podría ser causado por:
(a) Zl-3 en cortocircuito interno con tierra.
(b) Zl-4 en cortocircuito interno con tierra.
(c) Z2-2 en cortocircuito interno con tierra.
(d) El nodo Q en cortocircuito externo con tierra.
Una revisión conectando un óhmetro entre Q y tierra determinará si cualquiera de estas
condiciones están presentes. Una revisión visual revelaría cualquier corto circuito.
¿Podría haber un cortocircuito interno o externo de Q hacia V^) Después de reflexio­
nar brevemente se llega a la conclusión de que esta no podría ser la causa de la falla. Si Q
estuviese en corto circuito con esto no impediría que la salida Q cambiara a A LTO
cuando ESTABLECER es BA JO . Dado que Q no cambia a A LTO , esto no puede ser la causa
de la falla. El motivo de que ESTA BLECER parezca como si estuviera clavada en el estado
A LTO es que Q está clavada en el estado BA JO , lo que mantiene a Q en A LTO .

SECCIÓN 5 ) / D ETECCIÓ N DE FALLAS: CASO DE ESTUDIO 1 7 5


Transición pendiente Transició n pendiente
positiva (T P P ) negativa (T P N )

Figura 5-14 Señales de un reloj.

- 5 -4 SEÑALES DE RELOJ Y FLIP-FLOPS SINCRONIZADOS


POR RELOJ__________________________________________________
Los sistemas digitales pueden operar en forma asincrona o síncrona. En los sistemas asincronos,
las salidas de circuitos lógicos pueden cambiar de estado en cualquier momento en que una o
más de las entradas cambie. Un sistema asincrono es difícil de diseñar y reparar.
En los sistemas síncronos, los tiempos exactos en que alguna salida puede cambiar de
estados se determinan por una señal que comúnmente se denomina reloj. Esta señal del reloj
es una serie de pulsaciones rectangulares o cuadradas, como se muestra en la figura 5-14. La
señal del reloj se distribuye a todas las partes del sistema y muchas (si no todas) las salidas del
sistema pueden cambiar de estado sólo cuando el reloj hace una transición. Las transiciones
(también denominadas flancos) se indican en la figura 5-14. Cuando el reloj cambia de 0 a 1, a
ésta se le denomina transición con pendiente positiva (TPP); cuando el reloj pasa de 1 a 0, a
ésta se le conoce como transición con pendiente negativa (TPN ). Usaremos las abreviaturas
TPP y T P N , ya que estos términos se encuentran con frecuencia en el texto.
Muchos sistemas digitales son principalmente síncronos (aunque siempre hay algunas
partes asincronas) ya que los circuitos síncronos son más sencillos de diseñar y reparar. Son
más fáciles de reparar porque las salidas del circuito sólo pueden variar en instantes específicos
de tiempo. En otras palabras, casi todas las panes se sincronizan a las transiciones de las seña­
les del reloj.
La acción de sincronización de las señales del reloj se logra a través del uso de flip-flops
sincronizados por reloj que están diseñados para cambiar de estados en una u otra de las transi­
ciones del reloj.

Flip-flops sincronizados por reloj Existen varios tipos de flip-flops sincronizados por
reloj que se emplean en una amplia gama de aplicaciones. Antes de comenzar el estudio de
estos tipos de FF , describiremos las principales características que son comunes a todos ellos.
1. Los F F sincronizados por reloj tienen una entrada de reloj que comúnmente está marca­
da como CLK, CK o CP. En este libro usaremos CLK, como se indica en la figura 5-15.
En muchos FF sincronizados por reloj, la entrada CLK es disparada por flanco, lo que
significa que es activada por una transición de la señal; esto se indica por la presencia de
un pequeño triángulo sobre la entrada CLK. Esto contrasta con los registros que se
disparan por nivel lógico.
En la figura 5-15(a) se activa la entrada CLK sólo cuando ocurre una transición con
pendiente positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la

176 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Entradas Entradas
d e control d e control

_ r t

C L K e s activada
c o n una T P N

(a) (b)

Figura 5-15 Los FF sincronizados por reloj tienen una entrada de reloj (CLK)
que es activa sobre (a) TPP o (b) TPN. Las entradas de control determinan el
efecto que tendrá la transición activa del reloj.

figura 5-15(b), la entrada CLK se activa sólo cuando se presenta una transición con
pendiente negativa (TPN ), lo que se simboliza con una pequeña burbuja.
2. Los F F sincronizados por reloj también poseen una o más entradas de control que
pueden tener varios nombres, lo que depende de su operación. Las entradas de control
no tendrán efecto sobre Q hasta que ocurra la transición activa de reloj. En otras pala­
bras, su efecto está sincronizado con las señales aplicadas en la entrada CLK. Por ejem­
plo, las entradas de control del flip-flop en la figura 5-15(a) no tendrán efecto hasta que
la T T P de la señal de reloj ocurra. Asimismo, las entradas de control en la figura 5-15(b)
no tendrán efecto hasta que la TPN de la señal de reloj ocurra. Por esta razón reciben el
nombre de entradas síncronas de control.
3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del FF
estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que
dispara el cambio. Las entradas de control definen el C U Á L (es decir, el estado al cual se
. irá la salida); la entrada CLK determina el CUÁN D O.

Tiempos de establecim iento y retención Deben cumplirse dos requisitos de


temporización para que un FF sincronizado por reloj responda confiablemente a sus entradas
de control cuando se presente la transición CLK activa. Estos requisitos se ilustran en la figura
5-16 para un F F que se dispara en una TPP.
El tiempo de establecimiento, fs, es el intervalo que precede inmediatamente a la tran­
sición activa de la señal CLK durante la cual la entrada síncrona tiene que mantenerse en el
nivel indicado. Los fabricantes de circuitos integrados generalmente especifican el valor míni­
mo aceptable de tiempo de retención. Si no se cumple este requisito, el FF no se disparará de
manera confiable cuando las transición del reloj ocurra.
El tiempo de retención, íH, es el intervalo que sigue inmediatamente a la transición
activa de la señal CLK durante la cual la entrada síncrona tiene que mantenerse en el nivel
indicado. Los fabricantes de circuitos integrados generalmente especifican el valor mínimo
aceptable del tiempo de retención. Si no se cumple este requisito, el FF no se disparará de
manera confiable.
Así, para asegurar que un FF con reloj responderá adecuadamente cuando ocurra la
transición activa del reloj, las entradas síncronas deben ser estables (invariables) para un inter­
valo igual a rs anterior a la transición del reloj y por lo menos para un intervalo igual a tH
posterior a la transición del reloj.

SECCIÓN M / SEÑALES DE R ELO J Y F U P FLOPS SINCRONIZADOS POR RELOJ


Entradas síncronas
de control

r
M
Entrada
de reloj

T ie m p o de Tie m p o de
esta ble cim ien to retención
(a) (b)

Figura 5-16 Las entradas de control deben mantenerse estables durante (a) un tiempo r antes de que
ocurra la transición activa del reloj y (b) un tiempo ^ postenor a la transición.

Los flip-flops en un circuito integrado tendrán valores de ts y fH en el orden de los


nanosegundos. Los tiempos de establecimiento por lo regular se encuentran de 5 a 50 ns
mientras que los tiempos de retención están generalmente de 0 a 10 ns. N ote que estos tiem­
pos se miden entre los puntos del 50% en la transición.
Estos requisistos de tiempos son muy importantes en los sistemas síncronos ya que,
como veremos, habrá muchas situaciones donde las entradas síncronas a un FF cambien aproxi­
madamente al mismo tiempo que la entrada CLK.

P reguntas de repa so

1. ¿Cuáles son los dos tipos de entrada de un FF sincronizado por reloj?


2. ¿Qué se entiende por el término "disparado por flanco"?
3. Cierto o falso : la entrada CLK afectará la salida del FF sólo cuando se presenta una
transición activa en la entrada de control.
4. Para un FF sincronizado por reloj, defina los siguientes términos: tiempo de estable­
cimiento y tiempo de retención.

5 -5 FLIP-FLOP S-C SINCRONIZADO POR RELOJ___________


La figura 5-17(a) muestra el símbolo lógico para un flip-flop S-C sincronizado por reloj que es
disparado por la transición con pendiente positiva de la señal del reloj. Esto significa que el FF
puede cambiar estados sólo cuando una señal aplicada a su entrada de reloj realiza una transi­
ción de 0 a 1. Las entradas S y C controlan el estado del F F en la misma forma descrita
anteriormente para el registro básico de la compuerta Ñ O R , pero el F F no responde a estas
entradas sino hasta la incidencia de la TPP de la señal del reloj.
La tabla de verdad de la figura 5-17(b) muestra la forma en que la salida del F F responde­
rá a la TPP en la entrada CLK para las diversas combinaciones de las entradas S y C. En esta
tabla de verdad se usa una nueva nomenclatura. La flecha hacia arriba ( T ) indica que se requie­
re de una TPP por CLK-, la etiqueta Q, señala el nivel de Q anterior a la TPP. E su nomenclatura es
muy usada por los fabricantes de CI en sus hojas de datos para CI.

178 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Entradas Salidas

S c CLK Q
•— S Q
c 0 T Q 0 (n o cam b ia )
1 0 T 1
> CLK
0 1 T 0
1 1 T A m bigua
•— C Q
El FF se dispara
Qq •» (M n¿v»l de la salida antas Que ocurra la TTP de CLK.
e n la transición
c on pendiente
i da CLK no producá carntoto an Q
positrva (a)
(b )

CLK

: j ¥ i n n n
e 1

T im e
<c)

Figura 5 17 (a) flip-flop S-C sincronizado por reloj que responde a la transición con pendiente positi­
va del pulso de reloj; (b) tabla de verdad; (c) formas de onda más comunes

Las formas de onda de la figura 5-17(c) ilustran la operación del F F S-C con reloj. Si
suponemos que los requerimientos de los tiempos de establecimiento y retención se cumplen en
todos los casos, podemos analizar estas formas de onda de la siguiente manera:

1. Inicialmente todas las entradas son 0 y la salida Q se supone que es; esto es, Q - 0.
2. Cuando ocurre la TP P del primer pulso de reloj (punto a), las entradas 5 y C son 0 así
que el FF no se ve afectado y permanece en el estado Q - 0 (esto es Q - Q J.
3- Al incidir la TP P del segundo pulso del reloj {punto c), la entrada S ahora es alta, con C
todavía baja. Así, el F F se fija en el estado 1 en la transición con pendiente positiva de
este pulso del reloj.
4. Cuando el tercer pulso del reloj realiza su transición positiva (punto e), encuentra que 5
- 0 y C - 1, lo que ocasiona que el FF vaya al estado 0.

SECCIÓN 5-5 / FLIP-FLOP S C SINCRONIZAD O POR RELOJ


5. El cuarto pulso lleva a FF una vez más al estado Q - 1 (punto g) ya que 5 - 1 y C - 0
cuando aparece la transición positiva.
6. El quinto pulso también encuentra que 5 - 1 y C - 0 cuando realiza su transición en
sentido positivo. Sin embargo, Q ya es alto, así que permanece en ese estado.
7. No debe utilizarse la condición 5 - C - 1 porque produce una condición ambigua.
Debe observarse en estas formas de onda que el FF no es afectado por las transiciones
con pendiente negativa de los pulsos del reloj. Asimismo, note que los niveles S y C n o ejercen
efecto sobre el FF, excepto en la incidencia de una transición con pendiente positiva de la señal
del reloj. Las entradas 5 y Cson entradas síncronas de control; definen a qué estado pasará el FF
cuando ocurra el pulso del reloj; la entrada CLK es la entrada de disparo que ocasiona que el
FF cambie de estado de acuerdo con el estado de las entradas 5 y Ccuando ocurre la transición
activa del reloj.
La figura 5-18 muestra el símbolo y la tabla de verdad de un flip-flop S-C sincronizado
por reloj que se dispara en la transición con pendiente negativa en su entrada CLK. El círculo
pequeño y el triángulo que aparecen en la entrada CLK indican que este F F se disparará sólo
cuando la entrada CLK pase de 1 a 0. Este FF opera en la misma forma que el FF de transición
con pendiente positiva excepto que la salida puede cambiar estados solamente con las transi­
ciones con pendiente negativa de los pulsos del reloj (puntos b, d , f h y j en la figura 5-17). Los
F F disparados por transiciones de pendientes positiva o negativa se utilizan en los sistemas
digitales.

Circuitería de un flip-flop S-C disparado por flanco No es necesario un análisis


detallado de la circuitería interna de un FF sincronizado por reloj, porque todos los tipos
están disponibles como C I. Aunque en este momento el principal interés se centra en la ope­
ración externa de los FF, para entender esta última será de gran ayuda examinar una versión
simplificada de la circuitería interna del FF. La figura 5-19 muestra lo anterior para un flip-
flop S-C disparado por flanco.
El circuito contiene las tres secciones:

1. Un registro básico de compuertas N A N D formado por las N AND 3 y 4


2. Un circuito conductor de pulsos formado por las N AND 1 y 2
3. Un circuito detector de flanco
Tal como se muestra en la figura 5-19, el detector de flanco produce una espiga de corta
duración que va hacia positivo (CLK*) al mismo tiempo que se presenta la transición activa
del pulso en la entrada CLK. El circuito de conducción de pulsos “lleva" la espiga a la entrada
ESTA BLECER o RESTA BLECER del registro básico, de acuerdo con los niveles presentes
en S y C Por ejemplo, con 5 - 1 y C - 0, se invierte la señal CLK* y se pasa por la compuerta
NAND-1 para producir un pulso BA JO en la entrada del registro básico que pone Q - 1.

Rgora 5 -18 Un flip-flop S-C sincronizado por reloj que se dispara en transiciones con
pendiente negativa.
Entradas Salidas

S C CLK Q

0 0 i Q 0 (n o cam bia)
1 0 A 1
0 1 i 0
1 1 i A m b ig u a

pen diente negativa

CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Detector
de flancos
_ÍL
CLK.

C ircu ito co n ducto r R egistro bá s-co


de pulso s NANO

Figura 5 1 9 V ersión sim plificada de la circuitería de un flip-flop S-C disparado por


flanco.

Con 5 - 0, C - 1, se invierte la señal C LK * y se pasa por la compuerta N AND-2 para


producir un pulso bajo en la entrada BO R RA R del registro básico, lo que reinicia Q - 0.
La figura 5-20(a) muestra la forma en que se genera la señal C LK * para F F disparados por
flanco con TPP. El IN V ER SO R produce un retraso de unos cuantos nanosegimdos de mane­
ra que las transiciones de CLK ocurren un poco después de las de CLK. La compuerta AND
produce una espiga de salida que se encuentra en A LTO sólo por unos cuantos nanosegundos
cuando CLK y CLK están en A LTO . El resultado es un pulso de corta duración en CLK*,
que ocurre durante la TP P de CLK. Además, el circuito de la figura 5-20(b) produce C LK *
sobre la TPN del CLK para FF que son disparados por una TPN.
Dado que la señal C LK * se encuentra en A LTO sólo por unos cuantos nanosegundos, Q
'sólo se ve afectada por los niveles en 5 y C durante un tiempo muy corto, antes y después de
la ocurrencia del flanco activo de CLK. Esto es lo que da al FF la propiedad de ser disparado
por flanco.

Figura 5-20 Implantación de los circuitos detectores de flanco empleados en flip-flops disparados por
flanco: (a) TPP; (b) TPN. Duración de los pulsos de CLK, comúnmente de 2 a 5 nanosegimdos.

CLK f^ n
1 CLK - CLK
TL _
CLK < CLK

CLK

(a) ib)

SECCIÓN S-5 / FLIP-FLOP S-C SINCRONIZADO POR RELOJ 181


P reguntas de repa so

1. Suponga que se aplican las formas de onda de la figura 5-17(c) en las entradas del F F
de la figura 5-18. ¿Qué ocurre con Q en el punto
2. Explique por qué las entradas 5 y C sólo afectan a Q durante la transición activa del
CLK.

5 -6 FLIP-FLOP I-K SINCRONIZADO POR RELOJ___________


La figura 5-21(a) muestra un flip-flop J-K sincronizado por reloj que es disparado por la transi­
ción con pendiente positiva de la señal de reloj. Las entradas J-K controlan el estado del FF en
la misma forma en que las entradas 5 y C lo hacen para el flip-flop S-C sincronizado por reloj,
excepto por una diferencia principal: la condición J - K - / no genera una salula ambigua. Para
este 1, condición 1, el FF siempre pasará a su estado opuesto cuando se efectúe la transición
con pendiente positiva de la señal de reloj. A esta operación se le denomina modo de comple­
mento (toggle). En este modo, si / y K se dejan en el estado ALTO, el FF cambiará al estado
complementario con cada pulso de reloj.

Hgarm 5-21 (a) flip-flop J-K sincronizado p o r reloj que responde a la transición con pendiente positi­
va del relo j; (b) form as de onda.

J Q ------------ « J K C LK Q

0 0 T Q 0 (no cam bia)


n • ____ > C L K
1 0 T 1
0 1 0
K Q • 1 1 Q 0 (se co m p le m e n ta )
•—
(a)

-rU T JT JT T L r
i i i i i

r
CLK

n
a b c d e f g h i j k

Tie m p o
(b)

CAPITULO S / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


La tabla de verdad de la figura 5-21 (a) resume la forma en que el flip-flop J-K responde a
la TPP por cada combinación de/ y K. Observe que la tabla de verdad es la misma que la flip-
flop S-C sincronizado por reloj (fig. 5-17), excepto para la condición J - K - 1. Esta condición
produce Q - Qo, lo que significa que el nuevo valor de Q será el inverso del valor que tenía
antes de la realización de la TPP; ésta es la operación de complemento.
La operación de este FF se ilustra por medio de las formas de onda de la figura 5-21 (b).
Una vez más se supone que los requisitos de tiempo de establecimiento y de retención se
cumplen adecuadamente.
1. Inicialmente todas las entradas son 0 y la salida Q se supone como 1; es decir, Q - 0.
2. Cuando ocurre la transición con pendiente positiva del primer pulso del reloj (punto <*),
la condición / - 0, K - 1 existe. Así, el F F será llevado al estado Q - 0.
3. El segundo pulso del reloj encuentra que J - K - 1 cuando realiza su transición con
pendiente positiva (punto c). Esto ocasiona que el FF se complemente a su estado opues­
to, Q - 1.
4. En el punto e de la forma de onda del reloj J y K son 0, de manera que el F F no cambia
estados en este pulso.
5. En el punto g, / - 1 y K - 0. Esta es la condición que fija a Q en el estado 1. Sin
embargo, ya se encuentra en 1, así que ahí permanecerá.
6. En el punto i , J - K - 1, de manera que el FF se complementa. Lo mismo sucede en el
punto k.
Debe observarse también, a partir de estas formas de onda, que la transición con pen­
diente negativa de los pulsos del reloj no afecta al FF. Asimismo, los niveles de entrada / y K
no tienen efecto excepto cuando aparece la TPP de la señal del reloj. Las entradas / y K no
pueden valerse por sí mismas del F F para cambiar estados.
La figura 5-22 muestra el símbolo correspondiente a un flip-flop J-K sincronizado por
reloj que se dispara en las transiciones con pendiente negativa de la señal del reloj. El círculo
pequeño en la entrada CLK indica que este FF se disparará cuando la entrada CLK pase de 1 a
0. Este FF opera de la misma forma que el FF con transición positiva de la figura 5-21, excepto
que la salida puede cambiar estados sólo en transiciones con pendiente negativa de señales de
un reloj (puntos b, d , / h , y j ) . Ambas polaridades de los flip-flops J-K disparados por flanco se
usan comúnmente.
El flip-flop J-K es mucho más versátil que el flip-flop S-C puesto que no tiene estados
ambiguos. La condición J - K - 1, la cual genera la operación de complemento, se usa amplia­
mente en todos los tipos de contadores binarios. En esencia el flip-flop J-K puede hacer cual­
quier cosa que el flip-flop S-C pueda hacer, además de operar en el modo de complemento.

Circuitería interna de un flip-flop J-K disparado por flanco En la figura 5-23 se


muestra una versión simplificada de los circuitos internos de un flip-flop J-K disparada por
flanco. Contiene las mismas tres secciones que el flip-flop S-C disparado por flanco de la figura
5-19. De hecho, la única diferencia entre los dos circuitos es que las salidas Q y Q se

Figura 5-22 Un flip-flop J-K que se dispara en transiciones con pendiente negativa.

•— J Q J K CLK Q
0 0 4 Q 0 (no cam bia)
> CLK
1 0 i 1
0 1 i 0
K Q
9 1 1 4 (se co m p le m e n ta )

SECCIÓN W> / FLIP-FLOP J-K SINCRONIZAD O POR RELOJ


C o n d u cció n d e ' N A N D -F F
pulso s

Figura 5-23 Circuito interno de un flip-flop J-K disparado por flanco.

retroalimentan a las compuertas N A N D de conducción de pulsos. Esta conexión retro-


alimentada es la que da al flip-flop J-K su operación de complemento para la condición J -
K m I,
Examinemos esta condición de complemento más detalladamente, suponiendo que J -
K - 1 y que Q reposa en el estado BA JO cuando ocurre un pulso CLK. Con Q - 0 y Q - 1,
la compuerta NAÍND 1 conducirá a CLK* (invertido) a la entrada ESTA BLECER del registro
básico N A N D para producir Q - 1. Si suponemos que Q está en A L TO cuando ocurre un
pulso CLK , la compuerta NAND 2 conducirá a CLK* (invertido) a la entrada RESTA BLECER
del registro básico para producir Q - 0. De este modo, Q siempre termina en el estado
opuesto.
Para que la operación de complemento se lleve a cabo de la manera antes descrita, d
pulso C LK * debe ser de muy corta duración. Éste debe regresar a 0 antes que las salidas Q y Q
realicen la transición hacia sus nuevos valores; de lo contrario, los nuevos valores de Q y
Q harán que el pulso C LK * cambie otra vez las salidas del registro básico.

P reguntas de r e p a so

1. Cierto o falso: Se puede utilizar un flip-flop J-K como flip-flop S-C, pero un flip-flop
S-C no se puede usar como flip-flop J-K.
2. ¿Un flip-flop J-K tiene condiciones ambiguas de entrada?
3. ¿Qué condición de entrada J-K iniciará Q en la incidencia de la transición CLK activa?

5 -7 FLIP-FLOP D SINCRONIZADO POR RELOJ_____________


La figura 5-24(a) muestra el símbolo y la tabla de verdad para un flip-flop D disparado por
flanco positivo (TPP). A diferencia de los flip-flops S-C y J-K, el de tipo D sólo tiene una entrada
síncrona de control, D, que significa dato. La operación del flip-flop D es muy sencilla: Q va

1 8 4 CAPÍTULO S / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


_TL

i i i
i
i
i
i
i
r
i i i i
CLK
;jT _ n _ r L _ r L _ T L J i _ n _

:^ n
a b c d e f g
_ I • I ' ' l T
i l i i i i


(b)

Figura 5-24 (a) Flip-flop D que dispara con transiciones de pendiente


positiva; (b) formas de onda.

hacia el mismo estado en que se encuentra la entrada D cuando ocurre un TPP en CLK. En
otras palabras, el nivel presente en D será alm acenado en el flip-flop en el momento en que se
presente una TPP. Las formas de onda de la figura 5-24(b) ilustran esta operación.
Suponga que inicialmente Q se encuentra en A LTO . Cuando se presenta en el punto a la
primera TPP, la entrada D está en BA JO ; de este modo, Q va hacia el estado 0. Aunque el
nivel en la entrada D cambia entre los puntos a y bt estos cambios no tendrán ningún efecto
sobre Q, Q guarda el nivel BAJO que estaba presente en D en el punto a. Cuando ocurre de
nuevo una TPP en b , Q va hacia A L T O , porque en ese momento D se encuentra en A L T O . Q
guarda este estado A L TO hasta que la TP P que se presenta en c provoca que Q vaya hacia
BAJO, dado que en ese instante D es BA JO . De manera similar, la salida Q toma los niveles
presentes en D cuando ocurre una TP P en los puntos d, e , f y g. Note que en el punto e, Q
permanece en A L TO porque D también lo hace.
Otra vez es importante recordar que Q sólo puede cambiar cuando se presenta una TPP.
La entrada D no tiene ningún efecto entre la ocurrencia de las TPP.
Un flip-flop D disparado por flanco negativo (TPN) funciona de la misma forma, excep­
to que el valor de Q toma el valor de D cuando ocurre una TPN en CLK. El símbolo para el
flip-flop D que es disparado con TP N tendrá una burbuja sobre la entrada CLK.

Implantación de un flip-flop tipo I) La implantación de un flip-flop D es sencilla.


Como se muestra en la figura 5-25, sólo se necesita añadir un IN VERSO R al flip-flop S-C
disparado por flanco. Si usted ensaya con los dos valores de D, debe observar que cuando
ocurre una TPP, Q toma el nivel presente en D.

SECCIÓN 5-7 / FLIP-FLOP D SIN CRON IZAD O POR RELOJ 1 8 5


1
1
S Q
1 D Q

> CLK
1
1 C Q
- O -
1

(a) (b)

Figura 5-25 Implantación de un flip-flop D disparado por flanco a partir dd flip-


flop S-C.

E jemplo 5-7
¿Cómo puede modificarse un flip-flop J-K para que funcione como un flip-flop D?

D •-

CLK*-

4 > ^ Figura 5-26 Implantación de un flip-flop D a


partir de un flip-flop J-K.

S o lu c ió n
La modificación, que se muestra en la figura 5-26, es la misma que se hizo al flip-flop S-C en la
figura 5-25.

Transferencia de datos paralela En este punto quizá el lector se cuestione acerca del
uso del flip-flop D, ya que parece que la salida Q es la misma que la entrada D. No del todo;
recuerde que Q toma el valor de D sólo en ciertos momentos, así que no es idéntico a D (por
ejemplo, véase las formas de onda en la figura 5-24).
En la mayor pane de aplicaciones del flip-flop D, la salida Q debe tomar el valor en esta
entrada D solamente en instantes definidos con exactitud. Un ejemplo de esto se ilustra en la
figura 5-27. Las salidas X, Y, Z del circuito lógico se transferirán a los FF Q,, Q, y Q, para su
almacenamiento. Utilizando los flip-flop D, los niveles presentes en X, Y y Z se transferirán a
Q j, Q2 y Q}, respectivamente, hasta la aplicación de un pulso de TR A N SFEREN C IA a las
entradas comunes CLK. Los FF pueden almacenar estos valores para procesarse después. Este
es un ejemplo de la transferencia paralela de datos binarios; los bits X, Y y Z se transfieren
simultáneamente.

186 CA PÍTU LO $ / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Q, Q , = X*

— C >CLK Q,

C ircuito
lógico Q , - Y*
com b in ato rio

•CLK Q-

Q -, = Z ‘

C >CLK Q3

• D e s p u é s d e la incidencia d e la T P N

Figura 5*27 Transferencia paralela de datos binarios mediante el uso de flip-


flops tipo D.

P reguntas de r e p a so

1. ¿Qué sucederá a la forma de onda Q en la figura 5-24(b) si la entrada D se conserva


permanentemente en el estado BAJO?
2. Cierto o falso: La salida Q será igual al nivel presente en la entrada D en todo mo­
mento.

5 -8 REGISTRO BÁSICO D LOTCH D (REGISTRO


TRANSPARENTE)____________________________________________
El flip-flop D disparado por flanco utiliza un circuito detector de flanco para asegurar que la
salida tome el valor que se encuentra en la entrada D sólo cuando ocurra la transición activa del
reloj. Si no se usa este detector de flanco, el circuito resultante operará en forma un tanto
diferente. Este circuito se denomina registro básico D y tiene la configuración mostrada en la
figura 5-28(a).
El circuito contiene el registro básico N AND y las compuertas N A N D 1 y 2 de conduc­
ción. La entrada común a las compuertas de conducción se denomina entrada de habilitación
(enable, y se abrevia EN) en lugar de entrada de reloj, porque su efecto sobre las salidas Q y Q no
está restringido sólo a sus propias transiciones. La operación del registro básico D es la siguiente:
1. Cuando EN se encuentra en A L T O , la entrada D producirá un estado BAJO en cual­
quiera de las entradas, ESTABLECER o RESTABLECER, del registro básico N A N D
causando que Q tome el mismo nivel que D. Si D cambia mientras EN se encuentra en
ALTO, Q seguirá dicho cambio de manera exacta. En otras palabras, mientras EN - 1,
la salida Q será una replica exacta de Z>, en este modo, se dice que el registro básico D es
“transparente*.

SECCIÓN S-l / REGISTRO BÁSICO D LO TCH D (R EG ISTR O TRANSPARENTE) 1 8 7


R E G IS T R O B Á S I C O N A N D Entradas Salida

EN D 0

0 X Q 0 (n o cam b ia )
1 0 0
1 1 1
"X " indica 'n o importa' CL es el
H A B IL IT A R « s u d o de Q antes de que t N cambie
(E N ) haca B AJO

r\ A
ü u

CKI
C»M Ó
VJ
* *

<C)

Figura 5-28 Registro básico D: (a) estructura; (b) tabla de verdad; (c) símbolo lógico.

2. Cuando EN va hacia el estado BAJO, la entrada D se inhibe y deja de afectar el


registro básico N AND, porque las salidas de las dos compuertas de conducción se
mantienen en A LTO . De este modo, las salidas Q y Q permanecen en el nivel que
tenían justamente antes de que EN cambiara hacia el estado BAJO. En otras palabras,
las salidas son “ancladas" en sus niveles actuales de corriente y no pueden cambiar
mientras EN permanezca en BAJO aunque D cambie.

Esta operación se resume en la tabla de verdad de la figura 5-28(b). N ote que aun cuando
la entrada EN funciona de manera muy similar a la CLK de un flip-flop disparado por flanco,
no existe ningún triángulo pequeño en la entrada EN. Esto se debe a que el sírflbolo del trián­
gulo pequeño se emplea estrictamente para entradas que pueden provocar un cambio en la
salida sólo cuando ocurre una transición. El registro básico D no es disparado porjlaú co.
\

E jemplo 5-8

Determine la forma de onda Q para un registro básico D con las entradas D y EN que se
muestran en la figura 5-29. Suponga que inicialmente Q - 0.

S o lu c ió n
Antes de 7 ,, EN está en BA JO , así que Q está “anclada” en su nivel 0 de corriente y no puede
cambiar, aunque D lo haga. Durante el intervalo 7, a Tv EN esú en A LTO ; en consecuencia,
Q sigue los cambios de la señal presente en D. De este modo, en 7, Q va hacia A LTO y
permanece en este estado porque D no cambia. Cuando EN regresa a BA JO en 7; , el nivel de
Q se mantiene en A L TO y permanecerá así mientras EN esté en BAJO.
En Ty cuando EN va de nuevo hacia A LTO , Q sigue los cambios en la entrada D hasta
T4, que es cuando EN regresa a BA JO . Durante el intervalo Ty a Tv el registro básico es

18 8 CA PÍTU LO 5 / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


"C la v a d o " "T ra n s p a re n te " 'C ía v a c ío " "Tra n s p a re n te " 'C la v a d o "
e n Q -0 O =D en Q = 1 O »0 en 0-0
Figura 5-29 Formas de onda para el ejemplo 5-8 que muestran los dos
modos de operación de un registro básico “D “ transparente.

“transparente", porque las variaciones en D pasan directamente a la salida Q. En T4, cuando


EN cambia al estado BA JO , Q será anclada en el nivel 0 debido a que este es el nivel que tiene
en T4. Después de T4, las variaciones en D no tendrán ningún efecto sobre Q porque ésta
permanece anclada (es decir, EN - 0).

Preguntas de r epa so

1. Señale las diferencias en operación entre un registro básico D y un flip-flop D dispa­


rado por flanco.
2. Cierto ofalso-. Un registro básico D se encuentra en modo transparente cuando EN - 0.
3. Cierto o falso: En un registro básico D, la entrada D sólo tiene efecto sobre Q cuando
EN - 1.

5 -9 ENTRADAS ASÍNCRONAS
En los flip-flops sincronizados por reloj que hemos estudiado, las entradas S, C ,J, K y D las
denominamos entradas de control. A estas entradas también se les denomina entradas síncronas
porque su efecto sobre la salida del F F se sincroniza con la entrada CLK. Como hemos visto,
las entradas síncronas de control deben utilizarse junto con una señal de reloj para activar el
FF.
Muchos FF con reloj también tienen una o más entradas asincronas que operan inde­
pendientemente de las entradas síncronas y de la entrada del reloj. Estas entradas asincronas se
pueden emplear para fijar el F F en el estado 1 o en el 0 en cualquier instante, sin im portar las
condiciones presentes en las otras entradas. Dicho de otra manera, las entradas asincronas son
entradas dominantes que pueden servir para ignorar todas las otras entradas a fin de colocar el
FF en un estado o en el otro.
La figura 5-30 muestra un flip-flop J-K con entradas asincronas designadas como
PRESTABLECER y RESTA BLECER . Éstas son entradas activas en BAJO como lo indican
las pequeñas burbujas en el símbolo del FF. La tabla de verdad que se incluye resume la forma
en que afectan la salida del FF. Examinemos los diversos casos.

SECCIÓN S-9 / ENTRADAS ASINCRONAS


PRESTABLECER RESTABLECER R e sp u e s ta del FF

1 1 O p e ra ció n sm cronizadan por reloj*


0 1 0 - 1
1 0 0 -0
0 0 N o s e utilizan

• Q responderé a J. K y CLK

Figura 5-30 Un flip-flop J-K sincronizado por reloj con entradas asincronas.

■ PR E ST A B L E C E R = R E STA BLEC ER = 1. Las entradas asincronas son inactivas y


el FF está libre para responder a las entradas J , K y CLK ; en otras palabras, la operación
sincronizada por reloj puede llevarse a cabo.
■ PR E ST A B L E C E R - 0; R ESTA BLEC ER - 1. PRESTABLECER está activado
y Q va inmediatamente a 1 sin importar qué condiciones están presentes en las entradas
J , K y CLK. La entrada CLK no puede afectar al FF mientras PRESTA BLECER - 0.
■ PR E ST A B L E C E R - 1; R ESTA BLEC ER - 0. RESTA BLECER seactivayQ va
inm ediatam ente a 0 independientemente de las condiciones presentes en las entradas
J, K y CLK. La entrada CLK no tiene efecto mientras RESTA BLECER - 0.
■ PR E ST A B L E C E R = RESTA BLEC ER « 0 . Esta condición no debe utilizarse, ya
que puede producir una respuesta ambigua.
Es importante comprender que estas entradas asincronas responden a niveles de CD
(corriente directa). Esto significa que si hay un cero constante en la entrada PRESTABLECER ,
el F F permanecerá en el estado Q - 1, independientemente de lo que ocurra en las otras
entradas. En forma análoga, un cero constante en la entrada RESTABLECER mantiene al FF
en el estado Q - 0. Así, las entradas asincronas se pueden usar para conservar al FF en un
estado específico en cualquier intervalo de tiempo que se desee. Sin embargo, con frecuencia
las entradas asincronas se utilizan para iniciar o borrar el FF al estado deseado mediante la
aplicación de un pulso momentáneo.
Muchos F F con reloj que están disponibles como circuitos integrados tendrán estos dos
tipos de entradas asincronas; algunos tendrán sólo la entrada RESTA BLECER . Algunos FF
tendrán entradas asincronas que son activas en A LTO en vez de ser activas en BA JO . Para
éstos, el símbolo del FF no tendría una pequeña burbuja en las entradas asincronas.

Denominaciones para entradas asincronas Los fabricantes de C I no han llegado a


un acuerdo sobre qué nomenclatura emplear para las entradas asincronas. Las denominacio­
nes más comunes son PRE (abreviatura de PRESET; PRESTABLECER) y CLR (abreviatura
de CLEAR). En ocasiones también se utilizan las denominaciones SET y RES (abreviatura de
RESET; RESTA BLECER). De aquí en adelante, usaremos las etiquetas PRE y CLR para re­
presentar las entradas asincronas, porque son las más utilizadas. Cuando las entradas asincronas
son activas en BA JO , como generalmente sucede, se emplea una barra sobre las etiquetas para
indicarlo, esto es, PRE y CLR ■
Aunque la mayor parte de los flip-flops tienen por lo menos una o más entradas asincronas,
existen varias aplicaciones en las que no se emplean. En esos casos, dichas entradas se mantienen de
manera permanente en su nivel inactivo. En futuras referencias a los FF que se hagan en este libro,
no mostraremos las entradas asincronas no utilizadas del FF; se supondrá que están conectadas en
forma permanente a su nivel lógico inactivo.

190 CA PÍTU LO J / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


E je m p l o 5 -9

La figura 5-31 (a) muestra un flip-flop J-K con entradas asincronas activas en BAJO. Las entra­
das J y K se mantienen permanentemente en A LTO . Determine la salida Q que se obtiene en
respuesta a la forma de onda que se aplica en las entradas CLK , PRE y C LR . Suponga que
inicialmente Q - 1.

CLK
♦5 V PRE

PRE

CLR

CLR

P unto O p e ra ció n

Transición síncrona cu a n d o o cu rre la T P N d e C L K


E sta b le cim ie n to asincrono c u a n d o P R E = 0
Transició n síncrona
Transició n síncrona
R estab lecim iento asincrono c u a n d o C L R » 0
Ü l R anula el efecto d e la T P N d e C L K
Transició n síncrona

(b)
Figura 5-31 Formas de onda para el ejemplo 5-9 que muestran la forma en que responde el flip-flop a las
entradas asincronas.

S o lu ció n
Inicialmente, PRE y CLR se encuentran en su estado inactivo A LTO , así que no tendrán
ningún efecto sobre Q. De este modo, cuando se presenta la primera TPN de la señal CLK en
el punto a, Q cambiará a su estado opuesto; recuerde que J - K - 1 produce la operación de
complemento. ____
En el punto b, la entrada PRE se lleva a su estado activo, BA JO . Esto inm ediatam ente
pone a Q - 1. Note que PRE produce Q - 1 sin necesidad de esperar una TPN en CLK. Las
entradas asincronas funcionan de manera independiente de CLK.
En el punto c, la TPN de CLK causa que Q cambie de nuevo a su estado opuesto. Note
que PRE Ha regresado a su estado inactivo antes del punto c. Por otra parte, la TPN de CLK
hará que en el punto d la salida Q cambie otra vez de estado, de regreso a A LTO .

SECCIÓN 5-9 / ENTRADAS ASINCRONAS 191


En el punto e, la entrada CLR se encuentra en su estado activo BA JO , lo que de manera
inm ediata borra la salida, Q - 0. De nuevo, esto ocurre de manera independiente de CLK.
La TPN de CLK en el punto fn o cambia al estado de Q, porque la entrada CLR perma­
nece en su estado activo. El BA JO en CLR anula la entrada CLK y mantiene Q - 0.
Cuando se presenta la TPN de CLK en el punto g, su aparición cambia el estado de Q
hacia A LTO , porque en ese momento ninguna entrada asincrona se encuentra activa.
En la figura 5-31 (b) se resumen estos pasos.

P reguntas de repa so ________________ _____________________________

1. ¿Cuál es la diferencia en operación entre una entrada asincrona y una síncrona?


2. Mientras PRE - 1 ¿puede un flip-flop D responder a sus entradas CLK y D?
3. Mencione las condiciones necesarias para que un flip-flop J-K , disparado por flanco
positivo (TPP) y con entradas asincronas activas en BA JO , cambie al estado opuesto.

5-10 SÍMBOLOS IEEE/ANSI______________________________


Hemos utilizado los símbolos tradicionales para cada uno de los registros básicos FF que se
han presentado hasta este momento, y dichos símbolos continuarán utilizándose en la mayor
pane de los diagramas de circuito de este libro. En esta sección examinaremos los nuevos
símbolos IEEE/ANSI para los mismos dispositivos, para que el lector se familiarice con ellos.
La figura 5-32(a) ilustra el símbolo lógico para el registro básico D. Este es el nuevo
símbolo IEEE/ANSI. Emplea la letra "C " para denotar la entrada H A BILITA R. Como vere­
mos más adelante, la simbología IEEE/ANSI utiliza la letra “C " para cualquier entrada que
tenga la función de control, cuando las demás tienen efecto sobre la salida. Como sabemos, el
nivel lógico aplicado en la entrada H ABILITAR controla el momento en que se permite que

Figura 5-32 Símbolos IEEE/ANSI para (a) un sólo registro básico D y (b) un CI real con varios
registros de este tipo 74LS375.

74LS375

(a) (b)

CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


la entrada D tenga efecto sobre las salidas Q y Q . Note que éstas se encuentran marcadas fuera
del bloque y que el triángulo rectángulo sobre Q indica que ésta es la salida invenida. Lo
anterior es el estándar para la simbología IEEE/ANSI. Recuerde que este pequeño triángulo
rectángulo es similar a la pequeña burbuja empleada en los viejos símbolos.
La figura 5-32(b) muestra el símbolo IEEE/ANSI para un CI específico; el 74LS375
registro básico cuádruple. Este CI contiene cuatro registros básicos tipo D que operan de
manera individual en la forma ya descrita. Este símbolo también se aplica a los correspondien­
tes CI en las series T T L y CMOS: por ejemplo, el 74HC375.
Si examinamos el símbolo lógico para este CI, observaremos varios puntos. Primero,
podemos ver que el símbolo contiene cuatro pequeños rectángulos; cada uno representa un
registro básico. Note la forma en que están señaladas las entradas y salidas de cada registro
básico. Por ejemplo, la entrada D del registro básico de la pane superior está marcada como
“ID”, su entrada H A BILITAR como “C I" y sus salidas son 1Q y 1Q . Por último, note que
los dos registros básicos en la pane superior tienen una entrada común de habilitación; esto es,
CI y C2 están conectados juntos, internamente, y comparten la misma terminal sobre el
encapsulado del CI. Del mismo modo, los dos registros básicos de la parte inferior también
comparten una entrada común de habilitación.
La figura 5-33(a) muestra el símbolo lógico IEEE/ANSI para un flip-flop J-K disparado
por flanco negativo (TPN) con entradas asincronas. La entrada del reloj está marcada como
“C" dentro del rectángulo. Note que hay dos triángulos sobre la entrada del reloj; el interno
indica que esta entrada es disparada por flanco; el triángulo externo señala que la entrada es
activada por un TPN . Las entradas PRE y CLR son activas en BA JO , simbolizadas por los
triángulos de la derecha. Es interesante notar que el estándar IEEE/ANSI emplea las etiquetas
“S* y "R “ dentro del rectángulo para señalar las entradas asincronas ESTA BLECER y RES­
TABLECER que son equivalentes a PRESTA BLECER y RESTA BLECER respectivamente.
La figura 5-33(b) muestra el símbolo lógico estándar IEEE/ANSI para un C I que forma
parte de la serie 74LS de dispositivos T T L . El 74LS112 es un flip-flop J-K doble disparado por
flanco negativo con entradas PRESTA BLECER y RESTABLECER. Contiene dos flip-flops
J-K, como el que está simbolizado en la figura 5-33 (a). Note la forma en que están numeradas

Figura 5-33 Símbolos IEEE/ANSI para (a) un flip-flop J-K disparado por flanco y (b) un CI real
(74LSI 12 que contiene dos flip-flops tipo J-K disparados por flanco negativo).

74LS112
PR E

1J

1CLK • >C1

1K
— rs.
R

2 J • -----------------

2CLK • ^ >

2 K -- -----------------

(8) (b)

SECCIÓN S-10 / SÍMBOLOS IEEE/ANSI 193


5-
IJ

Lo:
ye
un
ejei

*
Tie
der
act
siei
CLK*

Re
FF
car
tra.
50°
(b» cor
Figura 5 -3 4 Símbolos IEEE/ANSI para (a) un flip-flop D disparado por flanco y (b) un CI real (74175 BL
que contiene cuatro flip-flops con reloj y restablecimiento común). prc
par

nar
ya
ret:
las entradas y salidas. Asimismo, observe que sólo se muestran dentro del rectángulo las eti­
ene
quetas correspondientes al F F de la parte superior. Se entiende que las entradas del F F bajo
tienen la misma distribución que las del alto. Este mismo símbolo es aplicable a los dispositi­
vos 74S112 y 74HC112.
Fre
La figura 5-34(a) es el símbolo IEEE/ANSI para el flip-flop D disparado por flanco
lae
positivo con entradas asincronas. No existe ningún triángulo sobre la entrada de reloj ya que
un
este FF está sincronizado por TPP.
La figura 5-34(b) contiene el símbolo IEEE/ANSI para el C I 74175, que contiene cuatro
flip-flops tipo D que comparten las mismas entradas CLK y C LR . Los FF no tienen una
entrada PRE. Este símbolo contiene un rectángulo separado, que sirve para representar cada
FF, y un bloque común de control, que es el rectángulo con muescas de la parte superior. El
bloque común de control se emplea cada vez que un CI tiene una o más entradas comunes a
más de uno de los circuitos contenidos en el encapsulado. Para el 74175, las entradas CLK y
CLR son comunes a los cuatro flip-flops D contenidos en el CI. Esto significa que una TPN
en CLK provocará que cada salida Q tome el nivel presente en su entrada D; asimismo, esto
significa que un estado BA JO aplicado en CLR borrará todas las salidas Q, llevándolas hacia el
estado BA JO .

P reguntas de repa so

1. Explique el significado de los dos diferentes triángulos que pueden formar parte de la
simbología IEEE/ANSI, en la entrada de reloj.
2. Describa el significado del bloque común de control.

194 CAPITULO 5 / F1JP FLOPS Y DISPOSITIVOS RELACIONADOS


5 -1 1 CONSIDERACIONES SOBRE
LA TEMPORIZACIÓN DE FLIP-FLOPS
Los fabricantes de flip-flops (multivibradores biestables) en CI especificarán varios parámetros
y características importantes de temporización que deben considerarse antes de que se utilice
un FF en cualquier aplicación. Describiremos los más importantes y luego daremos algunos
ejemplos reales de flip-flops en C I específicos de las familias lógicas T T L y CMOS.

Tiempos de establecim iento V retención Estos temas ya se han estudiado y se pue­


den repasar en la sección 5-4. Representan los requisitos que deben cumplirse para lograr una
activación confiable de los FF. La hoja de datos de circuitos integrados de los fabricantes
siempre especificará los valores mínimos de t$ y rH.

Retardos en la propagación Siempre que una señal cambie el estado de la salida de un


FF, existe un retraso desde el instante en que la señal se aplica hasta que la salida realiza el
cambio. La figura 5-35 ¡lustra los retrasos que ocurren en la propagación como respuesta a una
transición positiva en la entrada CLK. N ote que estos retrasos se miden entre los puntos del
50% en las formas de onda de la entrada y de la salida. Los mismos tipos de retrasos ocurren
como respuesta a señales en las entradas asincronas de un FF (PRESTABLECER y RESTA ­
BLECER). Las hojas de datos de los fabricantes por lo general especifican los retrasos en la
propagación en respuesta a todas las entradas y generalmente especifican los valores máximo
para y
Los flip-flops en CI modernos tienen retrasos en la propagación, que van desde unos
nanosegundos hasta cerca de 100 ns: Los valores de xpLHy generalmente no son los mismos
y aumentan en proporción directa al número de cargas que son manejadas por la salida Q. Los
retrasos en la propagación de los FF desempeñan un papel importante en situaciones que se
encontrarán más adelante.

Frecuencia máxima de reloj, f *** Esta es la máxima frecuencia que se puede aplicar a
la entrada CLK de un F F y aun hacerla que dispare de manera firme. El límite f HAX variará de
un FF a otro FF, aunque los FF tengan el mismo número de dispositivo. Por ejemplo, el

Figura 5-35 Retrasos de propagación en flip-flops.

•PLM PHJ.
R etraso q u e va R etraso q u e va
de B A J O a A L T O de A L T O a B A J O
(a) <b)

SECCIÓN S -lI ✓ CO NSIDERACIO NES SOBRE LA TEM PORIZACIÓN DE FLIP-FLOP 1 9 5


fabricante del C I FF J-K 7470 analiza muchos de estos flip-flops y puede hallar que los valores
/ uax 20 a 35 MHz. En seguida, especificará el límite f WiX mínimo como 20 MHz.
Esto puede parecer confuso, pero con un poco de razonamiento se entenderá que lo que el
fabricante dice es que no puede garantizar que el FF7470 que usted incorpora a un circuito
funcione arriba de 20MHz; muchos de ellos funcionarán, pero otros no. Si se aplican menos de
20MHz, sin embargo, éste garantiza que todos funcionarán adecuadamente.

Tiempos en ALTO y en BAJO de los pulsos de reloj El fabricante también especifica­


rá el tiempo m ínim o que la señal CLK debe permanecer en BA JO antes de que pase a ALTO ,
algunas veces llamado fw (L), y el tiempo m ínim o que el CLK debe conservarse en A LTO
antes de que retorne a BA JO, algunas veces denominado i^¡ (H). Estos tiempos se definen en la
figura 5-36(a). Si no se cumplen estos requisitos mínimos de tiempos se pueden generar dispa­
ros poco confiables. Note que estos valores de tiempo se miden entre los puntos medios en las
transiciones de señal.

Aneho del pulso asincrono activo El fabricante también especificará el tiempo m íni­
mo que una entrada PRESTA BLECER O RESTA BLECER tiene que mantenerse en su estado
activo a fin de iniciar o borrar el FF. La figura 5-36(b) muestra a (L) para entradas asincronas
activas en BAJO.

Tiempos de transición del reloj Para lograr un disparo confiable, los tiempos de tran­
sición de las formas de onda del cronómetro (tiempos de subida y bajada) deben ser muy
conos. Si la señal de reloj emplea demasiado tiempo en efectuar las transiciones de un nivel a
otro, el FF puede dispararse de manera irregular o no dispararse. Por lo general los fabricantes
no señalan un requisito de tiempo máximo de transición por cada FF en CI. En su lugar, suele
darse como un requisito general para todos los circuitos integrados de cierta familia lógica.
Por ejemplo, los tiempos de transición deben ser por lo general < 50 ns para dispositivos T T L
y <, 200 ns para CMOS. Estos requisitos variarán ligeramente entre los diferentes fabricantes y
entre las diversas subfamilias contenidas en las amplias familias lógicas T T L y CMOS.

Figura 5-36 (a) Tiempos que la señal de reloj permanece en los estados
ALTO y BAJO; (b) ancho de un pulso asincrono.

R ELO J
\Z J -twrtu-
V

(a)

E STA B LEC ER
________ o
R ESTAB LECER i\ yi
i *
i i
*-•—twiu—^
(b)

196 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


1
Tabla 5-2 Valores e temporización de flip-flop (en nanosegundos).
5
& - S 2- Ñ

TTL CMOS
7474 74LS112 4013B 74HC112

í, 20 20 60' 25
*M
5 0 0 0
t^ -ó c C L K z Q 40 24 200 31
W “ de CLK a Q 25 16 200 31
v

de CLR a Q 40 24 225 41
k- ? s t o p

c ^ - d e PRE a Q 25 16 225 41
£v (¿)—tiempo BA JO de CLK 37 15 100 »
tiempo A L TO de CLK 30 20 100
t^(L)—en PRE o CLR 30 15 60 25
15 30 5 20
fu s x -* n}Á H L

Circuitos integrados re ale s Com o ejemplos prácticos de estos parámetros de


gs-?

temporización, veamos varios FF reales en circuitos integrados. En particular, considerare­


mos los siguientes CI:
■ 7474 Flip-flop doble disparado por flanco (familia TTL)
■ 74LS112 Flip-flop J-K doble disparado por flanco (TTL)
■ 4013B Flip-flop doble disparado por flanco (familias CMOS)
■ 7 4 HC 1 12 Flip-flop J-K doble disparado por flanco (CMOS)
La tabla 5-2 enlista los diversos valores de temporización para cada uno de estos FF
como aparecen en los manuales del fabricante. Todos los valores listados son m ínim os excepto
para los retrasos en la propagación, que son valores máximos.
Un análisis cuidadoso de la tabla 5-2 revela dos puntos interesantes.
sy 1. Todos los FF tienen requerimientos muy bajos de rH; esto es común en la mayoría de
los FF modernos disparados por flanco.
2. La serie 74HC de dispositivos CM OS tiene valores de temporización comparables
con los valores de los dispositivos T T L . La serie 4000 es mucho más lenta que la serie
74HC.

E jemplo 5 - 1 0 ________________________________________________________

De la tabla 5-2, determine lo siguiente:


(a) Suponga que Q - 0. ¿Cuánto tiempo puede tardar Q en pasar al estado A LTO cuando
ocurre una TPP en la entrada CLK de una 7474?
(b) Suponga que Q - 1 ¿Cuánto tiempo puede tomar a Q pasar al estado BA JO en respues­
ta a la entrada CLR de un 74HC112?
(c) ¿Cuál es el pulso más angosto que debe aplicarse a la entrada CLR del FF 74LS112 para
borrar confiablemente a Q?
(d) ¿Cuál FF de la tabla 5-2 requiere que las entradas de control permanezcan estables des­
pués de la incidencia de la transición activa del reloj?
(e) ¿Para qué flip-flops tienen que mantenerse estables las entradas de control, durante un
tiempo mínimo, antes de que ocurra la transición activa del reloj?

SECCIÓN S-Il / CONSIDERACIONES SOBRE LA TEM PORIZACIÓN DE FLIP-FLOP 197

4
Solución
(a ) La TP P ocasionará que Q pase de BA JO a A LTO . El retraso de CLK a Q se indica como
tmL - 25 ns para el 7474.
(b) Para el 74HC112 el tiempo que se requiere para que Q pase de A L TO a BAJO en
respuesta a la entrada CLR se señala como ípHL - 41 ns.
(c) Para el 74LS112 el pulso más angosto en la entrada CLR se enlista como rw(L) - 15 ns.
(d) El 7474 es el único F F de la tabla 5-2 que presenta un requisito de tiempo de retención
diferente de cero.
(e) Todos los FF requieren de un tiempo de establecimiento diferente de cero.

P reguntas de r e p a so

1. ¿Qué parámetros de temporización indican el tiempo que le tomará a la salida Q de


un FF responder a una entrada?
2. C ieno o falso: Un F F que tiene una f^ ^ de 25 MHz puede ser disparado de manera
confiable por cualquier forma de onda pulsátil CLK con una frecuencia menor a 25
MHz.

5-12 PROBLEMAS POTENCIALES DE TEMPORIZACIÓN


EN CIRCUITOS CON FLIP-FLOPS
En muchos circuitos digitales la salida de un FF está conectada, directamente o por medio de
compuertas lógicas, a la entrada de otro FF, y ambos son disparados por la misma señal de
reloj. Esto presenta un problema potencial de temporización. En la figura 5-37 se ilustra una
situación común, donde la salida de Q, está conectada a la entrada J de Q, y los dos flip-flops
están sincronizados por la misma señal de reloj aplicada en sus entradas CLK.
El problema potencial de temporización es éste: como Q, cambiará con la TPN del
pulso de reloj, la entrada J 2 de Q, cambiará al recibir la misma TPN . Lo anterior puede condu­
cir a una respuesta impredecible en Qr
Supóngase que inicialmente Q, - 1 y Q, - 0. Así, el FF Q, tiene - 1 mientras
que Q2 tiene/, - Q, - 1 y K2 - 0 antes de que ocurra la TPN del pulso de reloj. Cuando ésta
se presenta, Q, cambiará al estado BA JO , pero en realidad lo hará hasta después de que trans­
curra un tiempo igual a su retraso de propagación, rpHL. La misma TP N sincronizará de mane­
ra confiable a Q2 hacia el estado A LTO siempre y cuando ípHL sea mayor que el requisito de
tiempo de retención de Q,, cH. Si esta condición no se satisface, la respuesta de Q2 será impre­
decible.
Afortunadamente, lodos los F F modernos disparados por flanco tiene requerimientos
de tiempo de retención iguales o menores a 5 ns; la mayor pane tiene un íH - 0 , lo que significa que
no presentan ningún requerimiento relacionado con el tiempo de retención. Para estos FF, situa­
ciones como la planteada en la figura 5-37 no representan ningún problema.
A menos que se establezca lo contrario, en todos los FF de los circuitos que aparecen en
este libro se supondrá que el requerimiento de tiempo de retención de los FF es suficientemen­
te con o como para responder en forma confiable, de acuerdo con la siguiente regla:

La salida de un F F irá hacia el estado determinado por los niveles lógicos


presentes en sus entradas de control síncronas justo antes de que ocurra
la transición activa del reloj.

198 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


R ELOJ
pulSO

O,
(J 2)

V
tpHL Of O,

•PLMof 0 3

Figura 5-37 Q, responderá de manera apropiada al nivel presente en Q, antes que


ocurra la TPN de CLK, siempre y cuando el tiempo de retención de Q,tH, sea menor
que el retraso de propagación de Q,

Si aplicamos esta regla a la situación mostrada en la figura 5-37, ésta afirma que Q2 irá al estado
determinado por la condición que está p r e s e n t e , - 1 y K: - 0, justo antes de la ocurrencia de
una TPN en el pulso de reloj. El hecho de q u e e s t é cambiando en respuesta a la misma TPN
no tiene ningún efecto.

E jemplo 5 - 1 1 ________________________________________________________

Determine la salida Q de un flip-flop J-K disparado por flanco negativo si las entradas son las
formas de onda mostradas en la figura 5-38. Suponga que ^ - 0 y que al inicio Q - 0.

Figura 5-38 Ejemplo 5-11.

r
- •
„ i
C LK

T, T4

SECCIÓN 5-12 / PROBLEMAS POTENCIALES DE LA TEM PORIZACIÓN D E C IR CU ITO S CON F U P FLOP 199
Solución
El FF responderá sólo en los tiempos 7,, T4, 7fcy 7g. En 7; , Q responderá a la condición J - K - 0
presente justo antes de 7; . En T4, Q responderá a la condición J - \, K - 0 presente antes de
T4. En 7fc, Q responderá a la condición / - 0, K - 1 presente justo antes de Th. En Tv Q
responde a J - K - 1.

5 -1 3 FLIP-FLOPS MAESTRO/ESCLAVO
Antes del desarrollo de los FF disparados por flanco con poco o sin requerimiento de tiempo
de retención, los problemas de temporización como el de la figura 5-37 a menudo eran mane­
jados usando cierta clase de FF llamados FF m aestro/esclavo. En realidad, un FF de este tipo
contiene dos FF: un maestro y un esclavo. Durante la TPP de la señal CLK , los niveles presen­
tes en las entradas de control (D ,J, K) se emplean para determinar la salida del maestro. Cuan­
do la señal CLK hace la transición hacia el nivel BA JO , el estado del maestro se transfiere al
esclavo, cuyas salidas son Q y Q . De este modo, Q y Q cambian sólo después de cada TPN del
reloj. EL F F maestro/esclavo funciona de manera muy similar a los FF disparados por flanco
negativo, salvo por una gran desventaja: las entradas de control deben mantenerse estables
mientras CLK se encuentra en el estado A LTO ; de lo contrario, puede ocurrir una operación
irnpredecible. Este problema con los F F maestro/esclavo se ha resuelto con una versión
mejorada denominada m aestro/esclavo con inhibición de dato.
El F F maestro/esclavo ya es obsoleto, aunque puede encontrarse en equipo más vie)o.
Ejemplos de este tipo son los estándares T T L 7473, 7476 y 74107 y las versiones con inhibi­
ción de dato 74110 y 74111. Las nuevas tecnologías de CI (74LS, 74AS, 74ALS, 74H C , 74HCT)
no incluyen ningún FF maestro/esclavo como parte de sus series. De hecho, el 74LS76 y el
74LS107 se han fabricado como FF disparados por flanco, a pesar de que sus contrapanes de la
serie 74 son FF maestro/esclavo.
Para la mayoría de los propósitos, si usted encuentra un F F maestro/esclavo en un
equipo, puede analizarlo como si éste fuera un flip-flop disparado por flanco negativo.

5 -1 4 APLICACIONES DE LOS FLIP-FLOPS


En este capítulo ya vimos algunos ejemplos de la forma en que los flip-flops N AND y Ñ OR
simples se utilizaron para filtrar las oscilaciones de un interruptor (ejemplo 5-2) e incluso para
almacenar sucesos (ejemplo 5-4). Estos FF simples sin reloj son un tanto limitados en sus
aplicaciones. Los FF con reloj ofrecen al diseñador lógico un grup<^ de dispositivos versátiles
que tienen numerosas aplicaciones. Brevemente presentaremos las aplicaciones más comunes
en las siguientes secciones y las ampliaremos en capítulos subsiguientes.

5 -1 5 SINCRONIZACIÓN DE FLIP-FLOPS
La mayor pane de los sistemas digitales son principalmente síncronos en su operación pues la
mayoría de las señales cambiarán estados en sincronización con las transiciones del reloj. Sin
embargo, en muchos casos, habrá una señal externa que no esté sincronizada con el reloj; en
otras palabras, es asincrona. Las señales asincronas a menudo ocurren como resultado de una

200 CA PITU LO 5 / FIJP -F L O P S Y D ISPOSITIVOS RELACIONADOS


señal interruptora de entrada activada por un operador humano en algún tiempo seleccionado
al azar en relación con la señal del reloj. Esta selección no elaborada puede producir resultados
•t f - 0
impredecibles e indeseables. El siguiente ejemplo ilustra la forma en que se puede emplear un
Mes de
FF para sincronizar el efecto de una entrada asincrona.
TVQ

Ejemplo 5-12

La figura 5-39(a) muestra una situación donde la señal de entrada A es generada a partir de un
interruptor sin oscilaciones activado por un operador (en el ejemplo 5-2 se presentó por pri­
:iempo mera vez un interruptor sin oscilaciones). A pasa a A LTO cuando el operador activa el inte­
mane- rruptor y a BA JO cuando el operador libera el interruptor. Esta entrada A se utiliza para
te tipo controlar el paso de la señal de reloj a través de la compuerta AND de manera que los pulsos
presen- de reloj están en A LTO , como se muestra en las formas de onda de la figura 5-39(b).
Cuan- A menudo este tipo de salida no es aceptable, así que debe crearse un método para
fiere al prevenir la aparición de pulsos parciales en X. Una solución se muestra en la figura 5-40(a).
PN del Describa la forma en que este circuito resuelve el problema y trace la forma de onda X para la
flanco misma situación de la figura 5-39(b).
istables
rración
rersión

s vieio.
inhibi-
IHCT)
76 y el RELOJ j n j T j T _ n _ n _ r L r L
es de la

en un

iL T U lJ U t
P ulsos
parciales
(a)
ft»
/ ÑOR
iso para Figura 5-39 La señal asincrona A puede producir pulsos parciales en X.
en sus
rrsátiles
jmunes

S o lu c ió n
La señal A se conecta a la entrada D del FF Q que es sincronizada por la TPN de la señal del
reloj. Así, cuando A pasa a A L T O , Q no pasará a A LTO sino hasta que ocurra la siguiente
TPN del reloj al tiempo 7 ,. Este estado A LTO en Q activará la compuerta AN D para que
pasen pulsos completos del reloj a X, como se muestra en la figura 5-40(b).
pues la Cuando A retorna a BA JO , Q no pasará a BA JO sino hasta la siguiente TPN del reloj al
rloj. Sin tiempo 7j. De este modo, la compuerta AN D no inhibirá los pulsos del reloj hasta que el
eloj; en pulso del reloj que termina en 7, haya pasado a través de la compuerta hacia X.
>de una Así, la salida X únicamente contiene pulsos completos.

SECCIÓN S-15 / SINCRONIZACIÓN DE FLIP-FLOPS 201


REuOJ

-T L T L T L
(a)

RELOJ
_ í x r u ^ _ r i _ r L r L n _

i
T,
rUTLTLR
------------------ L

Pulsos co m p le to s

(b)
Figura 5-40 Uso de flip-flop D disparado por flanco para sincronizar la
habilitación de la compuerta AND con las TPN del reloj.

5-16 DETECCIÓN DE SECUENCIAS DE ENTRADA________


En muchas situaciones una salida se activará sólo cuando las entradas son activadas en cierta
secuencia. Esto no se puede hacer usando sólo la lógica combinacional pura; requiere de las
características del almacenamiento de los flip-flops.
Por ejemplo, se puede usar una compuerta AN D para determinar cuando dos entradas,
A y B, son ALTAS, pero su salida responderá igual, sin importar qué entrada pase primero al
estado A L T O . Pero suponga que se desea generar una salida ALTA sólo si A pasa a ALTO y B
pasa a A L T O algún tiempo después. En la figura 5-41 (a) se muestra una manera de lograrlo.
Las formas de onda en las figuras 5-41 (b) y (c) muestran que X pasará al estado ALTO

Figura 5-41 Uso de flip-flop J-K sincronizado por reloj para responder a una secuencia particular de
entradas.

A » J X -------------•
j — r
B •— > CLK

K - T

(a) (a) A pasa a A L T O (a) B pasa a A L T O


antes q u e B antes q u e A

202 CAPÍTULO $ / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


solamente si A pasa a A L TO antes de que B pase a A LTO . Esto se debe a que A debe estar en
d estado A LTO para que X pase a A L T O en la TP P Je B.
A fin de que este circuito funcione adecuadamente, A tiene que pasar a A L T O antes de
que B lo haga por lo menos en una cantidad de tiempo igual al requisito del tiempo de estable­
cimiento de FF.

5 -1 7 ALMACENAMIENTO Y TRANSFERENCIA DE DATOS


Por mucho, d uso más común de los flip-flops es para el almacenamiento de datos o información.
Los datos pueden representar valores numéricos (por ejemplo, números binarios, decimales
codificados en BCD). Estos datos generalmente se almacenan en grupos de FF llamados registros.
La operación que se realiza con más frecuencia sobre los datos almacenados en un FF
o registro es la transferencia. Esta operación comprende la transferencia de datos de un FF o
registro a otro. La figura 5-42 ilustra la forma en que la transferencia de datos puede llevarse a
cabo entre dos F F mediante el uso de flip-flops S-C, J-K y D. En cada caso, el valor lógico que
está almacenado normalmente en el FF A es transferido al FF B en la TPN del pulso TR A N S­
FERENCIA. De este modo, después de esta TP N la salida B será la misma que la salida A.
Las operaciones de transferencia en la figura 5-42 son ejemplos de transferencia síncrona,
puesto que las entradas síncronas y CLK se utilizan para realizar la transferencia. Una opera­
ción de transferencia también puede obtenerse utilizando las entradas asincronas de un FF. La

Figu ra 5 4 2 O peración de transferencia sín­


crona de datos efectuada por diversos tipos de
FF

TR A N S F E R E N C IA _ T L

i en cierta
iere de las

i entradas,
jrim ero al
VLTO y B
i logrado,
do A L T O

articu lar de TR A N S FE R E N C IA _J

T R A N S FE R E N C IA _ T L

SECCIÓN 5-17 / ALMACENAMIENTO Y TRANSFERENCIA DE DATOS 203


Habilitación
de transferencia

Figura 5-43 Operación de transferencia asincrona de datos.

figura 5-43 muestra cóm o obtener una transferencia asincrona utilizando las entradas
PRESTA BLEC ER y RESTA BLEC ER de cualquier tipo de FF. Aquí, las entradas asincronas
responden a niveles BAJOS. Cuando la línea H A BILITA C IÓ N D E LA TRANSFERENCIA
se mantiene en el estado BA JO , las dos salidas de la compuerta NA N D se conservan en ALTO,
sin efecto sobre las salidas del FF. Cuando la línea de H A BILITA C IÓ N D E LA TRANSFE­
REN CIA se hace A LTA , una de las salidas N A N D pasará a BA JO dependiendo del estado de
las salidas A y A . Este estado BA JO iniciará o borrará el F F B al mismo estado que el FF A.
Esta transferencia asincrona se hace independientemente de las entradas síncronas y CLK del
FF . Se denomina asimismo transferencia no secuencia! (jam transfei), puesto que los datos
llegan al F F B aunque las entradas síncronas están activas.

Transferencia de datos paralela La figura 5-44 muestra la transferencia de datos de


un registro a otro mediante el uso de FF tipo D. El registro X consta de los F F A’,, X2 y X¿ el
registro Y consta de los FF Yv Y2y Yy Cuando se aplica el pulso TR A N SFEREN C IA , el nivel

Figura 5-44 Transferencia paralela de contenido dd registro X al registro Y.


R egistro X
a ___________________________

R egistro Y

CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


almacenado en X{ será transferido a Yt, X¡ a Y2 y Xy a Yy La transferencia del contenido del
registro X al registro Y es una transferencia síncrona. También se le conoce como transferen­
cia paralela , ya que el contenido de A',, X, y X^se transfiere simultáneamente a Yt, Y2 y Yy Si se
efectuara una transferencia en serie, el contenido del registro X sería transferido al registro Y,
un bit a la vez. Esto se examinará en la siguiente sección.
Es importante para entender la trasferencia paralela sin los cambios del contexto de los
registros en la fuente de los datos. Por ejemplo, en la figura 5-44 si XJCJC^ - 101 y -
011 es prioritario al suceso del pulso TRA N SFEREN C IA , ambos registros serán considera­
dos después del pulso TR A N SFEREN C IA 101.

P reguntas de r e p a so

1. Cierto o falso: La transferencia asincrona de datos hace uso de entrada CLK.


2. ¿Qué tipo de F F se adapta mejor a la transferencia síncrona porque requiere del míni­
mo número de interconexiones de un F F al otro?
iradas
cronas 3. Si se emplearan flip-flops J-K en los registros de la figura 5-44, ¿cuántas conexiones se
NCIA requerirían del registro X al registro Y?
XTO , 4. Cierto o falso: La transferencia síncrona de datos requiere menos circuitos que la trans­
MSFE- ferencia asincrona.
ado de
FF A.
LK del
i datos 5 -1 8 TRANSFERENCIA DE DATOS EN SERIE:
REGISTROS DE CORRIMIENTO_______________________________
nos de Antes de describir la operación de transferencia de datos en serie, primero es necesario exami­
fX ¿ el nar la constitución del registro básico de corrim iento. Un registro de corrimiento es un grupo
el nivel de FF conectado de tal forma que los números binarios almacenados en él son desplazados de
un FF al siguiente con cada pulso de reloj. Sin duda, el lector ya los habrá visto en operación
en dispositivos como la calculadora electrónica, donde los dígitos que aparecen en la pantalla
se desplazan a la izquierda cada vez que usted proporciona un nuevo dígito. Esta es la misma
acción que se lleva a cabo en un registro de corrimiento.
La figura 5-45(a) muestra una forma de conectar varios flip-flops J-K para que funcionen
como un registro de corrimiento de cuatro bits. Note que los FF están conectados de manera
que la salida de X} se transfiere en X2, X: en X f y X , en X0. Esto significa que, hasta la incidencia
de la TPN del pulso de corrimiento, cada FF toma el valor almacenado anteriormente en el
FF a su izquierda. El flip-flop X} toma un valor determinado por las condiciones presentes en
sus entradas J y K cuando ocurre el pulso de corrimiento. Por ahora, supondremos que las
entradas J y K de X} están conectadas a la forma de onda de EN TRADA D E D A T O S que se
muestra en la figura 5-45(b). Asimismo, supondremos que todos los F F se encuentran en el
estado 0 antes de que los pulsos de corrimiento son aplicados.
Las formas de onda en la figura 5-45(b) muestran la manera en que los datos de entrada
pasan de la izquierda a la derecha de un FF a otro cuando se aplican los pulsos de corrimiento.
Cuando ocurre la primera TPN al tiempo Tx, cada uno de los FF X2, X { y X0 tendrá la condi­
ción / - 0, K - 1 presente en sus entradas debido al estado del F F a su izquierda. El flip-flop
Xi tendrá la condición / - 1, K - 0 debido a la EN TRA D A D E D A TO S. Así, al tiempo T},
sólo Xy pasará a A L T O en tanto que todos los otros FF permanecerán en BA JO . Cuando la
segunda TPN ocurra en TJt el flip-flop X} tendrá J - 0, K - 1 debido a la EN TR A D A DE
DATOS. El flip-flop X2tendrá J - 1, K - 0 debido al estado A LTO en Xy Los flip-flops Xxy Xc
todavía tendrán la condición / - 0, K - 1. Entonces, al tiempo T2sólo el FF X2 irá a A LTO , el FF
Xs cambiará a BA JO y los FF Xxy Xc permanecerán en BAJO.

SECCIÓN S -ll / TRANSFERENCIA DE D A TO S EN SERIE: REG ISTRO S DE C O RRIM IEN TO 205

I
ENTRADA

P ulsos de
corrim ien to
1
P ulsos de
c orrim ien to

1
EN TR A D A
DE D A TO S Q

Figura 5-45 Registro de corrimiento de 4 bits.

Se puede emplear un razonamiento similar para determinar la manera en que las formas
de onda cambian a los tiempos 7 3 y Tv N ote que en cada TPN de los pulsos de corrimiento,
cada salida del F F toma el nivel que se encontraba presente en la salida del F F a su izquierda
antes de la TPN . Por supuesto, Af, toma el nivel que estaba presente en la EN TRA D A DE
D A T O S anterior a la TPN .

Requisito de tiempo de retención En este arreglo de registro de corrimiento es nece­


sario que los F F tengan un requisito de tiempo de retención muy pequeño, porque hay instan­
tes en que las entradas / y K se encuentran cambiando casi al mismo tiempo que la transición
CLK. Por ejemplo, la salida A7, cambia de 1 a 0 en respuesta a la TP N al tiempo Tv ocasionando
que las entradas /, K de X2 cambien mientras su entrada CLK se encuentra cambiando. En
realidad, debido al retraso en la propagación de Xy las entradas/, K de X2 no cambiarán en un
tiempo co n o después de la TPN . Por esta razón, debe implantarse un registro de corrimientos
a panir de FF disparados por flanco que tengan un valor íHmenor que el retraso de propaga­
ción del FF (del C LK a la salida). Este último requisito se cumple fácilmente con los FF más
modernos disparados por flanco.

206 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Transferencia en serie entre registros La figura 5-46(a) muestra dos registros de
corrimientos de 3 bits conectados de modo que el contenido del registro X será transferido en
serie al registro Y. Utilizando flip-flops D por cada registro de corrimiento, ya que esto re­
quiere de menos conexiones que los flip-flops J-K. N ote la forma en que X^, último F F del
registro X, está conectado a la entrada de Y2 primer FF del registro Y. De esta manera, cuando
se aplican pulsos de corrimiento, la transferencia de la información se lleva a cabo como sigue:
X2- * X x-> X0- * Y: -¥ Yx-¥ Y0. El F F X 2pasará a estados determinados por su entrada D. Por
ahora, D se mantendrá en BA JO , de modo que X2 pasará a BA JO en el primer pulso y ahí se
quedará.
Para ilustrar lo anterior, supongamos que antes de que se aplique algún pulso, el conte­
nido del registro X es 101 (es decir, X2- \ , X t - 0, X0 - 1) y el registro Y se encuentra en 000.
Consulte la tabla de la figura 5-46(b), que muestra la forma en que los estados de cada FF
cambian cuando se aplican los pulsos de corrimiento. Deben observarse los siguientes puntos:

1. En la transición con pendiente negativa de cada pulso, cada FF toma el valor que
estaba almacenado en el F F a su izquierda antes de que ocurra el pulso.
2. Después de tres pulsos, el 1 que inicialmente se encontraba en X, está en Y2, el 0 que
al principio estaba en X¡ está en K, y el 1 que estaba en X0 está en En otras palabras,
el número 101 almacenado en el registro X ha sido trasmitido ahora al registro Y. El
registro X se encuentra en 000; ya perdió la información original.
3. La transferencia completa de los tres bits de datos requiere de tres pulsos de corri­
miento.

Figura 5 -4 6 Transferencia en sene de la información del registro X al registro Y

R eg istro X R egistro Y
A
— D X j -------- D X, ---- D Xo ---- D Y , ----- D Y, D Y0

CLK CLK CLK CLK CLK CLK


-----&----
formas
rciento, Pulsos d e c o rrim ie n to

quierda _ T L T L .
DA D E (a)

.Xa x, Xo Y2 Y, Y0

es nece- i------------------------ >


1

f instan- 11 0 11 A n te s d e aplicar los pulsos


o

ansición
ionando
o

0 1 0 D e s p u é s del p n m e r pulso
»

Lndo. En
án en un 0 0
\ 1
NX
0
\ 1 0 - D e s p u é s del s e g u n d o pulso
imientos \
propaga- 0 0 0 I I 0 11- D e s p u é s del te rcer pulso
s F F más
(b)

SECCIÓN 5-1» / TRANSFERENCIA DE D A TO S EN SERIE: REG ISTR O S DE C O RRIM IEN TO 2 0 7


E jem plo 5-13

Suponga el mismo contenido inicial de los registros X y Y de la figura 5-46. ¿Cuál será el
contenido de cada FF después de la ocurrencia del sexto pulso de corrimiento?

S o lu c ió n
Si continuamos el proceso ilustrado en la figura 5-46(b) durante tres ciclos de reloj más, encon­
traremos que todos los F F se hallan en el estado 0 después del sexto pulso. Otra manera de
llegar a este resultado es razonando así: el nivel constante 0 de la entrada D de X2 se convierte
en un nuevo 0 con cada pulso, de modo que después de seis pulsos los registros están llenos
con ceros.

Operación de desplazamiento a la izquierda Los flip-flops de la figura 5-46 se pue­


den conectar con la misma facilidad, de modo que la información se desplace o corra de dere­
cha a izquierda. N o existe ninguna ventaja general en el desplazamiento primero en un senti­
do y luego en el otro; el sentido seleccionado por el diseñador de la lógica a menudo se basará
en la naturaleza de la aplicación, como veremos más adelante.

Transferencia paralela contra transferencia en serie. En la transferencia paralela,


toda la información es transferida simultáneamente por un comando único (figura 5-44), sin
importar cuántos bits se transfieran. En la transferencia en serie, como lo ejemplifica la figura
5-46, la transferencia completa de N bits de información requiere de N pulsos del reloj ( 3 bits
requieren tres pulsos, 4 bits, cuatro pulsos, etc.). La transferencia paralela, por lo tanto, es
obviamente mucho más rápida que la transferencia en serie usando registros de corrimiento.
En la transferencia paralela, la salida de cada FF del registro X se conecta a una entrada
correspondiente del FF en el registro Y En la transferencia en serie, sólo el último F F del
registro X se conecta al registro Y En general, la transferencia paralela necesita más
interconexiones entre el registro emisor (X) y el receptor (Y) que la transferencia en serie.
Esta diferencia se hace más obvia cuando se transfiere un número mayor de bits de informa­
ción. Esta es una consideración importante cuando los registros emisor y receptor están sepa­
rados uno del otro, ya que determina cuántas líneas (alambres) se necesitan en la trasmisión de
la información.
La elección de la trasmisión paralela o en serie depende de la aplicación del sistema y de
las especificaciones. Con frecuencia, se usa una combinación de los dos tipos para sacar la
ventaja de la velocidad de la trasmisión paralela y de la econom ía y sim plicidad de la transferen­
cia en serie. Posteriormente se hablará más acerca de la transferencia de la información.

P re g u n ta s de rep aso
í

1. Cierto o falso : El método más rápido para transferir datos de un registro a otro es la
transferencia paralela.
2 . ¿Cuál es la ventaja principal de la transferencia en serie sobre la tranferencia paralela?
3. Consulte la figura 5-46. Suponga que el contenido inicial de los registros es: X2 - 0,
X¡ - 1, XQ- 0, Y2 - 1, Yx - 1, K0 - 0. Suponga, asimismo, que la entrada D de X2 se
conserva en A L T O . Determine el valor de cada salida del F F después de la incidencia
del cuarto pulso de corrimiento.

CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


5 -1 9 DIVISIÓN Y CONTEO DE FRECUENCIA
Consulte U figura 5-47(a). Cada F F tiene sus entradas / y K en el nivel 1, así que cambiará
estados (se complementará) siempre que la señal en su entrada C LK pase de A L T O a BA JO .
La sucesión del pulso de reloj se aplica solamente a la entrada CLK del F F X0. La salida X0 se
conecta a la entrada CLK del F F X x y la salida Xx se conecta a la entrada CLK del F F Xr Las
formas de onda de la figura 5-47(b) muestran la forma en que los FF cambian estados cuando
se aplican los pulsos. Deben observarse los siguientes puntos importantes:

1. El flip-flop X^ se complementa en la transición con pendiente negativa de cada pulso de


entrada del reloj. Así, la forma de onda de salida X0 tiene una frecuencia que es exacta­
mente un medio de la frecuencia del reloj.
2. El flip-flop X x se complementa cada vez que la salida Xc pasa de A L TO a BA JO . La
forma de onda Xxtiene una frecuencia igual a exactamente un medio de la frecuencia de
salida XQy, por tanto, un cuarto de la frecuencia del reloj.
3. El flip-flop X ,se complementa cada vez que la salida Xx va de A L T O a BA JO . Así, la
forma de onda X2 tiene un medio de la frecuencia de X x y, por tanto, un octavo de la
frecuencia del reloj.
4. Cada salida de F F es una onda cuadrada: (ciclo de trabajo del 50 por ciento).

Como se describió antes, cada FF divide la frecuencia de su entrada entre 2. Si agregára­


mos un cuarto F F a la cadena, tendría una frecuencia igual a un dieciseisavo de la frecuencia
del reloj, y así sucesivamente. Utilizando el número adecuado de FF, este circuito podría

Figura 5-47 Flip-flops tipo J-K conectados como un contador binario de 3 bits (MOD-8)

1 2 3 4 5 % 6 7 8 9 10 11

ow -T^J\iiJirui_njrLn_njrL
i i i i
i i t ». L . • BBS

(b)

SECCIÓN S-19 / DIVISION Y C O N T E O DE FRECUENCIA 209


dividir una frecuencia por cualquier potencia de 2. Específicamente, el uso de N flip-flops
produciría una frecuencia de salida en el último F F igual a 1/2* de la frecuencia de entrada.

Operación de conteo Además de funcionar como divisor de frecuencias, el circuito de


la figura 5-47 también opera como contador binario. Esto puede demostrarse al examinar la
secuencia de estados de los F F después de cada pulso del reloj. La figura 5-48 presenta los
resultados en form a tabular. Deje que los valores representen un número binario
donde X2 es la posición 22, Xxes la posición 2‘, y X0 es la posición 2o. Los primeros ocho
estados de la tabla deben reconocerse como la secuencia de conteo binario de 000 a
111. Después de la primera TP N , los FF están en el estado 001 (X: - 0, X t - 0, X e - 1), lo que
representa 0012 (equivalente al 1 decimal); después de la segunda TP N los F F representan 0102,
que es equivalente a 2^; después del tercer pulso, 0112 - 310; después del cuarto pulso, 1002 -
4l0, y así sucesivamente hasta el séptimo pulso, 111, - 7n. En la octava T P N los F F retornan
al estado 000 y la secuencia binaria se repite para los siguientes pulsos.
De este modo, en los primeros siete pulsos de entrada, el circuito funciona como un
contador binario en el cual los estados de los FF representan un número binario equivalente al
número de pulsos que hayan ocurrido. Este contador puede contar hasta 111, - 7 ¡0 antes de
regresar a 000.

se aplica
estado OC
2Í 2L £ . Us.
X, diseñare
* 0 0 0 A n te s d e aplicar los pulsos d e reloj
0 0 1 D e sp u é s de l pu lso 1
0 1 0 D espués del pulso 2 .Número
0 1 1 D espués del pulso 3
111): éste
1 0 0 D e sp u é s del pulso 4 número
1 0 1 D e sp u é s de l pu lso 5
estados o
1 1 0 D e sp u é s del pu lso 6
1 1 1 D espués del pulso 7 contador „
contador
0 0 0 D espués del pu lso 8 se recicla a 000 de contar
0 0 1 D espués del pu lso 9
0 1 0 D espués del pu lso 10 E li
0 1 1 D e sp u é s del pulso 11 último F
dígito bii
puede co
pulsos de
Sol.
Plgvra 5-48 Tabla de estados de flip-flop que muestra una mucho ir
secuencia de conteo binario.
■>

E jemp
Diagramas de transición de estados O tra forma de mostrar cómo cambian los esta­
dos de los F F con cada pulso aplicado del reloj es mediante un diagram a de transición de Suponga •
estados, similar al que aparece en la figura 5-49. Cada círculo representa un posible estado estado (cc
como lo indica el número binario que se encuentra dentro del círculo. Por ejemplo, el círculo
que contiene el número 100 representa el estado 100 (es decir, - 1, X.
— A"0 — 0). S o lu cic
Las flechas que conectan un círculo con otro muestran como cambia un estado hacia
otro con la aplicación de cada pulso de reloj. Al buscar dentro de un círculo un estado en Localice e
particular, vemos cuál estado le precede y cuál le sigue. Por ejemplo, al examinar el estado 000, al estado
observamos que éste se alcanza a ver cada vez que el contador se encuentra en el estado 111 y y así se fii

2 1 0 CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


Nota: cada flecha
representa la
ocurrencia d e
u n pu lso de
reloj.

Figura 5 -4 9 Diagrama de transición de estados que muestra cómo cambian los


estados de los flip-flops de un contador con cada pulso de reloj aplicado.

se aplica un pulso de reloj. Asimismo, vemos que el estado 000 siempre es seguido por el
estado 001.
Usaremos los diagramas de transición de estados para ayudar a describir, analizar y
diseñar contadores y otros circuitos secuenciales FF.

Número M0D El contador de la figura 5-47 tiene 2J - 8 diferentes estados (del 000 al
111): éste se conoce como un contador MOD-8 (de módulo 8) donde el número M O D indica el
número de estados en la secuencia de conteo. Si se agregara un cuarto FF, la secuencia de
estados contaría en binario del 0000 al 1111, un total de 16 estados. A éste se le denominaría
contador MOD-16. En general, si N flip-flops están conectados en la disposición de la figura 5-47, el
contador tendrá 2Nestados diferentes, de manera que se trata de un contador MOD-2*. Sería capaz
de contar hasta 2N-1 antes de regresar a su estado cero.
El número M O D de un contador también indica la división de frecuencia obtenida del
último FF. Por ejemplo, un contador de 4 bits tiene cuatro FF, cada uno representando un
dígito binario (bit) de modo que se trata de un MOD-24 - contador M O D -16. Por tanto,
puede contar hasta 15 ( - 2 4 -1 ). También se puede utilizar para dividir la frecuencia de los
pulsos de entrada por un factor de 16 (el número MOD).
Sólo hemos considerado el contador binario F F básico. Examinaremos contadores con
mucho más detalle en el capítulo 7.

Ejemplo 5*14

Suponga que el contador MOD-8 en la figura 5-47 se encuentra en el estado 101. ¿Cuál será el
estado (conteo) después de que se han aplicado 13 pulsos de reloj?

Solución '/
9 . JJ !
Localice el estado 101 en el diagrama. Se avanza ocho cambios de estado y se regresa de nuevo
al estado 101. Ahora se continúa el mismo proceso por cinco estados más (para un total de 13)
y así se finaliza en el estado 010.

SECCIÓN 5-19 / DIVISIÓN Y C O N T E O DE FRECUENCIA 2 1 1


Como el contador es MOD-8 con ocho estados, note que le toma ocho transiciones de obte
estado alrededor del diagrama para regresar de nuevo al estado de partida. da p<

ferir
Une
E jemplo 5-15
" ....... salida
MPU
Imagine un circuito contador que contiene seis F F conectados en la disposición de la figura .•
5-47 (es decir, X%,X4, X )t Xv X t, XJ. P°
(a) Determine el número M OD del contador. y su f
(b) Determine la frecuencia en la salida del último FF (X J cuando la frecuencia de entrada la cor
del reloj es 1 MHz. * transí
(c) ¿Cuál es el ámbito de estados de conteo de este contador? j ^acia 1
(d) Suponga un estado inicial (conteo) de 000000. ¿Cuál será el estado de conteo después de los sig
129 pulsos? I l.l

Solución 2 l
(a) Número M O D - 2* - 64. [ 3. I
(b ) La frecuencia en el último FF será igual a la frecuencia de entrada delreloj dividida por p
el número M O D. Esto es, h

/(en - 1^ - 15.625 kHz .S


7' w 64 1 nesdor

(c) El contador irá de OOOOOOj a 11111 l j (de 0 a 63IC^ para hacer un total de 64 estados. Note j en ro je
que el número de estados es el mismo que el número M O D. IB °. f ° ^
(d) Dado que este es un contador MOD-64, cada 64 pulsos de relojregresan el contador al
estado de partida. Por consiguiente, después de 128 pulsos el conteo regresa de nuevo a
000000. El pulso 129 lo lleva al conteo 000001. e,CCUUr

P re g u n ta s de rep aso ngvr


m exterr

r
1. Una señal de reloj de 20kHz se aplica a un flip-flop J-K con / - K - 1. ¿Cuál es la
frecuencia de la onda de salida del FF?
2. ¿Cuántos F F se necesitan para que un contador cuente de 0 a 255,,,?
3. ¿Cuál es el número M O D de este contador?
4. ¿Cuál es la frecuencia en la salida del octavo F F cuando la frecuencia de entrada del
reloj es 512 kHz?
5. Si este contador comienza en 00000000, ¿cuál será su estado después de 520 pulsos de
reloj?

5-20 APLICACIONES PARA MICROCOMPUTADORA


En este momento, el estudio de los sistemas digitales aún se encuentra en una etapa temprana
y ha aprendido mucho sobre microprocesadores y microcomputadoras. Sin embargo, puede

2 1 2 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


obtener una idea básica de cómo se emplean los F F en una aplicación representativa controla­
da por microprocesador sin entrar en todos los detalles que necesitará conocer después.
La figura 5-50 muestra un microprocesador (MPU) con las salidas empleadas para trans­
ferir datos binarios hacia el registro X , que está formado por cuatro flip-flops D : Xy X2, X x, XQ.
Un conjunto de salidas del M PU es el código de direcciones, formado por ocho de las salidas,
A .y Au, A u, A u, A u, A # A%. La mayoría de los MPU tienen disponibles por lo menos 16
salidas para direcciones, pero no siempre las usan todas. Un segundo conjunto de salidas del
MPU está formado por cuatro lineas de datos D,, D2, D x>D0. La mayoría de los M PU tienen
disponible por lo menos ocho líneas de datos. La otra salida del MPU es la señal de reloj CP.
Recuerde que el MPU es la unidad de procesamiento central de una microcomputadora
y su función principal es ejecutar un programa de instrucciones almacenado en la memoria de
la computadora. Una de las instrucciones que podría ejecutar el MPU es la que dice que
transfiera un número binario desde un registro de almacenamiento dentro del propio M PU
hacia un registro externo X. Durante la ejecución de esta instrucción, el MPU llevaría a cabo
los siguientes pasos:

1. Colocar el número binario en sus líneas de datos de salida, de D} hasta Dy


2. Colocar el código de direcciones apropiado en sus líneas de salida, de AXi hasta Av para
seleccionar el registro X como destino de los datos.
3. Una vez que se han estabilizado las salidas de datos y direcciones, el M PU genera el
pulso del reloj CP para el registro y completa la transferencia paralela del dato
hacia X.

Se pueden usar los F F del registro X con diferentes procesos. Por ejemplo, en situacio­
nes donde el M PU ha realizado un cálculo y es necesario mostrar el resultado, cada FF puede
conectarse a un LED para facilitar la lectura del número binario transferido hacia X. Como
otro ejemplo, cada F F individual puede controlar el estado de encendido o apagado de dispo­
sitivos electromagnéticos como solenoides y motores con base en el código binario enviado
por el MPU, código que, a su vez, se encuentra bajo el control del programa que se está
ejecutando.

Figura 5-50 Ejemplo de transferencia de datos binarios de un microprocesador a un registro


externo.

M PU

SECCIÓN S-20 / APLICACIÓN PARA MICROCOM PUTADORA


E jem plo 5-16

(a) ¿Qué código de direcciones debe generar el MPU para que los datos sean transferidos
hacia A?
(b) Suponga que Xy - X0 - 0110, Axs- A %- 11111111, y D , - D 0 - 1011. ¿Cuál será el
contenido de X después de que ocurra el pulso CP?

S o lu c ió n
(a) Para que los datos sean transferidos hacia X , el pulso del reloj debe pasar por la compuerta
AND 2 hacia las entradas CLK de los FF. Esto ocurre sólo si la entrada de la pane supe­
rior de la compuena AN D 2 está en A LTO . Lo anterior significa que todas las entradas
de la compuena A N D 1 deben estar en A LTO ; es decir, A^ al Af deben ser 1 mientras
que At debe ser 0. De este modo, la presencia del código de direcciones 11111110 es
necesaria para permitir que los datos sean transferidos hacia X.

(b) Con At - 1, el BA JO de la compuena AN D 1 inhibirá el paso de CP hacia la compuena


A N D 2, y los FF no son activados por el reloj. Por consiguiente, el contenido del regis­
tro X no cambia, permanece en 0110.

5 -2 1 DISPOSITIVOS DE DISPARO TIPO SCHMITT


Un circuito de disparo tipo Schmitt no se clasifica como un flip-flop, pero presenta un tipo
característico de memoria que lo hace útil en cieñas situaciones especiales. En la figura 5-51 (a)
se muestra una de ellas. En este caso, el IN V ERSO R estándar es controlado por una entrada
lógica que tiene tiempos de transición relativamente bajos. Cuando estos tiempos exceden los
máximos valores permisibles (lo que depende de la familia lógica), las salidas de las compuenas
lógicas y los IN V ERSO RES pueden producir oscilaciones cuando la señal de entrada pase por
el rango indeterminado. Las mismas condiciones de entrada también pueden producir un
disparo errático de los FF.
Un dispositivo con una entrada de disparo tipo Schmitt está diseñado para aceptar una
señal que cambia con lentitud y produce una salida libre de oscilaciones. En general, la salida
tendrá tiempos de transición muy breves (normalmente 10 ns) que son independientes de las
características de la señal de entrada. La figura 5-51 (b) muestra un IN V ERSO R con disparo
tipo Schmitt junto con su respuesta a una señal de entrada que cambia con lentitud.
Si usted examina las formas de onda de la figura 5-5l(b), notará que la salida cambia de
A L T O a BA JO hasta que la entrada rebasa el umbral de voltaje de ascenso, VTv Una vez que
la salida cambia a BA JO , permanecerá en este estado aunque la entrada caiga por debajo de
(ésta es su característica de memoria), hasta que ésta se encuentre por debajo del umbral
de voltaje de descenso, VT_. Los valores de los dos umbrales de voltaje varían de una familia
lógica a otra, pero V'., siempre será menor que Vr ^.
El IN V ERSO R con disparo tipo Schmitt, y todos los dispositivos con este tipo de entra­
das, emplean el símbolo de la figura 5-5l(b) para indicar que pueden responder de manera
confiable ante señales que cambian con lentitud. Los diseñadores de circuitos lógicos emplean
C I con entradas tipo Schmitt para convenir señales lentas en señales rápidas y libres de oscila­
ciones que puedan controlar las entradas en C I estándar.

CAPÍTULO S / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


idos

IN V E R S O R estándar
-4 el
5 V

OV
ir r ta P u e d e n presen tarse
«pe­ 5V •
oscilaciones e n la salida
sí los tie m p o s d e
radas transición d e la entrada
utras s o n m u y grandes.
10 es OV

(a)
ueria
regis-

IN V E R S O R c o n entrada tipo S c h m itt

a tipo La salida e s lim pia y las


transiciones rápidas
•51 (a) in d e p e n d ie n te m e n te d e
ni rada 5 V' los tie m p o s d e transición
len los d e la entrada

tuertas
OV
isepor
(b)
cir un
Figu ra 5 -5 1 (a) Si los tiem pos de transición de la entrada son m uy largos, la salida del dispositivo
;ar una lógico estándar puede oscilar o cam biar de manera errática; (b) un dispositivo lógico con una entrada
i salida tip o Schm itt produce transiciones de salida lim pias y rápidas.
s de las
iispzro
Existen varios C I disponibles con entradas tipo Schmitt. Los circuitos 7414, 74LS14 y
nbia de
74HC14 son C I que contienen seis IN V ERSO RES con este tipo de entrada. Los circuitos
vez que
7 413,74LS13 y 74HC13 contienen dos compuertas N A N D con cuatro entradas tipo Schmitt.
bajo de
umbral
i familia
P reguntas de r e p a so
1 ■" ■ 1 1 --------- ■■ ■ ■
le enira-
manera 1. ¿Qué puede ocurrir cuando se aplica en un C I estándar una señal que cambia con
tmplean lentitud?
le oscila- 2. ¿Cuál es la diferencia en operación entre un dispositivo lógico con disparo tipo Schmitt
y uno estándar?

SECCIÓN S-21 / DISPOSITIVOS DE DISPARO T IP O SCHM ITT 2 1 5


5-22 MULTIVIBRADOR MONOESTABLE 2:

Un circuito digital que se relaciona en cierta forma con el FF esel multi vibrador monoestable.
Al igual que el FF , el MV monoestable tiene dos salidas, Q y Q , que son inversas entre sí. A 3.
diferencu del FF, el MV monoestable tiene un solo estado de salida estable (normalmente
Q - 0, Q - 1), donde permanece hasta que es disparado por una señal de entrada. Una vez
disparadas las salidas del MV monoestable se cambian al estado opuesto (Q - 1, Q - 0).
Permanece en este estado casi estable por un periodo fijo, fp, que por lo general e$ determina­
do por una constante de tiempo R C que resulta de los valores de los componentes externos
que se conectan al MV monoestable. Después de transcurrido un tiempo t^ las salidas del MV Mult
monoestable regresan a su estado estable hasta que vuelven a ser disparadas. símil;
La figura 5-52(a) muestra el símbolo lógico de un MV monoestable. El valor de 1 por lo tras se
general se indica en alguna parte del símbolo MV monoestable. En la práctica, tf puede variar 5-53(s
de varios nanosegundos a varias decenas de segundos. El valor exacto de tf es variable y se determi­ contii
na esencialmente por los valores de los componentes externos RT y C j.
Se dispone de dos tipos de MV monoestable en C I: no reactivables y reactivablcs cambi
estade
Multivibrador monoestable no reactivable Las formas de onda en la figura 5-52 estade
ilustran la operación de un MV monoestable no reactivable en transiciones con pendiente mono
positiva en su entrada de disparo (7 ). Es importante destacar los siguientes puntos: Sin eir
interv.
1. Las TP P en los puntos a, b, c y e dispararán al MV monoestable a su estado casi estable
despué:
en un tiempo rp, después del cual retorna al estado estable.
I
Figura 5-52 Símbolo para el MV monoestable y formas de ondas comunes para el modo de operación aplica
no reactivable. dispare
monoe
Salida E s ta d o estable
rá en e
Q * 0. Q * 1
n o rm a lm e n te
baia pulsos
Entrada d e do 2 m
disparo
Salida E s tad o casi estable
n o rm a lm e n te
Q * 1 .0 * 0
alta

tp « rt c t L a s transiciones e n d
(a) y f n o tienen ninflún

Ul UL
e fe cto so b re O . de do
a c d e f q u e é sta ya s e
en cu e n tra e n el
e s ta d o A L T O

1
*p
1 1 1TL 1 1 11
1 tp 1 i
1
1

u JU
1 1 1 1 tp
1 l 1 l 1 1l I

(b)

2 1 6 CAPITULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


1

Z. Las TPP en los puntos d y f no tienen efecto sobre el MV monoestable porque ya fue
disparado al estado casi estable. El MV monoestable debe regresar al estado estable antes
de que pueda ser reactivado.
3- La duración del pulso de salida del MV monoestable siempre es la misma, independien­
temente de la duración de los pulsos de entrada. Como indicamos antes, tf depende sólo
de R t y Cy y de la circuitería interna del MV monoestable. Un MV monoestable común
puede tener un t? dado por tp - Q7ATC^.

Multivibrador monoestable reactivable Este multivibrador opera de manera muy


similar al no reactivable, salvo por una diferencia importante: puede volver a dispararse m íen •
tras se encuentra en su estado casi estable y eso dará ongen a un nuevo intervalo t . En la figura
5-53(a) se compara la respuesta de ambos tipos de MV monoestable con un t de 2 ms. A
continuación examinamos dichas formas de onda.
Los dos tipos de MV monoestable responden al primer pulso de disparo en t - 1 ms
cambiando su estado hacia A L T O , permaneciendo en él durante 2ms para después regresar al
estado BA JO . El segundo pulso de disparo en t - 5ms lleva a los dos multivibradores hacia el
estado A LTO . El tercer pulso de disparo en t - 6 ms no tiene ningún efecto sobre el MV
monoestable que no puede volverse a disparar, ya que se encuentra en el estado casi estable.
Sin embargo, este pulso volverá a disparar al otro MV monoestable para comenzar un nuevo
intervalo t - 2ms. De este modo, este MV monoestable permanecerá en el estado A L T O ,
después de la ocurrencia del tercer pulso de disparo, durante 2ms.
De esta manera, un MV reactivable comienza un nuevo intervalo t cada vez que se le
aplica un pulso de disparo, sin importar el estado de su salida Q. De hecho, los pulsos de
disparo se pueden aplicar con una frecuencia suficientemente grande como para que el MV
monoestable siempre sea reactivado antes de finalizar el intervalo t , con lo que Q permanece­
rá en el estado A LTO . Lo anterior se muestra en la figura 5-53(b), donde se aplican ocho
pulsos cada milisegundo. Q no regresa al estado BAJO hasta después de que hayan transcurri­
do 2 ms desde la aplicación del último pulso de disparo.

Figura 5-53 (a) Comparación de la respuesta de un MV monoestable no


reactivable y reactivable para tf - 2ms. (b) El MV monoestable reactivable co­
mienza un nuevo intervalo ;pcada vez que recibe un pulso de disparo.

T_ l 1 ■L 1

MV monoestable
1 no reactivaba
1
1
MV monoestable
1 1_____reactívele
0 1 2 3 4 5 6 7 8 9
ms
(a)

T-J U L T L T L ÍU U U l
i i i ii i i t
Reactivable
1 1
Q _ í — J 1 1
i i
0 1 5 7 9 10 ---------- ►
ms

SECCIÓN « 2 / M ULTIVIBRAD OR MONOESTABLE 2 1 7


21 & !t l
>
B •- D

Rint • K R1

C EXT • — * - CX

r ext/Cext RX/CX

(X indica que la co n e x ió n es d e tipo n o lógico)

(al <b)

Figura 5 -5 4 Sím bolos lógicos para el M V m onoestable no reactivable 74121; (a) tradicional; (b) IE E E / A N SI.

Dispositivos reales Existen varios MV monoestabels de C I disponibles en ambas ver­


siones, reactivable y no reactivable. Los circuitos 74121 y 74L121 contienen un sólo MV
monoestable no reactivable; los C I 74221,74LS221 y 74HC221 contienen dos MV monoestables
no reactivables; los C I 74122 y 74LS122 contienen un MV reactivable mientras que los CI
74123, 74LS123 y 74HC123 contienen dos MV monoestables reactivables.
La figura 5-54(a) muestra el símbolo tradicional para el C I 74121, que contiene un MV
monoestable no reactivable. N ote que el C I contiene compuertas lógicas para permitir que las
entradas A t, A3 y B disparen el MV monoestable de varias maneras. La entrada B es de tipo
Schmitt para permitir tiempos de transición lentos y aún así garantizar un disparo confiable
del MV monoestable. Las terminales marcadas R ^ /?EXT/C^XT y C£XT se emplean para conec­
tar una resistencia y capacitor externos que sirven para lograr la duración deseada del pulso.
La figura 5*54(b) es el símbolo IEEE/ANSI para el MV monoestable no reactivable 74121.
N ote la forma en que este símbolo representa las compuertas lógicas. Asimismo, note la pre­
sencia de un pequeño pulso con 1 delante. Esto indica que el dispositivo no es un MV
monoestable reactivable. El símbolo IEEE/ANSI para éste no tendría ningún 1 delante del
pulso.

Multivibrador monoestable A los multivibradores monoestables se les conoce así por­


que solamente tienen un estado estable. Sus aplicaciones más importantes son en los circuitos
de temporización que utilizan el intervalo de tf predeterminado. Algunas de estas aplicaciones
se presentarán en los problemas de final de capítulo y en diversas partes del libro.

P reguntas de r e p a so ____________________________________________________

1. En la ausencia de un pulso de disparo, ¿cuál será el estado de una salida de un MV


monoestable?
2. Cierto o falso: Cuando un MV monoestable no reactivable es pulsado mientras está en
su estado casi estable, la salida no es afectada.
3. ¿Qué determina el valor de un MV monoestable?
4. Describa la diferencia de operación que existe entre un MV monoestable reactivable
y uno no reactivable.

218 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


5-23 ANÁLISIS DE CIRCUITOS SECUENCIALES
Muchos circuitos lógicos contienen FF , MV monoestables y compuertas lógicas que se conec­
tan para realizar una operación específica. Con frecuencia, se usa una señal de reloj primaria
para ocasionar que los niveles lógicos del circuito pasen a través de una determinada secuencia
de estados. Podemos analizar en términos generales estos circuitos secuenciales siguiendo el
procedimiento que se ilustra en el siguiente ejemplo.

Ejem plo 5-17

Considere el circuito de la figura 5-55. Inicialmente, todos los F F y el MV monoestable están


en el estado 0 antes de que se apliquen los pulsos del reloj. Estos pulsos tienen una frecuencia
de 1 kHz. Determine las formas de onda en X, Y, Z, y A para 8 ciclos de la entrada del reloj.

Figura 5-55 Ejemplo 5-17.

Reloj d e 1 k H z

_n_n_

SECCIÓN M J / ANÁLISIS DE CIR C U IT O S SECUENCIALES 2 1 9


S o lu c ió n

P ato 1: Examine el circuito. Busque si hay disposiciones de circuito que sean conocí-
(Idas, como contadores, registros de desplazamiento, etcétera.

Los flip-flops X, Y y 2 están conectados como contador de 3 bits que contará los impulsos del
reloj, siempre y cuando las salidas J y K del flip-flop Z, a las cuales excita la salida A de la
compuerta N A N D , se encuentren en estado A LTO . Las entradas a la compuerta N A N D son
excitadas por las salidas (X, Y y 2).

Paso 2: En el diagrama del circuito, escriba los valores(“niveles“) de lógica presentes en


cada entrada y salida antes de que ocurra el primer pulso del reloj.

Los flip-flops inicialmente se encuentran en el estado 0. Las entradas N A N D son 0, 1 y 1, en


forma respectiva, por lo cual A está ALTA. Todas las entradas /, K son 1. Estos estados se
ilustran en forma destacada en el diagrama de circuito.

Paso 3: Con el empleo de estas condiciones, determine los nuevos estados de cada flip-
flop en respuesta al primer pulso del reloj.

La T P N del primer pulso hace complementar a Z al estado 1 y X y Y permanecen BAJAS.


Véase las formas de onda de la figura 5-55.

Paso 4: Regrese y repita los pasos 2 y 3 para el segundo pulso de salida, etcétera.

Con Z ahora en 1, las entradas N AND son 0, 1 y 0, por lo cual antes del segundo pulso del
reloj, A todavía está ALTA, todas las entradas/, K están ALTAS y cada flip-flop está listo para
complementar (quizá usted desee actualizar estos valores lógicos en el diagrama de circuito).
La segunda TPN del reloj hace cambiar a Z de 1 a 0; luego la TP N de Z hace cambiar a Kdesde
0 hasta 1. X permanece en 0. Véase las formas de onda.
Antes del tercer pulso de reloj, las entradas de la compuerta N A N D son 0, 0 y 1, por lo
cual A todavía está A L T A 'y las entradas J, K están ALTAS. La tercera TP N del reloj hace
cambiar a Z desde 0 hasta 1, mientras que X y Y permanecen sin cambio. Veáse las formas de onda.
Antes del cuarto pulso del reloj, la compuerta N A N D está toda en 0, por lo que la salida
A y toda/, K están altas. La cuarta TPN hace cambiar a Z desde 1 a 0, el cual regresa al cambio
Y desde 1 a 0, el cual regresa al cambio X desde 0 a 1. Véase las formas de onda.
Antes del quinto pulso del reloj, todas las entradas de la compuerta N A N D son 1, por
lo cual la salida A está BAJA. Con esto se aplica un cero en las entradas/, K del flip-flop Z, con
lo cual éste se encuentra en el modo de no hay cam bio. La quinta TP N no tendrá efecto en Z y
no cambiará ninguno de los valores de lógica en el circuito. En realidad, ninguna de las N G T
subsecuentes producirá cambio alguno y se evita que el contador siga contando. Véase las
formas de onda.

5-24 MULTI VIBRADO RES ASTABLES


Los flip-flops tienen dos esudos estables; por consiguiente, puede decirse que son m iditvibradom
biestables. Los MV monoestabies sólo tienen un estado estable. Un tercer tipo de multivibrador
es aquel que no tiene estados estables y se llama m ultivibrador astable. Este tipo de circuito
lógico cambia su salida una y otra vez (oscila) entre dos estados inestables. El circuito es útil
para generar señales de reloj para circuitos digitales síncronos.

220 CA PÍTU LO 5 / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


Figura 5-56 Oscilador con disparo tipo Schmitt. También sí puede emplear una NAND con disparo
tipo Schmitt.

Existen varios tipos de multivibradores astables de uso común. A continuación se pre­


sentan dos de ellos, sin tratar dé analizar su operación. Esto se hace con el fin de que el lector
pueda construir un circuito generador de reloj, ya sea para un proyecto o para los circuitos
digitales de prueba en el laboratorio.

Oscilador con disparo Schmitt La figura 5-56 muestra la forma en que un IN V ER­
SO R con disparo Schmitt puede conectarse como oscilador. La señal en 1^^ es aproximada­
mente una onda cuadrada que depende de los valores de R y C En la figura 5-56 se muestra la
relación entre la frecuencia y los valores R C para tres diferentes IN V ERSO RES con disparo
Schmitt. Note los límites máximos sobre los valores de resistencia para cada dispositivo. El
circuito no oscilará si R no se encuentra debajo de esos límites.

Kmpleo del temporizador 555 como multivibrador astable El temporizador 555


es un dispositivo compatible con T T L que puede operar de varios modos. La figura 5-57
muestra la forma en que deben conectarse los componentes externos para que el 555 opere

Figura 5-57 CI temporizador 555 empleado como multivibrador astable.


♦5 V

t, - 0 .6 9 3 B g C
t j - 0 .6 9 3 (R a ♦ R b>C
T * t, ♦ L
frecuencia ■
c id o d e trabajo » t / T
Ra * 1 kU
Ra ♦ Rb i 6 6 M Q
C 2 500 pF

SECCIÓN S-24 / M ULTIVIBRADORES ASTABLES 221


como un oscilador. Su salida es un pulso repetitivo rectangular que oscila entre dos niveles
lógicos; el tiempo que el oscilador dura en cada estado lógico depende de los valores R y C. En
la figura aparecen fórmulas para el cálculo de los intervalos de tiempo í, y t2 y del periodo
completo de la oscilación, 7. La frecuencia de la oscilación es, claro está, el recíproco de 7.
Com o lo indican las fórmulas del diagrama, los intervalos t, y t2 no pueden ser iguales a menos
que /?Asea cero. Esto no puede hacerse porque circularía una corriente excesiva a través del
dispositivo. Lo anterior significa que es imposible producir como salida una onda cuadrada
perfecta con 50% de ciclo de trabajo. Sin embargo, es posible obtener un ciclo de trabajo muy
cercano al 50% al hacer R%> > R^ (mientras que, al mismo tiempo, se mantiene Rs mayor
que 1 k íl), de forma que t} » ty

E jem plo 5-18

Calcule la frecuencia de oscilación y el ciclo de trabajo de la salida de un multivibrador astable


555 para: C - 0.001 MF, R a - 2.2 k fl y Rt - 100kQ.

S o lu c ió n
t, - 0.693(100 kíí)(0.001 *iF) - 69.3 [is
i2 - 0.693(102.2 kft) (0.001 jiF) - 70.7 jis
T - 69.3 + 70.7 - 140 \l s
/ - 1/140 \ls - 7.29 kHz
ciclo de trabajo - 70.7/140 - 50.5%
Note que el ciclo de trabajo es cercano al 50% (onda cuadrada) porque Rt e s mucho mayor que
R K. Puede hacerse aún más cercana al 50% haciendo a R%aún mayor que R K. Por ejemplo,
usted debe verificar que, si se cambia el valor de RK a lk ñ (su valor mínimo permitido), los
resudados son/ - 7.18 kHz y un ciclo de trabajo de 50.3%.

P reguntas de r e pa so

1. Determine la frecuencia aproximada de un oscilador con disparo Schmitt que emplea


un 74H C14, R - 10 k fl y C - 0.005 pF.
2. Determ ine la frecuencia aproximada y el ciclo de trabajo de la salida de un 555 si
RÁ - R%2.2 k íí y C - 1000 pF.

5-25 DETECCIÓN DE FALLAS EN CIRCUITOS CON FLIPFLOPS


Los flip-flops de C I son susceptibles de sufrir las mismas fallas internas y externas que se
presentan en circuitos lógicos combinacionales. Todas las ideas para detectar fallas que fueron
presentadas en el capítulo 4, se pueden aplicar en circuitos que contienen F F así como en
circuitos con compuertas lógicas.
Debido a sus características de memoria, a menudo los circuitos FF con una o más fallas
muestran síntomas que no se presentarían en circuitos combinacionales. A continuación se
describen algunos de ellos.

Entradas en circuito abierto Las entradas sin conectar o flotantes de cualquier circui­
to lógico son particularmente susceptibles de captar fluctuaciones no deseadas de voltaje, las

v
CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS
que reciben el nombre de ruido. Si el ruido tiene una amplitud y una duración suficientemente
grandes, la salida del circuito lógico puede cambiar de estado como respuesta a él. En una
compuerta lógica, la salida regresará a su estado original causando que la señal de ruido dismi­
nuya. Sin embargo, en un F F la salida permanecerá en su nuevo estado debido a su caracterís­
tica de memoria. Por ello, el efecto del ruido sobre un F F o un registro básico suele ser más
crítico que una compuerta lógica.
Las entradas de F F más susceptibles son aquellas que pueden dispararlo hacia un estado
diferente, como CLK , PRESTA BLECER y RESTA BLECER. Cada vez que se observe que la
salida de un F F cambia de manera errática, debe considerarse la posibilidad de un circuito
abierto en una de estas entradas.

E jemplo 5 - 1 9 ________________________________________________________

La figura 5-58 muestra un registro de corrimiento de 3 bits hecho con flip-flops T T L . Inicial­
mente, todos los F F se encuentran en el estado BA JO antes de que se apliquen los pulsos del
reloj. A medida que se van aplicando, cada TPP provoca que la información se desplace de
cada FF hacia el que se encuentra a la derecha. El diagrama muestra la secuencia “esperada” de
estados del FF después de cada pulso de reloj. Dado que J 2 - 1 y K2 - 0, el flip-flop X2irá hacia
el estado A L TO con el pulso 1 del reloj y permanecerá en este estado durante todos los pulsos
siguientes. Este estado A L T O se desplazará hacia X} y luego hacia Af0en el momento en que
ocurren los pulsos de reloj 2 y 3 respectivamente. De este modo, después del tercer pulso,
todos los FF estarán en el estado A L T O y permanecerán asi mientras se sigan aplicando
pulsos.

Figura 5-58 Ejemplo 5-19.

♦5 V

J2 *2 J, X, Jo Xo

r
> CLK — > CLK > CLK

<2 x2 K, X, Ko Xo
RELOJ

J U T L
>-----------------

N ú m e ro de 'E s p e r a d o ' 'O b s e r v a d o '


pulso del retog X, X, X, X, X, X.

0 0 0 0
1 1 0 0
2 1 1 0
1 1
4 1 1 0
5 1 ^ 1 1 1 1
6 1 1 0
7 1 1 1
8 i i i 1 1 0

SECCIÓN 5-25 / D ETECCIÓ N DE FALLAS EN CIR C U IT O S CO N FLIP-FLOPS 2 2 3


Suponga que la respuesta “real" de los estados de los F F es la que aparece en el diagrama.
En este caso, los FF cambian, como era de esperarse, para los tres primeros pulsos de reloj. De ahí
en adelante, en lugar de que el flip-flop X0 permanezca en el estado A LTO , oscila entre ALTO y
BAJO. ¿Qué posible falla en el circuito puede producir esta operación?

Solución
Durante el segundo pulso, X xcambia al estado A LTO . Esto debe hacer que /0 - 1 y K0 - 0,
por lo que todos los demás pulsos de reloj deben poner X0 - 1. En lugar de esto, se observa
que Xc cambia de estado con todos los pulsos, después del segundo. Este funcionamiento
ocurriría si el estado de J Qy K0 fuese A LTO . La falla más probable es una interrupción en la
conexión entre X , y K0. Recuerde que un dispositivo T'l'L responde a una entrada abierta
como si éste fuera un nivel A LTO , razón por lo que un circuito abierto en K0 es lo mismo que
un estado A LTO .

Salidas en cortocircuito El siguiente ejemplo ilustra la forma en que una falla en FF


puede ocasionar un síntoma engañoso, que obligue a una pérdida mayor de tiempo para aislar
la falla.

E jemplo 5-20

Considere el circuito de la figura 5-59 y examine las indicaciones de la punta de prueba lógica
So
que aparecen asentadas en la tabla. Existe un estado BA JO en la entrada D del FF cuando se
aplican pulsos a la entrada CLK, pero la salida Q no cambia hacia el estado BA JO . El técnico
que realiza las pruebas de este circuito considera cada una de las siguientes posibilidades de per
falla: FF
exai
1. Z2-5 en cortocircuito interno con
vel
2. Z l-4 en cortocircuito interno con d el
3. Z2-5 o Z l-4 en cortocircuito interno con V^. con.
4. Z2-4 en cortocircuito, externo o interno, con TIER R A . Esto mantendría activada a PRE
y anularía el efecto de la entrada CLK. circi
aquc
5. Existe una falla interna en Z2 que impide que Q responda de manera adecuada a las
entradas.

Después de efectuar varias pruebas con el óhmetro, el técnico descarta las primeras cuatro
posibilidades. También verifica las condiciones en las terminales V^. y TIERRA de Z2 y encuentra Corr
que los voltajes son los indicados. El técnico se rehúsa a desoldar Z2 del circuito hasta que esté cuite
seguro de que el circuito es la causa de la falla; por tanto, decide examinar la señal de rdoj. Emplea reloj,
un osciloscopio para verificar la amplitud, frecuencia, ancho del pulso y tiempos de transición de en di
esta señal. Encuentra que todos estos parámetros se hallan dentro de las especificaciones de 74LS74. haga
Finalmente, concluye que 72 tiene una falla. un ej.
Retira el C I 74LS74 y lo reemplaza con otro. Consternado, observa que el circuito se
comporta de la misma manera. Después de rascarse la cabeza, decide cambiar el C I que contie­ de m¿
ne las compuertas N A N D , aunque no sabe por qué. Como era de esperarse, no observa nin­ los de
gún cambio en la operación del circuito. encue
Cada vez más confundido, el técnico recuerda que su profesor de electrónica hacía hin­ TPN
capié en lo valioso que resulta llevar a cabo una inspección visual de la tarjeta del circuito, por onda*
lo que comienza a examinarla cuidadosamente. Mientras lo hace, detecta un puente de solda­ dispar
dura entre las terminales 6 y 7 de 72. Lo quita y realiza pruebas con el circuito; éste funciona I
correa ámente. Explique la forma en que esta falla produjo el funcionamiento observado. y el ü

224 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


♦5 V
1

♦5 V

m 4
___ 1j

2 Zl
Z l: 74LS00
22: 74LS74

tr
- T L . Term inal C o n d ició n

Z 1 -1 A LTO
♦5 V Z 1 -2 A LTO
2 ' -3 B A JO
Z2-2 B A JO
Z 2 -3 Pulsante
Z 2 -5 A LTO
Z l -4 A LTO

/
Figura 5-59 Ejemplo 5-20.

S o lu c ió n
El puente de soldadura puso en cortocircuito con TIERJIA a la salida Q . Esto significa que Q
permanece clavada en BA JO . Recuerde que las salidas Q y Q en todos los registros básicos y
F F están conectadas entre sí, por lo que el nivel de una afectará el de la otra. Por ejemplo,
examine nuevamente la circuitería interna del flip-flop J-K mostrado en la figura 5-23. Obser­
ve la forma en que un estado B A JO en Q mantendrá un estado BA JO en una de las entradas
de la compuerta N A N D 3; con esto Q tendrá que permanecer en A L T O sin importar las
condiciones en J , K y CLK.
El técnico aprendió una lección muy valiosa sobre detección y corrección de fallas en
circuitos con FF : también aprendió que hay que buscar problemas en ambas salidas, aun
aquellas que no están conectadas a otros dispositivos.

(.orrimiento del reloj Uno de los problemas más comunes de temporización en cir­
cuitos síncronos es el corrim iento del reloj. Un tipo de corrimiento ocurre cuando la señal de
reloj, como consecuencia de los retrasos en la propagación, llega a las entradas CLK de los FF
en diferentes tiempos. En muchas situaciones, el corrimiento puede ser la causa de que el FF
haga una transición hacia el estado equivocado. Lo anterior queda más claro si se ilustra con
un ejemplo.
Véase la figura 5-60(a), donde la señal R E L O J 1 está conectada directamente al F F Q, y
de manera indirecta a Q, mediante una compuerta N A N D y un IN VERSO R. Se supone que
los dos F F están sincronizados por la aparición de una TPN en R E L O J 1 siempre que X se
encuentre en el estado A LTO . Si suponemos que inicialmente Q, - Q, - 0 y que X - 1, la
hin- TPN de R E L O J 1 debería poner Q, - 1 y no tener ningún efecto sobre Qr Las formas de
por onda de la figura 5-60(b) muestran la forma en que el corrimiento del reloj puede producir un
>lda- disparo incorrecto de Qy
Como consecuencia de los retrasos de propagación combinados de la compuerta N A N D
y el IN V ERSO R, las transiciones de la señal R E L O J 2 son retrasadas con respecto a las de

SECCIÓN S-2S / D ETEC C IÓ N DE FALLAS EN C IR C U ITO S C O N FLIP-FLOPS 225


♦5 V

R etraso total - t,

(a)

» 6 su p o n e X ■ A L T O

RELO J 1

RELO J 2

se su p o n e q u e O , o eb e
p e rm a n e ce r e n B A J O

t, ■ co rrim ie n to « retraso c o m b in a d o de la co m p u e rta N A N D y el IN V E R S O R


- V * de O,

(b)

F ig u ra 5 6 0 E l corrim iento del reloj ocurre cuando dos flip-flops a los que se supone sincronizados de
m anera sim ultánea, son disparados en tiem pos un poco diferentes debido al retraso en la llegada de la
señal de reloj al segundo flip-flop.

226 CA PITU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


R E L O Jl por un lapso r,. La TP N de RE LO J2 llega a la entrada CLK de Q2 un tiempo r,
después de que la T P N de R E L O Jl aparece en la entrada CLK de Q, Este tiempo t, es el
corrimiento del reloj. La TP N de R E L O Jl causa que Q, cambie hacia el estado A L T O des­
pués de un tiempo r2, que es igual al retraso de propagación de Q,. Si t2 es menor que el
corrimiento í |t el estado de Q, será A L T O cuando ocurra la TP N de R E L O J2 y esto puede
poner de manera incorrecta Q2 - 1 si se satisface su requerimiento de tiempo de estable­
cimiento, fs.
Por ejemplo, suponga que el corrimiento del reloj es de 40 ns y que el fpLHde Q, es de 25
ns. De este modo, Q, cambiará hacia el estado A LTO 15 ns antes de la T P N de R E L O J2. Si el
requerimiento de tiempo de establecimiento de Q2 es menor de 15 ns, Q} responderá al estado
A LTO que se encuentra en su entrada D cuando se presente la TP N de RELO J2, y Q2cambia­
rá hacia el estado A L T O . Lo anterior, claro está, no es la respuesta esperada de Qr Se supone
que debe permanecer en el estado BA JO .
Los efectos del corrimiento del reloj no siempre son fáciles de detectar, debido a que la
respuesta del F F afectado por dicho corrimiento puede ser intermitente (algunas veces trabaja
de manera correcta, otras no). Lo anterior se debe a que la situación depende de los retrasos de
propagación del circuito y a los parámetros de temporización del FF, que cambian con la
temperatura, la longitud de las conexiones, el voltaje de alimentación y la carga. Algunas veces
con sólo conectar la punta del osciloscopio a la salida de un F F o una compuena se añade una
capacitancia de carga lo suficientemente grande como para aumentar el retraso de propagación
del dispositivo, con lo que el circuito trabajará de manera correcta. Cuando se quita la punta,
reaparece el mal funcionamiento. Esta es la clase de situación que explica por qué algunos
técnicos envejecen prematuramente.
Los problemas causados por el corrimiento de reloj pueden eliminarse igualando los
retrasos de las diferentes trayectorias que sigue la señal de reloj, de manera que las transiciones
activas llegan casi al mismo tiempo a todos los FF. Esta situación se examina en el problema
5-49.

Pregunta de r e p a so

1. ¿Qué es el corrimiento del reloj? ¿Qué problemas puede causar?

5-26 RESUMEN DE FLIP-FLOP

1. Registro básico con compuertas Ñ O R (figura 5-61)

E STA B LEC ER

N orm alm en te N o cam bia


baja Q - 1
Q ■ 0
N o véltdo
(S ím b o lo

R ESTAB LECER

Figura 5-61
2. Registro básico con compuertas N A N D (figura 5-62)

s c Q
no rm a lm e n te
alta 0 0 N o válido
1 0 Q-0
0 1 Q a 1
(sím bo lo alternativo) 1 1 N o cam bia

Figura 5-62

3. Flip-flop S-C disparado por flanco (figura 5-63)

' s c CLK 0
S 0 0 t
1 1
Q 0 (n o cam b ia )
> CLK
0
0
1
t
r 0
c Q
• 1 1 T A m b tg u o

Hgnni 5-63

4. Flip-flop J-K disparado por flanco (figura 5-64)

J1 O
u 0 0 t Q 0 (n o cam bia)

> CLK
1 0 T 1
— 0 1 t 0
*
K Q 1 1 t
____________________ Qq (complementado)
i de CLK no t.ene efecto en Q

Figura 5-64
5. Flip-flop D disparado por flanco (figura 5-65)

Figura 5-65

D O D CLK Q
0 t 0
1 t i
. ------------- > C L K 0
4 de C L K n o tie n e efecto
e rtQ

228 CA PÍTU LO i / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


6. Registro básico datos (figura 5-66)

#____ 0 0 --------• EN D 0*
Q sigue d e la entrada 0
0 X N o C am tx8 e n tanto q u e E N esté en
1 0 0 A LTO
1 1 1

Figura 5-66

7. Entradas asincronas (figura 5-67)

PRESTABLECER RESTABLECER Q*
i 1 N o tiene e fe cto ; FF p u e d e re s p o n d e r a J . K y C L K
1 0 0 = 0 e s inde pend ie nte d e las entradas síncro nas
0 1 0 ■ 1 e s inde pend ie nte d e las entradas síncro nas
0 0 A m b ig u o (n o se utiliza).

•CLK p u e d e utilizarse e n cualquier estado.

Figura 5-67

PROBLEMAS
SECCIONES 5-1 a 5-3
5-1. Supiendo que Q - 0 inicialmente, aplique las formas de onda x y y de la figura 5-68 a
las entradas IN IC IO ^ B O R R A R de un registro básico N A N D y determine las for­
mas de onda de Q y Q .
5-2. Invierta las formas de onda en x y y de la figura 5-68; aplíquelas a las entradas ESTA ­
BLEC ER y RESTA BLEC ER de un registro básico Ñ O R y determine las formas de
onda en Q y Q . Suponga que Q - 0 inicialmente.

C A PÍTU LO 5 / PROBLEMAS 229


■ U II

-“LTU
Figura 5-68
LF
5*3. Las formas de onda de la figura 5-68 se conectan al circuito de la figura 5-69. Suponga
que Q - 0 inicialmente y determine la forma de onda en Q.

S Q

C Q

) ~
Figura 5-69

5-4. Modifique d circuito de la figura 5-9 para utilizar un registro básico de compuerta ÑOR.
5-5. Modifique el circuito de la figura 5-12 para emplear un registro básico de compuerta
N AND.
5-6. Refiérase al circuito de la figura 5-13. Un técnico comprueba la operación del circuito
observando sus salidas con un osciloscopio de memoria mientras mueve el interrup­
tor de la posición A a la B. Cuando esto sucede, el trazo de Xt sobre la pantalla es
como el que se muestra en la figura 5-70. ¿Qué falla en el circuito puede producir este
resultado? (Sugerencia: ¿Qué función tiene el registro básico NAND?)

1 JU
•1 m s

Figura 5-70

SECCIO N ES 5 4 y 5 5

5-7. Cierto FF sincronizado por reloj se especifica con r - 20 ns y tH - 5 ns. ¿Cuánto


tiempo deben estar estables las entradas de control antes de la transición activa del
reloj?
5-8. Aplique las ondas 5, C y CLK de la figura 5-17 al F F de la figura 5-18 y determine la
forma de onda en Q.
5-9* Un FF complementado es aquel que tiene una sola entrada y opera de tal manera que
la salida del F F cambia de estado por cada pulso que se aplica a su entrada. El flip-flop

230 CA PÍTU LO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


S-C con reloj puede conectarse para que opere en el modo de complemento, como se
muestra en la figura 5-71. La forma de onda aplicada a la entrada CLK es una onda
cuadrada de 1kHz. Verifique que este circuito opere en el modo complementado y
luego determine la onda de salida Q. Suponga que inicialmente Q - 0.

1 kHz

_n_n_rL
nga

Figura 5-71

SECCIÓN 5-6

5-10. Aplique las formas de onda /, K y CLK de la figura 5-21 al F F de la figura 5-22.
Suponga que inicialmente Q - 1 y determine la forma de onda en Q.
5*11. (a) Muestre la forma en que el flip-flop J-K puede ser operado como un F F comple­
mentado. Aplique una onda cuadrada de 10 kHz a su entrada y determine su
forma de onda de salida.
(b) Conecte la salida Q del FF del problema 5-1 l(a) a la entrada CLK de un segundo
flip-flop J-K que también tiene/ - K - 1 . Determine la frecuencia de la forma de
L onda en la segunda salida del FF.
uerta 5*12. Las formas de onda que aparecen en la figura 5-72 se aplican en las entradas de dos
diferentes FF: (a) un J-K disparado por flanco positivo ; (b) un J-K disparado por
cuito flanco negativo. Dibuje la forma de onda de respuesta Q para cada uno de estos FF.
rrup- Suponga que inicialmente Q - 0 y que cada FF tiene un tH - 0.
illa es
r este 1 2 3 4 5 6 7 8 9 10 11

Reloj

Entrada J

Entrada K

Figura 5 72

Cuanto SECCIÓN 5 7
iva del
5-13* Algunas veces se utiliza un F F de tipo D para retardar una onda binaria de modo que
la información aparezca en la salida cierto tiempo después de que aparezca en la entra­
mine la da D.
(a) Determine la forma de onda en Q en la figura 5-73 y compárela con la forma de
era que onda de entrada. Observe que se retrasa de la entrada por un período de reloj.
lip-flop (b) ¿Cómo se puede obtener un retraso de dos periodos de reloj?

CA PÍTU LO 5 / PROBLEMAS 2 3 1
D a to s d a
P a lo s de
imiiddd

Reto)

REST

Figura 5 73
PREST.

5-14. Un flip-flop D activado por flanco puede servir para operar en el modo de comple­
mento conectándolo como se muestra en la figura 5-74. Suponga que inicialmente Q
Figura
- 0 y determine la forma de onda en Q.

519.

L J--- 1
D Q

,kHr_n_n_ - » ---------- > C L K


520.
Q —

Figura 5*74 Un flip-flop D conectado al cambio.

5-15. Cambie el circuito de la figura 5-74 de modo que Q se conecte nuevamente a D.


Luego determine la forma de onda en Q.
SECCIÓ N 5 8
5-16. Compare la operación del registro básico D con el flip-flop D disparado por transi­
ción con pendiente negativa, aplicando las formas de onda en la figura 5-75 a cada uno
y determine las formas de onda en Q.

•„_J LTU
C LK /EN

Q 0 -------

Figura 5-75

5-17. En el problema 5-14 vimos la forma en la que un flip-flop D disparado por flanco se sEcciór
puede operar en el modo de complemento. Explique por qué esta misma idea no 5 21. L
funcionaría para un registro básico D.
(i
SEC C IÓ N 5 9
5-18. Determine la forma de onda Q del F F de la figura 5-76. Suponga que Q - 0 inicial­ fl»
mente y recuerde que las entradas asincronas borran todas las otras entradas.
«

2 3 2 CA PÍTU LO 5 / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


'

CLK
o -T L T L rL T L
R ESTAB LECER
: — u u—

P R ES TA B LEC ER

ple-
*Q Figura 5-76

5 19. Aplique las formas de onda CLK, PRESTA BLECER y RESTA BLECER de la figura
5-31 a un FF D activado por transición con pendiente positiva con entradas asincronas
activas en BA JO . Suponga que D se mantiene en A LTO y que Q es inicialmente
BA JO . Determine la forma de onda en Q.
5-20. Analice el símbolo IEEE/ANSI para el CI de flip-flop 74276 en la figura 5-77.
(a) ¿Es posible establecer o restablecer los flip-flops individuales en forma asincrona
sin afectar los otros? \
(b) ¿Qué condiciones de entrada son necesarias para causar que la salida 1 Q se com­
plemente? (Note la barra en las entradas K )

74276

trans»-
la uno

SECCIÓN 5 1 1
flanco se
; idea no 5-21. Utilice la tabla 5*2 de la sección 5-11 para determinar lo siguiente:
(a) ¿Cuánto tiempo puede tardar la salida Q de un 4013B en cambiar de 0 a 1 en
respuesta a una transición activa en CUO
(b) ¿Cuál F F de la tabla 5-2 requiere que sus entradas de control permanezcan esta­
0 inicial-
bles por más tiempo después de la transición activa en CLK}_
(c) ¿Cuil es el pulso más breve que puede aplicarse a la entrada PRE de un F F 7474?

CA PÍTU LO 5 / PROBLEMAS 233


5*22. Consulte el circuito de la figura 5*78. Éste muestra los dos flip-flops J-K en un CI
74LS112 conectados de manera que la salida Q, sirva de entrada C LK para el flip-flop
Qr Suponga que Q, - Q2 - 1 inicialmente y determine el retraso total entre la
propagación entre la TP N de pulso de reloj y la salida de

IT'
74LS112 74LS112

•” J Q, J o*

> CLK 1— c >> CLK

K Q, K Q:

Figura 5 78

SEC C IO N ES 5-15 y 5 16

5*23- Modifique el circuito de la figura 5-40 para usar un flip-flop J-K.


5*24. En el circuito de la figura 5-79 las entradas A, B y C son todas inicialmente BAJAS. La
salida Y debe pasar a A LTO sólo cuando A, B y C pasan a ALTO en cierta secuencia.
(a) Determine la secuencia que hará que Y pase a A LTO .
(b) Explique por qué el pulso C O M IEN Z O es necesario.
(c) Modifique este circuito para utilizar flip-flops D.

C O M IE N Z O

Figura 5 79

SECCIO N ES 5 17 y 5 18

5-25- (a ) Trace el diagrama de circuito para la transferencia paralela síncrona de los datos
de un registro de 3 bits a otro mediante el uso de flip-flop J-K
(b) Repita para una transferencia paralela asincrona.
5*26. Un registro de corrimiento recirculante es aquel que conserva la información binaria
circulando a través del registro conforme se aplican los pulsos del reloj. El registro de
corrimiento (figura 5-45) puede convertirse en un registro circulante conectando XQa la
línea de EN TRA D A D E D A TO S. N o se utilizan entradas externas. Suponga que
este registro circulante empieza con el número 1011 almacenado en él (es decir, X} - 1,
X , - 0, X x - 1 yX 0 - 1). Enumere la secuencia de estados a través de los cuales pasa el FF
cuando se aplican ocho pulsos de corrimiento.
5-27. Consulte la figura 5-46, donde un número de 3 bits almacenado en el registro X se
transfiere en serie al registro Y. ¿Cómo podría modificarse el circuito de manera que
al terminar la operación de transferencia el número original almacenado en X esté
presente en ambos registros? (Sugerencia: Véase el problema 5-26).

2 3 4 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


SECC IÓ N 5 19
CI
op 5-28. Consulte el contador bmario de la figura 5-47. Altérelo conectando X Qa la entrada
la CLK del flip-flop X t y A1, a la C LK del flip-flop X2 Comience con todos los FF en el
estado 1 y trace las diversas formas de onda de salida del FF X lt X J para 16 pulsos
de entrada. Luego enumere la secuencia de estados del FF como se hizo en la figura
5-48. A este contador se le llama contador descendente. ¿Por qué?
5-29. Dibuje el diagrama de transición de estados para este contador descendente y compárelo
con el diagrama de la figura 5-49. ¿Qué diferencias existen entre ellos?
5*30. Muestre la forma en que los flip-flops D sincronizados por reloj se pueden usar en un
contador, com o en la figura 5-47. (Sugerencia: Véase el problema 5-14.)
5*31. (a ) ¿Cuántos FF se necesitan para construir un circuito contador binario que cuente
de 0 a 1023?
(b ) Determine la frecuencia en la salida del último F F de este contador para una
frecuencia de entrada del reloj de 2 MHz.
(c) ¿Cuál es el número M O D del contador?
(d) Si el estado inicial del contador es cero, ¿qué conteo retendrá el contador después
..La de 2060 pulsos?
5*32. Cierto contador tiene una señal de reloj de 256 kHz. La frecuencia de salida del
último F F es de 2 kHz.
(a) Determine el número MOD.
(b) Determine el intervalo de conteo.
5*33. Un circuito fotodetector se utiliza para generar un pulso cada vez que un cliente
entra a cieno establecimiento. Los pulsos se alimentan a un contador de 8 bits. El
contador se emplea para contar estos pulsos como un medio para determinar cuántos
clientes han ingresado en la tienda. Después de cerrar el almacén, el propietario ob­
serva el contador y se da cuenta que registra un conteo de 000010012 - 9 W. Él sabe
que esta lectura es incorrecta, ya que entraron más de 9 personas a su almacén. Supo­
niendo que el circuito contador funciona adecuadamente, ¿cuál podría ser la razón de
esta discrepancia?
5-34. Dibuje el diagrama de transición de estados para un contador MOD-16.
SECCIÓ N 5*20
5-35. Modifique el circuito de la figura 5-50 para que únicamente la presencia del código de
dirección 10110110 permita que los datos se transfieran hacia el registro X.

datos
/ 5-36. Suponga que el circuito de la figura 5-50 funciona de manera incorrecta debido a que
los datos son transferidos hacia X ya sea con el código 11111110 o con 11111111.
¿Qué fallas en el circuito podrían provocar este comportamiento?
SECCIÓ N 5 22
inaria 5*37. Determine las formas de onda en Q,, Q2, Q , en respuesta al pulso de entrada único en
tro de la figura 5-80.
X0 ala
& que Figura 5-80
r,-i.
a e lF F

•o AT se 'n J~ L
era que ta » 10 ms
X esté

CA PÍTU LO 5 / PROBLEMAS 235


5-38. Un multivibrador monoestable reactivable se puede utilizar como detector de la fre­
cuencia de pulsos que indica cuando la frecuencia de una entrada de pulso está debajo
de un valor predeterminado. Un ejemplo simple de esta aplicación se muestra en la
figura 5-81. La operación comienza cerrando momentáneamente el interruptor Sy
(a) Describa la forma en que el circuito responde a la frecuencia de entrada arriba de
1 kHz.
( b ) Describa la forma en que el circuito responde a frecuencias de entrada debajo de
1 kHz.
(c) ¿Cómo podría usted modificar el circuito para detectar cuando la frecuencia de
entrada cae debajo de 50 kHz?

♦5 V

L _ J X — • SALIDA
J L Q
Pulsos de entrada
> T OS* > CLK
J i m —
J , r RESTA
* BLECEA

1 ms

5 ^ 5 —I —<W V - o ♦5 V
•R eactivable
r ° *

Figura 5-81

5-39- Consulte el símbolo lógico para el multivibrador monoestable no reactivable 74121


en la figura 5-54(a):
(a) ¿Qué condiciones de entrada son necesarias para que el MV sea disparado por
una señal aplicada en la entrada £?
( b ) ¿Qué condiciones de entrada son necesarias para que el MV sea disparado por
una señal aplicada en la entrada
5-40. El ancho del pulso de salida de un MV monoestable 74121 está dado, en forma aproxi-
mada, por la fórmula

donde Ry es la resistencia conectada entre la terminal 7?EXT/CEXT y V^, es la


capacitancia conectada entre las terminales y Rtxx/C lx J. El valor de RT puede
variar entre 2 y 40kí2 mientras que el de C j puede ser hasta de 1000 jí F.
(a) Indique la forma en que se puede conectar un 74121 para producir un pulso
invertido con una duración de 5 ms cada vez que una de dos señales lógicas
(£ o F) haga una TP N . Tanto £ como F se encuentran normalmente en el estado
A LTO .
( b ) Modifique el circuito para que una señal de control, G, inhiba la salida del MV
monoestable sin importar lo que suceda con £ o F.
SEC C IÓ N 5 23

'¿Ug 5-41. Examine el circuito de la figura 5-82. Inicialmente todos los FF se encuentran en el
estado 0. La operación del circuito inicia con un pulso momentáneo de comienzo
aplicado a las entradas PRESTA BLECER de los FF X y Y. Determine las formas de
onda en A, B, C, X, Y, Z y W para 20 ciclos de pulso del reloj después del pulso de
comienzo. Redarte todas las suposiciones.

236 CA PÍTU LO $ / FLIP-FLOPS Y D ISPOSITIVOS RELACIONADOS


Pulso de iruc>o

Figu ra 5 8 2

SECCIÓ N 5 24
5-42. Muestre cómo utilizar un IN V ERSO R 74LS14 con disparo Schmitt para producir
una onda aproximadamente cuadrada con una frecuencia de 10 kHz.
5-43. Con el 555 diseñe un oscilador que genere de manera aproximada una onda cuadrada
con una frecuencia de 40 kHz. La capacitancia C debe ser igual o mayor que 100 pF.
5-44. Se puede combinar un oscilador hecho con el 555 y un flip-flop J-K para producir
una onda cuadrada perfecta (ciclo útil de 50%). Modifique el circuito del problema
5-43 para que incluya un flip-flop J-K. La salida final tiene que seguir siendo una onda
cuadrada de 40 kHz.
5-45. El circuito de la figura 5-83 puede emplearse para generar dos señales de reloj que no
se superponen entre sí y que tienen la misma frecuencia. Estas señales de reloj se

F ig u ra 5 -83

♦5 V

CA PÍTU LO 5 / PROBLEMAS
utilizan en algunos sistemas con microprocesadores que requieren de cuatro diferen­
tes transiciones de reloj para sincronizar sus operaciones. Dibuje las formas de onda
de C P l y CP2 que se obtienen como respuesta a una entrada de reloj con una frecuen­
cia de 1 MHz.
SEC C IÓ N 5-25

M 5*46. En relación con el circuito contador de la figura 5-47, suponga que todas las entradas
asincronas están conectadas a V^. Cuando se realizan pruebas sobre este circuito,
aparecen las formas de onda de la figura 5*84. Considere la siguiente lista de posibles
fallas. Para cada una, indique con “sí“ o ‘ no’ si puede ser la causa de los resultados
observados. Explique cada respuesta.
(a) La entrada CLR de X2 está en circuito abierto.
(b) Los tiempos de transición de la salida Xx son muy largos, posiblemente por la
carga conectada a la salida.
(c) X2 está en cortocircuito con tierra.
(d) El tiempo de retención de X2 no cumple con los requisitos.

RELOJ

' _ r i _

x,

i
L _
I
I

L .
Figu ra 5-84

^ 5 - 4 7 . Consulte el circuito de la figura 5-46. Todos los FF son C I T T L . Suponga que se


" tienen las siguientes condiciones iniciales: XJXtXl¡ - 100 y Y2YXY0 - 011. Después de
cuatro pulsos de corrimiento, las condiciones son X2XlXc - 001 yY2YtY0 - 1 1 1 . Los
pulsos siguientes no cambian ninguno de los estados de los FF. ¿Cualesson lasposi­
bles causas de este mal funcionamiento?
É 5-48. Considere la situación mostrada en la figura 5-60 para cada uno de los siguientes
conjuntos de valores de temporización. En cada caso señale si el flip-flop Q2 respon­
derá o no correctamente.
(a) Cada FF: ^ - 12 ns; - 8 ns; ís - 5 ns; - 0 ns
Compuerta NAND: - 8 ns; rpHL - 6 ns
INVERSOR: tni{ - 7 ns; rpHL - 5 ns
(b) Cada FF: - 10 ns; fWL - 8 ns; - 5 ns; lH - 0 ns
Compuerta NAND: - 12 ns; t ^ - 10 ns
INVERSOR: t ^ - 8 n s ; ^ - 6 ns
f 5-49- Muestre y explique cómo se puede eliminar el problema de corrimiento de reloj de la
figura 5-60 mediante la inserción apropiada de dos IN V ERSO RES.
^ 5 - 5 0 . Consulte el circuito de la figura 5-55. Describa la forma en que cada una de las si­
guientes fallas cambiará el funcionamiento de dicho circuito:
(a) Cortocircuito interno entre tierra y la entrada de la compuerta N A N D de la
parte superior

238 CA PÍTU LO $ / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


i
♦vcc
in*
ida
14
en-
A> 3 3
♦V,C C
Z l : 74LS 00
Zl Z2: 74 L S 1 1 4 A
das
no,
SW1 I , RELOJ > ^ >C 12
' 13
jlcs
dos FL Zl

*r la
B>
(a)

RELOJ

<b>

Figura 5-85 Problem a 5-51.

que se
ués de (b) Un circuito abierto en la conexión a la entrada / del F F Z
1. Los (c) Un circuito abierto en el resistor de temporización del MV.
s posi-
* 5-51. En relación con el circuito de la figura 5-85, suponga que todos los CI pertenecen a la
* familia lógica T T L . La forma de onda Q se obtuvo cuando el circuito seprobó con
uientes las señales de entrada mostradas y con el interruptor en la posición “arriba"; esto es
espon- incorrecto. Considere la siguiente lista de fallas e indique, en cada una, con “sí" o
“no" si puede ser la causa de la falla observada. Explique cada respuesta.
(a) El punto X siempre se encuentra en BA JO como consecuencia de una falla en el
interruptor
(b) La terminal 1 de Z l se encuentra en cortocircuito con V^.
(c) La conexión de Z 1*3 a Z2-3 está interrumpida.
(d) Existe un puente de soldadura entre las terminales 6 y 7 de Z l.
5-52. El circuito de la figura 5-86 funciona como una cerradura de combinación secuencial.
loj de la Para operar la cerradura se lleva a cabo el siguiente procedimiento:
1. Active momentáneamente el interruptor RESTA BLECER.
le las si- 2. Ponga los interruptores SWA, SWB y SWC en la primera parte de la combina­
ción. Después cambie de manera momentánea la posición del interruptor EN TER,
ID de la regresándolo de nuevo a su posición inicial.

C A PÍTU L O 5 / PROBLEMAS 239


RES

SECC

SECCI

3. Ponga los interruptores en la segunda parte de la combinación y cambie de nue­


vo la posición del interruptor ENTER. Lo anterior produce un estado ALTO en
Q2 para abrir la cerradura.
Si se proporciona la combinación incorrecta, el operador debe comenzar la se­
cuencia otra vez. Analice el circuito y determine la secuencia correcta de combi­
SEC C IC
naciones que abrirán la cerradura.
5-53- Cuando se efectúan pruebas con la cerradura de combinación de la figura 5-86, se en-
cuentra que ésta no abre cuando se proporciona la combinación correcta. Una punta
de prueba lógica muestra que el ingreso de la primera combinación correcta pone a
Q, en el estado ALTO, pero el ingreso de la segunda combinación sólo produce un
pulso momentáneo en Qy Considere las siguientes fallas e indique cuál o cuáles po­
dría ser la causa del funcionamiento observado. Explique cada una de sus elecciones.
(a) Oscilación del interruptor en SWA, SVPB o SWC.
(b) La entrada CLR de Q2está en circuito abierto.
(c) La conexión desde la salida de la cuarta compuerta NAND hacia la entrada de la
tercera compuerta NAND está abierta.

240 CAPÍTULO 5 / FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS


EJERC IC IO S

5-54. Indique, en cada una de las siguientes afirmaciones, qué tipo de FF se describe.
(a) Tiene una entrada ESTABLECER y otra RESTABLECER pero no una de CLK
(b) Cambia de estado con cada pulso CLK si todas sus entradas de control se en­
cuentran en ALTO
(c) Tiene una entrada de HABILITACIÓN en lugar de una CLK
(d) Se emplea para transferir datos con facilidad de un registro FF a otro
(e) Tiene una sola entrada de control
( 0 Tiene dos salidas complementarias entre sí
(g) Sólo puede cambiar de estado durante la transición activa de CLK
(h) Se emplea en contadores binarios
5-55. Defina los siguientes términos:
(a) entradas asincronas
(b) disparo por flanco
(c) registro de corrimiento
(d) división de frecuencia
(e) transferencia asincrona
( 0 diagrama de transición de estados
(*) transferencia paralela datos
(h) transferencia en serie de datos
(i) Multivibrador monoestable que no se puede volver a disparar “no reactivable’
(j) Entradas de disparador o gatillo Schmitt

RESPUESTAS PARA LA SECCIÓN DE PREGUNTAS DE REPASO

SECCIÓN 5 1 SECCIÓ N 5 5
1. BAJO; ALTO. 2. Q - 0, Q - 1 1. Irá hacia el estado ALTO. 2. Porque
3. Cieno 4. Aplicar momentáneamente un CLK* está en el estado ALTO sólo por unos
estado BAJO en la entrada ESTABLECER cuantos nanosegundos.
SECCIÓ N 5 2 SECCIÓN 5-6
1. BAJO, ALTO 2. Q - 1 y Q - 0 I. Cieno 2. No 3. / - 1, K - 0
3. Poner RESTABLECER - 1 4. Porque SECCIÓN 5 7
las entradas ESTABLECER y
RESTABLECER deberían estar 1. En el punto a, Q cambiará a BAJO y
normalmente en su estado activo en BAJO. permanecerá en dicho estado. 2. Falso. La
SECCIÓ N 5 4 entrada D puede cambiar sin afectar a Q debido
a que Q sólo puede cambiar durante la
1. Entradas síncronas de control y de reloj. transición activa de CLK.
2. La salida del FF sólo puede cambiar cuando se SECCIÓ N 5 8
presenta la transición apropiada del reloj.
3. Cieno 4. El tiempo de establecimiento 1. En un registro básico D, la salida Q puede
es el intervalo requerido inmediatamente cambur mientras EN se encuentra en el estado
después del flanco activo de la señal CLK ALTO. En un flip-flop D la salida puede
durante el que se deben mantener constantes las cambiar sólo cuando se presenta la transición
entradas de control. El tiempo de retención es activa de CLK. 2. Falso 3. Cierto
el intervalo que sigue después del flanco activo
de CLK durante el cual las entradas de control SECCIÓ N 5 9
deben mantenerse estables. 1. Las entradas asincronas funcionan

CA PÍTU LO S-2* / RESPUESTAS PARA LA SECCIÓN D E PREGUNTAS DE REPASOS 241


independientemente de la entrada CLK. 2. Sí,
ya que PRESTABLECER es activa en
BAJO. 3 . / - * - ! ,
PRESTABLECER - RESTABLECER - 1.
y una TPN en CLK.
SECCIÓ N 5 10
1. El triángulo dentro del rectángulo indica
operación disparada por flanco; el triángulo que
se encuentra fuera del rectángulo señala que la
operación ocurre cuando se presenta una
TPN. 2. Se emplea para señalar la función
de las entradas que son comunes a más de un
circuito en el O .
SEC C IÓ N 5 11
1. X {na- 2- Falso. La forma de onda
debe satisfacer también los requerimientos rw(L)
y *W(H).
SECCIÓ N 5 17
1. Falso 2. Flip-flop D 3. Seis
4. Cierto
SECCIÓ N 5 18
1. Cierto 2. Menos interconexiones entre los
registros. 3. X - 111; YtY%Y0 - 101.
SECCIÓ N 5 19
1. 10 kHz. 2. Ocho. 3. 256
4 .2 kHz 5.00001000,- 8,.
SECCIÓ N 5 21
1. La salida puede contener oscilaciones.
2. Producirá señales ripida* y limpias aunque
las señales de entrada cambien con lentitud.
SECCIÓN 5 22
1. Q - 0, Q - 1 2. Cierto 3. Los
valores externos de R y C 4. Para el MV
monoestable reactivable, cada nuevo pulso de
disparo inicia otro intervalo t sin importar
cuál sea el estado de la salida Q.
SECCIÓ N 5 24
1. 24 kHz 2. 218.6 kHz; 66.7%
SECCIÓ N 5 25
1. El corrimiento de reloj es la llegada de una
señal de reloj a las entradas CLK de diferentes
FF en distintos tiempos. Esto puede provocar
que el FF cambie hacia un estado incorrecto.
Aritmética digital:
operaciones y circuitos

6-1 Adición binaria 6-11 Diseño de un sumador total


6-2 Representación de números con 6-12 Sumador completo en paralelo con
signo registros
6-3 Adición en el sistema complemento 6-13 Propagación del acarreo
a2 6-14 Sumador en paralelo en circuitos
6-4 Sustracción en el sistema comple­ integrados
mento a 2 6-15 Sistema complemento a 2
6-5 Multiplicación de números binarios 6-16 Sumador en BCD
6-6 División binaria 6-17 Multiplicadores binarios
6-7 Adición en BCD 6-18 C I aritméticos complejos
6-8 Aritmética hexadecimal 6-19 Símbolos IEEE/ANSI
6-9 Circuitos aritméticos 6-20 Detección de fallas: casos de estudio
6-10 Sumador binario paralelo
OBJETIVOS

Al concluir este capítulo, el lector estará capacitado para:


■ Efectuar operaciones de adición, sustracción, multiplicación y división con números
binarios.
■ Sumar y restar números hexadecimales.
■ Conocer la diferencia entre la adición binaria y la adición OR.
■ Hacer una comparación de las ventajas y desventajas entre los tres diferentes sistemas
empleados para representar números binarios con signo.
■ Manejar números binarios con signo empleando para ello el sistema complemento a 2.
■ Comprender el circuito sumador en BCD y el proceso de adición en BCD.
■ Describir la operación básica de una unidad aritmética-lógica.
■ Hacer uso de sumadores complejos para el diseño de sumadores binarios en paralelo.
■ Mencionar las ventajas de los sumadores paralelos que tienen la característica de pre­
dicción de acarreo.
■ Analizar la operación de un circuito multiplicador binario serial.
■ Describir algunas de las operaciones efectuadas por una unidad de procesamiento arit­
mético.
■ Leer y comprender el símbolo IEEE/ANSI para un sumador paralelo.
■ Analizar varios casos de detección de fallas en circuitos sumadores/sustractores.

I NT R O DU C C I Ó N
Las computadoras y calculadoras digitales efectúan las diversas operaciones aritméticas con
números que se representan en forma binaria. El tema de la arimética digital puede resultar
muy complejo si se desea entender todos los métodos de cálculo y la teoría abarcada por
ellos. Afortunadamente, este nivel de conocimiento no es indispensable para la mayoría de los
técnicos, por lo menos hasta que se convierten en programadores experimentados de
computadoras. En este capítulo nos concentraremos en los principios básicos que se necesitan
para entender la forma en la que las máquinas digitales (es decir, las computadoras) realizan las
operaciones aritméticas básicas.

244
Primero observaremos cómo se realizan diversas operaciones aritméticas con números
binarios mediante el uso de “lápiz y papel*; luego estudiaremos los circuitos lógicos reales que
estas operaciones efectúan en un sistema digital.

6-1 ADICIÓN BINARIA___________________________________


La adición o suma de dos números binarios se efectúa exactamente en la misma forma que la
suma de números decimales. De hecho, la adición binaria es más simple, ya que existen menos
casos que deben aprenderse. Primero repasaremos brevemente la adición decimal: •

í ---------- 1
3 7 6 LSD
+ 4 6 1
8 3 7

El dígito menos significativo (LSD; least-significantdigit) se opera primero, produciendo


una suma de 7. Luego se suman los dígitos que se encuentran en la segunda posición, para
producir una suma de 13, lo que produce un acarreo de 1 en la tercera posición. Esto produce
un resultado de 8 en la tercera posición.
En la adición binaria se siguen los mismos pasos generales. Sin embargo, sólo pueden
ocurrir cuatro casos al sumar dos cifras binarias (bits) en cualquier posición. Éstos son:

0 +0-0
1+ 0-1
1 + 1 - 10 - 0 + acarreo de 1 a la siguiente posición
1 + 1 + 1 - 1 1 - 1 + acarreo de 1 a la siguiente posición

El último caso ocurre cuando* los dos bits que se encuentran en cierta posición son 1 y existe
un acarreo desde la posición anterior. A continuación se dan varios ejemplos de la suma de dos
números binarios (los equivalentes decimales están entre paréntesis):
011 (3) 1001 (9) 11.011 (3.375)
+ 110 (6) + 1111 (15)+ 10.110 (2.750)
1001 (9) 11000 (24)110.001 (6.125)
No es necesario considerar la adición de más de dos números binarios al mismo tiempo,
ya que en todos los sistemas digitales la circuitería que en realidad efectúa la suma sólo puede
manejar dosnúmeros a la vez. Cuando van a sumarse más de dos números, se suman los dos
primeros y el resultado se agrega al tercer número; y así sucesivamente. Esto no constituye
una desventaja grave, ya que las máquinas digitales modernas pueden realizar comúnmente
una operación de adición en microsegundos o menos.
La suma o adición es la operación aritmética de mayor importancia en los sistemas
digitales. Como veremos más adelante, las operaciones de sustracción, multiplicación y divi­
sión, que se efectúan en la mayoría de las computadoras y calculadoras digitales modernas, en
realidad utilizan únicamente la adición como operación básica.

P regun tas de r epa so

1. Sume los siguientes pares de números binarios:


(a) 10110 + 00111 (b) 011.101 + 010.010 (c) 10001111 + 00000001

SECCIÓN 6 1 / ADICIÓN BINARIA


6 -2 REPRESENTACIÓN DE NÚMEROS CON SIGNO

En las computadoras digitales, los números binarios se representan por medio de un conjunto
de dispositivos de almacenamiento binario (por lo general flip-flops). Cada dispositivo repre­
senta un bit. Por ejemplo, un registro de FF de 6 bits podría almacenar números binarios que
van desde 000000 hasta 111111 (de 0 a 63 en decimal). Esto representa la magnitud del número.
Como la mayoría de las computadoras y calculadoras digitales manejan números negativos y
positivos, se necesita algún medio de representación para el signo del número (+ o -). F.sio se
lleva a cabo agregando otro bit al número denominado bit de signo. En términos generales, la
convención común que se ha adoptado es que un 0 en el bit de signo representa un número
positivo y un 1 representa un número negativo. Esto se ilustra en la figura 6-1. F.l registro A
contiene los bits 0110100. El cero en el bit del extremo izquierdo (d4) es el bit de signo que
representa + . Ix>* otros seis bits son la magnitud del número 1101002, que es igual a 52 en
decimal. De este modo, el número almacenado en el registro A es + 52. En forma análoga, el
número almacenado en el registro B es -5 2 , ya que el bit de signo es 1, que representa-.
El bit de signo se utiliza para indicar la naturaleza positiva o negativa del número binario
almacenado. Ix>s números en la figura 6-1 están formados por un bit de signo y seis bits de
magnitud. Estos últimos son el verdadero equivalente binario del valor decimal que represen­
tan. Lo anterior recibe el nombre de sistema signo-magnitud para la representación de núme­
ros binarios con signo.
Aunque el sistema signo-magnitud es bastante sencillo, por lo general las computadoras
y calculadoras no lo utilizan, porque la implementación del circuito es mucho más compleja
que la de otros sistemas. El sistema más empleado para representar números binarios con
signo es el sistema de complemento a 2. Antes de estudiarlo, primero veremos cómo formar
el complemento a 1 y el complemento a 2 de un número binario.

Forma complemento a 1 El complemento a 1 de un número binario se obtiene cam­


biando cada 0 por 1 y viceversa. En otras palabras, se cambia cada bit del número por su
complemento. A continuación se ilustra este proceso.
10 1 1 0 1 número binario original
l i l i l í
0 1 0 0 1 0 se complementa cada bit para formar el complemento a 1

De este modo, se afirma que el complemento a 1 de 101101 es 010010.

A« As A, ^3 a 2 A, *0
W U '-v
0 1 1 Ü 1 0 0

i J

it del signo M a g n itu d - 62,0

B0 B6 B* B3 b 2 B, B0

1 1 1 0 1 0 0

Brt del s ig n o M a g n itu d - 6 2 ,0

Figura 6-1 Representación de números con signo en forma de


signo magnitud.

fc / ARITM ÉTICA D IG IT A L OPERACIONES Y CIRCU ITO S


Forma complemento a 2 El complemento a 2 de un número binario se obtiene loman­
do el complemento a 1 y sumándole 1 al bit menos significativo. A continuación se ilustra este
proceso para el número 101101¿ - 45l().
10 1 1 0 1 equivalente binario de 45
0 10 0 10 se complementa cada bit para formar el complemento a 1
+ 1 se suma 1 para obtener el complemento a 2
0 10 0 1 1 representación en complemento a 2 del número binario original
Entonces decimos que 010011 es la representación del complemento a 2 de 101101.
El siguiente es otro ejemplo de conversión de un número binario a su representación en
complemento a 2:

10 1 1 0 0 número binario original


0 10011 complemento a 1
+_______ J se suma 1
0 10 1 0 0 representación en complemento a 2 del número binario original

Representación de número» con signo mediante el complemento a 2 El sistema


complemento a 2 para representar números con signo, trabaja de la siguiente manera:
■ Si el número es positivo, la magnitud está representada por su equivalente binario verda­
dero y se agrega un cero antes del bil más significativo. Esto se muestra en la figura 6-2
para el número + 4 5 ((¡.
■ Si el número es negativo, la magnitud está representada por su equivalente en comple­
mento a 2 y se agrega un 1 antes del bil más significativo. Lo anterior se ilustra en la
figura 6-2 para el número - 4 5 1(j.
F.l sistema complemento a 2 se emplea para, representar números con signos porque,
como se verá más adelante, permite efectuar la operación de sustracción mediante una adición.
Esto es importante ya que significa que la computadora digital puede usar la misma circuitería
lanío para sumar como para restar, ahorrando así en hardware.

0 1 0 1 1 0 1 ■*46 to

Y
Bit d a aigno N ú m a ro binuno vardad aro

1 0 1 0 0 1 1 45 10

Bit de s ig n o C o m p le m e n to a 2

Figura 6 2 Representación de números con signo en el


sistema complemento a 2.

E jemplo 6-1

Représenle cada uno de los siguientes números decimales con signo como números binarios
con signo en el sistema complemento a 2. Utilice un total de 5 bits, incluido el bit de signo:
(a) + 13, (b) - 9 , (c) +3 ( d ) - 2 , (c) -8 .

.SUCCIÓN a-2 / RKFRK8 ROTACIÓN DK NÚMKKOS CON SICNO 247


S o lu c ió n
(a ) Como el número es positivo, la magnitud (13) se representará en su forma de magni­
tud verdadera, es decir 1 3 - 1 1 0 1 ,. Si se agrega el bit de signo 0 se tiene
♦ 1 3 -0 1 1 0 1
bit de signo —^

(b) Puesto que el número es negativo, la magnitud (9) tiene que ser representada por su
forma de complemento a 2:

- WM,
0110 complemento a 1
+ 1 se suma 1 al LSB
0111 complemento a 2
Cuando se agrega el bit de signo 1, d número complemento con signo se conviene en
- 9 - 10111

bit de signo
El procedimiento que acabamos de seguir requirió dos etapas. Primero, determinamos
d complemento a 2 de la magnitud y luego agregamos el bit de signo. Esto se puede realizar en
un solo paso si se induye el bit de signo en d proceso complemento a 2. Por ejemplo, para
determinar la representación de - 9 , se inicia con la representración de + 9, incluyendo el bit de
signo y se complementa a 2 a fin de obtener la representación de -9 .
♦ 9 - 01001
10110 se complementa cada bit
+ 1 se suma 1 al LSB
10111 representación complemento a 2 de - 9
El resultado es, desde luego, el mismo que antes.

(c) El valor decimal 3 se puede representar en binario utilizando sólo 2 bits. Sin embar­
go, d enunciado del problema pide una magnitud de 4 bits precedida por un bit de
signo. De este modo, se tiene
♦ 3 „ - 00011
En muchas situaciones el número de bits se fija por la capacidad de los registros que
almacenarán los números binarios, de manera que quizá tengan que agregarse ceros a
fin de llenar d número solicitado de posiciones de bit.
(d) Comience por escribir +2 usando 5 bits:
♦2 - 00010
11101 complemento a 1
+ 1 se suma uno
11110 representación en complemento a 2 de - 2

(e) Comience con + 8:


♦8 - 01000
10111 complemento de cada bit
+ ____ 1 se suma uno
11000 representación en complemento de 2 a - 8

248 CA PÍTU LO » / ARITM ÉTICA D IG ITAL O PERACION ES Y CIRCU ITO S


N egación La negación es la operación de convertir un número positivo a su equivalente
negativo o un número negativo a su equivalente positivo. Cuando los números binarios con
signo se presentan en el sistema complemento a 2, la negación se efectúa simplemente al hacer
la operación de complemento a 2. Para ilustrarlo, comencemos con + 9 cuyarepresentación
con signoes 01001. Si se le hace complemento a 2, se obtiene 10111.Está claro que este es un
número negativo, por que el bit de signo es un 1. En realidad, 10111 representa - 9 , que es el
equivalente negativo del número con el que se empezó. Asimismo, se puede comenzar con la
representación de - 9 , que es 10111. Si se emplea el complemento a 2, se obtiene 01001, que
reconocemos como + 9. Estos pasos se diagraman a continuación:
empezar con —» 01001 - +9
complemento a 2 (negar) —» 10111 - - 9
volver a negar —> 01001 - +9

Por tanto, se niega a un número binario ron sipio al someterlo a complemento a 2.


Esta negación cambia el número a su equivalente del signo opuesto. En el ejemplo 6-1 utiliza­
mos la negación en los pasos (d) y (e) para convertir números positivos a sus equivalentes
negativos.

E jemplo 6-2 /

Cada uno de los siguientes números es un número binario con signo en el sistema comple­
mento a 2. Determine el valor decimal en cada caso: (a) 01100, (b) 11010, (c) 10001.

S o lu c ió n
(a) El bit de signos es 0, de modo que el número es positivo, los otros 4 bits representan
la verdadera magnitud del número. Es decir, 1100, - 12|0. De esta manera el número
decimal es +12.
(b) El bit de signo de 11010 es un 1, de modo que sabemos que el número es negativo,
pero no podemos conocer su magnitud. Podemos encontrar cuál es esta magnitud,
negando (sacando el complemento a 2) el número para convertirlo en su equivalente
positivo.
11010 número negativo original
00101 complemento a 1
+ ____ 1 se suma 1
00110 (+ 6)
Como el resultado de la negación es 00110 - + 6, el número original debe ser equiva­
lente a - 6 .
(c) Siga el mismo procedimiento que en (b):
10001 número negativo original
01110 complemento a 1
+ 1 se suma 1
01111 (+15)

Así, 10001 - - 1 5 .

SECCIÓN 6-2 / REPRESENTACIÓN DE NÚMEROS CON SIGNO 249


especial de la representación en complemento a 2
{'j í s o Siempre que un número
con signo tiene un 1 en el bit de signo y todos los bits de magnitud son ceros, su equivalente
decimal es - 2 V, donde N es el número de bits que hay en la magnitud. Por ejemplo,
1000 - -V - -8
10000 - -2* - -1 6
100000 - -2* - -32
y así sucesivamente.
Así, podemos decir que el intervalo completo de valores que se puede representar
en el sistema complemento a 2 que tiene N bits de magnitud es
-2 * a + (2 " -l)
En total, existen 2N*' valores diferentes, incluido el 0.
Por ejemplo, la tabla 6-1 incluye una lista de todos los números con signo que pueden
representarse con 4 bits utilizando para ello el sistema complemento a 2 (note que la secuencia
inicia en - 2 N - - 2 J - - 8 J0 - 1000, y continúa hasta + ( 2 * - 1) - + 2} - 1 - + 7J0 - 01112, al
sumar 0001 en cada paso como en los contadores ascendentes.

Tabla 6-1

Vaior decimal Reprt sen iración binaria coa dgno


mediante complemento i 2

+7 - 2» - 1 0111
♦6 0110
♦5 0101
♦4 0100
♦3 0011
♦2 0010
+1 0001
0 0000
-1 1111
-2 1110
-3 1101
-4 1100
-5 io n
-6 1010
-7 1001
S - -2’ 1000

E jemplo 6-3

¿Cuál es el intervalo de números decimales sin signo que se puede representar con 8 bits?

S o lu c ió n
Ya que no hay bit de signo, se pueden emplear los ocho bits para representar la magnitud. Por
tanto, los valores se encuentran en el intervalo que abarca desde
000000002 - 0|;
hasta
11111111, - 255,.
Esto es un total de 256 valores.

250 CAPÍTULO 6 / ARITM ÉTICA D IG IT A L O PERACION ES Y C IR CU ITO S


%
E je m p l o 6 - 4

¿Cuál es el intervalo de números decimales con signo que se puede representar con 8 bits?
S o lu c ió n
El número negativo más grande es
10000000, - - 27 -128,.
El número positivo más grande es
01111111, - ♦ 2T-1 - +127 w
Por tanto, el intervalo abarca de -1 2 8 a +127; existe un total de 256 valores diferentes, inclui­
do el cero. En forma alterna, dado que hay 7 bits de magnitud (N - 7), entonces hay 2V* ’ -
2‘ - 256 valores diferentes.

E jemplo 6-5

Cierta computadora guarda en su memoria dos números con signo usando el sistema comple­
mento a 2. Mientras ejecuta un programa, la computadora recibe instrucciones de cambiar el
signo de cada número; esto es, cambiar + 31 a -31 y -12 a + 12 ¿Cómo hará esto?
00011111, - + 31tí
11110100, - - 12|0
S o lu c ió n
Se puede cambiar el signo de un número realizando la operación complemento a 2 en todo el
número, incluyendo el bit de signo. La circuitería de la computadora toma de la memoria el
número con signo; calcula su complemento a 2 y coloca el resultado de regreso en la memoria.

P reguntas de r e p a so

1. Represente cada uno de los siguientes valores como un número de cinco bits con
signo en el sistema complemento a 2 :
(*) ♦13 (b )-7 (c) -1 6
2. Cada uno de los siguientes es un número binario con signo representado en el sistema
de complemento a 2. Determine su equivalente decimal:
(a ) 100011 (b) 1000000 (c) 0111111
3. ¿Cuál es el intervalo de números decimales con signo que se puede representar con 12
bits (incluido el bit de signo)?
4. ¿Cuántos bits se requieren para representar los números decimales varían de - 50 a
+ 50?
5. ¿Cuál es el mayor número negativo decimal que se puede representar usando un total
de 16 bits?
6 . Realice la operación complemento a 2 en los siguientes números:
(«) 10000 (b) 10000000 (c)1000
7. Defina la operación de negación.

SECQ Ó N B-2 / REPRESENTACIÓN DE NÚMEROS CON SIGNO


6 -3 ADICIÓN EN EL SISTEM A COMPLEM ENTO A 2

Ahora investigaremos cómo se realizan las operaciones de adición y sustracción en máquinas


digitales que usan la representación en complemento a 2 para números negativos. En los diver­
sos casos a ser considerados, es importante observar que el bit de signo de cada número se
opera en la misma forma como los bits de magnitud.

Caso I: Dos números positivos. La adición de dos números positivos es bastante


sencilla. Considere la suma de + 9 y + 4:
+9 —» : 0 j 1001 cosumando
+4 -» ! 0 ; 0100 sumando
!_ 0 j 1101 suma - + 1 3
bits de signo
Note que los bits de signo del cosumando y el sumando son 0 y el bit de signo de la suma es
0, lo que indica que la suma es positiva. Note asimismo que el cosumando y el sumando se
forman con el mismo número de bits. Esto siempre debe llevarse a cabo en el sistema comple­
mento a 2 .

Caso II: Núm ero positivo y número negativo menor. Considere la adición de + 9 y
-4 . Recuerde que el número -4 estará en su forma complemento a 2. De este modo, + 4
(00100) debe convertirse a - 4 (11100)
bits de signo
+9 -* jr 0£ T• 1001 cosumando
-4 —» ■ l . j 1100 sumando
X L.0.J 0101
t ------------------------- este acarreo se descarta; el resultado es 00101 (suma - + 5)
En este caso, el bit de signo del sumando es 1. Observe que el bit de signo también participa en
el proceso de adición. De hecho, se genera un acarreo en la última posición de la suma. Este
acarreo siempre se desearía, de modo que la suma final es 00101, que es equivalente a + 5.

Caso I I I : N úm ero positivo y núm ero negativo m ayor. Considere la adición de


- 9 y + 4:
- 9 -+ 10111
+ 4 -> 00100
11011 suma - -5
^-------bit de signo negativo

Aquí la suma tiene un bit de signo 1, lo que indica un número negativo. Como la suma es
negativa, ésta se encuentra en su forma complemento a 2 , de manera que los últimos
cuatro bits, 1011, representan en realidad el complemento a 2 de la suma. Para determi­
nar la verdadera magnitud de la suma, debemos tomar el complemento a 2 de 11011; el
resultado es 00101 - +5. De este modo, 11011 representa el número -5 .

Caso IV: Dos números negativos.


-9 -+ 10111
-4 -* 11100
X 10011
■bit de signo
este acarreo se descarta; el resultado es 10011 (suma - -13)

252 CAPÍTULO 4 / ARITM ÉTICA D IG ITAL O PERACION ES Y CIRCU ITO S


Este resultado final vuelve a ser negativo y está en forma complemento a 2 con un bit de signo
1. Al negar este resultado (al sacar su complemento a 2), produce 01101 - + 13.

Caso V : números iguales y opuestos.


-9 -> 10111
♦9 -> 01001
0 X 00000
^---------- Se descarta; el resultado es 00000 (suma - +0)
El resultado es obviamente + 0, como se esperaba.

Preguntas de r e p a so

Para las siguientes preguntas, suponga que se emplea el sistema de complemento a 2.


' 1. Cierto o falso: Siempre que la suma de dos números binarios con signo tiene un bit de
signo 1, la magnitud de la suma está en forma de complemento a 2 .
2. Sume los siguientes pares de números con signo. Exprese la suma com o un
número binario con signo y como un número decimal:
(a) 100111 + 111011 (*) 100111 ♦ 011001

6 -4 SUSTRACCIÓN EN EL SISTEM A COMPLEM ENTO A 2

La operación de sustracción que utiliza el sistema complemento a 2 en realidad comprende la


operación de adición y realmente no difiere de los varios casos que se consideraron en la sección
6-3. Cuando se resta un número binario (el sustraendo) de otro número binario (el minuendo),
el procedimiento es el siguiente:

1. Niegue el sustraendo. Esto cambiará el sustraendo a su valor equivalente con signo


contrario.
2. Súmelo al minuendo. El resultado de esta suma va a representar la diferencia entre el
sustraendo y el minuendo.

Otra vez, igual que en todas las operaciones aritméticas de complemento a 2, es necesario que
ambos números tengan el mismo número de bits en sus representaciones.
Consideremos el caso donde + 4 se restará de + 9.
minuendo (+ 9) -> 01001
sustraendo (+ 4) -» 00100
Se niega el sustraendo para producir 11100, lo que representa - 4. Ahora, sume esto al minuendo.
01001 (+9)
+ 11100 (-4)
X 00101 (♦ 5)
^-----------------se descana; así que el resultado es 00101 - +5
Cuando el sustraendo se cambia por su complemento a 2, en realidad se convierte en - 4 , así
que sumamos - 4 y + 9, que es lo mismo que restar + 4 de + 9. Este es el caso II que se muestra
en sección 6-3. Por tanto, cualquier operación de sustracción en realidad se conviene en una
de adición cuando se emplea el sistema complemento a 2. Esta característica del sistema

SECCIÓN 6-4 /SUSTRACCIÓN EN EL SISTEM A COMPLEMENTO A2 253


complemento a 2 lo ha convertido en el método que más se utiliza, ya que permite que la
misma circuitería efectúe la adición y la sustracción.
El lector debe verificar los resultados de utilizar el procedimiento anterior en las siguientes
restas: (a) + 9 - ( -4); (b) -9 - (+ 4); -9 - (-4); (d) + 4 - (-4). Recuerde que cuando el resultado
tiene un bit de signo 1, éste es negativo y está en forma complemento a 2 .

Desborde aritmético En cada uno de los anteriores ejemplos de adición y sustracción,


los números que se sumaron constan de un bit de signo y 4 bits de magnitud. Las respuestas
también constan de un bit de signo y 4 bits de magnitud. Cualquier acarreo hacia la sexta
posición de bit fue descartada. En todos los casos que se consideraron, la magnitud del resulta­
do fue lo suficientemente pequeña como para caber en 4 bits. Veamos la suma de + 9 y + 8 .
+9 -> [~<Tj 1001
+8 - * 10^1000
S Jj 0001
signo incorrecto—^ ^— magnitud incorrecta
El resultado tiene un bit de signo negativo, lo que es obviamente incorrecto. La respuesta debe
ser +17, pero la magnitud 17 necesita más de 4 bits y, por tanto, sobrepasa la posición de bit de
signo. Esta condición de desborde siempre produce un resultado incorrecto y se detecta al
examinar el bit de signo del resultado y comparándolo con los bits de signo de los números
que se suman. En una computadora, se utiliza un circuito especial para detectar cualquier
condición de desborde y para señalar que la respuesta es errónea. Encontraremos un circuito
de este tipo en uno de los problemas de final de capítulo.

P reguntas de r epa so _________________________________________________

1. Realice la sustracción de los siguientes pares de números con signo utilizando el siste­
ma complemento a 2. Exprese los resultados como números binarios con signo y
como valores decimales: (a) 01001- 11010, (b) 10010- 10011.
2. ¿Cómo puede detectarse el desborde aritmético cuando se suman números con signo?

6 -5 MULTIPLICACIÓN DE NÚMEROS BINARIOS__________


La multiplicación de números binarios se lleva a cabo de la misma forma que la multiplicación
de números decimales. En realidad el proceso es más simple, ya que las cifras multiplicadoras
son 0 o 1, de modo que siempre se multiplica por 0 o por 1 y no por otros dígitos. El siguiente
ejemplo ilustra los números binarios sin signo.

1001 multiplicando - 9 J0
1011 multiplicador - 11K
1001
1001 productos parciales
0000
1001
1100011 } producto final - 99,

254 CA PÍTU LO t / ARITM ÉTICA D IG IT A L O PERACION ES Y CIRCU ITO S


En este ejemplo, el multiplicando y el multiplicador están en forma binaria verdadera y no
usan bits para el signo. Los pasos que se siguen en el proceso son exactamente los mismos que
en la multiplicación decimal. Primero, el LSB del multiplicador es examinado; en nuestro
ejemplo, es un 1. Este 1 multiplica al multiplicando para producir 1001, que se escribe como
el primer producto parcial. Después, se examina el segundo bit del multiplicador. Este es un 1,
así que 1001 se escribe para el segundo producto parcial. Note que este segundo producto
parcial se corre un espacio hacia la izquierda en relación con el primero. El tercer bit del
multiplicador es 0 , de modo que se escribe 0000 como tercer producto parcial; una vez más se
corre un espacio hacia la izquierda en relación con el producto parcial anterior. El cuarto bit
del multiplicador es 1, de manera que el último producto parcial es 1001 que se corre una vez
más un espacio hacia la izquierda. Los cuatro productos parciales se suman para obtener el
prodUcto final.
La mayor parte de las máquinas digitales sólo pueden sumar dos números binarios a la
vez. Por esta razón, los productos parciales que se forman durante la multiplicación no pue­
den sumarse todos al mismo tiempo. En su lugar, se suman de dos en dos; es decir, el primero
se suma al segundo, su suma se agrega al tercero y así sucesivamente. Este proceso se ilustra
ahora para el ejemplo anterior:

í 1001 primer producto parcial


suma 1001 segundo producto parcial corrido a la izquierda

11011 suma de los dos primeros productos parciales


suma
0000 tercer producto parcial corrido a la izquierda

011011 suma de los tres primeros productos parciales


suma
1001 cuarto producto parcial corrido a la izquierda

1100011 suma de los cuatro primeros productos parciales que es igual al pro­
ducto final total

Multiplicación en el sistema complemento a 2 En las computadoras que emplean


la representación en complemento a 2 , la multiplicación se efectúa en la misma forma antes
descrita, siempre y cuando el multiplicando y el multiplicador se pongan en forma binaria
verdadera. Si los dos números a multiplicar son positivos, ya están en forma binaria verdadera
y se multiplican tal como son. El producto resultante es, desde luego, positivo y se le da un bit
de signo de 0. Cuando los dos números son negativos, estarán en forma de complemento a 2
para convertirlos a un número positivo y luego se multiplican. El producto se mantiene posi­
tivo y se le da un bit de signo de 0 .
Cuando uno de los números es positivo y el otro negativo, al negativo se le conviene
primero en una magnitud positiva tomando su complemento a 2. El producto estará en forma
de magnitud verdadera. Sin embargo, el producto tiene que ser negativo, ya que los números
originales tienen signos contrarios. De este modo, el producto se cambia a su forma comple­
mento a 2 y se le da un bit de signo 1.

Pregunta de r epa so

1. Multiplique los números sin signo 0111 y 1110.

SECCIÓN 6-5 / MULTIPLICACIÓN DE NÚMEROS BINARIOS 255


*

6 -6 DIVISIÓN BINARIA
-----------------------------------------------------------------------------------------------------------------------------------------------
El proceso para dividir un número binario (el dividendo) entre otro (el divisor) es el mismo
que se sigue para números decimales, que generalmente se conocerá como “división larga". El
proceso real es más simple en binario, porque cuando se verifica cuántas veces el divisor “cabe
en" el dividendo, sólo hay dos posibilidades 0 o 1. Para ilustrar lo anterior, considere los
siguientes ejemplos de división:

0011 0010.1
JJ/ÍÓ Ó I (9 + 3 - 3 ) lOO/lOIO.O ( 1 0 - 4 - 2.5)
011 100
0011 100
100
o
En la mayor parte de la máquinas digitales modernas las sustracciones que son parte de
la operación de división generalmente se efectúan utilizando la resu en complemento a 2 - es
decir, tomando el complemento a 2 del sustraendo y luego sumándolo.
La división de números con signo se lleva a cabo en la misma forma que la multipli­
cación. Los números negativos se vuelven positivos por complementación y la división se lleva a
cabo después. Si el dividendo y el divisor son de signo opuesto, el cociente resultante se cam­
bia por un número negativo por complementación a 2 y se le da un bit de signo de 1. Si el
dividendo y el divisor tienen el mismo signo, el cociente se deja como un número positivo y se
le da un bit de signo de 0 .

6 -7 ADICIÓN EN BCD
En el capítulo 2, dijimos que muchas computadoras y calculadoras utilizan el código BCD
para representar números decimales. Recuerde que este código toma cada dígito decimal y lo
representa con un código de 4 bits que vade 0000 a 1001. La suma de números decimales que
están en forma BCD pueden entenderse mejor considerando los dos casos que pueden ocurrir
cuando se suman dos cifras decimales.

Sum a igual a nueve O menos Considere la suma de 5 y 4 utilizando BCD para repre­
sentar cada dígito:
5 0101 « - BCD para 5
+4 +0100 «— BCD para 4
9 1001 +- BCD para 9
La suma se realiza como en la adición binaria normal y el resultado es 1001, que es el código
BCD para 9. Para poner otro ejemplo, tome 45 sumado a 33:
45 0100 0101 ♦ - BCD para 45
+ 33 + 0011 0011 +- BCD para 33
78 0111 1000 +- BCD para 78
En este ejemplo, los códigos de 4 bits para 5 y 3 se suman en binario para producir 1000, que
es el BCD de 8 . En forma análoga, la suma de las posiciones de la segunda cifra decimal
produce 0111, que es el BCD para 7. El total es 0111 1000, que es el código BCD de 78.

256 CAPÍTULO t / ARITM ÉTICA D IG IT A L OPERACION ES Y CIRCUITOS


En los ejemplos anteriores, ninguna de las sumas <¿e los pares de dígitos decimales exce­
dió de 9; por tanto, no se produjeron acarnos decimales. Para estos casos el proceso de adición
BCD es bastante sencillo y es en realidad igual a la adición binaria.

Suma mayor que nueve Considere la suma de 6 y 7 en BCD:


6 0110 «— BCD para 6
+7 +0111 «— BCD para 7
+ 13 1101 «— grupo de código no válido para BCD
La suma 1101 no existe a i el código BCD; es uno de los seis grupos de código de 4 bits
prohibidos o no válidos. Esto ha ocurrido porque la suma de los dos dígitos excede de 9.
Siempre que esto ocurre, la suma tiene que ser corregida añadiéndole un seis (0110) para tomar
en cuenta la omisión de los seis grupos de códigos no válidos:
0110 <— BCD para 6
+0111 «— BCD para 7
1101 «— ;vma no válida
0110 «— sume 6 para corregir
0001 0011 «— BCD para 13

1 3
Com o se mostró anteriormente, al añadir 0110 a la suma no válida, se produce el resultado BCD
correcto. Note que se produce un acarreo en la segunda posición decimal. Esta adición de
0110 tiene que realizarse siempre que la suma de las dos cifras decimales sea mayor que 9.
Para poner otro ejemplo, tome 47 más 35 en BCD:
47 0100 Óí i l ♦ - BCD para 47
+ 35 + 0011 0101 4- BCD para 35
82 0111 1100 <- suma no válida en el primer dígito
!<-) 0110 «—sume 6 para corregir
1000 ^0010 «— se corrige la suma en BCD

8 2
La adición de los códigos de 4 bits para los dígitos 7 y 5 produce una suma no válida y se
corrige sumando 0110. N ote que esto genera un acarreo de 1, que se realiza para agregarse a la
suma en BCD de los dígitos de la segunda posición.
Considere la adición de 59 y 38 en BCD:
n
i
59 0101 1001 <— BCD para 59
+ 38 +0011 1000 «— BCD para 38
97 1001 0001 4 - se realiza la adición
«— sume 6 para corregir
J
o
o

1001 0111 « - BCD para 97


*—.—* » » ■*
9 7
Aquí, la adición de los dígitos menos significativos (LSD) produce una suma de 17 - 10001.
Esto genera un acarreo a la siguiente posición del dígito que se sumará a los códigos para 5 y 3.
Ya que 17 > 9, tiene que sumarse un factor de corrección de 6 a la suma de LSD. La adición de
esta corrección no genera un acarreo; ésta ya se generó en la adición original.

SECCIÓN 6-7 / ADICIÓN EN BCD 257


Para resumir el procedimiento de adición en BC D , <pnsidere los siguientes puntos:
1. Sume utilizando la adición binaria ordinaria, los grupos de código BC D para cada
posición del dígito.
2. Para aquellas posiciones donde la suma sea 9 o menor, no se necesita corrección. La
suma está en la forma BCD adecuada.
3. Cuando la suma de dos cifras es mayor que 9, debe agregarse una corrección de 0110
para obtener el resultado. Este caso siempre produce un acarreo a la siguiente posi­
ción del dígito, de la adición original (paso 1) o.bien de la adición de la corrección.
El procedimiento de la adición en BC D es evidentemente más complicado que la adición
binaria directa. Esto sucede también con las otras operaciones aritméticas en BC D . Los lecto­
res deben efectuar la adición de 275 + 641 y después verificar el procedimiento correcto:
275 0010 0111 >15101 <- BCD para 275
+ 641 + 0110 0100 0001 <- BCD para 641
916 1000 1011 0110 <- se realiza la adición
+ _________ 0110_________ «— sume 6 para corregir el segundo dígito
1001 0001 0110 BCD para 916

P reg u n ta s de r epa so
........— ■■ ■■■ ■ ■
1. ¿Cómo puede saber cuándo se necesita una corrección en la adición en BCD?
2. Represente 1 3 5 w 265s en BCD y súmelos. Verifique su respuesta convirtiendo el
resultado nuevamente a decimal.

6 -8 ARITMÉTICA HEXADECIMAL
Los números hexadecimal es se utilizan ampliamente en la programación de computadoras, en
lenguaje de máquina y en conjunción con la memoria de la computadora (es decir, direccio­
nes). Cuando se trabaje en estas áreas, habrá situaciones donde los números hexadecimal es
tengan que restarse o sumarse.

Adición h ex a d ecim a l La adición de números hexadecimal es se efectúa de manera simi­


lar a la adición decimal, siempre y cuando recuerde que el mayor dígito hexadecimal es F y no
9. Para realizar esta operación se sugiere el siguiente procedimiento.

1. Sume los dos dígitos hexadecimales en decimal, insertando mentalmente el equivalen­


te decimal para números mayores de 9.
2. Si las suma es 15 o menos, ésta puede expresarse directamente como un dígito
hexadecimal.
3. Si la suma es mayor o igual a 16, reste 16 y acarree un 1 hacia el dígito de la
siguiente posición.

Los siguientes ejemplos ¿lustran el procedimiento.

258 CAPITULO 4 / ARITM ÉTICA D IG IT A L OPERACION ES Y CIRCU ITO S


E je m p l o 6 - 6

Sume los números hexadecimal es 58 y 24.

S o lu c ió n
58
♦ J!
7C

Al sumar los dígitos menos significativos (8 y 4) el resultado es 12, que en hexadecimal es C.


De este modo no se genera ningún acarreo hacia la siguiente posición. La suma de 5 y 2 pro­
duce 7.

E jemplo 6-7

Sume los números hexadecimales 58 y 4B.

S o lu c ió n

58
♦ 4B
A3

La operación comienza al sumar 8 y B, sustituyendo mentalmente el dígito B por 11. Esto


produce un resultado de 19. Como 19 es mayor que 16, reste 16 para obtener 3; escriba 3 y
acarree 1 a la siguiente posición. Este acarreo se suma al 5 y 4, lo que da como resultado 10^,
valor que se convierte en el dígito hexadecimal A.

Ejemplo 6-8

Sume 3AF a 23C.

S o lu c ió n
3AF
♦ 23C
5EB

La suma de F y C es 15 + 1 2 - 27 K. Como este número es mayor que 16, reste 16 para obtener
1110, que en hexadecimal es igual a B y acarree 1 para la siguiente posición. Este acarreo se
suma con A y 3 para obtener E. En este caso no existe ningún acarreo en la posición corres­
pondiente al dígito más significativo.

Sustracción hex Recuerde que los números hexadecimales son una forma muy eficaz de
representar números binarios. Así, podemos restar números hexadecimales utilizando el mis­
mo método que usamos para los números binarios. El sustraendo hex se complementará a 2 y
luego se sumará al minuendo y cualquier acarreo de la posición MSD será descartado.

SECCIÓN /ARITMÉTICA HEXADECIMAL 259


¿Cómo se complementa a 2 un número hexadecimal?^ na forma consiste en convertirlo
en binario, completar a 2 el equivalente binario y luego reconvertirlo en hexadecimal. Este
proceso se ilustra a continuación.
S I. 3A \ ^ <— número hex
0111 0011 1010 *- convierta a binario
1000. ^ 1100^0110 ♦- complemente a 2
8C 6 <— reconvierta a hex
Existe un procedimiento más rápido. Se resta cada dígito hex de F , luego se suma 1. Ensaye­
mos este procedimiento para el mismo número hex del ejemplo anterior.

F F F
-7 -3 -A reste cada dígito <ie F
8 C 5J
+ 1«—sume1