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EQUIPO 3 PRÁCTICA # 5
ÍNDICE:
OBJETIVO ....................................................................................................................... 2
INTRODUCCIÓN ...............................................................................................2
Flip-flop. .................................................................................................................... 3
Circuito básico flip-flop............................................................................................. 3
Flip-flop RS temporizado .......................................................................................... 6
Flip-flop D ................................................................................................................. 7
Flip-flop JK................................................................................................................ 8
Flip-flop T ............................................................................................................... 10
Disparo del flip-flop ................................................................................................ 11
Flip-flop maestro-esclavo ........................................................................................ 11
Flip-flop disparo por borde...................................................................................... 11
Análisis de circuitos secuenciales temporizados ..................................................... 12
Tabla de estados ...................................................................................................... 12
Diagrama de estados................................................................................................ 12
Diseño de contadores............................................................................................... 13
El LM555................................................................................................................. 13
Funcionamiento como aestable ............................................................................... 16
DIAGRAMAS ..................................................................................................................... 25
SIMULACIÓN................................................................................................................... 27
CONCLUSIONES .............................................................................................................. 29
BIBLIOGRAFIA ................................................................................................................ 29
ANEXO ............................................................................................................................. . 30
OBJETIVO:
INTRODUCCIÓN:
Los circuitos digitales que hasta ahora se han considerado, han sido combinacionales, esto
es, las salidas en cualquier momento dependen por completo de las entradas presentes en
ese tiempo. Aunque cualquier sistema digital es susceptible de tener circuitos
combinacionales, la mayoría de los sistemas que se encuentran en la practica también
incluyen elementos de memoria, los cuales requieren que el sistema se describa en términos
de lógica Secuencial.
Un diagrama a bloques de un circuito secuencial consta de un circuito combinacional al que
se conectan elementos de memoria para formar una trayectoria de retroalimentación. Los
elementos de memoria son dispositivos capaces de almacenar dentro de ellos información
binaria. La información binaria almacenada en los elementos de memoria en cualquier
momento dado se define como el estado del circuito secuencial.
El circuito secuencial recibe información binaria de entradas externas. Estas entradas, junto
con el estado presente de los elementos de memoria, determinan el valor binario en las
terminales de salida. También determinan las condiciones para cambiar el estado en los
elementos de memoria.
Hay dos tipos principales de circuitos secuenciales. Su clasificación depende del
temporizado de sus señales. Un circuito secuencial sincrono es un sistema cuyo
comportamiento puede definirse por el conocimiento de sus señales en instantes discretos
de tiempo. El comportamiento de un circuito secuencial asincrono depende del orden en el
cual cambian sus señales de entrada y puede afectarse en cualquier instante de tiempo. Los
elementos de memoria que por lo común se utilizan en los circuitos secuenciales asíncronos
son dispositivos de retardo de tiempo. La capacidad de memoria de un dispositivo de
retardo de tiempo se debe al hecho de que toma un tiempo finito para que la señal se
propague a través del dispositivo.
Un sistema lógico secuencial asíncrono, por definición, debe emplear señales que afecten
los elementos de memoria solo en instantes discretos de tiempo. Una forma de lograr este
objetivo es usar pulsos de duración limitada a través del sistema, de modo que una amplitud
de pulso represente la lógica 1 y otra amplitud (o la ausencia de pulso) represente la lógica
0.
Los sistemas lógicos secuenciales síncronos utilizan amplitudes fijas, como niveles de
voltaje para señales binarias. La sincronización se logra a través de un dispositivo
sincronizador llamado reloj maestro generador, el cual genera un tren periódico de pulsos
de reloj. Los pulsos de reloj se distribuyen a través del sistema de tal forma que los
elementos de memoria están afectados solo por la llegada del pulso de sincronización.
Los elementos de memoria que se utilizan en los circuitos secuenciales de reloj se llaman
flip-flops estos circuitos son celdas binarias capaces de almacenar un bit de informaron. Un
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circuito flip-flop tiene dos salidas, una para el valor normal y otra para el valor
complementario del bit almacenado en él. La información binaria puede entrar a un flip-
flop es una gran variedad de formas, hecho que da lugar a diferentes tipos de flip-flops.
FLIP-FLOPS.
Un circuito flip-flop puede mantener un estado binario en forma indefinida (en cuanto se
suministre potencia al circuito) hasta que recibe la dirección de una señal de entrada para
cambiar de estado. La diferencia principal entre los diversos tipos de flip-flops esta en el
número de entradas que poseen y en la manera en la cual las entradas afectan el estado
binario. Los flip-flops también se denominan "cerrojos", "multivibradores biestables" o
"binarios".
Los flip-flops pueden construirse a partir de puertas lógicas, como, por ejemplo, puertas
NAND, o comprarse en forma de circuitos integrados. Los flip-flops se interconectan para
formar circuitos lógicos secuenciales que almacenen datos, generen tiempos, cuenten y
sigan secuencias.
Un circuito flip-flop puede construirse con dos compuertas NAND o dos compuertas NOR.
La conexión y el acoplamiento cruzado mediante la salida de una compuerta a la entrada de
otra constituye una trayectoria de retroalimentación. Por esta razón los circuitos se
clasifican como secuenciales asíncronos. Cada flip-flop tiene dos salidas Q y Q', y dos
entradas, SET para ajustar y RESET para restaurar. A este tipo de flip-flop se les llama RS
directamente acoplado o seguro.
Un flip-flop tiene dos estados utiles, cuando Q=1 y Q'=0, esta en el estado ajuste (o estado
1). Cuando Q=0 y Q'=1, esta en el estado despejado (o estado 0). Las salidas Q y Q' son
complementarias la una de la otra y se refieren como las salidas normal y complementaria,
respectivamente. El estado binario del flip-flop se toma para que sea el valor de la salida
normal.
Bajo operación normal, ambas entradas permanecen en 0 a menos que tenga que cambiarse
el estado de flip-flop. La aplicación de un 1 momentáneo a la entrada de ajuste provoca que
el flip-flop pase al estado ajuste. La entrada ajuste debe volver a 0 antes de que un 1 se
aplique a la entrada restaurar. Un 1 momentáneo aplicado a la entrada de restaurar causa
que el flip-flop vaya al estado despejado.
Cuando ambas entradas son inicialmente 0, un 1 aplicado a la entrada de puesto mientras el
flip-flop esta en el estado despejado deja las salidas sin cambio.
Cuando se aplica un 1 a ambas entradas de ajuste y restaurar, ambas salidas pasan a 0, este
estado del flip-flop es indefinido y por lo tanto se evita. Si ambas entradas ahora van a 0, el
estado del flip-flop es indeterminado y depende de cual entrada permanezca en 1 mas
tiempo de la transición a 0.
Estas construcciones se muestran en los diagramas lógicos de las figuras. Cada circuito
forma un flip-flop básico del cual se puede construir uno más complicado. La conexión de
acoplamiento ínter cruzado de la salida de una compuerta a la entrada de la otra constituye
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EQUIPO 3 PRÁCTICA # 5
un camino de realimentación. Por esta razón, los circuitos se clasifican como circuitos
secuénciales asincrónicos. Cada flip-flop tiene dos salidas, Q y Q´ y dos entradas S (set) y
R (reset). Este tipo de flip-flop se llama flip-flop RS acoplado directamente o bloqueador
SR (SR latch). Las letras R y S son las iniciales de los nombres en inglés de las entradas
(reset, set).
1 R(puesta a cero) Q
0
1 S(puesta a uno) Q´
0
S R Q Q´
1 0 1 0
0 0 1 0 (después de S=1, R=0)
0 1 0 1
0 0 0 1 (después de S=0, R=1)
1 1 0 0
Para analizar la operación del circuito de la figura se debe recordar que la salida de una
compuerta NOR es 0 si cualquier entrada es 1 y que la salida es 1 solamente cuando todas
las entradas sean 0. Como punto de partida asúmase que la entrada de puesta a uno (set) es
1 y que la entrada de puesta a cero (reset) sea 0. Como la compuerta 2 tiene una entrada de
1, su salida Q´ debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la
salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las salidas
permanecerán iguales ya que la salida Q permanece como 1, dejando una entrada de la
compuerta 2 en 1. Esto causa que la salida Q´ permanezca en 0 lo cual coloca ambas
entradas de la compuerta número 1 en 0 y así la salida Q es 1. De la misma manera es
posible demostrar que un 1 en la entrada de puesta a cero cambia a 0, las salidas no
cambian.
Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidas Q y
Q´ van a 0. Esta condición viola el hecho de que las salidas Q y Q´ son complementos entre
sí. En operación normal esta condición debe evitarse asegurándose de que no se aplica un 1
a ambas entradas simultáneamente.
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Un flip-flop tiene dos entradas útiles. Cuando Q=1 y Q´=0 estará en el estado de puesta a
uno (o estado 1). Cuando Q=0 y Q´=1 estará en el estado de puesta a cero (o estado 0) . Las
salidas Q y Q´ son complementos entre sí y se les trata como salidas normales y de
complemento respectivamente. El resultado binario de un flip-flop se toma como el valor
de su salida normal.
1 S(puesta a uno) Q
0
1 R(puesta a cero) Q´
0
S R Q Q´
1 0 0 1
1 1 0 1 (después de S=1,
R=0)
0 1 1 0
1 1 1 0 (después de S=0,
R=1)
0 0 1 1
Bajo operación normal, ambas entradas permanecen en 0 a no ser que el estado del flip-flop
haya cambiado. La aplicación de un 1 momentáneo a la entrada de puesta a uno causará que
el flip-flop vaya a ese estado. La entrada de puesta a uno debe volver a cero antes que se
aplique un 1 a la entrada de puesta a cero. Un 1 aplicado momentáneo aplicado a la entrada
de puesta a cero causará que el flip-flop vaya al estado de borrado (o puesta a cero) Cuando
ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a uno o se
aplica un 1 a la entrada de puesta a cero mientras que el flip-flop esté en el estado de
borrado, quedarán las salidas sin cambio.
Cuando se aplica un 1 a ambas entradas de puesta a uno y de puesta a cero, ambas salidas
irán a 0. Este estado es indefinido y se evita normalmente. Si ahora ambas salidas van a 0,
el estado del flip-flop es indeterminado y depende de aquella entrada que permanezca por
mayor tiempo en 1 antes de hacer la transición a 0.
El circuito flip-flop básico NAND de la figura opera con ambas entradas normalmente en 1
a no ser que el estado del flip-flop tenga que cambiarse. La aplicación de un 0 momentáneo
a la entrada de puesta a uno, causará que Q vaya a 1 y Q´ vaya a 0, llevando el flip-flop al
estado de puesta a uno. Después que la entrada de puesta a uno vuelva a 1, un 0
momentáneo en la entrada de puesta a cero causará la transición al estado de borrado
(clear). Cuando ambas entradas vayan a 0, ambas salidas irán a 1; esta condición se evita en
la operación normal de un flip-flop.
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Qn +1 = S + R’ Q
SR = 0
(b) Símbolo gráfico.
. (d) Ecuación característica.
Qn S R Qn +1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Indeterminado
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 Indeterminado
Flip-flop RS temporizado
El diseño gráfico del flip-flop RS sincronizado se muestra en la figura (b). Tiene tres
entradas: S, R y CLK. La entrada CLK no se escribe dentro del recuadro debido a que se
reconoce fácilmente por un pequeño triángulo. Las salidas del flip-flop se marcan con Q y
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EQUIPO 3 PRÁCTICA # 5
Q’ dentro del recuadro. El estado del flip-flop se determina del valor de su salida normal Q.
Si se desea obtener el complemento de la salida nominal, no es necesario usar un inversor
ya que el valor complemento se obtiene directamente de la salida Q’.
FLIP-FLOP D
El flip-flop D es una modificación del RS con reloj. Las compuertas NAND 1 y 2 forman
un flip-flop básico y las compuertas 3 y 4 se modifican para formar un flip-flop RS son
reloj. La entrada D va en forma directa a la entrada S y su complemento, a través de la
compuerta 5, se aplica a la entrada R. En tanto que el pulso de reloj en la entrada este en 0,
las compuertas 3 y 4 tienen un 1 en sus salidas, sin importar el valor de las otras entradas.
Esto se apega al requisito de que las entradas del flip-flop básico NAND permanezcan
inicialmente en el nivel 1. La salida D muestrea durante la ocurrencia de un pulso de reloj.
Si es 1, la salida de la compuerta 3 pasa a 0, cambiando el flip-flop al estado de ajuste (a
menos de que ya este puesto), si es 0, la salida de la compuerta 4 va a 0, cambiando el flip-
flop al estado despejado.
D
CLK Q
Q negada
D Q(t+1) Descripción
0 0 Limpiar a 0
1 1 Establecer en 1
Q(t) Q(t+1) D
0 0 0
0 1 1
1 0 0
1 1 1
FLIP-FLOP JK
J K Q(t+1) Descripción
0 1 0 Limpiar a 0
1 0 0 Establecer en 1
1 1 Q’(t) Complementar
Q(t) Q(t+1) J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tabla característica.
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FLIP-FLOP T
El flip-flop tipo T es una versión de una sola entrada del flip-flop JK, el flip-flop T se
obtiene mediante un tipo JK si ambas entradas se ligan. La denominación T proviene de la
capacidad del flip-flop para conmutar (toggle), o cambiar de estado. Sin importar el estado
presente del flip-flop, asume el estado complementario cuando ocurre el pulso de reloj
mientras la entrada T es lógica 1.
Diagrama lógico.
Símbolo gráfico.
T Q(t+1) Descripción
0 Q(t) Cambio
1 Q’(t) Complementar
Q(t) Q(t+1) T
0 0 0
0 1 1
1 0 1
1 1 0
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FLIP-FLOP MAESTRO-ESCLAVO
Este arreglo, se construye mediante dos flip-flops separados. Un circuito sirve como un
maestro y el otro como un esclavo. Este circuito consta además de lo ya mencionado con un
inversor. Cuando el pulso de reloj CP es 0, la salida del inversor es 1. Ya que la entrada de
reloj del esclavo es, el flip-flop esta habilitado si la salida Q es igual a Y, en tanto que Q' es
igual a Y'. El flip-flop maestro se habilita porque CP=0. Cuando el pulso llega a 1, entonces
la información en las entradas externas R y S se transmiten al flip-flop maestro, sin
embargo, el flip-flop esclavo esta aislado mientras el pulso este en su nivel 1, ya que la
salida del inversor es 0. Cuando el pulso regresa a 0, el flip-flop maestro esta aislado, lo
cual evita que lo afecten las entradas externas. el flip-flop esclavo pasa entonces al mismo
estado que el flip-flop maestro.
El comportamiento del flip-flop maestro-esclavo que acaba de describirse dicta que los
cambios de estado en todos los flip-flops coincidan con la transición de borde negativo del
pulso. No obstante, algunos flip-flops maestro-esclavo IC cambian los estados de salida en
la transición de borde positivos de los pulsos de reloj. Esto sucede en flip-flops que tienen
un inversor adicional en la CP terminal y la entrada del maestro, tales se disparan con
pulsos negativos de modo que el borde negativo del pulso afecte al maestro y el borde
positivo afecte al esclavo y las terminales de salida.
Otro tipo de flip-flop que sincroniza los cambios de estado durante la transición de pulsos
de reloj es el disparado por borde en este tipo de flip-flop, las transiciones de salida
ocurren e un nivel especifico del pulso de reloj. Cuando el nivel del pulso de entrada
excede el nivel umbral, las entradas están bloqueadas y, de este modo, el flip-flop no
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EQUIPO 3 PRÁCTICA # 5
responde a los cambios adicionales en las entradas hasta que el pulso de reloj regresa a 0 y
ocurre otro pulso. Algunos flip-flops disparados por borde provocan una transición en el
borde positivo del pulso y otros causan una transición en el borde negativo del pulso.
Tabla de estado
• El comportamiento de un circuito secuencial se determina por sus entradas, sus
salidas y el estado de los flip-flops.
• Tanto las salidas como el estado siguiente son funciones de las entradas y del estado
presente.
• La tabla de estado de un circuito secuencial, relaciona las salidas y los estados
siguientes en función de las entradas y de los estados presentes. (Tabla 1.4)
• La transición entre estados generalmente se activa por la presencia de una señal de
reloj.
Diagrama de estado
• La información disponible en una tabla de estado se puede representar gráficamente
en un diagrama de estado.
• El estado se representa mediante un círculo y la transición con una línea que conecta
los círculos.
• El número binario dentro de cada círculo identifica el estado de los flip-flops.
• Las líneas de conexión se rotulan con dos números binarios separados por una
diagonal:
o El valor de entrada durante el estado presente
o La salida durante el estado presente
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DISEÑO DE CONTADORES.
Un circuito secuencial que pasa a través de una secuencia prescrita de estados bajo la
aplicación de pulsos de entradas se denomina contador. Los pulsos de entrada, llamados
pulsos de conteo pueden ser pulsos de reloj, o pueden originarse en una fuente externa y
pueden ocurrir a intervalos de tiempo prescritos o aleatorios.
En un contador, la secuencia de estados puede seguir un conteo binario o cualquier otra
secuencia de estados.
Los contadores se encuentran en casi todo el equipo que contiene lógica digital. Se usa para
contar él numero de ocurrencias de un evento y son útiles para generar secuencias de
temporizado para controlar operaciones con un sistema digital.
De las diversas secuencias que puede seguir un contador, la secuencia binaria directa es la
más simple y la más directa. Un contador que sigue la secuencia binaria se denomina
contador binario un contador binario de n bits consta de n flip-flops y puede contar con un
binario desde 0 hasta 2n-1.
La secuencia de conteo de un contador binario de 3 bits se da en una secuencia de conteo
que se repite después que alcanza él ultimo valor, de modo que el estado 000 es el estado
siguiente después de 111. La secuencia de conteo da toda la información necesaria para
diseñar el circuito. No es necesario listar los estados siguientes en una columna separada
porque pueden leerse en el número de la secuencia siguiente.
La tabla de excitación para un contador de 3 bits se designa por los tres flip-flops con
variables A2,A0y A1. Los contadores binarios se construyen en la forma mas eficientes con
los flip-flops T. La excitación flip-flop para las entradas T se derivan mediante la tabla de
excitación del f-f tipo T y mediante la inspección de la transición de estado desde un conteo
dado (estado presente) al siguiente bajo el (estado siguiente.
Un contador con n flip-flops puede tener una secuencia binaria de menos de 2n números. Un
contador BCD cuenta la secuencia binaria desde 0000 hasta 1001 y regresa a 0000 para
repetir la secuencia.
Otros contadores pueden seguir una secuencia arbitraria que es posible no sea la secuencia
binaria directa. En cualquier caso, el procedimiento de diseño es el mismo. La secuencia de
conteo se lista en la tabla de excitación que se obtiene al comparar un conteo presente con
el siguiente conteo que se lista bajo él. Una secuencia de conteo tabulada siempre supone
una cuenta repetida, de modo como el siguiente estado de la última entrada es el primer
conteo listado.
El LM 555
Los circuitos multivibradores son utilizados para generar ondas digitales de forma continua
o discontinua controlada por una fuente externa. Un multivibrador astable es un ocsilador
cuya salida varia entre dos niveles de voltaje a una razón determinada por el circuito RC.
Los circuitos de este experimento le mostraran como se logran dos funciones distintas con
un mismo circuito integrado simplemente variando las conexiones externas.
b) Pin #2: Disparo (Trigger). Aplicando un voltaje menor que 1/3 Vcc el comparador
cambia de estado, hace set al flip flop y este a su vez hace que el voltaje de sea alto.
Cuando el voltaje de salida esta alto el transistor de descarga esta O
e) Pin #5: Voltaje de control. El voltaje conectado a este terminal varia los valores de
referencia, 2/3 Vcc y 1/3 Vcc, de los comparadores del circuito.
f) Pin #6: Umbral (Theshold). Cuando se le aplica un voltaje mayor que 2/3 Vcc se hace
reset del flip flop haciendo asi el voltaje de salida bajo. Cuando el Vo de salida esta bajo el
ransistor de descarga esta ON.
g) Pin #7: Transistor de descarga. Cuando se activa esta transistor hay un paso de baja
resistencia entre las patas 7 y 1.
VCC
(8) 555
(1) (4)
GND Reset
Diagrama funcional interno de un temporizador 555 (la numeración de pines se indica entre
paréntesis).
DIAGRAMA FÍSICO
1.44
f =
(R1 + 2 R2 )C1
El ciclo de trabajo de salida puede ser ajustado seleccionando R1 y R2. Dado que C1 se
carga a través de R1 + R2 y se descarga únicamente a través R2 , se puede conseguir ciclos
de trabajo de un mínimo del 50 % aproximadamente, si R2 >> R1 , de forma que los
tiempos de carga y descarga sean aproximadamente iguales.
t A = 0.7( R1 + R2 )C1
El intervalo de tiempo durante el que la salida está a nivel bajo (tB) representa lo que tarda
C1 en descargarse desde 1/3 VCC hasta 2/3 VCC. Estos e expresa como:
t B = 0.7 R2C1
T = t A + t B = 0.7( R1 + 2 R2 )C1
Ciclo de trabajo = tH / T = tH / tH + tL
La adición de
un diodo D1
permite ajustar
el ciclo de
trabajo de la
salida a un
valor menor del
50 % haciendo
R1 < R1.
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EQUIPO 3 PRÁCTICA # 5
DESARROLLO TEÓRICO
De acuerdo con esto se obtienen los mapas siguientes para el decodificador de estado
presente:
E=0 E=1
E=0 E=1
E=0 E=1
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EQUIPO 3 PRÁCTICA # 5
E=0 E=1
E=0 E=1
E=0 E=1
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EQUIPO 3 PRÁCTICA # 5
E=0 E=1
E=0 E=1
Ahora solo falta la parte del reloj, ya que de este depende la velocidad a la que se mostraran
los dígitos en el display led.
Para esto nos basamos en las fórmulas para frecuencia y tiempo vistas en la introducción
para la configuración del LM555 como astable.
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EQUIPO 3 PRÁCTICA # 5
t A = 0.7( R1 + R2 )C1
t B = 0.7 R2C1
1.44
f =
(R1 + 2 R2 )C1
tb =.7 seg
R2 =10 Kohms
A R2 la elegimos el valor de 2.20 Kohms, para que dure mas tiempo en alto que en bajo.
ta = .854 seg
R1 = 2.2 Kohms
R2 = 10 Kohms
C1 = 100 microfaradios
Con esto tendremos completado nuestro circuito, a una frecuencia a la que se pueden
observar tranquilamente los cambios entre dígitos.
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EQUIPO 3 PRÁCTICA # 5
DESARROLLO EXPERIMENTAL
MATERIAL:
EQUIPO:
Después se puede armar el reloj, verificando que sea una frecuencia adecuada para el
propósito.
Una vez realizada esta parte, se le agrega al bloque de la práctica anterior, tomando las
salidas de los flip-flop como entradas del decodificador hexadecimal, entonces se verifica
el adecuado funcionamiento en sus dos formas (ascendente y descendente).
Con esto finaliza la práctica.
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DIAGRAMAS
DIAGRAMA LÓGICO
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DIAGRAMA A BLOQUES
En este diagrama se puede observar el bloque creado en esta práctica mas el bloque creado
en la práctica anterior.
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SIMULACIÓN
Para E = 1:
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Para E = 0:
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CONCLUSIONES:
BIBLIOGRAFÍA:
“DISEÑO DIGITAL”
M. MORRIS MANO
PRIMERA EDICIÓN 1987 / PRENTICE HALL
SECCIÓN 7-5 “CONTADORES SÍNCRONOS” PÁG. 262
SECCIÓN 7-6 “SECUENCIA DE TEMPORIZADO” PÁG. 268
RONALD J. TOCCI
PRIMERA EDICIÓN 1993 / PRENTICE HALL
CAPÍTULO 7 “CONTADORES Y REGISTROS” PÁG. 301
PÁGINAS DE INTERNET:
http://amadeus.upr.clu.edu/~zahori/digital/exp2.html
http://www.itlp.edu.mx/publica/tutoriales/sistdigitales/tem5_2_2_.htm