Escuela Profesional de Ingeniería Electrónica

Facultad de Ingeniería Eléctrica Electrónica

Universidad Nacional del Callao

RELOJ DIGITAL
PROGRAMABLE
TAREA N°2
Ciclo 2019-B

Docente: ING. UTRILLA SALAZAR DARIO

Alumn SANCHEZ HEREDIA GODO SEGUNDO
Código: 1723225287
Curso: SISTEMAS DIGITALES
Grupo Horario: 01 L

MEMORIA ENTREGADA 23 / 09 / 2019

 INDICE
RELOJ DIGITAL PROGRAMABLE
I.-INTRODUCCION
II.OBJETIVOS
A.-OBJETIVOS GENERALES
B.- OBJETIVOS ESPECIFICOS
III.-ANALISIS DEL PROBLEMA
IV.-DIAGRAMA DE BLOQUES
V.-DISEÑO
- SEGUNDOS
- MINUTOS
- HORAS
- START
- RESET
- PROGRAMAR LA HORA
I. INTRODUCCION:
En el presente informe se desarrollara el análisis funcional de un reloj
mediante biestables Síncronos (flip-flops); los cuales representan los
dispositivos fundamentales para el diseño de registros, contadores,
máquinas de estados, memorias y todo circuito secuencial.

II. OBJETIVOS:
A. OBJETIVOS GENERALES:
Implementar los circuitos biestables síncronos (flip-flop), utilizando
adicionalmente compuertas lógicas , decodificador , display
La visualización del funcionamiento de cada uno de los biestables
(flip-flops) utilizando un simulador para verificar el correcto
funcionamiento.
Implementar circuitos básicos con biestables en específico en el
FLIP FLOP D
Que aprendamos a utilizar los principios básicos para el análisis de
circuitos digitales secuenciales mediante simuladores y que tenga la
capacidad de realizar la detención de fallos, corregirlos y comprobar
su buen funcionamiento.
.

B. OBJETIVOS ESPECÍFICOS:
Diseñar y dar la lógica necesaria para poder realizar el circuito , y
mediante los estados del flip flop podamos realizarlo de manera
correcta
Al simular el circuito podemos detectar rápidamente y corregir las
fallas , q al implementarlo podíamos ignorar
La simulación fortalece nuestro conocimiento al poder realizar el
análisis de tablas de verdad de los biestables , compuertas lógicas ,
lógica secuencial y combinacional
III. ANALISISI DEL PROBLEMA
Realizar contadores síncronos ,que estén unidos en cascada
Se usaran contadores de 0 a 9 , de 0 a 5 y de 0 a2
Se usaran compuertas para interrelacionar los estados de memorias
anteriores y próximos con las señales entrantes
Se utilizara el mapa de karnaugh para simplificar las expresiones
Se usara el ROLLOVER SIGNAL para q cada contador le de una
señal al siguiente y este al que sigue sucesivamente(como una
especie de acarreo)
IV. DIAGRAMA DE BLOQUES
V. DISEÑO

A. SEGUNDOS:
Para realizar el conteo de segundos se necesita usar dos contadores uno de
módulo 10 y otro módulo 6.
El diseño consiste en realizar un contador en cascada y para eso al flip flop
lo definiremos de la siguiente manera:

Donde Din es la entrada , CE es lo q llamaremos nuestro nexo o el pulso q

nos permitirá relacionar cada modulo con el siguiente nivel y permita
contar como en este caso recién iniciamos el valor que tomara será de 1
Pero para generar la lógica secuencial SINCRONA debemos hallar
mediante la ecuación característica sus entras y como los estados de
memoria se interrelacionan.
Se sabe que la ecuación característica de un FF-D
 Por lo q su tabla de verdad seria:

CIN Q4N Q3N Q2N QN Q4N+1 Q3N+1 Q2N+1 QN+1 COUT

0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 1 0
2 0 0 0 1 0 0 0 1 0 0
3 0 0 0 1 1 0 0 1 1 0
4 0 0 1 0 0 0 1 0 0 0
5 0 0 1 0 1 0 1 0 1 0
6 0 0 1 1 0 0 1 1 0 0
7 0 0 1 1 1 0 1 1 1 0
8 0 1 0 0 0 1 0 0 0 0
9 0 1 0 0 1 1 0 0 1 0
10 0 1 0 1 0 1 0 1 0 0
11 0 1 0 1 1 1 0 1 1 0
12 0 1 1 0 0 1 1 0 0 0
13 0 1 1 0 1 1 1 0 1 0
14 0 1 1 1 0 1 1 1 0 0
15 0 1 1 1 1 1 1 1 1 0
16 1 0 0 0 0 0 0 0 1 0
17 1 0 0 0 1 0 0 1 0 0
18 1 0 0 1 0 0 0 1 1 0
19 1 0 0 1 1 0 1 0 0 0
20 1 0 1 0 0 0 1 0 1 0
21 1 0 1 0 1 0 1 1 0 0
22 1 0 1 1 0 0 1 1 1 0
23 1 0 1 1 1 1 0 0 0 0
24 1 1 0 0 0 1 0 0 1 0
25 1 1 0 0 1 0 0 0 0 1
26 1 1 0 1 0 X X X X X
27 1 1 0 1 1 X X X X X
28 1 1 1 0 0 X X X X X
29 1 1 1 0 1 X X X X X
30 1 1 1 1 0 X X X X X
31 1 1 1 1 1 X X X X X

Cuando CIN es 0 en el estado siguiente se le coloca el mismo estado , pero

cuando CIN es 1 en el estado siguiente se le coloca el estado que sigue y
los q no nos interesa los marcamos como valores aleatorios que no será de
nuestro interés.
Haciendo karnaugh de 5 x 5
Para D4

D4=CQ3Q2Q1+C´Q4+Q4Q1´
Para D3:
D3=CQ3´Q2Q1+C´Q3+Q3Q2´+Q3Q1´
Para D2

D2=CQ4´Q2´Q1+C´Q2+Q2Q1´

Para D1

D1=C´Q1+CQ1´
En la simulación se veria de la siguiente manera

U1:A U1:B U2:A U2:B

10

10
4

4
2 5 12 9 2 5 12 9
S

S
D1 D Q Q1 D2 D Q Q2 D3 D Q Q3 D4 D Q Q4
3 11 3 11
CLK CLK CLK CLK CLK CLK CLK CLK
6 8 6 8
Q -Q1 Q -Q2 Q -Q3 Q -Q4
R

R
1

13

13
7474 7474 7474 7474

C
CLK
U3:A CLK
1 2 U11
-C C
-Q4
7404
-Q2
Q1 U13
AND_4
U12:A
1
U4:A -C D2
3
1 2
C Q2
3 OR_3
2 U4:C 7408
Q3 U12:B
9
7408 8 4
U4:B Q2
10 6
4 U7:B 5
Q2 -Q1
6 7408 4
5 6 7408
Q1 D4
5
7408 U3:C U14
U4:D C
7432
Q4
12 5 6
-C U7:A Q3 C1
11
13 1 U8 U3:D
Q4 C 7404 Q1
3 AND_5
U5:A -Q3 U7:C
7408 2 13 12
Q2
1 9
Q4 Q2
3 7432 8
Q1 U5:B 7404
2 AND_4 10
-Q1
4
-C U9:A
7408 6 7432
5 1
Q3
3
U5:C D3
7408 2
9
Q3
8 7432
10 U7:D
U10:A -Q2
12
1 7408 11
C U5:D
3 13
D1
2 12
Q1 Q3
11 7432
74HCT86 13
-Q1
7408

Ahora en el siguiente modulo que sería hasta 5 se tendría q hacer el mismo

análisis pero teniendo en cuenta q el anterior modulo le tiene q hacer llegar
una señal y para q cuando llegue a 9 y le comunique al siguiente modulo
que comience a contar se usa este pequeño circuito

U3:C U14
C
Q4
5 6
Q3 C1

U3:D
7404 Q1
AND_5
13 12
Q2

7404
Que cuando todos llegan al 1 logico, envían la señal al modulo siguiente.
Aca se utilizo el mapa de karnaug.
Tabla de verdad:

C1 P3 P2 P1 P3+1 P2+1 P1+1 C2

0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 1 0
2 0 0 1 0 0 1 0 0
3 0 0 1 1 0 1 1 0
4 0 1 0 0 1 0 0 0
5 0 1 0 1 1 0 1 0
6 0 1 1 0 1 1 0 0
7 0 1 1 1 1 1 1 0
8 1 0 0 0 0 0 1 0
9 1 0 0 1 0 1 0 0
10 1 0 1 0 0 1 1 0
11 1 0 1 1 1 0 0 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 0 0 0 1
14 1 1 1 0 X X X x
15 1 1 1 1 X X x x

De las cuales mediante karnaugh hallamos las ecuciones:

D3=CQ2Q1+C´Q3+Q3Q1´
D2=CQ3´Q2´Q1+C´Q2+Q2Q1´

D1=C´D+CD´
El circuito seria el siguiente:

U16:B U15:A U15:B

10

10
4
12 9 2 5 12 9 U3:B
S

S
G1 D Q P1 G2 D Q P2 G3 D Q P3
11 3 11 3 4
CLK CLK CLK CLK CLK CLK C1 -C1
8 6 8
Q -P1 Q -P2 Q -P3 7404
R

R
13

13
7474 7474 7474
U17:A
1
C1 U19
2 12
P2 C1
13
P1 U18 -P3
7411
U12:C -P2
G3 P1
9 AND_4
-C1 U21
8
10 OR_3 U20:A
P3
1
-C1 G2
7408 3
U12:D 2
P2
12 OR_3
P3
11 7408
13
-P1 U10:B
7408 4 U20:B
C1
6 4
G1 P2
5 6
P1
5
-P1
74HCT86
7408

U45
C1
P1
U3:E C2
P3
11 10
P2
AND_4
7404

-simulando segundos se veria asi:

U6
7 13
P1 A QA
1 12
P2 B QB
2 11
P3 C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U22
7 13
Q1 A QA
1 12
Q2 B QB
2 11
Q3 C QC
6 10
Q4 D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447
 B. MINUTOS:
Para los minutos es la misma lógica que para los segundos las mismas
tablas de verdad y las mismas soluciones por mapa de karnugh
Para los minutos se usaron 2 contadores , la señal que envía los segundos se
hace mediante este pequeño circuito
U45
C1
P1
U3:E C2
P3
11 10
P2
AND_4
7404

El cual hace que cuando los seguandos de 59 pase a 00 cuente de 1 en 1

hasta llegar a 59 y volver a 0
Como ya se menciona el cálculo es igual al de los segundos por lo que se
omitirá los cálculos

Para las unidades de minutos:

U25:B U24:A U24:B U25:A

10

10
4

12 9 2 5 12 9 2 5
S

E1 D Q R1 E2 D Q R2 E3 D Q R3 E4 D Q R4
11 3 11 3
CLK CLK CLK CLK CLK CLK CLK CLK
8 6 8 6
Q -R1 Q -R2 Q -R3 Q -R4
R

R
13

13

7474 7474 7474 7474

C2

U27:A
1 2 U33
-C2 C2
-R4
7404
-R2
R1 U36
AND_4
U32:B
4
U28:B -C2 E2
6
4 5
C2 R2
6 OR_3
5 U28:A 7408
R3 U32:A
1
7408 3 1
U28:C R2
2 3
9 U29:D 2
R2 -R1
8 7408 12
10 11 7408
R1 E4
13
7408 U27:C U37
U28:D C2
7432
R4
12 5 6
-C2 U29:A R3 C3
11
13 1 U31 U27:D
R4 C2 7404 R1
3 AND_5
U30:A -R3 U29:B
7408 2 13 12
R2
1 4
R4 R2
3 7432 6
R1 U30:B 7404
2 AND_4 5
-R1
4
-C2 U35:A
7408 6 7432
5 1
R3
3
U30:C E3
7408 2
9
R3
8 7432
10 U29:C
U34:A -R2
9
1 7408 8
C2 U30:D
3 10
E1
2 12
R1 R3
11 7432
74HCT86 13
-R1
7408
Para las decenas de segundos:

U39:A U38:A U38:B

10
4

4
2 5 2 5 12 9 U27:B
S

S
F1 D Q S1 F2 D Q S2 F3 D Q S3
3 3 11 3 4
CLK CLK CLK CLK CLK CLK C3 -C3
6 6 8
Q -S1 Q -S2 Q -S3 7404
R

R
1

13
7474 7474 7474
U40:A
1
C3 U41
2 12
S2 C3
13
S1 U43 -S3
7411
U32:C -S2
F3 S1
9 AND_4
-C3 U44
8
10 OR_3 U42:A
S3
1
-C3 F2
7408 3
U32:D 2
S2
12 OR_3
S3
11 7408
13 U48
-S1 U34:B C3
U42:B S1
7408 4 U3:F
C3 C4
6 4
F1 S2 S3
5 6 9 8
S1 S2
5 AND_4
-S1
74HCT86
7404
7408

C. HORAS:
Para horas se usaron 2 contadores uno que cuente hasta 9 y otro que cuente
hasta 2, pero cuando las decenas de hora este en 2 y las unidades lleguen a
3 pase a 00 automaticamnete

Para el contador de 0 a 9 ya se conoce su tabla de verdad y su

resolución mediante karnaugh y para evitar la redundancia se colocara
su esquema:

U49:B U16:A U39:B U49:A

10

10
4

12 9 2 5 12 9 2 5
S

H1 D Q T1 H2 D Q T2 H3 D Q T3 H4 D Q T4
11 3 11 3
CLK CLK CLK CLK CLK CLK CLK CLK
8 6 -T2 8 6
Q -T1 Q Q -T3 Q -T4
R

U42:C
13

13

7474 7474 7474 7474 9

8
10
C4
7408
U50:A U63:A U27:F
1 2 1
-C4 U2
9 2 8 9
U1
8
7404 U56 T3
C4 7404
4023
-T4

-T2
U51:B T1 U59
AND_4
4 U55:B
C4
6 4
U51:A -C4 H2
5 6
T3
1 5
T2
7408 3 OR_3
U51:C 2 7408
9 U52:D U55:A
T2
8 7408 12 1
T2
10 11 3
T1 H4
13 2
-T1 U60
7408 U50:B
U51:D C4
7432 7408
T4
12 3 4
-C4 U52:A T3 C5
11
13 1 U54 U50:C
T4 C4 7404 T1
3 AND_5
U53:A -T3 U52:B
7408 2 5 6
T2
1 4
T4 T2
3 7432 6
T1 U53:B 7404
2 AND_4 5
-T1
4
-C4 U58:A
7408 6 7432
5 1
T3
3
U53:C H3
7408 2
9
T3
8 7432
10 U52:C
U57:A -T2
9
1 7408 8
C4 U53:D
3 10
H1
2 12
T1 T3
11 7432
74HCT86 13
-T1
7408
Para el contador hasta 2 :
Tabla de verdad:

C1 Q2 Q1 Q2+1 Q1+1 COUT

0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 1 0
1 0 1 1 0 0
1 1 0 1 1 0
1 1 1 0 0 1

Mediante karnaugh:
D2:CQ2´Q1+C´Q2+Q2Q1´

D1=C´Q1+CQ1´
 U42:C
9
8
Perp para que cuando sean las 23 horas se vaya a 0 se pone una10
compuerta nand conectada a los reset de los contadores de las horas:
7408

U63:A U27:F
1
U2
9 2 8 9
U1
8
T3
7404
4023

D. START:
El estar se hace mediante un switch q cuando interrumpe la señal de reloj
todo se queda congelado
Per cuando se cierra el swithc reanuda y al pulsarlo después q se da en 0 o
se programa sigue su curso el reloj.

CLK
CLK

E. RESET:
Aca se conecta todos los reset a un LOGICTOGGLE q normalmente esta
en 1 logico pero cuando se pulsa hace la permutación 0-1-0 resteando
nuestro sistema

0
 F. CAMBIO DE HORA
Se hace conectando a un 0 logico a la entrada de los clk de la parte
segundos , minutos y horas para q la señal no intefiera con la señal de
llegada de un modulo anterior se le conecta a un compuerta and , una
entrada a la salida del modulo anterior y la otra al logictaggle q esta e
n 1 logico para q cuando el circuito este en funcionamiento no interfiera
cuando quiera cambiar le doy clik y x un breve momento se pone en o
lógico haciendo el cambio de hora
SIMULACON:

U47
7 13
U1 A QA
1 12
U2 B QB
2 11
C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

7
U46
13
HORAS
T1 A QA
1 12
T2 B QB
2 11
T3 C QC
6 10
T4 D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U23
7 13
S1 A QA
1 12
S2 B QB
2 11
S3 C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U26 MINUTOS
7 13
R1 A QA
1 12
R2 B QB
2 11
R3 C QC
6 10
R4 D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U6
7 13
P1 A QA
1 12
P2 B QB
2 11
P3 C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447

U22
7 13
Q1
Q2
Q3
1
2
A
B
C
QA
QB
QC
12
11
SEGUNDOS
6 10
Q4 D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
7447