Universidad Tecnológica del Perú

Circuitos Lógicos Secuenciales

Laboratorio Dirigido N°3

Contadores y máquinas de estados

2018-1
 Escuela de Electrónica

Contadores y Máquinas de estado

Objetivo:
“Implementación de máquinas de estados utilizando Flip-Flops”
En este laboratorio se va a implementar y observar el funcionamiento de las máquinas de
estado basados en flip-flops.

I. Pre-laboratorio

a. ¿Qué es un divisor de frecuencia?

b. ¿Cómo funciona una máquina de estados tipo Moore?
c. ¿Cómo funciona una máquina de estados tipo Mealy?

2
 Escuela de Electrónica

II. Desarrollo del laboratorio dirigido.

a) Experiencia 1.
Diseñar un divisor de reloj que pueda generar una frecuencia de salida de 1Hz (CLK_O) a
partir de un reloj de entrada (CLK_I).

Señal de Reset
CLKDIV.vhd
RST_I Reloj de 1Hz
CLK_O
Reloj de 50MHz CLK_I
Divisor de reloj

Figura 1 Especificaciones de diseño

Donde:
RST_I, es una señal de entrada de Reset, activa con un nivel lógico alto.
CLK_I, es una señal de entrada de Reloj, que realiza cambios cada flanco de subida.
CLK_O, es una señal de salida de Reloj de 1Hz

Procedimiento para el diseño y la simulación en el Quartus II:

Se tiene que tener el diagrama de estados (gráfico) del proceso de entrada de autos al
estacionamiento, para comenzar a realizar el diseño y la simulación en el quartus II.

1. Abrir el Quartus II.

2. Descripción del diseño
a. Crear un nuevo archivo *.HDL
b. Realizar la descripción de hardware para el diseño solicitado, utilizando el
lenguaje VHDL. Se le recomienda usar la siguiente plantilla de la figura 2.

3
 Escuela de Electrónica

Figura 2 Plantilla del diseño

c. Realizar el chequeo de sintaxis. Si hay algún error de sintaxis, regresar al

punto 2.b y revisar el panel de mensajes del quartus II , luego identificar y
corregir el error.
d. Realizar el proceso de síntesis del diseño. Si hay algún error, revisar el panel
de mensajes, identificar el error y corregirlo.
e. Abrir el RTL del diseño.

3. Simulación
a. Para solo efectos de simulación y verificación del funcionamiento del
divisor de reloj, se debe modificar el archivo clkdiv.VHD para que pueda
generar una frecuencia de salida de 5MHz y asi pueda ser visualizado el
efecto de divisor de frecuencia en la simulación.
b. Realizar el proceso de síntesis del diseño. Si hay algún error, revisar el
panel de mensajes, identificar el error y corregirlo.
c. Crear las señales de estímulos de entrada utilizando la herramienta
“Simulator Waveformer Editor” del Quartus.
d. Verificar el funcionamiento. Si NO cumple con el funcionamiento deseado
regresar al punto 2.b para revisión.

4
 Escuela de Electrónica

4. Programación
a. Para la programación se debe volver a modificar el archivo clkdiv.VHD para
que pueda generar una frecuencia de salida de 1Hz.
b. Asignar los pines de entrada y salida al diseño del clkdiv.VHD, utilizado la
herramienta del PIN PLANNER del Quartus (ver figura 3). La señal de reloj
(CLK_I) del archivo clkdiv.VHD, debe conectarse a una de las 4 líneas de reloj
dedicadas. Sugerencia: Usar la línea del CLOCK_50 que se encuentra
conectado al PIN_AF14.

RST_I CLK_O

Figura 3 Determinación de las entradas y salidas en la tarjeta DE1-SOC

5
 Escuela de Electrónica

b) Experiencia 2.
Conectar un divisor de reloj con una salida de 1Hz de frecuencia (CLK_O), a partir del reloj
externo del FPGA. Y luego conectarlo a un contador de binario de 4 bits, así como se muestra
en la figura 3.

TOP.VHD

Contadorbinario.vhd
Q3
RST_I Q2
Q Q1
Not
RST_I CLKDIV.vhd Q0
RST_I
CLK_I
CLK_I
CLK_O CLK_I
Reloj de 50MHz
Divisor de reloj Contador binario de 4 bits

Figura 4 Especificaciones de diseño

1. Abrir el Quartus II.

2. Descripción del diseño
a. Crear un nuevo archivo *.HDL
b. Realizar la descripción de hardware para el diseño solicitado, utilizando el
lenguaje VHDL.
c. Realizar el chequeo de sintaxis. Si hay algún error de sintaxis, regresar al
punto 2.b y revisar el panel de mensajes del quartus II , luego identificar y
corregir el error.
d. Realizar el proceso de síntesis del diseño. Si hay algún error, revisar el panel
de mensajes, identificar el error y corregirlo.
e. Abrir el RTL del diseño.

6
 Escuela de Electrónica

3. Programación
c. Asignar los pines de entrada y salida al diseño del TOP.VHD, utilizado la
herramienta del PIN PLANNER del Quartus (ver figura 4). La señal de reloj
(CLK_I) del TOP.VHD, debe conectarse a una de las 4 líneas de reloj
dedicadas. Sugerencia: Usar la línea del CLOCK_50 que se encuentra
conectado al PIN_AF14).

Las demás señales se deben conectar los LEDs y pulsadores(KEYs) tal y como se muestra en
la figura 5.

RST_I
Q

Figura 5 Determinación de las entradas y salidas en la tarjeta DE1-SOC

d. Generar el archivo de programación (*.sof)

e. Conectar, encender y programar el FPGA.
f. Verificar el funcionamiento en la Tarjeta DE1-SOC.
4. Fin de proceso de diseño.

7
 Escuela de Electrónica

III. Post-laboratorio.
Conectar un divisor de reloj con una salida de 1Hz de frecuencia (CLK_O), a partir del reloj
externo del FPGA. Y luego conectarlo a un contador de una cuenta irregular 1,2,5,7 , así
como se muestra en la figura 6.

Maquinadeestado_TOP.VHD

Contadorbinario.vhd

Q2
RST_I
Q1
Q
Q0
Not
RST_I CLKDIV.vhd
RST_I
CLK_I
CLK_I
CLK_O CLK_I
Reloj de 50MHz
Divisor de reloj Máquina de estado

Figura 6 Especificaciones de diseño