RESUMEN DE

CIRCUITOS DIGITALES II
CAPITULO V
FLIP-FLOPS Y DISPOSITIVOS
RELACIONADOS
 UNIVERSIDAD NACIONAL DE HUANCAVELICA
FACULTAD DE INGENIERÍA ELECTRÓNICA Y SISTEMAS
ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

ASIGNATURA:CIRCUITOS DIGITALES II

TEMA:

RESUMEN CAPITULO V “FLIP-FLOPS Y DISPOSITIVOS RELACIONADOS”

DOCENTE:

EMERSON LUIS MONTAÑEZ RODRIGUEZ

ALUMNO-:

SORIANO CLAUDIO BORIS STEVEN

SEMESTRE:

2019-2
 PAMPAS-2019

 Latch de compuerta NAND

 Latch de compuerta NOR

 Ejemplo práctico de diagnostiico de fallas

 Pulsos digitales

 Señales de reloj y flip-flops sincronizados por reloj

 Flip-flop sincronizado por reloj en S-R

 Flip-flop sincronizado por reloj en J-K

 Flip-flop sincronizado por reloj en D

 Latch D

 Entradas Asincronas

 Simbolos IEEE/ANSI

 Consideraciones de sincronizacion de los flip-flops

 Problema potencial de sincronizacion en los circuitos con FF

 Aplicaciones de los Flip-flops

 Sincronizacion de los flip-flops

 Detección de una secuencia de entrada

INTRODUCCIÓN

lo que vimos hasta ahora tanto en el libro como en los cursos de digitales 1 fueron circuitos
combinacionales donde la salida depende de la entrada en el mismo instante nada mas.cualquier
estado anteriior no afectara en nada ala salida ya que estos no contienen un almacenamiento o
memoria.lo que veremos ahora sera la combinación de los circuitos combinacionales con
dispositivos de memoria.en estos circuitos las salidas estaran condicionados por las entradas y por
el dato almacenado.

5-1 LATCH DE COMPUERTA NAND

Este circuito esta compuesto por dos NAND las salidas de estos dependen uno del otro,ya que la
salida de uno esta conectado ala entrada del otro .las salidas de estos son Q Y Q* .Las dos
entradas SET y RESET por lo general estan en alto (1).

SET=establece Q en 1

RESET=restablece Q a 0

1.-SET=RESET=1.esta combinacion es el estado normal de reposo , y no tiene efecto sobre el

estado de la salida .las salidas Q y Q* permanecerán en el estado en el que se hayan encontrado
antes de la condición de entrada.

2.-SET=0,RESET=1 Esta condicion siempre provocará que la salida cambie al estado Q=1 en
donde permanecerá aun despues de que SET regrese a ALTO .A esto se conoce como
establecer el latch.

3.-SET = 1,RESET =1 Esta condición siempre producirá el estado Q = 0 en donde permanecerá la

salida aún despues de que RESET regrese a ALTO .A esto se le conoce como restablecer el
latch.

4.-SET = RESET = 0 Esta condición trata de establecer y borrar el latch al mismo tiempo y produce
Q =Q*=1 si las entradas se regresan a 1 en forma simultánea , el estado resultante será
impredecible.Esta condición de entrada no debe de utilizarse.
5-2 LATCH DE COMPUERTA NOR

Esta compuesta por 2 compuertas NOR que dependen una de otra ya que la salida de una esta
conectada ala entrada de la otra y viceversa .a diferencia del latch nand las salidas Q y Q* estan
invertidas .estos inician en un estado bajo

1.-SET=RESET=0 Este es el estado normal del reposo para el latch NOR y no tiene efecto sobre
el estado de la salida.Q Y Q* permaneceran en elestado que tenian antes de que se produjera esta
condicion de entrada.

2.-SET=1,RESET =0 Esta condición siempre establecerá Q =1 en donde permanecerá aún

despues de que SET regrese a 0.

3.-SET=0,RESET =1 Esta condición siempre borrará Q=0 en donde permanecerá aún después
de que RESET regrese a 0.

4.-SET=1 RESET=1 este estado trata de establecer y restablecer Q=Q*=0 una condición no
permitida.

PULSOS DIGITALES.-Pulsos es cuando la funcion cambia de bajo a alto locual es un pulsopositivo

y cuando baja es un pulso negativo , ala parte del principio del flanco se leconoce como flanco de
subida y la terminacion es el flanco de bajada ,y el ancho de pulso es el tiempo quehay entre un
pulso de subida y de bajada.

SEÑALES DE RELOJ Y FLIP-FLOPS SINCRONIZADOS POR RELOJ

los sistemas digitales pueden funcionar de manera sincrona y asincrona .en los asincronos las
salidas pueden cambiar de cualquier manera aunque las entradas cambien ala vez .en cambio los
sincronos los tiempos de cambio estan definidos por un reloj,este reloj suelta una señal de pulsos
rectangulares o cuadradas .cuando el reloj cambia de 0 a1 se llama transicion de pendiente
positiva (PGT)y cuando cambia de 1 a 0 se llama transicioin de pendiente negativa(NGT).

La velocidad con la que trabajan los sistemas se debe ala frecuencia con la que ocurren los
ciclosde reloj , un ciclo de reloj esta definido desde un PGT hasta un NGT.

Al tiempo que tarda en producirse un ciclo se llama periodo. La frecuencia es un ciclo por segundo
y su unidad es el hertz.

FLIP-FLOPS SINCRONIZADOS POR RELOJ

Los reloj por lo general se les reconoce por las siglas CLK .la mayoria de FF estan sincronizados
por reloj CLK disparado por flanco ,lo cual significa que esta activado por una transicion.
TIEMPOS DE ESTABILIZACIÓN Y RETENCIÓN

TIEMPO DE ESTABILIZACION:

tiempo que ba antes de la

transicion activa del clk

TIEMPO DE RETENCION

tiempo que sigue despues de la

transicion activa de CLK

FLIP FLOP SINCRONIZADO POR RELOJ EN S-R

El flip -flop sincronizado por reloj solo responde ala activacion por flanco positivo o negtaivo de
un
pul
so
de
relo
j

FLIP FLOP SINCRONIZADO POR RELOJ EN J-K

el funcionamiento es el mismo que el R-S pero con una enorme diferencia aquí el estado 1,1 no es
ambiguo sino que conmuta a su estado opuesto .
FLIP-FLOP SINCRONIZADO POR RELOJ EN D

este solo tiene una entrada que es la D de datos el funcionamiento es q cambiara al valor de D en
el momemto de disparo del flanco de subida o bajada. Este flip-flop puede construirse apartir de un
FF rs conectado a un inversor .

LATCH D TRANSPARENTE

A diferencia del FF d este no contine un detector de flancos , y enves de una entrda de reloj este
tiene una entrada de habilitación . Y no se limita a reaccionar a las transiciones .el estado Q=D es
el estado transparente

ENTRADAS ASINCRONAS

La mayoria de los FF sincrinizados por reloj tienen una o mas entradas asincronas ,que funcionan
aparte del sincrono y el CLK estas entradas se usan para establecer el FF a 1 o borrar a 0 .esta
entrada predomina sobre las demas .
SIMBOLOS IEEE/ANSI

CLK =C

Activo por flanco de bajada o

activado por flanco postivo sin o

TRIANGULO recto significa=flanco negativo

CONSIDERACIONES SINCRONIZACIÓN DE FLIP-FLOPS

1.-frecuencia máxima de reloj . el fabricante garantiza que por debajo de los 20 Mhz el FF 7474
funcionara normalmente.

APLICACIONES DE LOS FLIP-FLOPS

LosFF sincronizados por reloj sirven para el conteo el almacenamiento de datos

binarios ,tranferencia de datos binarios .

SINCRONIZACIÓN DE LOS FLIP-FLOPS

 DETECCI
ÓN DE
UNA
SECUEN
CIA DE
ENTRAD
A

LA señal a tiene que estar en alto antes que la señal b ,un tiempo minimo al de la t.de estabilización
de cada Ffs.