Departamento de Eletrônica e Sistemas

Disciplina: Eletrônica Digital

Lista de Exercícios
Professor: Marco Aurélio Benedetti Rodrigues

A seguinte lista de exercícios refere-se ao semestre de 2016-1.

Todos os exercícios podem ser realizados tanto na linguagem de Descrição de
Hardware: AHDL, VHLD ou Verilog. Assim, na prova pode ser solicitado o exercício
em qualquer linguagem.
Alguns exercícios já possuem um código(pseudo código) para o auxílio no
desenvolvimento da atividade.

1) Crie um código em HDL para realizar a decodificação equivalente dos circuitos

abaixo:.

a)

e)

f)

b)

c) g)

d)
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Professor: Marco Aurélio Benedetti Rodrigues

2) Projetar um circuito decodificador de Binário para Decimal, isto é, a partir da

combinação de três entradas gerar 8 saídas conforme a tabela abaixo.
Entrada Saída
000 00000000
100 10000000
010 01000000
110 00100000
001 00010000
101 00001000
011 00000100
111 00000010

3) Projetar um circuito multiplexador de 8 bits. O circuito deverá possuir um

barramento de entrada e três barramentos de saída, bem como os controles para
acionamentos do barramento (WR).

Entrada Saída Controle

----->DA0 a DA7 Se WR1=1
D0 a D7 -----> ---->DB0 a DB7 Se WR2=1
----->DC0 a DC7 Se WR3=1

4) Projetar um multiplexador 8-1 de 16 bits. Utilizar um controle WR para efetivar a

operação.
Entrada Saída
DA0 a DA15----> 000 DA->DS
DB0 a DB15----> ---->DS0 a DS15 e 100 DB->DS
... ...
DH0 a DH15----> 111 DH->DS

5) Projetar um demultiplexador 1-8 de 16bits.

Entrada Saída
-- > DA0 a DA15 000 DE->DA
DE0 a DE15---> --> DB0 a DB15 100 DE->DB
... ...
-->DH0 a DH15 111 DE->DH

6) Projetar um somador com carry de quatro bits usando componentes de somador de 1 bit.

Usar o XOR -> 0 0 =0 ; 0 1 =1; 1 0=1; 1 1=0

Resposta:
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY fulladd IS
PORT (Cin, x, y : IN STD_LOGIC ;
s, Cout : OUT STD_LOGIC ) ;
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END fulladd ;

ARCHITECTURE LogicFunc OF fulladd IS

BEGIN
s <= x XOR y XOR Cin ;
Cout <= (x AND y) OR (Cin AND x) OR (Cin AND y) ;
END LogicFunc ;

7) Projetar um buffer de 16 bits.

dB0 a dB15  BUFFER  Ds0 Ds15
Utilizar o controle WR e clock para o sincronismo do Buffer.

8) Projetar um registrador de deslocamento serial/paralelo de 8 bits, com o aviso de carga

completa.
Resposta:
ENTITY shift8 IS
PORT (
Clock : IN STD_LOGIC ;
W : IN STD_LOGIC ;
Q : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0) ) ;
END shift8 ;
ARCHITECTURE Behavior OF shift8 IS
BEGIN
PROCESS
BEGIN
WAIT UNTIL Clock'EVENT AND Clock = '1' ;
Q(0) <= Q(1) ;
Q(1) <= Q(2);
Q(2) <= Q(3) ;
….
Q(7) <= w ;

END PROCESS ;

9) Projetar um registrador de 8 bits com deslocamento para esquerda, direita, hold e carga
paralela.
Idêntico ao anterior porém com controles da posição do deslocamento, isto é,
possibilidade carregar um valor quando acionar uma entrada “L” (L=1) e possibilidade
de parar o deslocamento quando acionar uma entrada “H” (H=1).

10) Projetar um contador de 16 bits UP/Down com reset, e carga paralela.

Resposta:
ENTITY updowncount IS
PORT (R : IN INTEGER RANGE 0 TO 65535 ;
Clock, Resetn, DIR,L: IN STD_LOGIC ;
Q : BUFFER INTEGER RANGE 0 TO 65535 ) ;
END updowncount ;

ARCHITECTURE Behavior OF upcount IS

BEGIN
PROCESS ( Clock, Resetn )
BEGIN
IF Resetn = '0' THEN
Q <= 0 ;
ELSIF (Clock'EVENT AND Clock = '1') THEN
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Disciplina: Eletrônica Digital

Lista de Exercícios
Professor: Marco Aurélio Benedetti Rodrigues
IF L = '1' THEN
Q <= R ;
ELSE
Q <= Q + 1 ;
END IF;
END IF;
END PROCESS;
END Behavior;

11) Projetar um contador UP/DOWN crescente módulo 10, porém com a possibilidade de
carga de um valor para o inicio da contagem.

12) Projetar um contador UP/WON de módulo 6, porém com a saída serial dos dados do
contador

13) Projetar um conversor BCD/7 segmentos

14) Criar um circuito equivalente em VHDL para o diagrama abaixo:

Resposta:
Trata de um circuito contador de 4 bits com um demultiplexador de 4 para 16 (entrada
binária e saída decimal). Fazer o código...