Portas lógicas MOS

João Canas Ferreira

Universidade do Porto
Faculdade de Engenharia

Março de 2013

Assuntos

1 Estrutura geral

2 Caraterísticas gerais

3 Layout de células

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Portas CMOS estáticas complementares

In1
rede PMOS
In2
pull-up
InN

F(In1, In2, ..., InN)

In1 NMOS
rede
In2
pull-down
InN

à Redes de pull-up e pull-down são duais:

série de interrutores ⇔ paralelo de interrutores

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Porta lógica NAND

A B
A B Out
Out=A•B
0 0 1
A
0 1 1
1 0 1
B
1 1 0

à Rede de pull-down: G = A · B condução para Gnd

à Rede de pull-up: F = A + B = AB condução para VDD
à Em geral: G(In1 , IN2 , . . .) = F(In1 , In2 , . . .)
Out = G(In1 , In2 , . . .)

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Porta lógica NOR

A B

B C
Out = A+B Out = A+B+C

A B A B C

A B Out
0 0 0
0 1 0
1 0 0
1 1 1

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Porta lógica complexa

A
C

D
Out = D+A(B+C)

A
D
B C

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Construção de uma porta lógica complexa

à Desenhar o andar de pull-down

à Determinar as sub-redes hierarquicamente
à Trocar paralelo ⇐⇒ série por ordem hierárquica
2

3 B 4
2
1 A
A A 3
C
D D
B C B C 4 D
1

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Critérios para portas lógicas complexas

I Circuito dual não é necessariamente dual série ↔ paralelo.

I Existem geralmente vários circuitos duais.

I Como identificar um bom circuito dual?

Modo de proceder
I Usar mapas de Karnaugh para identificar dual com boas propriedades de
layout e componentes parasitas reduzidos

I Maximizar o número de ligações a VDD ou Gnd

I Colocar transístores críticos perto da saída

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Exemplo: geração do sinal de transporte (1)

I Sinal de transporte de full-adder: F(a, b, c) = ab + bc + ac

I Implementar a função G(a, b, c) = F

I “0-cover” define circuito de pull-down

I “1-cover” define circuito de pull-up

C à 0-cover: ab + bc + ac
AB 0 1
00 1 1 à 1-cover: a b + b c + a c
01 1 0
11 0 0
10 1 0

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Exemplo: geração do sinal de transporte (2)

Circuito de pull-down
I Maximizar número de ligações a VDD

I Sinal crítico perto da saída

I Fatorizar: ab + c(a + b)

A C

B A B

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Exemplo: geração do sinal de transporte (3)

à Pull-up série/paralelo à Pull-up derivado de 1-cover

A B A B A

C A B

B C

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Assuntos

1 Estrutura geral

2 Caraterísticas gerais

3 Layout de células

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Caraterísticas de portas lógicas duais estáticas

I Excursão total: margens de ruído grandes

I Níveis lógicos não dependem das dimensões dos dispositivos (ratioless)

I Caminho entre saída e Vdd/Gnd em regime estacionário:

baixa resistência de entrada

I Resistência de entrada muito elevada (corrente DC de entrada ≈ 0)

I Sem caminho direto entre Vdd e Gnd:

sem dissipação estática de potência

I Atraso depende de capacidade de carga e da resistência (Ron ) dos

transístores

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Modelos para determinação dos atrasos de propagação

à Substituir transístores por interrutor e Req
à Considerar capacidades intrínsecas dos nós internos

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Impacto do padrão de entrada no atraso de propagação

I Atraso é dependente do padrão das

entradas

I Transição de “0” para “1”

I ambas as entradas a zero:
0,69 × (Rp /2)CL
I uma entrada a zero:
0,69 × Rp CL

I Transição de “1” para “0”:

I ambas as entradas a um:
0,69 × 2 × Rn CL
I modelo com Cintr (aproximação de
Elmore):
0,69 × (Rn Cintr + 2 × Rn CL )

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NAND2: atraso em função do padrão de entrada

à NMOS: 0,5 µm/0,25 µm PMOS: 0,75 µm/0,25 µm CL =100 fF

Padrão de Atraso
entradas (ps)
A=B=0→1 69
A=1, B=0→1 62
A=0→1, B=1 50
A=B=1→0 35
A=1, B=1→0 76
A=1→0, B=1 57

Fonte: [Rabaey03]

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Dimensionamento de transístores (1)
à Portas “equilibradas” (e assumindo β = 2)
à Dimensionamento em múltiplos de (Wmin /Lmin )

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Dimensionamento de transístores (2)

à Dimensionamento começando pelo ramo esquerdo

à Dimensionamento começando pelo ramo direito
à Em geral, uma série de transístores em série tem as
seguintes dimensões equivalentes:
1
(W/L)eq = 1 1
(W/L)1 + (W/L)2 + ...

Para L constante:
1
Weq = 1 1
W1 + W2 + ...

à Em paralelo:

(W/L)eq = (W/L)1 + (W/L)2 + . . .

Para L constante:

Weq = W1 + W2 + . . .

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Impacto do número de entradas
à Atraso de propagação pode ser
estimado por (Elmore):

tpHL = 0,69((R1 C1 + (R1 + R2 ) C2

+ (R1 + R2 + R3 ) C3
+ (R1 + R2 + R3 + R4 ) CL )

à Transístores NMOS iguais:

tpHL = 0,69 Reqn (C1 + 2 C2 + 3 C3 + 4 CL )

à Atraso de propagação deteriora-se

rapidamente com número de sinais de
entrada (fan-in); no pior caso,
quadraticamente
(1 + 2 + . . . + N = N(N – 1)/2).

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Atraso de propagação em função do número de entradas

Fonte: [Rabaey03]

à Regra prática: Evitar portas lógicas com mais de 4 entradas.

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Atraso de propagação em função de fan-out efetivo
Ccarga
à Fan-out efetivo: F =
Centrada

Fonte: [Rabaey03]

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Redução dos atrasos de propagação (1)

I Alargamento dos transístores
à Útil enquanto a capacidade de "fan-out"(externa) for dominante.
I Dimensionamento progressivo

à M1 > M2 > M3 >. . . > MN

(FET mais próximo da saída é o menor)
à Pode reduzir atraso mais de 20 %

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Redução dos atrasos de propagação (2)

à Ordem de chegada dos sinais de entrada

0 →1
1 CL CL
I3 M3 carregado I3 M3 carregado

1 C2 1 C2
I2 M2 carregado I2 M2 descarregado

0 →1 C1 1 C1
I1 M1 carregado I1 M1 descarregado

à atraso determinado pela à atraso determinado pela

descarga de CL , C1 e C2 descarga de CL

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Redução dos atrasos de propagação (3)

à Usar estruturas lógicas alternativas para diminuir fan-in
Exemplo: F = ABCDEFG

à Problema: como selecionar a estrutura mais rápida?

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Redução dos atrasos de propagação (4)

à Inserção de buffers

à Problema: qual o número ideal de buffers e respetivo tamanho?

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Assuntos

1 Estrutura geral

2 Caraterísticas gerais

3 Layout de células

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Standard cell (anos 80)

Fonte: [Rabaey03]

Faltam poços e contactos

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Standard cell (anos 90)

Fonte: [Rabaey03]

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Estrutura de uma célula (inversor)

Fonte: [Rabaey03]

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Variantes de célula inversora

Fonte: [Rabaey03]

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Célula NAND2

Fonte: [Rabaey03]

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Planeamento (diagrama de sticks)

Fonte: [Rabaey03]

à Sem tamanhos
à Posições relativas

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Planeamento de células complexas
X

A
C
Y C C
Vdd
B X
B A
Z
C X = C (A+B)
B
Z A
Y
A B

Gnd

1 Desenhar dois grafos (um para cada rede) em que nós representam nós do circuito e
arestas representam transístores.
2 Determinar caminho de Euler em cada grafo: percurso através de todas as arestas (só 1
vez) → Layout com difusão contínua!
Os caminhos devem ser consistentes : mesma sequência de nós nos dois percursos.

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Duas alternativas de implementação

Fonte: [Rabaey03]
Figura da direita: sem “quebras” de difusão

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Exemplo: Porta lógica OAI22

A C D C

Vdd
B D D C
X

X = (A+B)(C+D) A
C D B

B A
A B

Gnd

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Transístores largos

Fonte: [Rabaey03]

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Referências

à As figuras usadas provêm do seguinte livro:

Rabaey03 J. M. Rabaey et al, Digital Integrated Circuits, 2ª edição,Prentice
Hall, 2003.
http://bwrc.eecs.berkeley.edu/icbook/

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