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ANÁLISES E COMPARAÇÕES DE ALGORITMOS DE SINCRONIZAÇÃO PARA

APLICAÇÕES EM ELETRÔNICA DE POTÊNCIA

Caio Appel Fanti

SÃO CARLOS - SP
2016
Caio Appel Fanti

ANÁLISES E COMPARAÇÕES DE ALGORITMOS DE SINCRONIZAÇÃO

PARA APLICAÇÕES EM ELETRÔNICA DE POTÊNCIA

Trabalho de Conclusão de Curso apresentado


à Escola de Engenharia de São Carlos, da
Universidade de São Paulo.

Curso de Engenharia Elétrica com ênfase em


Sistemas de Energia e Automação.

Orientador: Prof. Dr. Ricardo Quadros


Machado

SÃO CARLOS - SP
2016
Agradecimentos

Primeiramente, agradeço à Universidade de São Paulo pelas oportunidades que

nos é concedida.

Aos professores por transmitirem seus conhecimentos, tanto no âmbito

profissional quanto pessoal.

Ao meu orientador pelas diversas ajudas e suportes ao longo dessa jornada.

Agradeço minha família e minha namorada, Thais, por me dar todo apoio e

motivação necessárias durante todos esses anos.

Agradeço a todos que se tornaram grandes amigos ao longo dos 5 anos e, em

especial, aqueles que ao meu lado saem como uma família, Welerson, Ceara, Rene e

Gabriel.
Resumo

Fanti, Caio Appel Análises e Comparações de Algoritmos de Sincronização


para Aplicações em Eletrônica de Potência. 82 p. Trabalho de Conclusão de Curso –
Escola de Engenharia de São Carlos, Universidade de São Paulo, 2016.

Este trabalho apresenta uma série de análises de desempenho de algoritmos


Phase-Locked-Loop (PLL). Tais estruturas possuem papéis fundamentais em diversos
equipamentos de eletrônica de potência em geral, principalmente em sistemas de
geração distribuída, como fotovoltaicos e eólicos. As estruturas estudadas nesse
trabalho foram: Power-based PLL (p-PLL), Inverse Park-based PLL (Park-PLL),
Enhanced-PLL (EPLL) e o Multiple SOGI FLL (MSOGI). Conceitos analiticos,
parametrização de controladores e de estabilidade, bem como simulações,
desenvolvidas no software PSIM, contemplando cenários na presença de perturbações
(harmônicos de terceira e quinta ordem) são especificados e detalhados. Foram
descritos, também, os resultados e comparações entre os algoritmos, evidênciando seus
pontos positivos e negativos.

Palavras-chave: Phase-Locked-Loop, Eletrônica de Potência, Fotovoltáico, Eólico,


Power-based PLL, Inverse Park-based PLL, Enhanced-PLL, Multiple-SOGI-FLL.
Abstract

Fanti, Caio Appel Análises e Comparações de Algoritmos de Sincronização para


Aplicações em Eletrônica de Potência. 82 p. Monograph – São Carlos School of
Engineering, University of São Paulo, 2016.

This work presents a set of analyses of Phase-Locked-Loop (PLL) algorithm


performances. Such structures have primary roles in power electronic equipments in
general, mainly in distributed generation system as photovoltaic or eolic. The studied
structures in this paper were: the Power-based PLL (p-PLL), Inverse Park-based PLL
(Park-PLL), Enhanced-PLL (EPLL) and the Multiple SOGI FLL (MSOGI). Analytical
concepts, controller parameterization and stability, as well as simulations were
developed at the software PSIM, are specified and detailed, covering settings with
disturbances (3rd and 5rd order). Also were described results and comparisons between
the algorithms highlighting their positives and negatives aspects.

Keywords: Phase-Locked-Loop, Power Electronic, Photovoltaic, Eolic, Power-based


PLL, Inverse Park-based PLL, Enhanced-PLL, Multiple-SOGI-FLL.
Lista de ilustrações
Figura 1: Malha básica de um PLL monofásico ..............................................................30
Figura 2: Caracteristica de um Detector de Fase .............................................................30
Figura 3: Modelo Linear de um Detector de Fase ...........................................................31
Figura 4: Filtro PI ...........................................................................................................32
Figura 5: Curva Caracteristica VCO ...............................................................................32
Figura 6: Diagrama Blocos do VCO ...............................................................................33
Figura 7: Esquema básico de um p-PLL monofásico ......................................................36
Figura 8: Modelo linear de p-PLL ...................................................................................37
Figura 9: Tempo de acomodação da frequência e fase em função do fator de
amortecimento .................................................................................................................39
Figura 10: Atenuação do segundo harmônico em função da frequência natural.............40
Figura 11: Modelo do p-PLL no ambiente PSIM ............................................................41
Figura 12: Resposta inicial com entrada puramente senoidal .........................................42
Figura 13: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................42
Figura 14: Resposta para uma entrada com terceiro e quinto harmônico........................43
Figura 15: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................43
Figura 16: Análise espectral do sinal de saída do p-PLL para uma entrada com distorção
harmônica 0.5 pu de terceiro e quinto harmônico ...........................................................43
Figura 17: Esquema de um Park-PLL monofásico .........................................................44
Figura 18: Modelo do Park-PLL no ambiente PSIM ......................................................50
Figura 19: Resposta inicial com entrada puramente senoidal .........................................50
Figura 20: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................51
Figura 21: Resposta inicial para uma entrada com segundo harmônico .........................51
Figura 22: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................52
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Figura 23: Análise espectral do sinal de saída do Park-PLL para uma entrada com
distorção harmônica unitária de segundo grau ................................................................52
Figura 24: Diagrama de Blocos do Filtro Adaptativo Notch...........................................53
Figura 25: Diagrama de Blocos da Estrutura EPLL Monofásico ....................................54
Figura 26: Modelo do E-PLL no ambiente PSIM ............................................................56
Figura 27: Resposta inicial com entrada puramente senoidal .........................................57
Figura 28: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................57
Figura 29: Resposta inicial para uma entrada com segundo harmônico .........................58
Figura 30: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................58
Figura 31: Análise espectral do sinal de saída do E-PLL para uma entrada com distorção
harmônica unitária de segundo grau ................................................................................58
Figura 32: Diagrama de Blocos do filtro adaptativo baseado no GI ...............................59
Figura 33: Diagrama de Blocos do SOGI ........................................................................60
Figura 34: Diagrama de Blocos do modelo adaptativo SOGI com o FLL ......................61
Figura 35: Diagrama de Bode do SOGI-FLL ..................................................................62
Figura 36: Diagrama de Blocos do MSOGI-FLL ............................................................66
Figura 37: Modelo do MSOGI-FLL no ambiente PSIM ..................................................67
Figura 38: Resposta inicial com entrada puramente senoidal .........................................67
Figura 39: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................68
Figura 40: Resposta inicial para uma entrada com segundo harmônico .........................68
Figura 41: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a
saida (Vsync) ..................................................................................................................68
Figura 42: Análise espectral do sinal de saída do MSOGI-FLL para uma entrada com
distorção harmônica unitária de segundo grau ................................................................69
Figura 43: Tempo de Sincronismo ..................................................................................71
Figura 44: Erro na entrada dos controladores..................................................................72
Figura 45: Diferença entre a tensão de referência e a saída dos algoritmos ....................73
Figura 46: Tempo de Sincronismo ..................................................................................73
Figura 47: Erro na entrada dos controladores..................................................................74
Figura 48: Diferença entre a tensão de referência e a saída dos algoritmos ....................74
Figura 49: Análise espectral da frequência no sinal de saída ..........................................75
Lista de tabelas
Tabela 1: Resultado analítico para entrada sem distorção ..............................................75
Tabela 2: Resultado analítico para entrada com distorções de terceiro e quinto
harmônico .......................................................................................................................76
Lista de siglas

AC Alternating Current

ADPLL All Digital Phase-Locked-Loop

DC Direct Current

EPLL Enhanced Phase-Locked-Loop

FFT Fast Fourier Transform

GI Generalized Integrator

LPLL Linear Phase-Locked-Loop

MG Margin Gain

MSOGI Multi Second Order Generalized Integrator

PI Proporticional Integrator

PLL Phase-Locked-Loop

p-PLL Power-based Phase-Locked-Loop

SOGI Second Order Generalized Integrator

SOGI-QSG Second Order Generalized Integrator – Quadrature Signal Generator

VCO Voltage-Controlled Oscillator


Sumário
1 Introdução ..........................................................................................................25
1.1 Objetivos .................................................................................................26
1.2 Estrutura do Trabalho .............................................................................26

2 Phase-Locked-Loop ............................................................................................29
2.1 Estrutura e Malha ....................................................................................29
2.2 Detector de Fase (PD) .............................................................................30
2.3 Loop Filter (LF) ......................................................................................31
2.4 Voltage-Controlled Oscillator (VCO) .....................................................32

3 Power-Based PLL (p-PLL) ................................................................................35


3.1 Introdução ................................................................................................35
3.2 Margem de Estabilidade no Controlador .................................................37
3.3 Parametrização dos Controladores...........................................................39
3.4 Simulação e Implementação do p-PLL ....................................................41

4 Inverse Park (Park-PLL) ...................................................................................45


4.1 Introdução ................................................................................................45
4.2 Margem de Estabilidade no Controlador .................................................47
4.3 Parametrização dos Controladores...........................................................48
4.4 Implementação do Park-PLL ...................................................................49

5 Enhanced-PLL (EPLL) .....................................................................................53


5.1 Introdução ................................................................................................53
5.2 Margem de Estabilidade no Controlador .................................................55
5.3 Parametrização dos Controladores...........................................................55
5.4 Simulação e Implementação do EPLL ....................................................56

6 Multi SOGI-FLL (MSOGI-FLL) ......................................................................59


24 | P á g i n a

6.1 Introdução ................................................................................................59


6.2 The Frequency-Locked Loop (FLL) ........................................................61
6.3 Análise do SOGI-FLL ..............................................................................62
6.4 Estabilidade .............................................................................................63
6.5 Parametrização .........................................................................................64
6.6 Multi SOGI-FLL (MSOGI-FLL) ..............................................................64
6.7 Implementação do MSOGI-FLL ..............................................................66

7 Resultados ..........................................................................................................71
7.1 Entrada senoidal pura (60Hz, 1 p.u.) ......................................................71
a. Tempo de resposta de sincronismo ..............................................71
b. Erro no controlador PI .................................................................72
c. Diferença entre o sinal referência e o sinal de saída ....................72
7.2 Entrada senoidal com distroção Harmônica ...........................................73
a. Tempo de resposta de sincronismo ..............................................73
b. Erro no controlador PI .................................................................74
c. Diferença entre o sinal referência e o sinal de saída ....................74
d. Análise espectral (FFT) do sinal de saída ....................................75

Considerações Finais ....................................................................................................77

Referências Bibliográficas ...........................................................................................79


25

Capítulo 1
Introdução
Phase-Locked-Loop é um circuito muito empregado no sistema de
telecomunicação, como em rádios e televisores, com a função de, principalmente,
modulação ou demodulações de sinais. Na televisão, por exemplo, o PLL faz com que
as cores específicas de um sinal permaneçam até a transmissão. Já no rádio,
diferentemente da função exercida na Televisão, o PLL terá como objetivo em manter a
frequência da estação desejada pelo usuário.
Sua importância na eletrônica vai muito mais além de apenas o emprego nos
sistemas de comunicação. Quando olhado para suas varias funções, seu ramo de
aplicações se multiplicam. Entende-se que o PLL é um circuito capaz de fazer com que
um sinal de um sistema em específico mantenha ordenado a um outro sinal, chamado
referência, ou seja, o PLL sincroniza um sinal de saída, gerado por um oscilador
controlado por tensão (VCO) com o sinal de entrada (referência) na sua frequência e
fase [1].
Com isso, uma forma de emprego mais atual do PLL são em conversores de
potência conectados a rede elétrica – GRID-connected power converter – nas unidades
de geração de energias alternativas. Nesse quesito o PLL é tratado como um sistema
realimentado em malha-fechada, cuja função é o controle de sincronismo de seu sinal de
saída em fase e em frequência com a componente fundamental da rede elétrica [4].
Historicamente, a primeira aparição do PLL foi em 1965 com uma estrutura
puramente analílita. Para o detector de fase e o filtro, que será visto em detalhes nos
tópicos adiante, foram utilizados um multiplicador analógico e um filtro RC ativo ou
passivo, respectivamente. Este tipo de PLL é denominado, hoje, como PLL Linear
(LPLL). Ao passar do tempo, a estrutura do algorítmo foi lentamente sendo digitalizada.
A primeira aparição deste tipo foi por volta de 1970, tendo apenas o detector de fase
como um circuito digital. Alguns anos mais tarde foi possível a implementação total
digital do PLL, chamado de All-Digital PLL (ADPLL), que não contém nenhum
elemento passivo, como capacitores ou resistores [2].
26 | P á g i n a

Assim, atualmente, as estruturas de PLL podem ser divididas em dois grandes


grupos: os PLL’s analógicos e os digitais. A grande vantagem da estrutura digital é a da
não necessidade de componentes externos para o ajuste de malha, anulando alguns
problemas e complexidades que as estruturas analógicas apresentavam. Além disso, a
grande capacidade e facilidade de alterações nas estruturas digitais as consolidam cada
vez mais contra as analógicas, possibilitando novas aplicações com objetivos
diferenciados.

1.1. Objetivos

Com base nos recursos e funções do algoritmo apresentadas na introdução, existe


uma gama incontável de desenvolvimento e aperfeiçoamento à serem explorados em
estruturas PLL. Este trabalho tem como objetivo abordar os seguintes temas:
 Estudar, analisar e parametrizar 4 estruturas: Power-Based PLL, Park-PLL,
Enhanced PLL e SOGI-FLL.
 Simular o comportamento e as respostas no ambiente de simulação PSIM.
 Comparar as respostas analiticamente em condições para uma entrada com
sinal puramente senoidal e para uma entrada com distorções harmônicas de
terceira e quinta ordem.

1.2. Estrutura do Trabalho

O trabalho prossegue com o Capítulo 2, que será responsável por introduzir o


conceito do Phase-Locked-Loop, exibindo sua estruturação de malha e funcionalidade,
bem como um pouco sobre cada umas das partes que o compõe. Seguidamente, nos
capítulos 3, 4, 5 e 6 é estabelecido a parte e o objetivo principal do trabalho, as quais
detalham sobre os algoritmos de PLL: Power-Based-PLL, Inverse-Park-PLL,
Enhanced-PLL e o Mult-SOGI-FLL, repectivamente. No início de cada um desses
capítulos é feita uma introdução conceitual das estruturas, aprofundando-se com
equacionamentos ao longo do mesmo. Também são feitas análises de estabilidade e
equacionamento para parametrizações dos controladores, indicando como cada um dos
algoritmos será regularizado neste projeto. Ao final de cada um desses tópicos, são
implementados os algoritmos PLL no ambiente de simulação junto ao software PSIM,
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assim como suas curvas de desempenho. Duas situações são impostas nos teste,
primeiramente com o sinal de entrada puramente senoidal e, segundamente com
distorções harmônicas de terceira e quinta ordem.

Após essas análises, no Capítulo 7 são feitas comparações entre as estruturas PLL,
como: tempo de resposta; amplitude do erro na entrada dos controladores; diferença do
sinal de referência e saída; análise espectral da frequência.

Por fim, são consolidados as considerações finais e conclusões do trabalho.


28 | P á g i n a
29

Capítulo 2
Phase-Locked-Loop
Por possuir, obrigatoriamente, componentes não lineares, todo PLL é considerado
não linear. As ferramentas para análises de sistemas não lineares são extremamente
complexas e, quase sempre, fornecem resultados escassos. Entretanto, a partir de teoria
de controle linear, é possível obter um modelo linearizado do sistema o que, ao
contrário das não lineares, possuem ferramentas poderosas para as análises, assim, o
trabalho do comportamento do algoritmo pode ser projetado com uma boa exatidão e
acurácia.

2.1. Estrutura e Malha


A estrutura PLL é um sistema de controle que tem como principal finalidade o
ajuste automático da fase de um gerador de sinal, igualando com a fase de um sinal
referência. O erro de fase entre o gerador e a entrada tem que ser igual a zero ou
permanecer constante. Caso o erro varie, é acionado um mecanismo de controle com o
propósito de retornar esse erro para o ponto de valor zero. Em um sistema fotovoltaico,
como exemplo, onde o conversor de potência é conectado diretamente à rede elétrica, o
PLL tem como função sincronizar o ângulo de fase instantâneo do inversor com o
ângulo de fase da rede elétrica.
Esse sincronismo é feito através de uma malha composta por basicamente três
estruturas. Um detector de fase, um VCO (Oscilador Controlado por Tensão) e um loop
filter (filtro passa-baixas). A figura 1 exibe a ilustração, em blocos, desse sistema.
Simplificadamente, o princípio de funcionamento da malha pode ser descrito da
seguinte forma: um sinal de erro proporcional à diferença de fase entre a senóide
produzida internamente pelo PLL e a componente fundamental do sinal referência é
gerado pelo detector de fase (ud). Esse erro, chamado de sinal de correção, é levado ao
Loop Filter, que nada mais é um filtro passa-baixas, onde serão removidos os distúrbios
indesejáveis. O sinal de saída (uc), após a passagem do filtro, será o responsável por
controlar a frequência da senóide gerada pelo VCO, sincronizadamente com o sinal de
entrada.
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Figura 1: Malha básica de um PLL monofásico

2.2. Detector de Fase

O detector de fase é um circuito não linear capaz de entregar um sinal de saída


que é proporcional à diferença de fase entre a senóide de entrada e a senóide gerada
internamente pelo PLL. O primeiro detector de fase na história dos PLL’s foi um
multiplicador linear. Com o advento da digitalização dos PLL’s, os detectores de fase
digitais se tornaram populares, como o EXOR Phase Detector, JK-FlipflopPhase
Detector e o phase-frequency detector (PFD), que também são circuitos
multiplicadores.

A seguir (figura 2), tem-se um exemplo da relação entre o sinal de tensão vd,
produzida por um detector de fase, com a diferença de fase do sinal de entrada e a fase
do sinal do VCO, onde Ɵd é esta diferença. A curva é linear e periódica a cada 2л
radianos.

Figura 2: Caracteristica de um Detector de Fase

Fonte: Dan H. Wolaver [2]

Assim, considerando a parte entre – л e 0, a inclinação da curva é constante e


com valor:
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O que pode ser representada pela equação linearizada:

O diagrama do modelo linearizado do detector de fase pode ser, então, através da


equação anterior, ser apresentado conforme ilustrado na figura 3:

Figura 3: Modelo Linear de um Detector de Fase

O princípio de funcionamento de um detector de fase multiplicador mencionado


anteriormente é a multiplicação do sinal de entrada com o sinal do VCO, o que gera um
erro de tensão proporcional ao erro das fases dos sinais. A característica do detector de
fase, então, dependerá das formas de onda dos seus sinais de entrada. Se o sinal de
entrada e o gerado pelo PLL for uma senóide, por exemplo, sua característica será
senoidal.

2.3. Loop Filter

O filtro tem um importante papel em termos da construção de um algoritmo PLL.


Como visto no tópico anterior sobre os detectores de fase, o sinal de tensão gerado por
eles podem possuir uma série de termos indesejáveis como componentes DC ou
componentes AC múltiplas da frequência natural (no caso de um detector de fase
multiplicador e entrada senoidal).

Devido a essas altas frequências indesejáveis no VCO, elas são filtradas


anteriormente por um Loop Filter, que deve, então, deixar passar sinais com frequências
baixas e bloquear os sinais de alta frequência. O filtro característico para essa função é o
filtro passa-baixas.

Na maioria dos casos, são utilizados filtros passa-baixas de primeira ordem,


porém, sua ordem e sua banda de passagem são importantes fatores que podem
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modificar o comportamento dinâmico do PLL. Filtros devem ser muito bem analisados
ao se construir uma malha de PLL.

Para as estruturas de PLL digitais essa função de filtragem é, normalmente,


atribuída a um controlador PI (Proporcional Integral) ou Filtro PI. Também é comum
do tipo Lead-Lag Passivo e Lead-Lag Ativo.

Figura 4: Filtro PI

2.4. VCO (Voltage-Controlled Oscillator)

VCO ou oscilador controlado por tensão é um dispositivo não linear que tem
como função produzir uma resposta oscilante cuja frequência é controlada por um sinal
de tensão. A frequência de saída w0 é linearmente proporcional à tensão de controle v c
gerada pelo Detector de Fase e filtrada no Loop Filter.

A curva característica de um VCO é mostrada na figura abaixo:

Figura 5: Curva Caracteristica VCO

Fonte: Dan H. Wolaver [2]


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Como pode ser visto na figura 5, a component vc varia de 0 a 2 volts e a


frequência de saida do VCO varia de 3 Mrad/s a 12 Mrad/s de forma linear com uma
inclinação constante. Fora deste intervalo a curva pode não ser linear, diminuindo a
performance do VCO ou tornando-o não linear. Caso um circuito tenha um requisito
específico fora deste intervalo, o mesmo pode ser deslocado a fim de fazer com que o
requisito permaneça dentro da região linear. Portanto a região linear não é um problema.

O modelo de blocos do VCO pode ser dado como na figura 6, onde K0 é o ganho
do oscilador.

Figura 6: Diagrama Blocos do VCO


34 | P á g i n a
35

Capítulo 3
Power-Based PLL (p-PLL)

3.1 Introdução

O p-PLL usa como detector de fase um multiplicador único senoidal, deixando


análogo ao conceito de potência elétrica (por isso o nome power-based PLL), seguido
por um filtro passa-baixas, conforme pode ser visto no esquema da figura 7. Esse filtro
incluso no detector de fase tem a função de filtrar os harmônicos resultantes da potência
fictícia gerada no loop. Essa potência fictícia, caracterizada em (3.1), é o produto da
tensão de entrada com a corrente fictícia iS [10].

Supondo uma tensão de entrada (vi) puramente senoidal ( , onde e


são a Amplitude e Ângulo do sinal, respectivamente), a potência fictícia ( ) gerada
pode ser expressa como:

̂ (3.1)

Aplicando conceitos matemáticos trigonométricos, tem-se a equação 3.2.

(̂ ) ̂ (3.2)

Considerando uma diferença pequena entre os valores e ̂ , a equação 3.2 pode


ser dividida em dois segmentos: o primeiro termo originando um pequeno sinal DC, que
contém a informação da diferença de fase, e o termo de dupla frequência que deve ser
filtrado para manter o jitter com uma variação aceitável [8].

̅ ̂ (3.3)
36 | P á g i n a

Esse distúrbio de alta frequência indesejada da potência fictícia é cancelado


utilizando um filtro passa-baixas após o detector de fases, daí a importância dada à
implementação desse filtro. Esse filtro pode ser tanto um filtro de primeira ou segunda
ordem com baixa frequência de corte, quanto um filtro de ordem mais alta e alta
frequência de corte. Ao utilizar filtros com baixa frequência de corte obtém-se uma
ótima imunidade a perturbações de frequências diferentes à fundamental, porém eleva o
tempo de resposta e estabilização do sistema (banda estreita). Já os filtros de alta
frequência tem como aspecto negativo sua alta carga computacional no sistema de
controle.

Figura 7: Esquema básico de um p-PLL monofásico

A figura 8 mostra o modelo linearizado do p-PLL proposto, contemplando


possíveis perturbações (harmônicos de ordem impar), no sinal de entrada, expresso por
D(s).
P á g i n a |37

Figura 8: Modelo linear de pPLL

Em [8], fazendo G(s) a função de transferência em malha fechada do modelo linear


demonstrado na figura 8, tem-se:

conforme o modelo linear, pode ser expresso como:

onde, é o ganho estático do detector de fase e τp a constante de tempo do filtro

passa-baixa .

3.2 Margem de Estabilidade no Controlador

A estabilidade do sistema será obtida através da análise dos pólos da função


transferência da estrutura, sendo aplicado o método de Routh-Hurwtiz. Ela é assegurada
caso os pólos da equação característica (3.5) possuam partes reais negativas. Aplicando
o teste de estabilidade Routh-Hurwitz [26], tem-se as variações dos ganhos do
controlador PI para que o sistema não perca a estabilidade:
38 | P á g i n a

A máxima margem de estabilidade possível para o PLL é verificada baseada no


método “extended symmetrical optimum” [8]. Esse método verifica, através de uma
constante (k) estipulada no projeto do PLL, se o sistema continua, ou não, estável.

Para isso, considera-se a função transferência de malha aberta do PLL:

onde,

A margem de fase, MF, é o valor angular a ser acrescido ou decrescido a curva


de fase da resposta em frequência de um sistema operando em malha aberta na
frequência em que a curva de módulo da resposta em frequência deste mesmo sistema
apresenta valor unitário (0.0 db).

Assim, a margem de fase (MF) é obtida através da equação (3.6):

( ) ( )

sendo, √ .

Fazendo a diferenciação de (3.6) e igualando a zero, conclui-se que MF é


maximizado quando é igual a frequência .

Assumindo um valor constante , MF pode ser reescrita sendo:

( )

Em [27] a margem de fase adequada é:

Assim, aplicando em 3.8:


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3.3 Parametrização dos controladores

Considerando , conforme demonstrado no tópico anterior, à função


transferência de malha aberta pode ser reescrita como:

A partir da figura 8, é vista que a função transferência do erro é:

Originando, após substituir 3.11 em 3.12:

Considerando e , onde é a frequência natural, tem-se:

A figura 9 é derivativa da transformada inversa de Laplace de . Esta, por sua


vez, permite identificar o tempo de acomodação da frequência e fase em função do fator
de amortecimento “ ”.

Figura 9: Tempo de acomodação da frequência e fase em função do fator de amortecimento.


(Fonte: IEEE Transactions on, vol. 27, n. 8, pp. 3639-3650, 2012)
40 | P á g i n a

Figura 10: Atenuação do segundo harmônico em função da frequência natural.


(Fonte: IEEE Transactions on, vol. 27, n. 8, pp. 3639-3650, 2012)

A função de transferência da perturbação D(s) (Figura 10) é escrita sendo:

Que, seguindo as considerações anteriores:

Assim, é ilustrado na figura 10 a atenuação de segundo harmônico em função da


frequência natural . Para uma atenuação de -20db de perturbação de segundo
harmônico na entrada (equivalente a 90% de atenuação no sinal de entrada) e um fator
de amortecimento para o menor tempo de acomodação da frequência e fase ( ),
tem-se, respectivamente:

, logo:

MF = 44,76° (garantindo a estabilidade (3.9) e (3.10))


P á g i n a |41

Assim, os parâmetros do controlador podem ser conseguidos como:

3.4 Simulação e Implementação do p-PLL

A simulação da estrutura do p-PLL foi realizada com o auxílio do software PSIM.


Foram utilizados os parâmetros encontrados no tópico anterior junto com o esquema
básico do modelo do PLL, apontado pela figura 7. O sistema foi discretizado pelo
método de backward Euler. Essa discretização tem a importância para a implementação
computacional do PLL, tornando possível a adaptação da estrutura em linguagem
computacional.

Figura 11: Modelo do p-PLL no ambiente PSIM

Para verificar a validade do modelo, inicialmente foi imposta uma entrada


puramente senoidal com amplitude unitária, observando o tempo de sincronismo do
sinal de saída com o sinal referência, conforme ilustrado na figura 12. O erro na entrada
42 | P á g i n a

do controlador PI, bem como a diferença entre o sinal referência e o sinal de saída
(figura 13a e 13b, respectivamente) também foram analisados.

Seguindo com a validação da estrutura para entradas com distorções, foi


introduzido na entrada sinais contendo harmônico de terceira e quinta ordem, ambos de
0,5 p.u.. A resposta do sistema para essa situação pode ser vista na figura 14, onde é
mostrado as curvas dos sinais de entrada, saída e o sinal referência (senóide pura). Na
figura 15a e 15b é ilustrado, novamente e respectivamente, o erro na entrada do
controlado e a diferença entre o sinal referência e o sinal de saída. Finalmente, na figura
16, consta a análise espectral (FFT) do sinal de saída do p-PLL.

Resposta Inicial

Figura 12: Resposta inicial com entrada puramente senoidal

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 13: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync)
P á g i n a |43

Resposta Inicial para entrada com distorção

Figura 14: Resposta para uma entrada com terceiro e quinto harmônico

Verro Erro no Controlador

Vref-Vsync Diferença entre a referencia e a saída

Figura 15: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saída (Vsync)

Análise Espectral da Saída

Figura 16: Análise espectral do sinal de saída do p-PLL para uma entrada com distorção harmônica 0.5 pu
de terceiro e quinto harmônico
44 | P á g i n a
45

Capítulo 4
Inverse Park-PLL

4.0 Introdução

A figura 17 mostra o diagrama esquemático da estrutura Park-PLL monofásica.


Ela é chamada assim, pois o sinal gerado internamente vα do eixo estacionário é obtido
a partir da transformada inversa de Park dos sinais síncronos já filtrados vd’ e vq’
(eixo direto “d” ou de quadratura “q”). A transformada de Park é usada para converter a
referência estacionária em uma referência girante.

O componente de eixo direto e o de quadratura são alimentados a um controlador


PI tendo uma referência igual a zero. Na saída do controlador é integrado um sinal de
referência para, então, obter a estimativa do ângulo de fase instantânea da saída do PLL.
Assim, esse ângulo de fase instantâneo retorna alimentando a transformada de Park,
sincronizando com o ângulo de fase instantâneo da rede, uma vez que a saída do eixo d
e q é conduzida a zero.

Figura 17: Esquema de um Park-PLL monofásico


46 | P á g i n a

Analisando o esquema da figura 17, a componente vα e a tensão monofásica vβ


são utilizadas como entrada no bloco da transformada direta de Park (αβ-dq). A saída da
transformação de Park, por sua vez, alimenta o controlador PI com as informações de
fase e frequência do sinal de entrada.

Segundo [9], as equações das transformações de Park são dadas como:

̂ ̂
[ ] [ ][ ]
̂ ̂

̂ ̂
[ ] [ ][ ]
̂ ̂

As constantes de tempo τ q e τd dos dois filtros de primeira ordem,


implementados na saída de cada transformação de Park, determinam o comportamento
dinâmico do detector de fase.

As componentes filtradas são dadas, no domínio da frequência, por:

Utilizando as equações (4.1) e (4.2) é obtida a equação (4.4), que expressa a


equação – sistema linear variante no tempo - do comportamento do detector de fase
(PD) no eixo de referência girante.

̂ ̂ ̂ ̂

[ ] [ ]
̂ ̂ ̂ ̂
[ ] [ ]

Considerando, para o PLL, que ̂ ̂, e permitindo


̂ , o ponto de equilíbrio é encontrado zerando os termos derivativos [10] e
resolvendo para

̅̅̅
P á g i n a |47

̅̅̅

Onde ̂

No mesmo sentido, fazendo a equação diferencial para as variáveis do eixo


estacionário e :

* + * + [ ]
̂
[ ]

Onde são as constantes de tempo dos dois filtros no detector de fase.

Assim, aplicando a transformada de Park:

̂ ̂

A função de transferência da saída do detector de fase (PD) em relação a


variação de fase, considerando que os termos oscilantes devido a excitação senoidal
decaem a zero, é:

Então, para variações de fase ̂ , a função de transferência em malha


fechada para o sistema do Park-PLL, apresentado na figura 8, pode ser dado como:

4.2 Margem de Estabilidade no Controlador

Bem como realizado para a estrutura anterior a estabilidade do sistema será obtida
através da análise dos pólos da função transferência da estrutura, sendo aplicado o
método de Routh-Hurwtiz. Ela é assegurada caso os pólos da equação característica
48 | P á g i n a

(4.10) possuírem partes reais negativas. Aplicando o teste de estabilidade Routh-


Hurwitz [26], tem-se as variações dos ganhos do controlador PI para que o sistema não
perca a estabilidade:

Novamente, a máxima margem de estabilidade possível para o PLL é verificada


utilizando a função transferência de malha aberta do sistema:

onde,

Cumprindo os mesmos requisitos estabelecidos para a estrutura do power-based-


pll , a igualdade é verificada, de forma semelhante:

4.3 Parametrização dos controladores

Considerando , conforme demonstrado no tópico anterior, a função


transferência de malha aberta pode ser reescrita como:

Seguindo a figura mostrada no tópico anterior, a qual é mostrado o tempo de


acomodação da frequência e fase em função do fator de amortecimento e a atenuação do
segundo harmônico em função da frequência natural, e considerando os mesmos
requisitos pré-estabelecidos, como a atenuação de -20dB de segundo harmônico na
entrada e uma margem de atenuação entre 30° e 60°, bem como um fator de
P á g i n a |49

amortecimento para o menor tempo de acomodação da frequência e fase ( ),


tem-se:

(garantindo a estabilidade (3.10))

Assim, os parâmetros do controlador pode ser conseguido como:

4.4 Implementação do Park-PLL

A simulação da estrutura do park-PLL foi realizada, novamente, com o auxílio do


software PSIM. Foram utilizados os parâmetros encontrados no item anterior junto com
o modelo do PLL apontado pela figura 17. O sistema foi discretizado pelo método de
backward Euler, assim como no p-PLL. Essa discretização tem a importância para a
implementação computacional do PLL, tornando possível a adaptação da estrutura em
linguagem computacional.

Para efeito de comparação, serão utilizadas as mesmas situações impostas para a


estrutura anterior (p-PLL). Inicialmente foi imposta uma entrada puramente senoidal
com amplitude unitária, observando o tempo de resposta de sincronismo do sinal de
saída com o sinal de entrada (figura 19). O erro do controlador PI, bem como a
diferença entre o sinal referência e a saída também foi analisado, conforme figuras 20a e
20b, respectivamente.
50 | P á g i n a

Figura 18: Modelo do Park-PLL no ambiente PSIM

Seguindo com a validação da estrutura para entradas com distorções, foi


introduzido na entrada uma distorção de 0,5 p.u de terceiro e quinto harmônico. A
resposta do sistema para essa situação é vista na figura 21, onde é mostrado as curvas
dos sinais de entrada, saída e o sinal referência (senóide pura). Na figura 22a e 22b,
consta a análise do erro na entrada do controlador PI e a diferença entre o sinal
referência (senoide pura) e o sinal de saída, respectivamente. Por fim, na figura 23 tem-
se a curva espectral (FFT) do sinal de saída do Park-PLL.

Resposta Inicial

Figura 19: Resposta inicial com entrada puramente senoidal.


P á g i n a |51

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 20: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saída (Vsync).

Resposta Inicial para entrada com distorção

Figura 21: Resposta inicial para uma entrada com segundo harmônico.
52 | P á g i n a

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 22: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync) .

Análise Espectral da Saída

Figura 23: Análise espectral do sinal de saída do Park-PLL para uma entrada com distorção harmônica
unitária de segundo grau.
53

Capítulo 5
Enhanced PLL (EPLL)

5.1 Introdução

O EPLL é um tipo de PLL baseado em um filtro adaptativo simples, no qual


consegue ajustar a função transferência de acordo com o algoritmo realimentado pelo
sinal de erro [25].

Um EPLL tem um significativo grau de imunidade e insensibilidade contra ruídos


e harmônicos no sinal de entrada por sua capacidade de construir a componente
fundamental do sinal de entrada a partir da estimação de sua amplitude, fase e
frequência, através da teoria de filtro adaptativo no detector de fase. Esse filtro,
mostrado em diagramas de blocos na figura 24, consegue auto ajustar sua função
transferência de acordo a um algorítmo de otimização guiado por um sinal de erro, que é
a diferença entre o sinal referência e o estimado [12].

Figura 24: Diagrama de Blocos do Filtro Adaptativo Notch

O ganho K controla a velocidade de convergência da amplitude estimada do


sinal de entrada, enquanto os ganhos Kp e Ki (Figura 25) são os responsáveis por
controlar a taxa de convergência da frequência e fase do sinal de entrada.
54 | P á g i n a

Figura 25: Diagrama de Blocos da Estrutura EPLL Monofásico

Esta é uma estrutura de PLL muito efetiva para a sincronização em conversores


integrados a rede de energia elétrica quando em condições de sinais muito poluídos ou
com variações de frequência [13].

A saída do detector de fase (es) por ser apresentado em função de , ̂ e ,


considerando uma entrada puramente senoidal (ei = VcosƟ) [6], como:

̂
(̂ ) (̂ ) (̂)

Assumindo ̂ ̂ ̂, e ̂ e sabendo que quando ̂


converge para ̂ o termo oscilatório (̂ ) se anula, o ganho estático do detector

de fase pode ser reescrito, novamente, sendo:

(̂ )

Assim, com essa equação reduzida junto ao modelo apresentado na figura 25,
chega-se a função transferência em malha fechada do EPLL linearizado:

̂
P á g i n a |55

5.2 Margem de Estabilidade no Controlador

A estabilidade do sistema, assim como nos anteriores, será obtida através da análise
dos pólos da função transferência da estrutura, sendo aplicado o método de Routh-
Hurwtiz. Tem-se a estabilidade caso os pólos da equação característica (5.2) possuírem
partes reais negativas. Aplicando o teste de estabilidade Routh-Hurwitz [26] e tendo em
vista que todos os coeficientes (kv, ki e kp) são sempre positivos, a estabilidade é
garantida para todo valor de kv, ki e kp.

A margem de estabilidade é verificada utilizando a função transferência de malha


aberta do sistema:

| | | |

Para | | , tem-se a frequência como:

√ √

Como feito para o p-PLL, a margem de estabilidade pode ser obtida, utilizando a
equação (5.6):

√ √

5.3 Parametrização dos controladores

Para efeito de comparação, será utilizado o mesmo valor de margem de fase do


sistemas PLL anteriores MF = 44,7°, implicando em um fator de amortecimento (5.7) de
.
56 | P á g i n a

As constantes serão:

Assim, os parâmetros do controlador podem ser conseguidos como:

5.4 Implementação do EPLL

A simulação da estrutura do EPLL foi realizada, novamente, com o auxílio do


software PSIM. Foram utilizados os parâmetros encontrados anteriormente junto com o
modelo do PLL apontado pela figura 25.

Figura 26: Modelo do E-PLL no ambiente PSIM

Igualmente como feito para o p-PLL e o Park-PLL, serão utilizadas as mesmas


situações impostas, sendo primeiramente uma entrada puramente senoidal com
amplitude unitária. É observado o tempo de resposta de sincronismo do sinal de saída
com o sinal de entrada, o erro do controlador PI e a diferença entre o sinal referência e a
saída também foi analisado, conforme figura 27, 28a e 28b, respectivamente.
P á g i n a |57

Na validação da estrutura para entradas com distorções, também é introduzido


na entrada uma distorção de 0,5 p.u de terceiro e quinto harmônico. A resposta do
sistema para essa situação é vista na figura 29, 30a, 30b e 31, onde, respectivamente, é
mostrado as curvas de resposta de sincronismo, a análise do erro na entrada do
controlador PI, a diferença entre o sinal referência (senoide pura) e o sinal de saída e,
por fim, a curva espectral (FFT) do sinal de saída do Park-PLL.

Resposta Inicial

Figura 27: Resposta inicial com entrada puramente senoidal.

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 28: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync).

Resposta Inicial para entrada com distorção


58 | P á g i n a

Figura 29: Resposta inicial para uma entrada com segundo harmônico.

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 30: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync).

Análise Espectral da Saída

Figura 31: Análise espectral do sinal de saída do E-PLL para uma entrada com distorção harmônica
unitária de segundo grau.
59

Capítulo 6
Multi SOGI-FLL

6.1 Introdução

A função de transferência (6.1) se refere ao filtro adaptativo baseado no GI


(Generalized Integrator) mostrado na figura 32. A frequência de ressonância nessa
equação é chamada de para diferenciar da frequência de entrada .

Figura 32: Diagrama de Blocos do filtro adaptativo baseado no GI.

A função de transferência das duas saídas (v’ e qv’) do filtro são definidas por:

Para a implementação de um filtro adaptativo de frequência variável essas


funções transferência não são as mais indicadas, pois a largura de banda (6.2a) e o
60 | P á g i n a

ganho estático (6.2b) não dependem apenas do ganho K, mas, também, dependem da
frequência de ressonância, .

Para superar essa desvantagem, é redesenhado a estrutura GI, sendo chamado


agora de SOGI (Second Order Generalized Integrator), conforme mostrado na figura
33. Com essa nova forma, a largura de banda do filtro passa-banda é independente da
frequência de ressonância , sendo exclusivamente fixado pelo ganho K. O filtro
adaptativo é denominado de SOGI-QSG (SOGI-quadrature signal generator).

Figura 33: Diagrama de Blocos do SOGI.

A função de transferência do SOGI é descrita por:

E as funções de transferência das duas saídas (v’ e qv’) do filtro são:

Essas funções de transferências evidenciam que qv’ sempre terá um atraso de 90


graus em relação ao sinal v’, independentemente da frequência de entrada ou da
frequência de ressonância do SOGI.
P á g i n a |61

6.2 The Frequency-Locked Loop (FLL)

Um dos pontos visto no SOGI-QSG é que os dois sinais de saída têm a mesma
amplitude apenas quando a frequência do sinal de entrada é o mesmo que a frequência
de ressonância. Isso faz com que ele seja ineficiente em algumas situações [25].

O modelo do filtro adaptativo com o FLL, mostrado na figura 34, tem como a
função rastrear e adaptar a frequência do SOGI-QSG com a frequência do sinal de
entrada, fazendo com que as amplitudes tenham iguais valores em suas saídas.

Para explicar o comportamento do FLL é analisado a relação entre o sinal de saida


em quadratura qv’ e o sinal de erro .

Sua função de transferência, referenciada pelo sinal de entrada e o erro é dado


por:

Figura 34: Diagrama de Blocos do modelo adaptativo SOGI com o FLL.

É observado na figura 35 que o sinais qv’ e estão em fase quando a frequência


de entrada é menor que a frequência de ressonância do SOGI (w<w’) e em contra-fase
quando w>w’. Com isso, pode-se dizer que o erro da frequência variável é definido
como o produto de qv’e .
62 | P á g i n a

Através do diagrama de Bode da figura 35, o valor médio de será positivo


quando w<w’, zero quando w=w’ e negativo quando w>w’. Um integrador com um
ganho negativo é usado para zerar a componente dc de , deslocando a frequência
ressonante do SOGI até igualar à frequência de entrada, caracterizando, então, a
estrutura denominada SOGI-FLL [25], a qual será estudada no próximo tópico.

Figura 35: Diagrama de Bode do SOGI-FLL.


(Fonte: Synchronization in Single-Phase Grid Connected Photovoltaic Systems under Grid Faults, 2012)

6.3 Análise do SOGI-FLL

A equação espaço-estado é obtida através da figura 34, sendo x o vetor de estado e y


o vetor de saída do SOGI, tem-se:

̇
̇ [ ] [ ][ ] [ ]
̇

̇
[ ] [ ][ ]
̇

̇
P á g i n a |63

Considerando a operação do sistema em condições estáveis ( ̇ ) a equação


(6.6) pode ser reescrita conforme 6.7, onde as variáveis de regime permanente estão
escritas com uma barra:

̅̅̅̇ ̅̅̅
̇̅| [ ] [ ] [ ̅̅̅]
̅ ̇ ̅̅̅̇

Os autovalores do Jacobiano obtido de (6.7) tem uma parte real nula, deixando a
resposta em regime permanente em um âmbito periódico com frequência . Portanto,
para um sinal de entrada senoidal v = V.sen(ωt+φ), o vetor saída de estado permanente
é:

̇
[ ] [ ]
̇

6.4 Estabilidade

Tendo em vista a relação abaixo, quando uma entrada senoidal na frequência ω é


aplicada na entrada do SOGI:

̅̅̅̇ ̅̅̅

E, também, o sinal erro de sincronização em regime permanente, escrita através da


equação (6.6a):

̅ ̅̅̅ (̅̅̅̇ ̅̅̅)

Com essas duas relações (6.9) e (6.10), o sinal erro da frequência é dado por:

̅̅̅
̅ ̅̅̅ ̅ ( )

Essa equação mostra que o sinal coleta informações sobre o erro na


frequência estimada e, consequentemente, é submetido em atuar como o sinal controle
do FLL. Uma análise sobre a estabilidade local do FLL pode ser conduzida
64 | P á g i n a

considerando . Neste caso, é aproximado como . A


dinâmica local do FLL é descrita por:

̅̅̅ ̅̅̅
̇ ̅ ( )

Definindo o erro na frequência estimada como , cuja derivada é


dada por ̇ ̇ . Assim, a condição de (6.13) será sempre verdadeira para valores
positivos na frequência detectada . Essa condição é o fundamento para o mecanismo
de estabilidade local do FLL.

̅̅̅
̇

6.5 Parametrização

A partir da função transferência (6.4), o tempo de resposta do SOGI-QSG para um


sinal de entrada puramente senoidal é descrito por:

[ ]

Onde √ e k<2.

Com algumas operações tem-se que o tempo de acomodamento do SOGI-QSG é de,


aproximadamente:

6.6 Multi SOGI-FLL(MSOGI-FLL)

Uma das grandes dificuldades do DSOGI-FLL são relacionadas a harmônicos de


baixa ordem, resultando consideráveis distorções no sinal apresentado pelo DSOGI-
FLL. Para lidar com essas situações, é apresentada, nesta seção, uma forma de
P á g i n a |65

estruturação com múltiplos SOGI-QSGs sintonizados em diferentes frequências. Esse


tipo de estruturação será chamada de Multi SOGI-FLL, conforme ilustrada na figura 36.

O MSOGI-FLL consiste em n individuais SOGI-QSGs trabalhando em conjunto com


um FLL, cujo está alimentado pelo SOGI-QSG-1, que é sincronizado na frequência
fundamental. Os outros (2 à n) são sincronizados com o FLL por um multiplicador
respectivo a sua frequência em relação à fundamental, no qual determina a ordem do
harmônico atribuído a cada SOGI-QSG. Além disso, não se pode esquecer que, para
manter a relação constante entre a frequência central e a largura de banda do SOGI-
QSG, têm-se que dividir seus ganhos (k) por sua respectiva ordem do coeficiente.

Uma interessante característica dessa estrutura é que o sinal de entrada de cada


SOGI-QSG é resultante da subtração da saída de todos os outros SOGI-QSGs pelo sinal
de entrada v. Dessa maneira, o sinal de entrada de cada SOGI-QSG é limpo de todos os
componentes harmônicos detectados nos outros SOGI-QSGs, quase zerando esse tipo de
distorção na saída [25].

Sabendo disso, a saída de cada SOGI-QSG na estrutura MSOGI-FLL com n


elementos é dado por:

( )

Onde é a versão modificada da função transferência de (6.4a), na qual o


centro de frequência é agora dado por . O parâmetro continua sendo a frequência
fundamental entregue pelo FLL.

Assim, a função transferência obtida para cada SOGI-QGG resultante de (6.16) é


fornecida como:

∏( )

[ ]
66 | P á g i n a

Figura 36: Diagrama de Blocos do MSOGI-FLL

6.7 Implementação do MSOGI-FLL

A simulação da estrutura do MSOGI-FLL foi realizada, assim como para os modelos


anteriores, com o auxílio do software PSIM. Foram utilizados os parâmetros
encontrados no tópico anterior junto com o esquema básico do modelo do FLL, exibido
pela figura 36. O sistema foi discretizado novamente pelo método de backward Euler.
P á g i n a |67

Figura 37: Modelo do MSOGI-FLL no ambiente PSIM

Impondo os mesmos testes realizados nos no P-PLL, Park-PLL e EPLL, o


MSOGI-FLL é submetido a uma entrada puramente senoidal com amplitude unitária e a
uma entrada com distorções de terceiro e quinto harmônico. Assim, é observado o
tempo de resposta de sincronismo do sinal de saída com o sinal de entrada (Figuras 38 e
40), o erro nas entradas do FLL e a diferença entre o sinal referência e a saída (Figuras
39 e 41) e a curva espectral (FFT) do sinal de saída (Figura 42).

Resposta Inicial

Figura 38: Resposta inicial com entrada puramente senoidal.


68 | P á g i n a

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 39: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync).

Resposta Inicial para entrada com distorção

Figura 40: Resposta inicial para uma entrada com segundo harmônico.

Erro no Controlador (a)

Diferença entre a referencia e a saída (b)

Figura 41: (a) Erro no controlador PI; (b) Diferença entre a referência (senoide pura) e a saida (Vsync).
P á g i n a |69

Análise Espectral da Saída

Figura 42: Análise espectral do sinal de saída do MSOGI-FLL para uma entrada com distorção harmônica
unitária de segundo grau.
70 | P á g i n a
71

Capítulo 7
Resultados

Para a comparação de desempenho das estruturas implementadas nos tópicos


anteriores foi, novamente, utilizado o ambiente de simulação do software PSIM. Os
algoritmos PLL foram parametrizados e regularizados seguindo os valores calculados
nos tópicos anteriores. Para a análise e comparação, foi empregada duas distintas
situações:

7.1 Entrada senoidal pura (60Hz, 1 p.u)

Primeiramente foram realizados testes para uma entrada senoidal sem nenhuma
distorção, examinando e plotando as seguintes curvas:

a. Tempo de resposta de sincronismo:

Foi mensurado o tempo de reposta para o sincronismo do sinal de saída com o sinal
de entrada. Nesse aspecto, se observa uma significativa vantagem do MSOGI-FLL com
um tempo de resposta de, aproximadamente, 0.01 segundos, enquanto os demais com
0.04s (EPLL), 0.053s (Park-PLL) e 0.06s (p-PLL).

Resposta Inicial

Figura 43: Tempo de Sincronismo


72 | P á g i n a

b. Erro no controlador PI:

Em seguida é observado o erro na entrada do controlador PI, no caso do MSOGI-


FLL, como não possui controlador PI, é reportado o erro na entrada do filtro adaptativo
FLL. Em relação ao resultado, todos, com exceção do p-PLL, tem o sinal zerado na
entrada do filtro quando o algoritmo chega ao seu sincronismo. O Park-PLL apresentou
ter a maior variação (Δerro = 1.5 p.u) do erro no t<tsync, sendo tsync = tempo de
sincronismo. O p-PLL, mesmo após o sincronismo, possui uma variação oscilante de
tensão na entrada do PI.

Erro no Controlador

Figura 44: Erro na entrada dos controladores

c. Diferença entre o sinal referência e o sinal de saída:

Nesse item é ilustrada a curva da subtração entre o sinal de referência (senoide


pura 60Hz, 1 p.u.) e o sinal de saída das estruturas PLL. Em t<tsync, confirmando o
que foi retratado na comparação anterior (erro na entrada do controlador), o Park-
PLL obteve o maior pico da diferença entre o sinal de referência e saída, com um
valor de 2 p.u., seguidamente do p-PLL com um pico de, aproximadamente, 1.4 p.u.,
E-PLL com 0.7 p.u e, novamente, com o melhor valor o MSOGI-FLL, apresentando
um pico de, aproximadamente, 0.5 p.u.
P á g i n a |73

Diferença entre a referencia e a saída

Figura 45: Diferença entre a tensão de referência e a saída dos algoritmos

7.2 Entrada senoidal com distorção Harmônica de terceira e quinta ordem

O segundo teste contempla uma situação com uma entrada distorcida por
harmônicos de terceira e quinta ordem (0.5 p.u), examinando e plotando as seguintes
curvas:

a. Tempo de resposta de sincronismo

O tempo de resposta para o sincronismo da entrada e saída dos algoritmos não se


alteraram em relação ao teste anterior. Pode-se identificar que o MSOGI continua sendo
o mais rápido.

Resposta Inicial para entrada com distorção

Figura 46: Tempo de Sincronismo


74 | P á g i n a

b. Erro no controlador PI:

O erro na entrada do controlador apresenta-se mais ruidoso para quando a


entrada é submetida à distorções harmônicas, conforme a figura 47. Com exceção do
MSOGI-FLL, onde é possível observar uma total absorção das distorções
harmônicas, as outras 3 estruturas apresentaram ruídos, sendo o maior para o EPLL.

Erro no Controlador

Figura 47: Erro na entrada dos controladores

c. Diferença entre o sinal referência e o sinal de saída:

Nessa comparação fica evidente a diferença de erro da saída em relação a referência


(senóide pura) de cada PLL, exibindo que, após o sincronismo, apenas o MSOGI e o
Park-PLL não tiveram interferência pelos harmônicos, equanto que o EPLL e o p-PLL
apontaram um pequeno ruído no sinal de saída.

Diferença entre a referencia e a saída

Figura 48: Diferença entre a tensão de referência e a saída dos algoritmos


P á g i n a |75

d. Análise espectral (FFT) do sinal de saída:

Finalmente é feita uma análise do espectro em frequência dos sinais de saída após o
sincronismo (t>tsync) das estruturas. É visto que todos os algoritmos tiveram um bom
desempenho no filtro das distorções harmônicas do sinal de entrada. Apenas o EPLL
apresentou uma amplitude nas frequências de terceiro e quinto harmônico.

Análise Spectral da Saída

Figura 49: Análise espectral da frequência no sinal de saída

 Para uma melhor visualização, é consolidado o resultado nas tabelas abaixo:

Tabela 1: Resultado analítico para entrada sem distorção


EPLL PARK PLL PPLL SOGI
Tempo de resposta (ciclos) 2,5 3,2 3,6 0,8
Δ Erro no Controlador
0,75 1,50 1,10 0,45
(p.u.) (t<tsync)

Δ Erro no Controlador
0,0 0,0 0,4 0,0
(p.u.) (t>tsync)

Max [Vref – Vsync]


0,8 2,0 1,4 0,5
(p.u.) (t<tsync)

Max [Vref – Vsync]


0,0 0,0 0,15 0,0
(p.u.) (t>tsync)
76 | P á g i n a

Tabela 2: Resultado analitico para entrada com distorções de terceiro e quinto


harmônico
EPLL PARK PLL PPLL SOGI
Tempo de resposta (ciclo) 2,5 3,2 3,6 0,8
Δ Erro no Controlador
0,80 1,75 1,3 1,90
(p.u.) (t<tsync)
Δ Erro no Controlador
1,0 0,45 0,3 0,0
(p.u.) (t>tsync)
Max [Vref – Vsync]
0,9 2,0 1,4 0,8
(p.u.) (t<tsync)
Max [Vref – Vsync]
0,1 0,0 0,10 0,0
(p.u.) (t>tsync)
Análise Espectral (Frequência
1,0 1,0 1,0 1,0
fundame ntal)
Análise Espectral (Frequência
0,08 0,0 0,0 0,0
Terceiro Harm.)
Análise Espectral (Frequência
0,05 0,0 0,0 0,0
Quinto Harm.))
77

Considerações Finais

O principal objetivo deste trabalho foi o estudo de algumas estruturas de


algoritmos Phase-Locked-Loop monofásicos (p-PLL, Park-PLL, EPLL, MSOGI-FLL),
bem como o equacionamento para a sintonia de suas constantes de tempo nos filtros ou
nos ganhos proporcional e integral do controlador PI, garantindo a conservação da
estabilidade. Para um efeito de comparação, procurou-se manter, entre os algoritmos, a
mesma metodologia para a determinação desses parâmetros, fixando-se uma margem de
ganho pre-determinada.

Após a sintonia, analisou-se, com o auxílio do software PSIM, o comportamento


dinâmico de cada um dos PLL’s estudados, considerando algumas distorções no sinal de
entrada, tal como injeções de harmônicos de terceira e quinta ordem (escolha
justificada, pois o projeto visa a aplicação na rede de distribruição de energia). Desse
modo, é possível diferenciar o desempenho dos algoritmos, constatando que, mesmo
com filtros, algumas das estruturas não são imunes a esse tipo de anomalia.

Entre os testes de desempenho das estruturas estudadas e considerando as


situações impostas, a melhor performance foi do algoritmo MSOGI-FLL. Interessante
notar que, diferentemente dos outros três algoritmos, esse é o único que não possui o
conceito em rastrear a fase (PLL) e sim rastrear a frequência (FLL). Entretanto, não é
isso que faz essa estrutura se sobressair entre as demais, e sim sua possibilidade em
subtrair determinados tipos de distorções harmônicas do sinal de entrada. Isso fez com
que seu desempenho, quando simulado em situações harmônicas, suplantasse entre os
outros. Seu rápido sincronismo também foi um ponto que chamou atenção.
Em termos de tempo de resposta, o melhor entre os três PLL’s, com exceção do
MSOGI-FLL que teve desempenho incomparável em todos os quesitos, foi o Enhanced-
PLL. Porém este foi o único que, após o regime, deixou resíduos de distorções de
terceiro e quinto harmônico impostos na entrada.
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Por fim, tem-se o p-PLL e o Park-PLL, que possuíram rendimento similares,


tanto no tempo de resposta de sincronismo, quanto na atenuação das distorções
harmônicas.
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