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1. Objetivo
• Analisar a operação de circuitos biestáveis: latches e flip-flops tipo RS, JK, T e
D.
2. Conceito
Um latch ou um flip-flop também são conhecidos como dispositivos biestáveis. Os
biestáveis são constituídos por portas lógicas e capazes de armazenar um bit. Apesar das
portas lógicas, individualmente, não possuírem capacidade de memória, as mesmas são
interligadas de tal forma a permitir o armazenamento de informação binária.
Reset Set Q /Q
R Q 0 0 mantém
0 1 1 0
1 0 0 1
S /Q 1 1 inválido
Do diagrama lógico pode-se observar quer as portas NOR estão interligadas em cruz, ou
seja, uma das entradas da porta é a saída da outra porta.
R S relógio Q /Q
R Q X X 0 mantém
relógio 0 0 1 mantém
0 1 1 1 0
S /Q 1 0 1 0 1
1 1 1 invalido
(a) Símbolo.
(b) Tabela verdade.
sinal de relógio deve ser ativo alto. Para que este latch opere
corretamente é necessário que as entradas estejam estáticas por um
tempo mínimo antes do pulso de relógio ser aplicado ao mesmo, este Tsu
O latch RS possui para uma das combinações de entrada uma saída que é inválida, ou
seja, para esta combinação, ambas as saídas do latch irão para nível lógico baixo. Para
solucionar este problema foram desenvolvidos outros tipos de latches sendo que todos
são oriundos do latch RS. A seguir serão apresentados os outros latches desenvolvidos.
D S Q
D Q relógio D Q
relógio
R /Q 0 X mantém
relogio /Q 1 0 0
1 1 1
(a) Diagrama
(b) Símbolo. (c) Tabela Verdade.
lógico.
J K relógio Q /Q
S Q J Q X X 0 Q /Q
J
relogio relógio
relógio 0 0 1 Q /Q
K R /Q 0 1 1 0 1
K /Q 1 0 1 1 0
1 1 1 /Q Q
(a) Diagrama lógico. (b) Símbolo.
(c) Tabela verdade.
T Q T relógio Q /Q
relógio X 0 Q /Q
0 1 Q /Q
/Q 1 1 /Q Q
(b) Tabela verdade.
(a) Símbolo.
Nos latches apresentados anteriormente os sinais de entrada devem estar fixos enquanto
o pulso de relógio está ativo (nível baixo ou alto). Logo, pode-se concluir que estes
dispositivos são muito susceptíveis a ruído. Para reduzir a influência do ruído nestes
componentes foi projetado um dispositivo que opera nos flancos do sinal de relógio,
sendo o mesmo denominado de flip-flop.
relógio D Qn+1
D Q 0 X Qn
relogio 1 X Qn
↑ 0 0
/Q ↑ 1 1
(b) Tabela verdade.
(a) Símbolo.
(b) Flip-flop JK
relogio J K Qn+1
0 X X Qn
J Q 1 X X Qn
relógio ↑ 0 0 Qn
↑ 0 1 0
K /Q
↑ 1 0 1
↑ 1 1 /Qn
(a) Símbolo. (b) Tabela verdade.
(c) Flip-flop T
relógio T Qn+1
0 X Qn
T Q 1 X Qn
relógio ↑ 0 Qn
↑ 1 /Qn
/Q
(a) Símbolo. (b) Tabela verdade.
Sinais Assíncronos
As entradas dos latches e flip-flops só são válidas quando um sinal de relógio é aplicado
nestes componentes. Em muitas aplicações é necessário setar (colocar a saída em nível
lógico alto) ou resetar (colocar a saída em nível lógico baixo) um latch ou flip-flop sem
a aplicação de um sinal de relógio. Por esta razão, em alguns destes dispositivos, mais
duas entradas foram adicionadas para realizar tal função. As entradas são denominadas
de PRESET e CLEAR, e tais entradas se sobrepõem a todos os outros sinais de entrada
existente nestes componentes.
3. Material
Curso EB-133 Lógica Seqüencial.
Módulo EB-133.
Módulo DIGLAB 1.
Pontas de osciloscópio.
4. Procedimentos
1a Questão:
Laboratório 2: latch D.
Laboratório 5: flip-flop D.
Laboratório 3: flip-flop JK.
2a Questão:
3a Questão:
4a Questão:
Considere o circuito mostrado abaixo, tal circuito é capaz de gerar quatro sinais não
sobrepostos e na mesma freqüência . Análise tal circuito obtendo os sinais CP1, CP2,
CP3 e CP4. Se a freqüência fosse de 1(KHz) qual seria a freqüência de saída deste
circuito.