A seguir será apresentado como fazer uma simulação TestBench utilizando o

sistema já apresentado. Este tutorial utiliza como base o sistema desenvolvido no

laboratório 6.

Indicando ao Quartus onde está instalado o software MODELSIM-Altera, utilizado

para as simulações de testbench:

→ No Quartus, vá ao menu Tools, Options;

A janela a seguir se abrirá. Na linha indicada por ModelSim-Altera, indique o caminho,
como abaixo:

Obs.: Nos computadores do laboratório este procedimento será necessário toda vez que o
computador for reiniciado, devido à presença do programa que faz a limpeza ao se
desligar a máquina.

Quartus II – Modelsim: Instruções para rodar um TestBench a partir do software

Quartus II

Os procedimentos que serão apresentados a seguir são para projetos que farão
uso do testbench desde o início. No entanto, é possível utilizar este tipo de teste depois
do projeto criado. Para isto, basta ir para o passo de número seis.
Para este item crie um novo diretório <Sistema> e nele copie o arquivo
<Sistema_TB.v> e <Sistema.v>. Caso já exista a pasta <Sistema>, é provável que já
exista os dois arquivos lá dentro. Neste caso, siga adiante.
 Figura 3 – Criando um projeto para usar o testbench desde o início.

1º- Passo: Ao abrir o Quartus II, clicar em File/New Project Wizard, e na janela
que irá aparecer em seguida, em Next (figura 3).

2º- Passo: Definir o diretório do projeto, o nome do projeto e o nome do top-level

design module (Sistema, Sistema e Sistema, respectivamente). Em seguida clicar em
Next (figura 4).

3º- Passo: Incluir todos os arquivos utilizados pelo módulo sistema. Os arquivos a
serem selecionados para inclusão são <sistema.v> no diretório <Sistema> e todos os
arquivos <.v> presentes nos diretórios <Controle>, <Display>, <Operacao>,
<Registro>, (figura 5). Clicar em Next.

4º- Passo: Selecionar a FPGA, em seguida clicar em Next (figura 6).

5º- Passo: Em Tool Name selecionar ModelSim-Altera e Format selecionar

Verilog 2001 HDL (figura 7). Clicar em Next. Conferir se os dados do campo Simulation
(ModelSimAltera e Verilog 2001 HDL) estão corretos, de acordo com a figura 8 e a
seguir clicar em Next.
 Figura 4 – Definição do diretório e
Figura 5 – Definição dos arquivos.
nome do arquivo.

Figura 6 – Escolha da FPGA.

Figura 7 – Escolha do simulador. Figura 8 – Resumo das opções.

6º- Passo: Abrir o arquivo de testbench fornecido (diretório <Sistema> com o nome
<Sistema_TB.v> para verificação (abrir através da opção Menu / Open) . OBS: Não
adicionar o arquivo ao projeto. O software QUARTUS II não sintetiza as descrições deste
arquivo. Será utilizado o software MODELSIM-Altera (Mentor Graphics) para simulação e
análise.
 7º- Passo: Ir no menu Assignments / Settings. Expandir a opção EDA Tool
Settings e editar o campo Simulation, clicando sobre a opção Compile test bench e em
seguida no botão Test Benches e em seguida clicar em New (figura 9).

Figura 9 – Inclusão do arquivo testbench.

8º- Passo: Preencher os campos Test bench Name, Top level module in test
bench, o tempo total de simulação e a seguir, selecionar o arquivo de testbench e clicar
em add. Após incluir o arquivo, basta clicar o botão OK (figura 10).

9o- Passo: Vá ao menu Assignments, Settings. Expanda a opção Analysis &

Synthesis Settings. Selecione Verilog HDL Input e marque a opção Verilog 2001. Dê OK.
Agora, compile o projeto.

10º- Passo: clicar em Menu Tools / Run Simulation Tool / RTL Simulation (figura
11), e a seguir o ModelSim irá abrir e executar a simulação.
 Figura 10 – Configuração do testbench.

Figura 11 – Execução da simulação.

A figura 12 mostra os resultados obtidos pelo testbench através da simulação no

ModelSim. Além dos resultados usuais (iguais ao apresentado pelo vetor de teste, visto
até aqui), a parte superior da simulação apresenta mensagens geradas pelo testbench:
Estas mensagens são muito úteis para testar o funcionamento do circuito (como já
mencionado).
 Figura 12 – Resultado da simulação.

Faça modificações no testbench e verifique o resultado da simulação novamente.

Altere os dados de entrada A, B, Funcao, rst (valores atribuídos e tempo de atribuição), o
período de clk, etc.