Eletrônica (2019.

2)
Aula Prática/Relatório: 01 Digital 2
Data 22/08/2019 Data entrega relatório: 29/08/2019
realização:
Alunos: Daniel
Batista
Michael
Romko

Para a inicialização da aula prática, foi utilizado um CI Flip-Flop JK 7476 em uma protoboard,
ligando o flip-flop em 5V, ligando o GND e o clock do primeiro flip-flop na frequência de 1Hz. Assim, as
portas J e K foram ligados em nível lógico alto (nível logico = 1) e onde o Q0 do primeiro Flip-Flop foi
ligado no clock do outro, formando um ligamento chamado cascata. Após isso, foi ligado as saídas Q (Q0
e Q1) dos flip-flop em dois LEDs para ver o resultado. Apresentando essa formação:

Após esse cascateamento, observamos que o clock apresenta esse formato:

Com esses pulsos do clock, vemos que os flip-flops atuam como um divisor de frequência, sendo
onde que o período do Q1 é o dobro do período do Q0. Assim, como há 2 flip-flops, existe 4
possibilidades diferentes. Caso houvesse um outro flip-flop ligado em cascata com o Q1, teria 8
possibilidades e o período seria aumentado por dois novamente.
Podemos observar que o Q0 e o Q1 atuam com o clock quando o sinal desce, isso pode ser
observado quando colocar um contador analógico conectado ao clock do primeiro flip-flop. Pois nesse
caso será manualmente a mudança de sinal, assim podendo ver que a cada período acontece a cascata
quando há a borda de descida.
Ao olho humano não conseguimos notar, mas a ligação é assíncrona. Isso ocorre pelo fato que a
mudança de sinal do segundo flip-flop (Q1) depende do sinal inicial do primeiro (Q0), assim, dependendo
de um evento para poder mudar o sinal. No caso, quando o primeiro flip-flop realiza uma mudança de
sinal onde o segundo flip-flop tende a se manter ao nível logico baixo, ele emite um pequeno pulso onde
o segundo flip-flop sobe para o nível logico alto e volta ao baixo instantaneamente, esse evento é
imperceptível devido a velocidade que esse pulso foi realizado.

Após realizado essa ligação entre os flip-flops, foi ligado o Ǭ no clock do segundo flip-flop,
mantendo as portas J e K em nível logico alto e os Q0 e Q1 ligados ao Led. Apresentando esse formato:

Alterando a conexão de cascata do experimento anterior pudemos analisar que mudando o Q

para Q barrado, que está conectado no clock do outro FF. Como as modificações do anterior era na borda
de decida, modificando para Q (barrado), as mudanças acontecem na borda de subida, mas a diferença
analisada é que em vez de contar de 0 a 3, a contagem era decrescente de 3 a 0.
Podemos analisar que da mesma forma que se pegar a saída Q barrada do primeiro flip flop
ligando no clock do segundo, poderíamos também mudar o segundo flip flop por outro com borda de
subida (sem a “bolha” na entrada clock), é igual ao primeiro caso. Foi observado também que a
quantidade de flip flops está diretamente ligado ao número que vai ser contado, por exemplo, dois ligados
pelo Q no clock equivalem uma contagem de 0 a 3, se ligarmos mais um, então teremos a contagem de 0
a 7.
É interessante lembrar que o que estiver mais próximo do clock é o menos significativo e o mais
longe o mais significativo. Importante ressaltar que a entrada para deixar mais didática, colocamos com
zero, mas na realidade é lixo de memória, um outro recurso é usar preset ou clear.

Por último, foi colocado dois CI JK 7476 e também foi colocado um CI 7400 com função de
NAND. As portas logicas do J e K de todos os flip-flops foram todos em alto, o Q1 e o Q3 foram ligados
no NAND e a saída do NAND foi ligado nos Preset dos flip-flops. A estrutura ficou assim:

Dessa forma observamos que esse divisor de frequência contem 16 possibilidades pelo fato de
ser 4 flip-flops, tendo 2 elevado a 4. Outra observação é que cada flip-flop funciona quando recebe o sinal
da borda descendo, contendo uma frequência do último flip-flop do período dividido por 16 em relação
com o clock. Porem ele é um contador de modulo 10, isso significa que ele conta de 0 a 9.
Quando a contagem de que inicia em zero for para o número 10, ele automaticamente irá para
zero novamente. Isso acontece pelo fato que o Preset (ou Clear) força que quando chegar no número
binário 1010 o Preset irá agir zerando o sinal, fazendo que a contagem comesse de novo em 0000, assim
fazendo um modulo de 10 números binários registrados.
Assuntos adicionais:

TEMPORIZAÇÃO DOS FLIP FLOPS;

Atraso de propagação: o atraso de propagação é intervalo de tempo entre a aplicação de um sinal na

entrada e o momento que a saída muda. Este atraso pode variar quando ocorre uma mudança de 1 para 0
e de 0 para .

Largura dos pulsos assíncronos: as entradas PRESET e CLEAR possuem larguras mínimas de pulsos
para uma operação correta.

Tempo de transição do clock: para garantir o funcionamento correto do flip flop, o tempo transição do
clock deve ser o menor possível. Para dispositivos TTL esse tempo é <= 50 ns e para CMOS 200ns.

Simulação

1) Latches com porta Nand e Nor

2) Controle para latches S R tipo NOR E NAND

 3) Latches S R com clock

Utilizando portas AND e NOT pode se configurar um CLOCK com borda de subida. O mesmo
deve ser ligado no controle do Latch.

4) Obtendo um Flip-Flop tipo D

5) Flip-Flop tipo T