 Pergunta 1

0,25 em 0,25 pontos

RISC é um tipo de máquina que tem como principal característica em sua
implementação o fato de possuírem instruções reduzidas, que tem como
significado a instrução ser simples, estar otimizada. Esta característica
permite menor complexidade em sua implementação do que as máquinas
CISC (STALLINGS, W. Arquitetura e Organização de Computadores. 8.
ed. São Paulo: Pearson Prentice Hall, 2010 ).
Considerando as características básicas de uma instrução reduzida, avalie
as afirmações a seguir.
 
I.         o tempo de execução de uma instrução corresponde a um ciclo de
máquina (tempo do acesso e coleta de informações nos registradores,
executar uma operação e escrever o resultado no banco de registradores.
II.        as operações ocorrem na forma de registrador-registrador, ou seja,
elas ocorrem de tal maneira que não existem instruções que misturem
registrador-memória, exceto aquelas de carga e escritas na memória.
III.      os modos de endereçamento utilizados no processo são considerados
de execução simples, e não tem a possibilidade de possuir, por exemplo, a
forma de aplicação denominada de endereçamento indireto.
IV.      utilização de formatos simples de instruções é essencial para se ter
unidades de controle mais simples, com os processos de decodificação e
busca dos operandos, mais ágil, devido a menor complexidade do hardware.
V.        os modos de dados utilizados no processo são considerados de
execução complexo, os únicos no sistema, pois a forma de aplicação
utilizada é denominada de dados de acesso direto.
 
Agora, assinale a alternativa que apresenta informações corretas quanto as
características básicas de uma instrução reduzida da arquitetura RISC.
Resposta  
Selecionada:
I, II, III e IV.
 
 

Resposta Correta:  
I, II, III e IV.
 
 

Feedback da Resposta correta. Em uma instrução tudo diz respeito a uma

resposta:
ação que precisa ser feita. Assim não existe nada sobre a parte
de dados em uma instrução reduzida.
 Pergunta 2
0 em 0,25 pontos
Manipular um módulo de E/S através da forma de E/S programada consiste
em maior consumo computacional
PORQUE
Existe um evento que fica no aguardo de espera, sem processamento
 efetivo.
 
Analisando as afirmações acima, conclui-se que:
Resposta  
Selecionada:
as duas afirmações são falsas.

Resposta Correta:  
As duas afirmações são verdadeiras, e a segunda justifica
a primeira.
Feedback da Resposta incorreta. Observe que sempre existe consumo de
resposta:
recursos computacional em eventos que são necessários e que
acontecem, mesmo que não sejam requisitados.
 Pergunta 3
0,25 em 0,25 pontos
Na arquitetura de computadores, no uso das memórias do tipo RAM, podem
ser diferenciadas em vários aspectos. Entre eles podem ser relacionados
quanto à tecnologia de sua fabricação, em conjunto com suas utilidades
principais. Como exemplo deste tipo de classificação tem o caso das
memórias denominadas como do tipo dinâmica (DRAM) e as denominadas
como do tipo estática (SRAM). (STALLINGS, W. Arquitetura e
Organização de Computadores. 8. ed. São Paulo: Pearson Prentice Hall,
2010).
Qual assertiva a seguir é correta para a característica da memória do tipo
DRAM.
Resposta  
Selecionada:
um dos seus componentes eletrônicos, o capacitor, tem a
capacidade de armazenar energia de forma temporária.
Resposta  
Correta:
um dos seus componentes eletrônicos, o capacitor, tem a
capacidade de armazenar energia de forma temporária.
Feedback da Resposta correta. A memória do tipo DRAM guarda informação
resposta:
de forma temporária, enquanto tem energia armazenada pelo
componente eletrônico capacitor, já que o transistor não faz
isso.
 Pergunta 4
0,25 em 0,25 pontos
Quando precisa armazenar as informações ou transmitir estes dados de
forma confiável, sempre existe uma preocupação em detectar de teve algum
erro ou, até mesmo, caso seja detectado o erro, tentar fazer a sua correção.
Uma das técnicas para executar esta é ação de detecção de erro é através
cálculo do bit de paridade (STALLINGS, W. Arquitetura e Organização de
Computadores. 8. ed. São Paulo: Pearson Prentice Hall, 2010).
Informe qual assertiva a seguir é correta para a informação a ser enviada
em conjunto com o bit de paridade ímpar, para a palavra 01111101.
 Resposta  
Selecionada:
011111011.
Resposta Correta:  
011111011.
Feedback Resposta correta. A detecção por bit de paridade consiste em
da resposta:
inserir no final da sequência de bits um bit de verificação. Na
sequência da informação se a quantidade de bits 1 for ímpar, é
adicionado o bit 0 após a sequência; em caso contrário, é
adicionado o bit 1.
 Pergunta 5
0,25 em 0,25 pontos
Na abordagem de software para otimização do banco de registradores há
necessidade de uso maior dos registradores usados pelo compilador
PORQUE
realizam armazenamento das variáveis que são mais utilizadas.
 
Analisando as afirmações acima, conclui-se que:
Resposta  
Selecionada:
As duas afirmações são verdadeiras, e a segunda justifica
a primeira.
Resposta Correta:  
As duas afirmações são verdadeiras, e a segunda justifica
a primeira.
Feedback da Resposta correta. O banco de registradores tem maior
resposta:
desempenho quando recorre ao reaproveitamento de
informações que estão armazenadas e assim fornecem mais
rapidez.
 Pergunta 6
0,25 em 0,25 pontos
No modelo RISC tem um conjunto de instruções mais simples. Para que a fabricação deste
tipo de processador fosse idealizada, alguns levantamentos e consultas foram feitos para
que este conjunto de instruções denominado ISA ( Instruction Set Architecture , -
Arquitetura de Conjunto de Instruções) fosse projetada” (TANENBAUM, A. S. Organização
Estruturada de Computadores . 6. ed. São Paulo: Pearson Prentice Hall, 2013). Das
alternativas abaixo, assinale a que descreve corretamente os levantamentos realizados.
Resposta  
Selecionada:
sequência de execução das instruções: neste tipo de métrica
que foi levada em consideração a análise da sequência
permitiu um estudo mais aprofundado da estrutura do pipeline.
Resposta  
Correta:
sequência de execução das instruções: neste tipo de métrica
que foi levada em consideração a análise da sequência
permitiu um estudo mais aprofundado da estrutura do pipeline.
Feedback da Resposta correta. Cada item utilizado pela ISA está associado
resposta:
ao nome que o denomina (frequência de operações e de
 operandos e ainda sobre as instruções).
 Pergunta 7
0,25 em 0,25 pontos
Um módulo de E/S dentro da arquitetura de computadores deve ser
implementado de forma a desemprenhar suas ações através da
funcionalidades de interfaceamento entre o elemento denominado
Barramento e os próprios dispositivos de E/S que estão nele conectados e
por consequência, sob sua responsabilidade (STALLINGS, W. Arquitetura
e Organização de Computadores. 8. ed. São Paulo: Pearson Prentice Hall,
2010).
Das alternativas abaixo, assinale a que descreve as características sobre a
estrutura básica de um módulo de E/S.
Resposta  
Selecionada:
pinos de interfaceamento com os dispositivos propriamente
ditos são os que permitem a comunicação com os
equipamentos de E/S.
Resposta  
Correta:
pinos de interfaceamento com os dispositivos propriamente
ditos são os que permitem a comunicação com os
equipamentos de E/S.
Feedback da Resposta correta. O módulo de E/S utiliza 3 partes em sua
resposta:
estrutura e que são utilizados para interligar a parte externa que
tem os dispositivos com a parte interna que possui os
barramentos.
 Pergunta 8
0,25 em 0,25 pontos
As memórias do tipo ROM possuem a característica de ser não volátil, é
utilizada em ocasiões nas quais requer apenas operações de leitura, como
por exemplo: bibliotecas de funções, para que sejam usadas
frequentemente (tal como BIOS – Basic Input/Output System), tabelas de
funções ou informações fixas a serem demandadas pelo sistema
computacional. (STALLINGS, W. Arquitetura e Organização de
Computadores. 8. ed. São Paulo: Pearson Prentice Hall, 2010).
Assim, qual assertiva a seguir é correta para expressar a classificação da
memória ROM quanto a fase de gravação de sua informação.
Resposta  
Selecionada:
EEPROM (PROM apagável eletricamente – Electrically
Erasable PROM) – permite o apagamento das informações
para que seja feita uma nova gravação.
Resposta  
Correta:
EEPROM (PROM apagável eletricamente – Electrically
Erasable PROM) – permite o apagamento das informações
para que seja feita uma nova gravação.
Feedback da Resposta correta. A memória do tipo ROM e demais seguidoras
resposta:
utilizam o sistema de gravação elétrica de acordo com o
significado da sigla, como nos itens de programável, de fábrica,
 sem o uso de sistema operacional.
 Pergunta 9
0,25 em 0,25 pontos
Dentro do sistema de arquitetura de computadores, para a parte que
executa o armazenamento de informações e transmissão de dados, existe
uma preocupação em detectar um erro da informação a ser armazenada ou,
até mesmo, corrigir os dados em caso de erros que são detectados. Uma
das formas de executar esta é ação é através cálculo do bit de paridade
(STALLINGS, W. Arquitetura e Organização de Computadores. 8. ed.
São Paulo: Pearson Prentice Hall, 2010).
Informe qual assertiva a seguir é correta para a informação a ser enviada
em conjunto com o bit de paridade par, para a palavra 01111101.
Resposta  
Selecionada:
011111010.
Resposta Correta:  
011111010.
Feedback Resposta correta. A detecção por bit de paridade consiste em
da resposta:
inserir no final da sequência de bits um bit de verificação. Na
sequência da informação, se a quantidade de bits 1 for par, é
adicionado o bit 0, no final da sequência; em caso contrário, é
adicionado o bit 1.
 Pergunta 10
0,25 em 0,25 pontos
Existe uma ascensão em relação ao uso de paralelismo nos computadores,
desde a introdução do pipeline, que representa um pseudoparalelismo,
seguindo com a incorporação da superescalaridade, pelo paralelismo para
dentro dos processadores, tudo para ter uma melhora em termos de
otimização (STALLINGS, W. Arquitetura e Organização de
Computadores. 8. ed. São Paulo: Pearson Prentice Hall, 2010).
Considerando a tendência de sair do limite de uso do paralelismo em nível
de instrução, o uso a nível de threads e de núcleos, avalie as afirmações a
seguir.
 
I.         com o nível de threads, o processador tem condições de
escalonar threads na ocorrência de conflitos no pipeline.
II.        um escalonamento em nível de hardware, torna-se muito menos
eficiente, se compararmos com o escalonamento realizado pelo sistema
operacional.
III.      o paralelismo em nível de núcleos, incorpora a ideia das máquinas
multiprocessadores, sendo cada núcleo independente.
IV.      o uso de processadores vetoriais consiste em um modelo com
execução em série, dotado de pipeline, do tipo SIMD.
V.        quando não se limita às abstrações arquiteturais, existe o paralelismo
em nível de aplicações, por exemplo, o paralelismo em nível de dados.
 
Agora, assinale a alternativa com os itens corretos das tendências em nível
de paralelismo.
Resposta  
Selecionada:
I, III e V.
Resposta Correta:  
I, III e V.
Feedback da Resposta correta. Em aplicações de novas tendências, as
resposta:
escolhas decorrem em serem utilizadas quando são menos
complexas e mais rápidas.