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Voltagem
VHmax
Região VH
VHmin
Região Proibida
VLmax
Região VL
VLmin
Lógica Positiva
VH ⇔ 1
VL ⇔ 0
Lógica Negativa
VH ⇔ 0
VL ⇔ 1
I I
V > VT
V
nMOS pMOS
nS I pS I
Porta NOT
x z x z
1 1
A1 A1
0 1
1 0
VDD
Vout
VDD
x z
Vin Vout
VTn VDD -VTp VDD
Vin Vout
VL VH
VDD VH VL
pS
x z
Vin nS Vout
Porta NAND
x
z
y
VDD
x y z
0 0 1
0 1 1
1 0 1
z 1 1 0
y VDD
pS pS
x
nS
y
nS
Porta NOR
x
z
y
VDD
x y z
0 0 1
x 0 1 0
1 0 0
y 1 1 0
z
VDD
x pS
y pS
nS nS
z Saída em alta-impedância
Impedância
Generalização de resistência.
Motivação
Permitir a conexão de saídas de portas.
Implementação (interna)
C’
x z C nS nP z
0 aberta aberta Z
1 fechada fechada x
x y z
x z 0 0 0
y 0 1 1
1 0 1
1 1 0
xo
Mux z s z
0 x0
x1
1 x1
x0
x1
s0
a0 y
Módulo
M0
Barramento
s1
a1
Módulo
M1
sk
ak
Módulo
Mk
VDD
e g
pS
x
h
nS
e x g h pS nS y
0 0 1 0 aberto aberto Z
0 1 1 0 aberto aberto Z
1 0 1 1 aberto fechado 0
1 1 0 0 fechado aberto 1
s0
a0
Módulo
M0
s1
a1
Módulo
M1
y
Barramento
sk
ak
Módulo
Mk
Vi Vo
Vi 50% 50%
Vo 50% 50%
tpHL tpLH
z Tempo de transição
Tempo necessário para o sinal se modifique entre
pontos pré-definidos (em geral, entre 10% e 90%)
durante uma transição de nível.
tr – tempo de subida
tf – tempo de descida
90%
90%
Vi
10% 10%
tr tf
z Efeito de Carga
a z
b Porta Porta Porta
c 1 d 2 4
Porta
e 3
Iin
Resistência
Capacitância
Entrada
Saída
tpLH Carga A
tpLH Carga B
z Margens de ruído
Saída Entrada
VOHmin
VIHmin
Região
Proibida
VILmax
VOLmax