EL BIESTABLE (FLIP-FLOP)

INTRODUCCIN Los flip-flop son circuitos binarios, capaces de permanecer en uno de dos estados estables, de forma que hace falta una seal externa de excitacin para hacerlos cambiar de estado. Esta funcin de excitacin define al tipo de biestable (D, T, RS o JK). Un pulso de entrada selecciona uno de los estados del flip-flop, el cual puede permanecer por tiempo indefinido. El siguiente pulso de entrada lleva al flip-flop al estado opuesto, que tambin es estable. Los dos estados opuestos se consideran estables porque es necesario aplicar un pulso de entrada para cambiar el nivel de la salida. Por consiguiente, un flip-flop es un dispositivo biestable, similar en su operacin a un circuito multivibrador biestable o al de un relevador de enganche. La abreviatura para el flip-flop es FF. Los biestables nos son necesarios para la sntesis de los circuitos secuenciales, que son aquellos cuya salida depende de la entrada actual y de las entradas en momentos anteriores. Los biestables sern los encargados de almacenar el estado interno del sistema, dado que presentan caractersticas de memoria. Los flip-flop biestables, son dispositivos sncronos, donde la palabra sncrono significa que la salida cambia cuando la entrada de reloj se activa (bien por nivel o por flanco). Es decir las conmutaciones en los valores de la salida suceden de forma sncrona con el reloj. Existen principalmente tres tipos de biestable: 1. El multivibrador (tambin llamado monoestable) slo tiene un estado estable. Produce un nico pulso como respuesta frente a la activacin de la entrada. 2. El multivibrador posee dos estados estables. Es capaz de retener los dos estados SET y RESET de forma indefinida. Se utiliza comnmente en el diseo de bloques electrnicos mayores como contadores, registros o memorias. 3. El multivibrador no tiene ningn estado estable. Se utilizan fundamentalmente como osciladores para generar una onda de pulsos peridicos para realizar tareas de respuesta temporal. En la electrnica combinacional no exista el tiempo, sin embargo en la electrnica secuencial es esencial, la posicin relativa en la que ocurren los sucesos (eventos).

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EL BIESTABLE (FLIP FLOP) Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de permanecer en un estado determinado o en el contrario durante un tiempo indefinido. Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en: y y Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. BIESTABLE RS Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas entradas principales, R y S, a las que debe el nombre, permiten al ser activadas: y y R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida. S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si la bscula est construida con puertas NO-O (NOR), o a alto, si con puertas NO-Y (NAND). El problema de que ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).

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BIESTABLE RS ASNCRONO Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NO-Y (NAND) o NO-O (NOR), segn se muestra en la siguiente figura:

Su tabla de verdad es la siguiente (Q representa el estado actual de la salida y q el estado anterior a la ltima activacin):

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BIESTABLE SR (SET RESET) SNCRONO Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado: Su tabla de verdad es la siguiente:

BIESTABLE D (DELAY) Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos de biestables D: y y Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls). Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:

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Y su tabla de verdad:

Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP en ingls) mediante la transformada en z. BIESTABLE T Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. La ecuacin caracterstica del biestable T que describe su comportamiento es:

Y su tabla de verdad es:

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Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual):

El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000. BIESTABLE JK ACTIVO POR FLANCO Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin (toggle en ingls).

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BIESTABLE JK MAESTRO-ESCLAVO Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de excitacin:
q 0 0 1 1 Q 0 1 0 1 J 0 1 X X K X X 1 0

Siendo q el estado presente y Q el estado siguiente.

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FLIP-FLOPS CON CIERRE DE DATOS El flip-flop con cierre de datos es similar al master-slave, excepto en que tiene una entrada por flanco. Esta seal de reloj lo que realiza es la inhibicin de los datos de entrada (cierre de datos) despus de su flanco ascendente. Por lo tanto, las entradas de datos no necesitan estar mantenidas en todo el semiperiodo en el que la seal de reloj est a nivel HIGH. La seccin master de este flip-flop es idntica a la de un dispositivo disparado por flanco. La seccin slave es un dispositivo activo por nivel lo que produce una salida retardada en el flanco descendente del pulso de reloj. Los smbolos de los biestables con cierre de datos tienen una C que as lo indica y el smbolo de salida retardada un semiperiodo.

CARACTERSTICAS DE OPERACIN Las caractersticas de funcionamiento que ahora se van a mencionar son aplicables a cualquier tipo de biestable de los anteriormente comentados. Se encuentran comnmente en las hojas que proporciona el fabricante para estos circuitos integrados. En ellas se especifica el funcionamiento y tanto los requisitos como los lmites para una correcta operacin con dichos circuitos integrados. Tiempo de retardo de propagacin es el intervalo de tiempo necesario desde que se aplica una seal de entrada hasta que se produce la conmutacin de la salida. Tiempo de Set-Up es el mnimo intervalo que se necesita en los niveles de las seales de entrada para que sean estables en el instante de la conmutacin y as se efecte la conmutacin de una forma fiable en el flip-flop. Tiempo de Hold es el mnimo intervalo que se necesita mantener los niveles lgicos de las entradas despus de efectuar el instante de conmutacin en la seal de reloj y as se efecte la conmutacin de una forma fiable en el flip-flop. Frecuencia mxima de reloj es la frecuencia mayor que se puede aplicar al flip- flop para que conmute siempre de una forma fiable. Disipacin de potencia es el total de potencia consumida por el dispositivo. Anchura mnima de los pulsos son las mnimas anchuras de los pulsos especificados por el fabricante para las entradas de reloj, PRESET y CLEAR.

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EJEMPLO CON COMPONENTES DISCRETOS Aunque, en general, los biestables utilizados en la prctica estn implementados en forma de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs del divisor formado por R-2, R-5, disminuir haciendo que este conduzca menos. Esta disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto la de base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel alto). Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso similar al descrito al principio, cuando el que conduca primero era TR-1, que terminar bloqueando a este y dejando en conduccin a TR-2 (salida Y a nivel bajo). La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del siguiente impulso, momento en que volver a cambiar. La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del circuito y aumenta la velocidad de conmutacin.

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EJEMPLO DE CIRCUITOS INTEGRADOS CON FF. Funcionamiento del Temporizador NE 555: La tensin de funcionamiento del 555 va de 5V a 20V. Interiormente, en la patilla 8 va conectado un divisor de tensin mediante 3 resistencias. La patilla 6 es una de las importantes, sale del comparador superior y cuando la tensin de referencia, en la patilla 6, sea mayor a dos tercios de Vcc, entonces este comienza a funcionar llegando al flip flop y sacando un uno, donde llega a un transistor que en este momento acta como un interruptor cerrado y tambin llega a la salida invirtiendo esta seal que entra y transformndola en 0. La patilla 5 es la entrada negativa del comparador superior. La patilla 2 es la entrada negativa del comparador inferior, cuando este tiene una tensin de referencia inferior a un tercio de Vcc, entonces el comparador inferior empieza a funcionar, dando un impulso al flip flop saliendo de el un 0, entonces llega al transistor que al no llegar tensin a la base de este, funciona como interruptor cerrado, y llegando a la salida que invirtindolo saca un 1 sea Vcc. La patilla 1 va directamente a masa.

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La patilla 7 es la de descarga del condensador. La patilla 3 es la salida. La patilla 4 es el reset. La patilla 8 es +VCC.

Estructura Interna del NE 555 La circuitera interna del 555, segn National Semiconductors, es la siguiente:

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El diagrama de conexin, del NE555, es el siguiente:

y Flip-flop (biestable RS), dentro del NE 555: Su funcionamiento responde al de cualquier biestable, ofreciendo dos estados permanentes. Presenta dos entradas de activacin R y S, que condicionan su salida Q: Si R pasa de nivel bajo a alto, hace que el biestable pase a nivel bajo. Si S pasa de nivel bajo a alto, el biestable pasa a nivel alto. El paso de R o S de estado alto a bajo no influye al biestable

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APLICACIN Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el estado previo de la mquina que se usa para calcular el siguiente. El biestable T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados. Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima salida.

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BIBLIOGRAFA

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http://profesormolina2.iespana.es/electronica/componentes/int/biest.htm http://proton.ucting.udg.mx/dpto/maestros/hvargas/sd01/SD01.html http://74.125.47.132/search?q=cache:Sv96AZ9xl0cJ:www.depeca.uah.es/docencia/ITIEI/ed/biestables.ps+introducci%C3%B3n+a+biestable+flip+flop&cd=2&hl=es&ct=clnk&gl=s v http://es.wikipedia.org/wiki/Biestable http://www.monografias.com/trabajos14/temporizador/temporizador.shtml

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