Uso de Redes Neurais para o Reconhecimento de Padres

Mrcia Cristina Cera

Programa de Ps-Graduao em Computao - PPGC CMP135 - Arquiteturas Especiais de Computadores

Introduo Redes Neurais Rede Neural X Crebro Humano Reconhecimento de Padres Arquiteturas de Redes Neurais Concluso

Roteiro
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Introduo Redes Neurais Rede Neural X Crebro Humano Reconhecimento de Padres Arquiteturas de Redes Neurais Concluso
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Introduo
Mquina de Von Neuman
Nenhum tipo de inteligencia nas aes da mquina

Extrao e armazenamento de conhecimento Semelhana com o pensamento humano Redes Neurais

Conjunto de neurnios (elementos de processamento) interconectados

Aplicado em uma srie de problemas

Controle de processos na indstria qumica Reconhecimento de padres: fala, imagens, letras cursivas, etc.

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Estrutura de um Neurnio Representao de uma Rede Neural

Estrutura de um Neurnio

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Estrutura de um Neurnio Representao de uma Rede Neural

Representao de uma Rede Neural em 3 Nveis

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Rede Reural X Crebro Humano

Existem bilhes de neurnios no crebro humano (em torno de 2.1012 )
Tempo de repouso 10 ms = frequncia de 100 Hz Poder de processamento de 2.1014 operaes lgicas por segundo Mais de 1000 conexes = 1000-bit

Um processador de 64 bits PowerPC 970

Frequencia de 3 GHz Poder de processamento de 2.1011 operaes lgicas por segundo 64-bit

Neurnio pode processar aproximadamente 5, 8.1032 mais informaes (2.101000 /2.1064 ) Crebro aproximadamente 5, 8.1035 mais potente que um computador

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Reconhecimento de Padres
Trs nveis de processamento
Filtragem da entrada Extrao de caractersticas Classicao

Redes neurais so adaptativas em funo dos seus dados (data driven) Modelos no lineares capazes

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Rede neural multi-nveis - reconhecimento de face

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Passos para o reconhecimento de voz

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Representao do modelo de reconhecimento de voz

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Rede Neural empregada

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Solues Adaptativas CNAPS

Desenvolvido por Dan Hammerstron - iniciou nos anos 80 80 elementos de processamento - 64 abilitados Operam de forma SIMD Mltiplos circuitos podem ser integrados Cada sub-processador:
4kbytes de memria local 1 unidade de aritmtica de ponto xo de 1 bit, 8 bit ou 16 bit Pode emular um ou mais neurnios

No possui unidade de aritmtica de ponto utuante nem realiza divises

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Solues Adaptativas CNAPS

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Solues Adaptativas CNAPS

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IBM ZISC
Desenvolvido pelo Laboratrio IBM Essonnes em 1994 36 neurnios ou prottipos com 64 entradas de 8 bits Estruturado em trs formatos de placas:
Placa ISA: 16 circuitos com 576 prottipos SIZM: 6 circuitos em uma placa do tipo SIMM Placa PCI: 1 circuito com 3 slots de expanso (684 prottipos)

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IBM ZISC

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IBM ZISC

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TOTEM
Desenvolvido pela Universidade de Trento Para a execuo dos algoritmos de Reactive Tabu Search 32 processadores simples que trabalham com uma razo de 30 MHz obtendo um desempenho de 1 billo de operaes por segundo Cada processador possui:
Memria de 128 x 8 bits acumulador de 32 bits

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TOTEM

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TOTEM

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Consideraes Finais

Consideraes Finais
Investimentos em hardware Objetiva-se velocidade Buscar aproximar comportamento das mquinas ao humano Extrao e armazenamento de conhecimento

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