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Introduo

Processadores

Data path

Data Path

Composto pelo conjunto de registradores e o ULA Instrues register-memory

Operaes diretamente na memria Transferncias entre memria e registrador Valores armazenados em registrador Tempo de uma operao na ULA Velocidade de processamento
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Instrues register-register

Ciclo de Dados

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Execuo de instrues

Microprogramao

Ciclo fetch-decode-execute

Conceito de famlia de procesadores

parece muito com um programa equivalncia entre hardware e software

Manter compatibilidade O termo arquitetura foi cunhado assim Um software dentro do hardware Substitudo progressivamente por hardware para obter maior desempenho

Interpretao de comandos

Tcnica sugerida por Wilkes (1951)

CPUs tinha poucas instrues originalmente Tendncia: CPU rpida implica em muitas instrues especficas
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Benefcios de microgramao

RISC versus CISC

Permite consertar instrues erradas sem refazer o hardware Capacidade de acrescentar instrues com custo baixo Projeto estruturado

Ser que algum hoje pensa em gerar um sistema operacional menos poderoso? Comeou com o 801 na IBM

desempenho em desenvolvimento, teste e documentao

RISC RISC II SPARC (Patterson) MIPS (Hennessy) Quantas instrues podem ser despachadas por unidade de tempo
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Mudana de tendncia

Vantagem adicional

ROM era mais rpido do que RAM

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Princpios de projeto

Princpios RISC

Depois da guerra religiosa

Pessoas parecem ter convergido um conjunto de regras bsicas dado o estado da arte

Toda instruo deve ser executada diretamente pelo hardware

O mundo deu uma volta completa

Mudanas tecnolgicas podem mudar essas regras

Processadores modernos seguem esses princpios Conhecidos como princpios RISC Restries externas
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Deve-se maximizar a taxa de execuo de instrues

no importa quanto tempo cada instruo demora... ;-) Paralelismo se torna fundamental

e a coisa toda se torna interessante

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Princpios RISC

Paralelismo a nvel de instruo

Instrues devem ser fceis de decodificar

Acelerar o clock no o suficiente

diretamente relacionado com a velocidade de disparo de cada instruo

Apenas LOADs e STOREs acessam a memria

Mais cedo ou mais tarde esbarra-se em limites tecnolgicos A nvel de instruo

Paralelismo a resposta natural

Tendncia a usar registradores ao mximo Acesso a memria lento Minimizar o custo de spill de registradores

Ter muitos registradores

cada instruo executada paralelamente para obter mais MIPS usar mais CPUs independentes
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A nvel de processador

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Pipelining

Pipelining

Desde 1959

instrues precisam ser buscadas na memria e depois executadas dois estgios: prefetch

Atualmente instrues so divididas em mais estgios

cada estgio tratado por uma poro especfica de hardware

Trade-off entre latncia e largura de banda

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Arquiteturas Superescalares

Pipeline replicado

Se um bom, dois melhor ainda

velocidades relativas dos estgios conflito de instrues

e o compilador comea ter que ficar inteligente

As vezes apenas 1 pipeline

com certas unidades funcionais replicadas ou variadas

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Mltiplos caminhos

Paralelismo a nvel de processador

Primeira lei do software (Nathan Myhrvold)

Software um gs que expande pra ocupar todo o seu recipiente

Existe um limite at onde 1 CPU pode ser rpida

velocidade da luz dissipao de calor paralelismo de instruo ajuda

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Processadores vetoriais

Arquitetura do ILLIAC IV

ILLIAC (1972)

Grande nmero de processadores idnticos, ligados segundo um topologia regular Instrues que operam em vetores

Processadores vetorais

No so mais o foco da pesquisa

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Multiprocessadores

Entramos em programao paralela Vrias configuraes possveis

memria compartilhada ou distribuda o que podemos explorar? como resolver conflitos? quando se escala para muitos processadores comunicao restrita a troca de mensagens
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Como program-los

Memria

Multicomputadores

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Definies
onde os dados e os programas so armazenados Binary Digit
mais eficiente pela tecnologia atual

Ordenao de bytes
1 byte sempre organizado da direita pra esquerda para 1 palavra, a ordem dos bytes pode variar
little endian (intel) big endian (sparc)

Endereo de memria
cada posio de memria recebe um nome cada posio armazena um conjunto de bits menor unidade endereavel
atualmente 1 byte = 8 bits

palavra = maior unidade de processamento

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questo de portabilidade e de interoperabilidade

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Ordenao de bytes

Cdigos de correo de erros

Distncia Hamming
em quantos bits duas palavras diferem (d)

Criao de cdigos para os dados

nem todas as combinaes so vlidas deteco de erros de at d 1 bits correo de erros de at (d 1)/2 bits

Bits de paridade
par ou mpar distncia hamming 2
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Cdigo de Hamming
Acrescentam-se r = log(m) + 1 bits Os bits so numerados a partir de 1 Bit cujo nmero potncia de dois bit de verificao (paridade) Exemplo: m = 8, r = 4, n = 12.
Bit Bit Bit Bit 1 2 4 8 paridade paridade paridade paridade de: de: de: de: 1, 2, 4, 8, 3, 3, 5, 9, 5, 7, 9, 11. 6, 7, 10, 11. 6, 7, 12. 10, 11, 12.

Memria Cache
Desequilibrio de desempenho entre memria e CPU
acesso ao barramento

Princpio da localidade de referncia

acessos sequencias tendem a referenciar posies consecutivas colocar as posies mais acessadas na cache Se falhar, consulta memria primria
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Para achar o erro, soma-se o valor dos bits de paridade que estiverem incorretos
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Memria Cache
Supondo uma taxa de acerto h (hit ratio)
taxa de falha (miss) 1 h tempo de acesso: C + (1 h)M obter taxas de acertos alta fundamental

Hierarquia de memria
O conceito de cache se extende
memrias primrias
memria RAM do computador

Arquitetura de cache
tamanho organizao tamanho da linha caches separados quantidades de caches
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secundrias
persistentes discos magnticos

tercirias
sequenciais fitas
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Discos magnticos
Um disco magntico sob um indutor Formato do setor:
Prembulo
permite saber qual o setor sob o indutor

Discos magnticos
Floppy
o indutor toca a superficie

Dados
os bit armazenados (4096 bits)

IDE
migrao da controladora do disco para o prprio disco EIDE: endereamento lgico

ECC
Reed-Solomon

Gap
espao entre setores

SCSI
arquitetura de barramento melhor desempenho mltiplos acessos simultneos arbitragem do barramento
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Tamanho formatado versus no formatado Velocidade de rajada versus sustentada Recalibragem trmica Zoneamento

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RAID
RAID versus SLED RAID parece com um SLED, mas possui vrios discos operando coordenadamente Diversas configuraes
Nvel 0: striping Nvel 1: nvel 0 com replicao Nvel 2: stripes menores Nvel 3: nvel 2 com paridade Nvel 4: nvel 0 com cdigo de verificao Nvel 5: nvel 4 sem 1 disco de verificao nico
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RAID

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