CIRRF: Compilador para Representacin o Intermedia

Apaza Abarca, Nataly Juarez Chiri, Digberth Laura Pilco, Jhairo Suasaca Quispe, Jose Vargas Sanchez, Edson
Escuela Profesional de Ingenier de Sistemas a Arequipa Per u

25 de julio de 2011

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Estado de Arte

La representacion del compilador intermedio recongurable se centra en los campos de la arquitectura de los ordenadores y las optimizaciones del compilador, sistemas ingresados Uno de los principales obstaculos en el camino de una adopcion mas amplia de la computacion congurable es la falta de herramientas de alto nivel que admite la asignacion eciente de los programas que se expresa en lenguajes de alto nivel (HLL) a la recongurabilidad. La mayor dicultad de tal asignacion es la traduccion de un modelo de ejecucion temporal de un modelo de ejecucion espacial. Una representacion intermedia (IR) es la estructura central alrededor de las cuales las herramientas tales como compiladores y herramientas de s ntesis se construyen. En este articulo se propone un IR diseado especicamente para reconn gurabilidad : CIRRF(Compilador de representacion intermedia de estructura recongurable) El equilibrio de calculo con E/S ha sido considerada como un factor de los resultados globales de los sistemas integrados, en general y los sistemas de computacin recongurable en particular. Datos de E/S a menudo domina el o computo global de rendimiento que se utilizan con frecuencia en el procesamiento de imagenes, comprension de imagenes, reconocimiento de patrones y procesamiento de seales digitales. Este problema es mas agudo en los sistemas n recongurables ya que el compilador debe generar las ruta de datos y la secuencia de operadores. El desao es aprovechar de manera inteligente los datos en el compilador intermedio recongurable que ha recibido un renovado inters con el e aumento reciente y rapido, tanto en tamao y la velocidad de los FPGAs(Field n Programmable Gate) el cual es un tipo de dispositivo de logica programable, para reducir al minimo la memoria requerida o ancho de banda de E/S y aumentar al maximo el paralelismo. Generacion automatica de VHDL de C para la aceleracin del cdigo en los o o dispositivos recongurables [Walid Najjar,2006] donde dice que la capacidad de la logica de los dispositivos recongurables se ha incrementado drasticamente en los ultimos 10 aos. Sin embargo, la productividad del diseo esta aumentando n n a un ritmo menor. Es deseable contar con un mayor nivel de abstraccin para o superar esta productividad en el diseo n Las plataformas de cmputo recongurable han ido ganando una amplia o aceptacin, que abarcan una amplia gama de controladores personalizados alo tamente especializados a los sistemas de computacin de uso general de alta o calidad actualmente.

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Situacin actual de los actores o

Zhi Guo Ph.D. (2006)

Department of Electrical Engineering University of California at Riverside Actuamente esta trabajando en Brocade Communications Systems, Inc. San Jose industria que lidera la en la provisin de soluciones integrales de red que o ayudan a la transicin ms importantes del mundo las organizaciones sin probleo a mas a un mundo virtualizado donde las aplicaciones y la informacin de residir o en cualquier lugar. Hardware eciente la generacin de cdigo para FPGAs La o o aceptacin ms amplia de FPGAs como un dispositivo de computacin requiere o a o de un mayor nivel de abstraccin de programacin. ROCCC es un compilador o o de C para la optimizacin de HDL. Se describe el enfoque de generacin de o o cdigo en ROCCC. o Generacin optimizada de ruta de los datos de los cdigos C para FPGAs o o FPGAs, como los dispositivos de computacin, ofrece aceleracin signicativa o o en los microprocesadores. Adems, su congurabilidad ofrece una ventaja sobre a los tradicionales ASICs. Sin embargo, an no disfrutan de un alto nivel de prou gramacin de lenguaje o Betul Buyukkurt Professor Computer Science and Engineering University of California Riverside Sus investigaciones se centran en los campos de la arquitectura de los ordenadores y las optimizaciones del compilador, sistemas integrados y redes de sensores. ultimamente, ha estado muy activo en el rea de compilacin para la a o aceleracin de cdigo basado en FPGA y la computacin recongurable. NSF, o o o DARPA y varios patrocinadores de la industria han apoyado su investigacin o University of California Investigaciones que hizo trata sobre el i mpacto de las transformaciones de alto nivel en el marco ROCCC Computadoras recongurables, donde uno o ms a FPGAs estn conectados a un microprocesador convencional, son prometedores a para las plataformas de aceleracin de cdigo. Hardware eciente la generacin o o o de cdigo para FPGAs Los datos de entrada reutilizacin en la elaboracin de o o o las operaciones de window a hardware recongurable[2010] John Cortes 2008-2010 University of California Superior Profesional de TI con ms de 10 aos de experiencia demostrada tecnolog de la a n a informacin. Experiencia de liderazgo amplio en Tecnolog Desarrollo de Neo a, gocios, Desarrollo de Aplicaciones, Gestin de proveedores, gestin de proyectos, o o equipos tcnicos, y las Operaciones de Data Center. Impacto de las transformae ciones de alto nivel en el marco ROCCC Hardware eciente la generacin de o cdigo para FPGAs Actualmente es IT Director - Enterprise Architecture en o Warner Bros. Entertainment Group of Companies 3

Abhishek Mitra Indian Institute of Technology Ph.D. in Computer Science, December 2008 University of California Ph.D. in Computer Science, December 2008 M.S. in Computer Science, June 2005 Investigaciones hechas Aceleracin de las aplicaciones de streaming en FPGAs o de las construcciones de alto nivel Las matrices de puertas programables de campo (FPGA) basadas en hardware Computacin Recongurable se prograo man con el lenguaje de descripcin de hardware especializado (HDL). o FPGAs son cada vez ms a disposicin como co-procesadores de alto rendimiena o to de computacin SOFTENIT: una metodolog para reforzar el contenido de o a software de sistema en diseo de chip El software integrado es una opcin pren o ferida para implementar la funcionalidad del sistema en el moderno sistema-onChip (SoC) diseos, debido a la alta exibilidad y menores costos de ingenier n a proporcionada por software sobre el hardware. Con la mejora continua en sistemas integrados Actualmente Docente en la University of California Riverside, Department of Computer Science Data Structures and Algorithms

Walild Najjar Professor Computer Science and Engineering University of California Riverside Sus investigaciones se centran en los campos de la arquitectura de los ordenadores y las optimizaciones del compilador, sistemas integrados y redes de sensores. ultimamente, ha estado muy activo en el rea de compilacin para la aceleracin a o o de cdigo basado en FPGA y la computacin recongurable. NSF, DARPA y o o varios patrocinadores de la industria han apoyado su investigacin o