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2.

Especificao
Ganho de tenso igual ou superior a 76dB; Impedncia de entrada igual ou superior a 10k; Impedncia de sada igual ou inferior a 100; Carga de 1,5k; Tenso de alimentao igual ou inferior a 18Vdc; Sinal de entrada senoidal de 1mV de pico com freqncia de 1kHz; Utilizao de parmetros hbridos do transistor; Sntese do projeto: VCC 18V

Zi 10k Av = 76dB

Zo 100

RL = 1.5k v(t) = 1sen(2000t)mV

3.Projeto
Para poder atender as especificaes solicitadas, este amplificador precisar ter mais de um estgio. Visto que no possvel realizar o casamento de impedncias e ganho com apenas uma etapa de amplificao Dividimos em 3 blocos: bloco para ajuste de impedncia de entrada, bloco de ganho e bloco para ajuste de impedncia de sada.

Sinal de Entrada

Bloco de Entrada
Zin10k

Bloco de Ganho

Bloco de Sada
Zout 100

Carga
RL= 1,5 k

1mv

76dB

Desta forma cada bloco ter o objetivo de atender a uma especificao. Cada bloco poder ter um ou mais estgios, conforme for necessrio para atender as caractersticas do amplificador.

3.0.1 Ganho de tenso


O ganho de tenso solicitado foi de 76dB, convertendo esse ganho de dB (AvdB) para o ganho adimensional (Av) de proporo, tenso de sada x vezes a tenso de entrada, conforme segue os clculos:

Sendo a tenso de entrada 1mV de pico, precisamos ter na sada do nosso amplificador uma tenso de: 6,31.sen(2000t)V , Ou seja,

3.0.2 Parmetros hbridos


O projeto atravs de parmetros hbridos, utiliza-se das mesma frmulas padres para cada tipo de transistor substituindo a resistncia dinmica da juno

(re) por hie/hfe e do ganho () por hfe. Sendo hie a impedncia de entrada e hfe o ganho de corrente do transistor, onde esse dois valores variam conforme o valor da corrente ic e podem ser determinados atravs de grficos fornecidos no datasheet do transistor. Utilizamos o transistor 2N3904 em nosso projeto. A figura 1 mostra a curva do hfe e a figura 2 a curva do hie, (conforme o datasheet do fabricante ON Semiconductor).

Figura 1

Figura 2

3.1 Estgio de entrada


Neste estgio resolvemos projeta-lo com J-fet, devido a facilidade de ajuste da impedncia de entrada. Usamos para isso um j-fet canal N 2n3819. Determinando o IDSS real:

Procedimento utilizado, foi o de ir aumentando a tenso sobre o circuito at um valor lido no milivoltimetro no aumente mais. Foi encontrado o valor mximo, de 7,04 mV ou seja IDSS de 7,04 mA.

O procedimento utilizado foi o de ir aumentando negativamente o valor VGS at possuirmos um valor que faa com que o valor de tenso em 3,3 k caia a zero. Neste momento medimos VGS e teremos o valor de VGSoff= - 4,11V.

3.1.1 Polarizao dc

R1= 100 k R2= 4,7 k R3= 330

3.1.2 Anlise AC

3.1.3 Capacitores de desacoplamento

Vc1 = Vc2= Vc3 = 18 * 1,4 = 25,2 V Valores comerciais utilizados: C1 = 47 F / 25 V C2 = 2,2 F /50 V C3 = 1F / 25 V

3.2 Segundo estgio


Apartir deste estgio, resolvemos projetar todo o restante do projeto com transistors bipolares, devido ao alto ganho conseguido com esses componentes. Usamos para isso transistores bipolares 2n3904. Neste estgio foi utilizado amplificador com ligao emissor comum linearizado, est configurao tem como vantagem reduzir a influncia da resistncia de emissor para a impedncia de entrada e tambem a diminuio da distoro ocasionada pela curva do diodo de base - emissor, a custo de uma reduo de ganho de tenso na etapa.

3.2.1 Polarizao dc
Corrente de polarizao: 1,8 mA

RE1a = 180 RE1b = 820 RC1a = 3,3 k RC1b = 270 RB1a = 150 k RB1b = 150 k RB2a = 12 k

RB2b = 1 k

3.2.2 Anlise AC

3.2.3 Capacitores de desacoplamento

Vc2 = Vc4= Vc5 = 18 * 1,4 = 25,2 V Valores comerciais utilizados: C2 = 2,2F / 50 V C4 = 100F / 25 V C5 = 3,3F / 100 V

3.3 Terceiro estgio


Neste estgio foi utilizado amplificador com ligao emissor comum linearizado, est configurao tem como vantagem reduzir a influncia da resistncia de emissor para a impedncia de entrada e tambem a diminuio da

distoro ocasionada pela curva do diodo de base - emissor, a custo de uma reduo de ganho de tenso na etapa.

3.3.1 Polarizao dc
Corrente de polarizao: 2 mA

RE2a = 100

RE2b = 820 RC2a = 3,3 k RC2b = 270 RB3a = 68 k RB3b = 1,5 k RB4 = 12 k

3.3.2 Anlise AC

3.3.3 Capacitores de desacoplamento

Vc5 = Vc6= Vc7 = 18 * 1,4 = 25,2 V Valores comerciais utilizados: C6 = 220F / 63 V C5 = 3,3F /100 V C7 = 1F / 25 V

3.4 Quarto estgio


Neste estgio foi utilizado amplificador com ligao emissor comum linearizado, est configurao tem como vantagem reduzir a influncia da resistncia de emissor para a impedncia de entrada e tambem a diminuio da distoro ocasionada pela curva do diodo de base - emissor, a custo de uma reduo de ganho de tenso na etapa.

3.4.1 Polarizao dc
Corrente de polarizao: 500 A

RE3a = 1,8 k RE3b = 1,5 k RE3c = 270 RC3a = 12 k RC3b = 1,2 k RC3c = 1,2 k RB5 = 220 k RB6 = 39 k

3.4.2 Anlise AC
Neste estgio, afim de aumentar a impendacia de entrada aumentamos os valores de RB5 e RB6 a ponto do sinal do estgio anterior uma gerar uma entrada significativamente alta neste estgio. Os valores finais de RB5 e RB6 foram respectivamente 2,2 M e 220 k.

3.4.3 Capacitores de desacoplamento

Vc7 = Vc8= Vc9 = 18 * 1,4 = 25,2 V Valores comerciais utilizados: C8 = 1 F / 25 V C7 = 1 F / 25 V C9 = 1 F / 25 V

3.5 Quinto estgio


Neste estgio foi utilizado amplificador com ligao seguidor de emissor, est configurao tem como vantagem reduzir a influncia da resistncia de carga na polarizao do estgio anterior, realizando casamento de impendancia solicitado na saida de 100 . Para este estgio utilizamos dois transistors 2n3904 na configurao darlington para minimizar ao maximo o efeito carga do estgio anterior.

3.5.1 Polarizao dc
Corrente de polarizao: Q5a: 15 mA Q5b:

RE4a = 560 RE4b = 47 RB8a = 680 k RB8a = 33 k RB7a = 470 k

RB7a = 180 k

3.5.2 Anlise AC

3.5.3 Capacitores de desacoplamento

Vc9 = Vc10= 18 * 1,4 = 25,2 V Valores comerciais utilizados: C9 = 1F / 25 V C10 = 22F /50 V

3.6 Potncia dissipada pelos resistores


O pior caso o do resistor RE4, mas este foi dividido em dois. 1/4 W = 250 mW, . Como o restante do circuito trabalha correntes

mais baixas, todos os resistores utilizados foram de W.

4 Esquema completo do pr-amplificador

4 Lista de Peas
R1= 100 k R2= 4,7 k R3= 330 RE1a = 180 RE1b = 820 RC1a = 3,3 k RC1b = 270 RB1a = 150 k RB1b = 150 k RB2a = 12 k RB2b = 1 k RE2a = 100 RE2b = 820 RC2a = 3,3 k RC2b = 270 RB3a = 68 k RB3b = 1,5 k RB4 = 12 k RE3a = 1,8 k RE3b = 1,5 k RE3c = 270 RC3a = 12 k RC3b = 1,2 k RC3c = 1,2 k RB5 = 220 k RB6 = 39 k Q1= 2n 3819 Q2=2n3904 Q3=2n3904 Q4=2n3904 Q5a=2n3904 Q5b=2n3904 C1 = 47 F / 25 V C2 = 2,2 F /50 V C3 = 1F / 25 V C4 = 100F / 25 V C5 = 3,3F / 100 V C6 = 220F / 63 V C7 = 1F / 25 V C8 = 1 F / 25 V C9 = 1F / 25 V C10 = 22F /50 V RE4a = 560 RE4b = 47 RB8a = 680 k RB8a = 33 k RB7a = 470 k RB7a = 180 k

OBs.: Todos os resistores utilizados so de 1/4 W

Concluso No incio do projeto no tnhamos idia que a ligao em cascata entre os blocos seria to crtica, tivemos que fazer alguns ajustes para conseguir chegar ao ganho solicitado. Vimos tambm que um ganho de 76 dB no simples de ser alcanado. Comprovamos que os circuitos de configurao emissor comum so os mais utilizados, eles oferecem um ganho superior as outras configuraes, como por exemplo o seguidor de emissor, que possui em ganho unitrio. A vantagem do seguidor de emissor a impedncia de sada, que muito baixa. Vimos tambm que a escolha dos componentes fundamental para o funcionamento do circuito, tivemos que medir alguns componentes do mesmo tipo antes de colocar no circuito. importante salientar que a consultar outras fontes indispensvel em qualquer trabalho ou pesquisa, como por exemplo, para fazer a polarizao do J-FET encontrada em livros e a simulao do projeto tambm fundamental para situar melhor o que o circuito vai fazer na prtica.

Pgina Exemplo de Formataes: As formataes abaixo so as nicas usadas em todo o documento.

Titulo
Nivel 1

Nivel 2
Nvel 1 e 2 texto Nvel 1 e 2 texto = marcador Nvel 1 e 2 texto = negrito Nvel 1 e 2 texto = negrito + marcador

1.1.1 Nivel 3 Nvel 3 texto Nvel 3 texto = marcador Nvel 3 texto = negrito + marcador Nvel 3 texto = negrito

1.1.1.1 Nivel 4 Nvel 4 texto Nvel 4 texto = marcador Nvel 4 texto = negrito + marcador Nvel 4 texto = negrito

1.1.1.1.1 Nivel 5 Nvel 5 texto Nvel 5 texto = marcador Nvel 5 texto = negrito

Nvel 5 texto = negrito + marcador